DE8900990U1 - Schaltungsvorrichtung mit dividierendem Analogdigitalwandler - Google Patents

Schaltungsvorrichtung mit dividierendem Analogdigitalwandler

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Description

PT 1 .939 GM
b a / s t &ugr;
Kernforschungsanlage Jülich
Gesellschaft mit beschränkter Haftung
Amtliches Aktenzeichen: G 89 00 990.3
Beschreibung
Schaltungsvorrichtung mi* dividierendem Analogdigitalwandler
Die Erfindung bezieht sich auf eine Schaltungsvorrichtung mit dividierendem Analogwandler, der zur Division von Eingangssignal A durch das dem jeweiligen Eingangssignal zugeordneten Referenzsignal B vorgesehen ist.
Eine Division von Signalen ist beispielsweise bei der Ortsbestimmung von Strahlenfeldern vorzunehmen, wenn Dedektoren eingesetzt werden, die das gesamte Strahlenfeld gleichzeitig erfassen (ortsbestimmende Detektorsysteme) . Der Einsatz derartiger Detektoren führt zu einer erheblichen Verkürzung der Meßzeit gegenüber dem Arbeiten mit einem Einzeldetektor, der zeilen- und spaltenweise, wie beispielsweise beim Schilddrüsen-Scan in der Medizin, abgefahren wird.
Ein Beispiel für ein ortsbestimmendes Detektorsystem ist die Anger-Kamera für -Strahlenfelder, die für die medizinische Diagnostik eingesetzt wird.
Ein Anwendungsgebiet für ortsbestimmende Detektoren ist ferner das Gebiet der wissenschaftlich-technischen Untersuchung für fast jede direkt- oder indirektionisierende Strahlung, z.B. bei der Rekonstruktion dreidimensionaler Bilder aus einer Schar von zweidimensionalen tomographischen Aufnahmen boi eier Materialuntcrsucinung.
&iacgr;! DiR Signalverarbeitung führt bei allen ortsbestimmenden
&iacgr;; Detektorsysteman zu einer Impulsdivison. Diese kann se-
£ parat mit analogen Dividierern und nachgeschaltetem ADC
j, oder mit numerischer Division nach Digitalisierung des
&igr;?! Zähler- und Nennerimpulses durchgeführt werden. Beide
fr. Verfahren sind jedoch relativ langsam und aufwendig,
\ denn das analoge Verfahren erfordert Impuls-Stretcher
und das numerische Verfahren festverdrahtete Rechenwerke,
Eine andere Signalverarbeitung, bei der die Division und Digitalisierung in einem Verfahrensschritt durchgeführt wird, ist prinzipiell mit einem dividierenden ADC möglich, bei dem seine Referenzspannung proportional zur Signalhöhe des Nenners geändert wird.
Wenn mit einem dividierenden ADC nach dem Wilkinson-Verfahren dividiert wird, erreicht man zwar eine exzellente differentielle Linearität. Das Verfahren ist jedoch langsam, da das Nennersignal mit einem Stretcher gedehnt werden muß.
Wird mit einem ADC dividiert, der nach dem "successive approxination"-Verfahren arbeitet, so ist wieder die Dehnung des Nennersignals erforderlich. Damit wird das Verfahren wieder langsam. Außerdem ist die differentielle Linearität mit _ 1/2 LSB (least significant bit) schlecht.
Der von seinem Prinzip her schnellste ADC ist der parallele ADC (FLASH), d.h. gleichzeitig wird mit. 2&Pgr;-1 Komparatoren die· n-Bit-Digitaiinformation generiert. Wird dieser ADC dividierend betrieben, ist kein Stretcher erforderlich und damit wird das Divisions-Digitalisierungsverfahren extrem schnell. Jedoch ist die differnntielle Linearität mit + 1/2 LSB unakzeptabel.
Ein Verfahren der Mittelung für ADC ist aus dem italienischen Patent Nr. 36694 bekannt. Es wird vorwiegend für ADCs nach dem successive approximotion-Prinzip angewendet, womit man für Vielkanalanalysatoren einn relativ kurze und von der Impulshöhe unnbhängige Totzeit bei guter differentieller Linearität erzielt. Die relativ kurze, impulsunabhängige Totzeit garantiert das "successive approximöliuri"-verfahren des ADC, und die gute Linearität wird mit der Mittelung erreicht. Für dividierende ADCs ist das bekannte Verfahren jedoch nicht einsetzbar.
Es ist daher Aufgabe der Erfindung, eine Schaltungsvorrichtung der eingangs bezeichneten Art -u schaffen, mit der die Division und Digitalisierung schnell und mit guter differentieller Linearität durchführbar ist.
Diese Aufgabe wird durch eine Schaltungsvorrichtung mit den Merkmalen des Anspruchs 1 gelöst.
Die Schaltungsvorrichtung gemäß der Erfindung ermöglicht sine extrem schnelle Division und Digitaiisierung mit guter differentieller Linearität der Ergebniswerte. Dabei bedarf es keiner Stretcher außer für ADC extrem hoher Auflösung.
Die Mittelung wird dadurch erreicht, daß anstelle des Quotienten A/B der Quotient (A + q &khgr; B)/B im dividierenden ADC gebildet und von dem Ergebnis die dem Wert q entsprechende Zahl r subtrahiert wird.
Bei der Impulsverarbeitung wird mit dem multiplizierenden DAC, dessen Referenzspannung das Signal B ist, das Produktsignal (q &khgr; B) erzeugt. Dabei wird die Mittelung über einen Teil der Kanäle des ADC durchgeführt, wobei
bei einer vorgegebenen Auflösung (R = 2 - 1) des ADC für r eine Zahl gewählt wird, die zwischen 0 und 2m liegt, wobei m < &eegr; und wobei q = r/R ist. Ist beispielsweise m = 4 und &eegr; = 8, dann wird die Mittelung über 16 Kanäle mit einem DAC von 256 Kanälen durchgeführt. Das analoge Summensignal A + q &khgr; B wird sodann in den dividierenden ADC eingespeist, dessen Referenzsignal gleich dem Signal B ist. Die digitale Ausgangsintormation des ADC ist dann der Quotient (A + q &khgr; B)/B, von dem die digitale Zahl r subtrahiert wird. Uie digitale Ausgangsinformation der erfindungsgemäßen Schaltungsvorrichtung entspricht dann A/B .
Durch die beliebigen Zahlen r werden bei der Impulsverarbeitung jeweils andere Komparatoren im ADC angesprochen. Aufgrund dieser Mittelung wird die differentielle Linearität verbessert. Zum Beispiel wird bei einem 8 bit-ADC mit Zufallszahlen r zwischen 0 und 15 (4 bit) eine differentielle Linearität von 2 % erzielt, die ohne Mittelung 30 % war. Die differentielle Linearität verbessert 5 1C &mgr; d ä in 11 &ugr; ffi den r a k t &ogr; r r .
Als Schaltelemente für die Erzeugung der beliebigen Zahl r, zur Addition des analogen Signals für q &khgr; &Bgr; zum Eingangssignal A und zur Subtraktion der digitalen Zahl r werden zweckmäßigerweise die in den Ansprüchen 3 bis 5 genannten Schaltbausteine verwendet.
Um eine besonders schnelle Impulsverarbeitung zu erzielen, wird als dividierender AOC ein FLASH-ADC eingesetzt.
In der Zeichnung sind eine Ausführungsart der Schaltungsvorrichtung sowie Ergebnisdiagramme dargestellt. Sie v/erden im folgenden näher erläutert:
Es zeigen
Figur 1 das Blockschaltbild der Schaltungsvorrichtung;
Figur 2 den Vergleich zwischen nichtgemittelter (Figur 2a) und gemittelter (Figur 2b) Ausgangsinformation des dividierenden ADC;
ein Schaltungsbeispiel für die Differentiation Verzögerung der Impulse.
Wie aus Figur 1 hervorgeht, wird das Signal B dem dividierenden ADC sowie dem multiplizierenden DAC als Referenzsignal zugeführt. Von dem inkrementierenden Register 1, das vorzugsweise nach Abschluß der Pulsverarbeitung inkrementiert wird, erhält der DAC eine digitale Zahl r, die mit dem Signal B multipliziert wird. Anschließend wird das Produkt q &khgr; B über den analogen Summierer 2 zum Signal A addiert und an den ADC angelegt. Die bei der Division erhaltene digitale Information (A + q &khgr; B)/B sowie die digitale Zahl r wird dem Subtrahierer 3 zugeführt. Die Differenz [(A + q &khgr; B)/B] - r = A/B wird zur weiteren Verarbeitung in einem Speicherregister 4 zwischengespeichert .
Die den zeitlichen Ablauf steuernden Signale, wie Konvertierungspuls für den ADC, Triggerpuls für Inkrementregister 1 und Speicherregister 4 sowie das Schreib-Signal für den multiplizierenden DAC gehen von der Steuerung 5 ays. Diese Steuersignale sind vom Nennerssignal B abgeleitet.
Hit einer Schaltungsvorrichtung gemäß Figur 1, bei der als dividierender ADC ein 8-Bit-FLASH-ADC verwendet wurde,
*'· Il 41 Il f| *f
wurden Impulse mit einer Halbwertsbreite yon 100 rs ohne Verwendung von Stretchprn dividierL. Bei einer Mittelung über 16 Kanäle ergab sich eine differ&ntislle Linearität von 2 % (Figur 2b), wehrend ohne Mitteiung dip differentielle Linearität etwa 30 % war (Figur 2a). Dio Konwgrsionszeit von Division und Diyi tplisierung dieses mittelnden, dividierenden ADC's ist küorer als die Dauer der
zugeführten Eingangssignale,
Durch die mathematische Differentiation des Impulses,
vorzugsweise des Nenner-Signales, koin/idiert der N-IJ.-durchgang des so di f f erentierten Signale mit eiern Maximum der Eingangssignale. Für die Imp'jlsverarbeitung wurden
daher die Eingangssigr.ale A und B um die Durchlauf zeit
des Differenzierers verzögert. Figur 3 zeigt r<as verwendete Schaltungsbeispiel für die Differenciation.

Claims (6)

r &tgr; &igr; . :j.tv &ugr;&pgr; bn/stu Kernforschungsanlage Julien Gesellschaft mit beschränkter Haftung Amtliches Aktenzeichen: G 89 00 990.8 nsprüche
1. Schaltungsvorrichtung mit dividierendem Analogdigitalwandler (ADC), der zur Division von Eingangssignalen A durch das dem jeweiligen Eingangssignal zugeordneten Referenzsignal B vorgesehen ist, dadurch gekennzeichnet, daß zur Mittelung der Ausgangswerte des ADC nach der Beziehung
(A + qxB) /B-r
a) dem ADC ein multiplizierender Digitalanalogwandler (DAC) zur Erzeugung des analogen Produktsignales
q &khgr; B aus der digitalen Zahl r und dem Referenzsig- f; nal B vorgeschaltet ist, jj
weitere, dem ADC vorgeschaltete, gemäß der vorge- p nannten Beziehung mit dem DAC und miteinander in 4J Verbindung stehende Schaltungselemente, -U
b) zur Erzeugung der beliebigen digitalen Zahl r fc (D, I
c) zur Addition des analogen Produktsignals q &khgr; B :,■: zum Eingangssignal A (2) und
d) zur Einspeisung des analogen Signals (A + q &khgr; B) in den ADC (2)
vorgesehen sind
und ein weiteres Schaltungselement ;
e> zur Subtraktion der digitalen Zahl r vom Ergebniswert des ADC (3)
dem ADC nachgeschaltet ist,
wobei q eine pro Eingangssignal A beliebige Zahl ist, die in einem dem Dynamikbereich des ADC berücksichtigenden Bereich liegt und r eine dem Analogwert q entsprechende ganze Zahl ist.
2. Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Mittelung über einen Teil der Kanäle des ADC durchgeführt wird, wobei bei einer vorgegebenen Auflösung (R = 2n - 1) des ADC für r eine Zahl gewählt wird, die zwischen 0 und 2m - 1 liegt, wobei m < &eegr; und wobei q = r/R ist.
3. Schaltungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Erzeugung der beliebigen Zahl r ein inkrementierendes Register (1) verwendet wird.
4. Schaltungsvorrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß zur Addition des analogen Produktsignals q &khgr; &Bgr; zum Eingangssignal A ein analoger Summierer (2) verwendet wird.
5. Schaltungsvorrichtung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß zur Subtraktion der digitalen Zahl r vom Ergefo-
niswert des ADC ein digitaler Subtrahierer (3) verwendet wird.
6. Schaltungsvorrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß als dividierender ADC ein Flash-ADC eingesetzt wird .
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