JPS59170972A - 割算回路 - Google Patents
割算回路Info
- Publication number
- JPS59170972A JPS59170972A JP23396883A JP23396883A JPS59170972A JP S59170972 A JPS59170972 A JP S59170972A JP 23396883 A JP23396883 A JP 23396883A JP 23396883 A JP23396883 A JP 23396883A JP S59170972 A JPS59170972 A JP S59170972A
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- JP
- Japan
- Prior art keywords
- value
- input terminal
- converter
- output
- voltage
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、２つのアナログ電圧の比をデジタル値で得
ることができる割算回路に関し、Ｄ／Ａ変換器、計数回
路などにより構成したものである。
ることができる割算回路に関し、Ｄ／Ａ変換器、計数回
路などにより構成したものである。
この発明の割算回路は、図面に示すように、２つの入力
端子（ＩＯＡ）、（ＩＯＢ）と、一方の端子（ＩＯＢ）
が基準電圧端子（ｒｅｆ）に接続され、さらに、ＢＣＤ
入力端子を有するＤ／Ａ変換器（１１）と、このＤ／Ａ
変換器（１１）のアナログ出力と一方の端子けＱＡ）か
らの出力との差を得る減算回路（１４）と、この減算回
路（１４）の出力の絶対値を得る絶対値増幅器α５）と
、この絶対値増幅器（１５）の出力により発振周波数が
変化する可変周波数発振６呟と、この発振器（２）の出
力を計数し、その計数値をＢＣＤ信号で出力するアップ
・ダウン・カウンタ（１３）と、減算回路α４）の出力
の極性を判別して、カウンタ（１３）の計数方向を指示
する極性判別回路（１６）とから構成されている。
端子（ＩＯＡ）、（ＩＯＢ）と、一方の端子（ＩＯＢ）
が基準電圧端子（ｒｅｆ）に接続され、さらに、ＢＣＤ
入力端子を有するＤ／Ａ変換器（１１）と、このＤ／Ａ
変換器（１１）のアナログ出力と一方の端子けＱＡ）か
らの出力との差を得る減算回路（１４）と、この減算回
路（１４）の出力の絶対値を得る絶対値増幅器α５）と
、この絶対値増幅器（１５）の出力により発振周波数が
変化する可変周波数発振６呟と、この発振器（２）の出
力を計数し、その計数値をＢＣＤ信号で出力するアップ
・ダウン・カウンタ（１３）と、減算回路α４）の出力
の極性を判別して、カウンタ（１３）の計数方向を指示
する極性判別回路（１６）とから構成されている。
さらに、カウンタ（１３）のＢＣＤ信号の出力端子をル
Ａ変換器（１１）のＢＣＤ入力端子に接続すると共に、
デジタル出力端子α力に接続したものである。
Ａ変換器（１１）のＢＣＤ入力端子に接続すると共に、
デジタル出力端子α力に接続したものである。
次に、以上のように構成されたこ、の発明の割算回路の
動作を説ツ」する。
動作を説ツ」する。
比を得る２ Ｃ）のアナログ信号は、２つの入力端子（
ＩＯＡ）、（ｉ、ｏＢ）にそれぞれ印加される。
ＩＯＡ）、（ｉ、ｏＢ）にそれぞれ印加される。
ｉ）／Ａ変換器（１１） ｆ４、基準電圧端子（ｒｅｆ
）に印加された電圧ＶＢと、）３Ｃ−Ｄ入力端子に印加
されたデジタル化＠ ＶＤとの積に比例［７たアゾ−ロ
グ出力Ｖｘ、すなわち、 Ｖｘ −＝＝ ＶＦ６− ＶＤ −−−−（１）なるア
ナ「１グ出力を発生−するから、減算回路（１４）にお
いて、このアナログ出力Ｖｘと入力端子（１ｏＡ、）に
印加されカー電圧ＶＡとを比較し、両者の差電圧Ｖｓ
＝ Ｖｘ 〜ＶＡ −−−−−−（２）を得る。
）に印加された電圧ＶＢと、）３Ｃ−Ｄ入力端子に印加
されたデジタル化＠ ＶＤとの積に比例［７たアゾ−ロ
グ出力Ｖｘ、すなわち、 Ｖｘ −＝＝ ＶＦ６− ＶＤ −−−−（１）なるア
ナ「１グ出力を発生−するから、減算回路（１４）にお
いて、このアナログ出力Ｖｘと入力端子（１ｏＡ、）に
印加されカー電圧ＶＡとを比較し、両者の差電圧Ｖｓ
＝ Ｖｘ 〜ＶＡ −−−−−−（２）を得る。
この差電圧Ｖｓは、絶対値増幅器（１５）に印加さ肛て
増幅されたのち、可変周波数発振器ｏ２．）を駆動し、
差電圧ＶＳの絶対値に比例し／こ周波数の発振出力を得
ると共に、差Ｎ ＪＥ Ｖｓは、極性判別回路（１６）
にも印加されて、その極性の判別を行なう。
増幅されたのち、可変周波数発振器ｏ２．）を駆動し、
差電圧ＶＳの絶対値に比例し／こ周波数の発振出力を得
ると共に、差Ｎ ＪＥ Ｖｓは、極性判別回路（１６）
にも印加されて、その極性の判別を行なう。
可変周波数発振器（］２１の発娠ｕｉ力け、極性判別回
路加され、極性判別回路（１６）の出力に応じてアップ
またはダウン方向に可変周波数発振器（１２）の発振出
力を計数１〜、その計数値をＩ）／Ａ変換器（１１）の
Ｂ ＣＴ）入力端−子に印加すると其に、デジタル出力
端ｒ（１′ハに導く。
路加され、極性判別回路（１６）の出力に応じてアップ
またはダウン方向に可変周波数発振器（１２）の発振出
力を計数１〜、その計数値をＩ）／Ａ変換器（１１）の
Ｂ ＣＴ）入力端−子に印加すると其に、デジタル出力
端ｒ（１′ハに導く。
子し２て、とのカウンタ（］３）のＡ１数（ｉ＾が、基
準電Ｊ（、端イ（罠ｆ）に印加さね、九電用〜・壇に基
づいて変換されたアナログ出力へ１ｘと、入力端子（Ｉ
ＯＡ、）に印加された電圧ＶＡが等１．−． くなると
、減算回路（１４）の出力がなくなるので、発振器（１
２）の発振が停ＪＪ＝：、 ｉ−、ノ２ウンタ（１３）
はそれ牛での旧数値を保持し５続ける。
準電Ｊ（、端イ（罠ｆ）に印加さね、九電用〜・壇に基
づいて変換されたアナログ出力へ１ｘと、入力端子（Ｉ
ＯＡ、）に印加された電圧ＶＡが等１．−． くなると
、減算回路（１４）の出力がなくなるので、発振器（１
２）の発振が停ＪＪ＝：、 ｉ−、ノ２ウンタ（１３）
はそれ牛での旧数値を保持し５続ける。
このとき、カウンタ（１３）に保持さｆした旧−数値Ｖ
Ｄは、上記式（１）より Ｖｏ ＝■／■・・・・・・（３） となり、また、ＶＸ ＝ＶＡ Ｋな、δからＶｏ ＝
ＶＡ／ＶＢ −−−−（４）が得られ、２つの入力端子
（１（ＩＡ、）、（１，０）（）に印加された２つのア
ナログ軍、川の比ＶＡ ／ＶＢをＬ３ＣＤイア号としで
得ることができる。
Ｄは、上記式（１）より Ｖｏ ＝■／■・・・・・・（３） となり、また、ＶＸ ＝ＶＡ Ｋな、δからＶｏ ＝
ＶＡ／ＶＢ −−−−（４）が得られ、２つの入力端子
（１（ＩＡ、）、（１，０）（）に印加された２つのア
ナログ軍、川の比ＶＡ ／ＶＢをＬ３ＣＤイア号としで
得ることができる。
以上で説明したように、この発明の割算回路によると、
１つのＡ／Ｄ変換器を用いるだけで、２つのアノーログ
イ８刊の比をデジタル値として得ることができる。
１つのＡ／Ｄ変換器を用いるだけで、２つのアノーログ
イ８刊の比をデジタル値として得ることができる。
図面（祉、この発明の割算回路の実施例を示ＪプＩＪツ
ク図である。 １０Ａ、ＩＯＢ・・・・・・アサログ市１圧の入力端子
１１・・・・・・ Ｄ／Ａ！変換器 １２・・・・・・ 発振器 １３・・・・・ アップ・ダウン・）７ウンメ１４・・
・・・・ 減算回路 １５・・・・・・絶対値増幅回路 １６・・・・・・ 極性判別回路 】７・・・・・・ デジタル出力端子
ク図である。 １０Ａ、ＩＯＢ・・・・・・アサログ市１圧の入力端子
１１・・・・・・ Ｄ／Ａ！変換器 １２・・・・・・ 発振器 １３・・・・・ アップ・ダウン・）７ウンメ１４・・
・・・・ 減算回路 １５・・・・・・絶対値増幅回路 １６・・・・・・ 極性判別回路 】７・・・・・・ デジタル出力端子
Claims (1)
- 【特許請求の範囲】 ２つのアナログ電圧の入力端子と、 発振器と、 該発振器の出力を計数するアップ・ダウン・カウンタと
、 上記２つのアナログ電圧のうちの一方が印加される基準
電圧入力端子、上記アンプ・ダウン・カウンタのＢＣＤ
出力が印加されるデジタル入力端子、アナログ電圧を出
力する出力端子を有するＤ／Ａ変換器と、 上記２つのアナログ電圧のうちの他方と上記珈伍変換器
のアナログ出力電圧とを比較し、両者の差に基づいて上
記アンプ・ダウン・カウンタの計数動作を制御する減算
回路とを井備し、 上記アップ・ダウン・カウンタのＢＣＤ出力を、上記２
つのアナログ電圧の比に対応させたことを特徴とする割
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23396883A JPS59170972A (ja) | 1983-12-12 | 1983-12-12 | 割算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23396883A JPS59170972A (ja) | 1983-12-12 | 1983-12-12 | 割算回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20385282A Division JPS5994025A (ja) | 1982-11-20 | 1982-11-20 | 色温度計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59170972A true JPS59170972A (ja) | 1984-09-27 |
Family
ID=16963455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23396883A Pending JPS59170972A (ja) | 1983-12-12 | 1983-12-12 | 割算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170972A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034905A (en) * | 1989-01-28 | 1991-07-23 | Kernforschungungsanlage Julich Gesellschaft Mit Beschrankter Haftung | Divider circuit using analog-digital converter |
-
1983
- 1983-12-12 JP JP23396883A patent/JPS59170972A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034905A (en) * | 1989-01-28 | 1991-07-23 | Kernforschungungsanlage Julich Gesellschaft Mit Beschrankter Haftung | Divider circuit using analog-digital converter |
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