JPS6126736B2 - - Google Patents
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- JPS6126736B2 JPS6126736B2 JP54012673A JP1267379A JPS6126736B2 JP S6126736 B2 JPS6126736 B2 JP S6126736B2 JP 54012673 A JP54012673 A JP 54012673A JP 1267379 A JP1267379 A JP 1267379A JP S6126736 B2 JPS6126736 B2 JP S6126736B2
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- 239000003990 capacitor Substances 0.000 claims description 46
- 230000010354 integration Effects 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【発明の詳細な説明】
この発明はアナログ−デイジタル変換器に関
し、特に被変換入力電圧をアナログ積分器にて第
１積分すると共にこの積分電圧が所定の電圧に戻
るまで被変換入力電圧と逆極性の基準電圧を第２
積分し、その第２積分時間を計測して被変換入力
電圧のデイジタル値を得るようにしたいわゆるデ
イアルスロープ型アナログ−デイジタル変換器に
おいて、利得切替機能を持つ前置増幅器のオフセ
ツト電圧補正回路を簡素化し安価で精度の高いア
ナログ−デイジタル変換器を得るようにしようと
するものである。
し、特に被変換入力電圧をアナログ積分器にて第
１積分すると共にこの積分電圧が所定の電圧に戻
るまで被変換入力電圧と逆極性の基準電圧を第２
積分し、その第２積分時間を計測して被変換入力
電圧のデイジタル値を得るようにしたいわゆるデ
イアルスロープ型アナログ−デイジタル変換器に
おいて、利得切替機能を持つ前置増幅器のオフセ
ツト電圧補正回路を簡素化し安価で精度の高いア
ナログ−デイジタル変換器を得るようにしようと
するものである。
第１図は従来のデイアルスロープ型のアナログ
−デイジタル変換器（以下Ａ／Ｄ変換器と称す）
を示す。図中１はデイジタル値に変換しようとす
る被変換アナログ電圧Ｖ1Nの入力端子を示す。こ
の入力端子１は基準電圧供給回路２を通じて前置
増幅器３の演算増幅器４の非反転入力端子に接続
される。演算増幅器４の出力は負帰還用抵抗器
R1，R2にて分圧され、その分圧点の電圧を利得
切替スイツチS8を通じて必要に応じて演算増幅器
４の反転入力端子に供給できるように構成され
る。また前置増幅器４の出力と反転入力端子との
間にはオフセツト電圧を記憶保持するためのコン
デンサC2がスイツチS7を介して接続される。前
置増幅器３の出力は積分用抵抗器R3を通じてア
ナログ積分器５に供給される。アナログ積分器５
は周知のように積分用抵抗器R3と、反転及び非
反転入力端子を持つ演算増幅器６と積分用コンデ
ンサC3とにより構成することができる。尚この
アナログ積分器５において積分用抵抗器R3及び
積分用コンデンサC3の接続点と演算増幅器６の
反転入力端子との間にはオフセツト電圧記憶用コ
ンデンサC4が接続される。アナログ積分器５の
積分出力電圧はレベル検出器７に供給され、この
レベル検出器７にてアナログ積分器５の積分電圧
が基準電位と比較され、基準電位より例えば正方
向に大である状態の間レベル検出器７の出力に正
極性の出力電圧を得るようにし、その正極性の出
力電圧、即ちＨ論理信号により例えばアンドゲー
ト回路８を開け、このアンドゲート回路８を通じ
てクロツクパルス源９から出力される既知の周波
数を持つクロツクパルスを出力させこのクロツク
パルスをカウンタ１０にて計数させその計数値に
よりデイジタル値を得るものである。尚被変換ア
ナログ電圧を積分する第１積分時間はその積分開
始時点からカウンタ１０が１定の数を計数する時
間とし、カウンタ１０が予め決められた数だけク
ロツクパルスを計数すると、コントロール回路１
１にその検出信号を与えカウンタ１０を初期値に
リセツトする。これと共に基準電圧供給回路２を
第２積分状態に切換え該変換アナログ電圧とは逆
極性の基準電圧を積分器５に供給する。基準電圧
供給回路２は基準電圧源１２と、この基準電圧源
１２の電圧を記憶する記憶用コンデンサC1と、
この記憶用コンデンサC1に記憶する基準電圧の
極性を決めるブリツジ接続されたスイツチS3，
S4，S5，S6と、記憶用コンデンサC1に記憶した
基準電圧を前置増幅器３の入力端子に与えるため
のスイツチS2と、このとき入力端子１を前置増幅
器３の入力端子から切離すスイツチS1とにより構
成される。
−デイジタル変換器（以下Ａ／Ｄ変換器と称す）
を示す。図中１はデイジタル値に変換しようとす
る被変換アナログ電圧Ｖ1Nの入力端子を示す。こ
の入力端子１は基準電圧供給回路２を通じて前置
増幅器３の演算増幅器４の非反転入力端子に接続
される。演算増幅器４の出力は負帰還用抵抗器
R1，R2にて分圧され、その分圧点の電圧を利得
切替スイツチS8を通じて必要に応じて演算増幅器
４の反転入力端子に供給できるように構成され
る。また前置増幅器４の出力と反転入力端子との
間にはオフセツト電圧を記憶保持するためのコン
デンサC2がスイツチS7を介して接続される。前
置増幅器３の出力は積分用抵抗器R3を通じてア
ナログ積分器５に供給される。アナログ積分器５
は周知のように積分用抵抗器R3と、反転及び非
反転入力端子を持つ演算増幅器６と積分用コンデ
ンサC3とにより構成することができる。尚この
アナログ積分器５において積分用抵抗器R3及び
積分用コンデンサC3の接続点と演算増幅器６の
反転入力端子との間にはオフセツト電圧記憶用コ
ンデンサC4が接続される。アナログ積分器５の
積分出力電圧はレベル検出器７に供給され、この
レベル検出器７にてアナログ積分器５の積分電圧
が基準電位と比較され、基準電位より例えば正方
向に大である状態の間レベル検出器７の出力に正
極性の出力電圧を得るようにし、その正極性の出
力電圧、即ちＨ論理信号により例えばアンドゲー
ト回路８を開け、このアンドゲート回路８を通じ
てクロツクパルス源９から出力される既知の周波
数を持つクロツクパルスを出力させこのクロツク
パルスをカウンタ１０にて計数させその計数値に
よりデイジタル値を得るものである。尚被変換ア
ナログ電圧を積分する第１積分時間はその積分開
始時点からカウンタ１０が１定の数を計数する時
間とし、カウンタ１０が予め決められた数だけク
ロツクパルスを計数すると、コントロール回路１
１にその検出信号を与えカウンタ１０を初期値に
リセツトする。これと共に基準電圧供給回路２を
第２積分状態に切換え該変換アナログ電圧とは逆
極性の基準電圧を積分器５に供給する。基準電圧
供給回路２は基準電圧源１２と、この基準電圧源
１２の電圧を記憶する記憶用コンデンサC1と、
この記憶用コンデンサC1に記憶する基準電圧の
極性を決めるブリツジ接続されたスイツチS3，
S4，S5，S6と、記憶用コンデンサC1に記憶した
基準電圧を前置増幅器３の入力端子に与えるため
のスイツチS2と、このとき入力端子１を前置増幅
器３の入力端子から切離すスイツチS1とにより構
成される。
即ち基準電圧源１２は例えば正極性の一定電圧
を発生し、この電圧をスイツチS3，S6又はS4，S5
のオン操作によつてコンデンサC1に正又は負極
性の基準電圧として記憶することができるように
したものである。よつて入力端子１から与えられ
た被変換アナログ信号が例えば正極性の電圧であ
つた場合にはスイツチS2を通じて前置増幅器３に
負極性の基準電圧を供給する。負極性の基準電圧
を記憶するにはスイツチS4とS5をオンにし基準電
圧源１２の電圧をコンデンサC1に充電すればよ
く、この充電電圧を前置増幅器３に与えるにはス
イツチS4とS5をオフに戻し、代つてスイツチS2を
オンにする外にスイツチS6をオンすればよい。こ
れらのスイツチ操作はコントロール回路１１によ
つて自動的に制御される。また前置増幅器３の入
力インピーダンスは高く設定され、コンデンサ
C1の充電電圧は前置増幅器３の接続によつて低
下しないものとする。
を発生し、この電圧をスイツチS3，S6又はS4，S5
のオン操作によつてコンデンサC1に正又は負極
性の基準電圧として記憶することができるように
したものである。よつて入力端子１から与えられ
た被変換アナログ信号が例えば正極性の電圧であ
つた場合にはスイツチS2を通じて前置増幅器３に
負極性の基準電圧を供給する。負極性の基準電圧
を記憶するにはスイツチS4とS5をオンにし基準電
圧源１２の電圧をコンデンサC1に充電すればよ
く、この充電電圧を前置増幅器３に与えるにはス
イツチS4とS5をオフに戻し、代つてスイツチS2を
オンにする外にスイツチS6をオンすればよい。こ
れらのスイツチ操作はコントロール回路１１によ
つて自動的に制御される。また前置増幅器３の入
力インピーダンスは高く設定され、コンデンサ
C1の充電電圧は前置増幅器３の接続によつて低
下しないものとする。
上述のようなＡ／Ｄ変換器において前置増幅器
３にはレンジ切替用の利得切替スイツチS7，S8が
設けられる。抵抗器R1とR2の抵抗値の比率が例
えば９：１の場合、スイツチS7がオンで利得切替
スイツチS8がオフのとき前置増幅器３は過渡的に
変化する信号に対してはコンデンサC2の充電電
流により１倍の利得を持ち、スイツチS7がオフで
スイツチS8がオンのとき10倍の利得を持つ。前置
増幅器３を構成する演算増幅器４にはオフセツト
電圧Eofが存在する。このため利得を切替ること
により前置増幅器３の出力には利得が10倍のとき
は10倍のオフセツト電圧10Eofが出力される。ま
た利得が１倍のときは１倍のオフセツト電圧Eof
が出力される。このように利得の切替によつて前
置増幅器３の出力に現われるオフセツト電圧分が
変化すると、正確なＡ／Ｄ変換を行なうことがで
きない。つまり被変換アナログ電圧のレベルが基
準電圧源１２の電圧より充分小さいような場合に
は第１積分期間は前置増幅器を10倍の利得で動作
させ、第２積分期間は１倍の利得で動作させる如
く、第１と第２積分期間で利得を切替なければな
らない場合がある。このような場合には第１と第
２積分期間で前置増幅器３から出力されるオフセ
ツト電圧が異なつてしまうため積分器５の積分電
圧に誤差が生じ、Ａ／Ｄ変換値に誤差が生じてし
まう欠点がある。このため前置増幅器３の利得を
変えても前置増幅器３から出力されるオフセツト
電圧が変化しないようにし、その一定のオフセツ
ト電圧を積分器５の入力側において除去してしま
う零点補正回路が設けられている。この零点補正
回路は利得切替スイツチS7と直列接続したコンデ
ンサC2と、比較器７の出力と積分器５を構成す
る演算増幅器６の反転入力端子との間に接続した
スイツチS9と、積分抵抗器R3と積分コンデンサ
C3との接続点及び演算増幅器６の反転入力端子
との間に接続したコンデンサC4とにより構成さ
れる。
３にはレンジ切替用の利得切替スイツチS7，S8が
設けられる。抵抗器R1とR2の抵抗値の比率が例
えば９：１の場合、スイツチS7がオンで利得切替
スイツチS8がオフのとき前置増幅器３は過渡的に
変化する信号に対してはコンデンサC2の充電電
流により１倍の利得を持ち、スイツチS7がオフで
スイツチS8がオンのとき10倍の利得を持つ。前置
増幅器３を構成する演算増幅器４にはオフセツト
電圧Eofが存在する。このため利得を切替ること
により前置増幅器３の出力には利得が10倍のとき
は10倍のオフセツト電圧10Eofが出力される。ま
た利得が１倍のときは１倍のオフセツト電圧Eof
が出力される。このように利得の切替によつて前
置増幅器３の出力に現われるオフセツト電圧分が
変化すると、正確なＡ／Ｄ変換を行なうことがで
きない。つまり被変換アナログ電圧のレベルが基
準電圧源１２の電圧より充分小さいような場合に
は第１積分期間は前置増幅器を10倍の利得で動作
させ、第２積分期間は１倍の利得で動作させる如
く、第１と第２積分期間で利得を切替なければな
らない場合がある。このような場合には第１と第
２積分期間で前置増幅器３から出力されるオフセ
ツト電圧が異なつてしまうため積分器５の積分電
圧に誤差が生じ、Ａ／Ｄ変換値に誤差が生じてし
まう欠点がある。このため前置増幅器３の利得を
変えても前置増幅器３から出力されるオフセツト
電圧が変化しないようにし、その一定のオフセツ
ト電圧を積分器５の入力側において除去してしま
う零点補正回路が設けられている。この零点補正
回路は利得切替スイツチS7と直列接続したコンデ
ンサC2と、比較器７の出力と積分器５を構成す
る演算増幅器６の反転入力端子との間に接続した
スイツチS9と、積分抵抗器R3と積分コンデンサ
C3との接続点及び演算増幅器６の反転入力端子
との間に接続したコンデンサC4とにより構成さ
れる。
つまりＡ／Ｄ変換開始に先だつて先ず零点補正
期間が設けられる。この零点補正期間はスイツチ
S1，S3，S4，S6はオフ、S2，S5，S7，S8，S9がオ
ンに制御される。この状態では前置増幅器３の入
力はスイツチS2，S5によつて共通電位点にシヨー
トされ、前置増幅器３の利得はスイツチS8のオン
により10倍にセツトされる。このときコンデンサ
C2には演算増幅器４のオフセツト電圧Eofの９倍
のオフセツト電圧9Eofが充電される。またコン
デンサC4に前置増幅器３から出力される10倍の
オフセツト電圧10Eofが充電される。コンデンサ
C4に演算増幅器４のオフセツト電圧の10倍のオ
フセツト電圧10Eofを記憶することにより、〓後
Ａ／Ｄ変換期間中はこのコンデンサC4の充電電
圧により前置増幅器３から出力されるオフセツト
電圧は利得切替スイツチS8の状態に関係なく打消
され、その影響が除去される。
期間が設けられる。この零点補正期間はスイツチ
S1，S3，S4，S6はオフ、S2，S5，S7，S8，S9がオ
ンに制御される。この状態では前置増幅器３の入
力はスイツチS2，S5によつて共通電位点にシヨー
トされ、前置増幅器３の利得はスイツチS8のオン
により10倍にセツトされる。このときコンデンサ
C2には演算増幅器４のオフセツト電圧Eofの９倍
のオフセツト電圧9Eofが充電される。またコン
デンサC4に前置増幅器３から出力される10倍の
オフセツト電圧10Eofが充電される。コンデンサ
C4に演算増幅器４のオフセツト電圧の10倍のオ
フセツト電圧10Eofを記憶することにより、〓後
Ａ／Ｄ変換期間中はこのコンデンサC4の充電電
圧により前置増幅器３から出力されるオフセツト
電圧は利得切替スイツチS8の状態に関係なく打消
され、その影響が除去される。
つまり、この状態からＡ／Ｄ変換期間中はスイ
ツチS9がオフされ、また前置増幅器３の利得は入
力端子１に入力される被変換アナログ信号のレベ
ルによつて決定される。利得が１倍の場合はスイ
ツチS7がオンとされ演算増幅器４の入力側にコン
デンサC2に記憶した９倍のオフセツト電圧9Eof
を加える。よつて演算増幅器４の出力にはオフセ
ツト電圧に関しては自己のオフセツト電圧Eofと
9Eofの加算値10Eofが出力される。よつてこの10
倍のオフセツト電圧10EofはコンデンサC4に記憶
した10Eofによつて打消される。次に前置増幅器
３の利得が10倍に切替られると、スイツチS7はオ
フ、S8がオンとされる。この場合には演算増幅器
４のオフセツト電圧Eofは自己の利得によつて10
倍されて積分器５に供給される。よつて利得が10
倍の場合もオフセツト電圧に関してはコンデンサ
C4に記憶した電圧10Eofによつて打消される。
ツチS9がオフされ、また前置増幅器３の利得は入
力端子１に入力される被変換アナログ信号のレベ
ルによつて決定される。利得が１倍の場合はスイ
ツチS7がオンとされ演算増幅器４の入力側にコン
デンサC2に記憶した９倍のオフセツト電圧9Eof
を加える。よつて演算増幅器４の出力にはオフセ
ツト電圧に関しては自己のオフセツト電圧Eofと
9Eofの加算値10Eofが出力される。よつてこの10
倍のオフセツト電圧10EofはコンデンサC4に記憶
した10Eofによつて打消される。次に前置増幅器
３の利得が10倍に切替られると、スイツチS7はオ
フ、S8がオンとされる。この場合には演算増幅器
４のオフセツト電圧Eofは自己の利得によつて10
倍されて積分器５に供給される。よつて利得が10
倍の場合もオフセツト電圧に関してはコンデンサ
C4に記憶した電圧10Eofによつて打消される。
上述したように従来のオフセツト電圧補償方法
によれば、コンデンサC2の充電電圧によつて前
置増幅器３から出力されるオフセツト電圧分を除
去するものであるからコンデンサC2はリークの
少ない高価なコンデンサを用いる必要がある。ま
た高価なコンデンサを用いたとしても多少のリー
クは避けられないため変換誤差が発生するおそれ
がある。
によれば、コンデンサC2の充電電圧によつて前
置増幅器３から出力されるオフセツト電圧分を除
去するものであるからコンデンサC2はリークの
少ない高価なコンデンサを用いる必要がある。ま
た高価なコンデンサを用いたとしても多少のリー
クは避けられないため変換誤差が発生するおそれ
がある。
この発明の目的はオフセツト電圧補正用コンデ
ンサC2を必要としないＡ／Ｄ変換器を提供する
にある。
ンサC2を必要としないＡ／Ｄ変換器を提供する
にある。
この発明では利得切替機能を有する前置増幅器
の後段側に基準電圧供給回路を設け、これによつ
て前置増幅器では被変換アナログ電圧だけを増幅
するようにし、よつてその利得は被変換アナログ
電圧のレベルによつて設定され、その設定された
利得は第２積分期間中もその設定された状態に保
持される。結局この発明では第１，第２積分期間
を通じて前置増幅器の利得は一定に保持できるか
ら、被変換アナログ電圧のレベルによつて前置増
幅器の利得が設定されると、その設定された利得
の状態で出力されるオフセツト電圧を積分器に設
けたオフセツト電圧補正用コンデンサに記憶して
おけば、前置増幅器から出力されるオフセツト電
圧はその記憶電圧により打消すことができる。
の後段側に基準電圧供給回路を設け、これによつ
て前置増幅器では被変換アナログ電圧だけを増幅
するようにし、よつてその利得は被変換アナログ
電圧のレベルによつて設定され、その設定された
利得は第２積分期間中もその設定された状態に保
持される。結局この発明では第１，第２積分期間
を通じて前置増幅器の利得は一定に保持できるか
ら、被変換アナログ電圧のレベルによつて前置増
幅器の利得が設定されると、その設定された利得
の状態で出力されるオフセツト電圧を積分器に設
けたオフセツト電圧補正用コンデンサに記憶して
おけば、前置増幅器から出力されるオフセツト電
圧はその記憶電圧により打消すことができる。
以下にこの発明の一実施例を第２図を用いて詳
細に説明する。
細に説明する。
第２図において第１図と対応する部分には同一
符号を附し、その重複説明は省略するが、この発
明においては前置増幅器３とアナログ積分器５と
の間に基準電圧供給回路２を設けるものである。
この基準電圧供給回路２は例えば前置増幅器３の
出力を積分器５に供給する供給路を開閉するスイ
ツチS10と、このスイツチS10がオフに操作される
ときオンに操作され、コンデンサC1に基準電圧
源１２を接続するスイツチS11及びS12と、コンデ
ンサC1に充電された電圧の極性を選択して積分
器５に与えることができるようにブリツジ接続さ
れたスイツチS3，S4，S5，S6とにより構成するこ
とができる。尚この例では基準電圧供給回路２と
積分器５との間にはインピーダンス整合用のバツ
フア増幅器１４を挿入した場合を示す。
符号を附し、その重複説明は省略するが、この発
明においては前置増幅器３とアナログ積分器５と
の間に基準電圧供給回路２を設けるものである。
この基準電圧供給回路２は例えば前置増幅器３の
出力を積分器５に供給する供給路を開閉するスイ
ツチS10と、このスイツチS10がオフに操作される
ときオンに操作され、コンデンサC1に基準電圧
源１２を接続するスイツチS11及びS12と、コンデ
ンサC1に充電された電圧の極性を選択して積分
器５に与えることができるようにブリツジ接続さ
れたスイツチS3，S4，S5，S6とにより構成するこ
とができる。尚この例では基準電圧供給回路２と
積分器５との間にはインピーダンス整合用のバツ
フア増幅器１４を挿入した場合を示す。
前置増幅器３の入力側には入力端子１を前置増
幅器３の入力端子に選択的に接続するスイツチS1
と、前置増幅器３の入力端子を選択的に共通電位
点に接続するスイツチS2とが設けられる。また前
置増幅器３の利得切替回路はこゝではスイツチS7
によつて演算増幅器４の出力端子とその反転入力
端子とをシヨートさせる回路と、演算増幅器４の
出力端子と共通電位との間に直列接続された抵抗
器R1，R2の接続点を演算増幅器４の反転入力端
子に接続するスイツチS8とにより構成される。ま
た前置増幅器３の出力はこの発明では基準電圧供
給回路２を構成するスイツチS5とS6の接続点にも
接続し、第２積分期間にスイツチS2がオンとされ
た状態で演算増幅器４のオフセツト電圧をコンデ
ンサC1の充電電圧に加算して積分器５に供給す
るように構成している。
幅器３の入力端子に選択的に接続するスイツチS1
と、前置増幅器３の入力端子を選択的に共通電位
点に接続するスイツチS2とが設けられる。また前
置増幅器３の利得切替回路はこゝではスイツチS7
によつて演算増幅器４の出力端子とその反転入力
端子とをシヨートさせる回路と、演算増幅器４の
出力端子と共通電位との間に直列接続された抵抗
器R1，R2の接続点を演算増幅器４の反転入力端
子に接続するスイツチS8とにより構成される。ま
た前置増幅器３の出力はこの発明では基準電圧供
給回路２を構成するスイツチS5とS6の接続点にも
接続し、第２積分期間にスイツチS2がオンとされ
た状態で演算増幅器４のオフセツト電圧をコンデ
ンサC1の充電電圧に加算して積分器５に供給す
るように構成している。
積分器５は第１図で説明したと同様に積分用コ
ンデンサC3と積分用抵抗器R3との接続点と演算
増幅器６の反転入力端子との間にオフセツト電圧
記憶用コンデンサC4を接続し、レベル比較器７
の出力と演算増幅器６の反転入力端子の間にスイ
ツチS9を接続する。
ンデンサC3と積分用抵抗器R3との接続点と演算
増幅器６の反転入力端子との間にオフセツト電圧
記憶用コンデンサC4を接続し、レベル比較器７
の出力と演算増幅器６の反転入力端子の間にスイ
ツチS9を接続する。
上述の構成において、Ａ／Ｄ変換動作の開始に
先だつて毎回零点補正期間が設けられる。この零
点補正期間ではスイツチS2，S7（又はS8）S9，
S10，S11，S12がオンに操作される。スイツチS11
とS12のオンによりコンデンサC1には基準電圧が
充電される。前置増幅器３のオフセツト電圧を
Eof1、バツフア増幅器１４のオフセツト電圧を
Eof2とすると、零点補正期間において各部の電
圧、電流が平衡状態に達すると、積分器５のＡ点
の電圧ＥAは、 ＥA＝Ｋ・Eof1＋Eof2 (1) こゝでＫは前置増幅器３の利得を表わし、スイツ
チS7，S8の何れがオンになつているかでＫの値が
決まる。演算増幅器６のオフセツト電圧をEof3
（非反転入力端子より反転入力端子へ向う方向を
基準とする、演算増幅器４，１４についても同様
とする）、その利得を−K3とし、レベル検出器７
のオフセツト電圧をEof4（一方の入力端子より他
方の共通電位に接続された端子へ向う方向を基準
とする）、その利得をK4とし、Ｂ点の電圧をＥB
とすればレベル検出器７の出力電圧ＥDは ｛−K3（ＥB−Eof3）＋Eof4｝K4＝ＥDとな
る。こゝで、ＥD＝ＥBであり、K3》１，K3K4》
１としＥBを求めれば、 ＥB＝Eof3 となる。従つて演算増幅器６（積分器５）の出力
電圧Ｖ3(0)は Ｖ3(0)＝（ＥB−Eof3）（−K3）＝０ (2) となる。コンデンサC4の両端電圧ＶC4は ＶC4＝ＥA−ＥB＝ＥA−Eof3 となり、コンデンサC3の両端電圧ＶC3は(2)式よ
り、 ＶC3＝ＥA−Ｖ3(0)＝ＥA となる。即ちコンデンサC3，C4にはそれぞれ演
算増幅器４，１４のオフセツト電圧に起因する(1)
式の電圧ＥAまたはＥA−Eof3が蓄積される。この
状態においてスイツチS7（又はS8）及びS10はオン
のままスイツチS2，S9をオフにS1をオンする。こ
れによつて入力端子１に与えられた被変換アナロ
グ電圧が増幅器３によつて増幅され、バツフア増
幅器１４を通じて積分器５に供給され一定時間
T1だけ積分される。この状態を先にも説明した
ように第１積分と称す。この第１積分期間T1の
終了時の積分器５の積分出力電圧Ｖ3(1)は Ｖ3(1)＝−１／Ｃ３・Ｒ３｛Ｋ（Ｖ1N＋Eof1）＋Eof2
−ＥA ｝T1 Ｖ3(1)＝−Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1 (3) となる。第１積分期間T1が終了すると、スイツ
チS1，S10，S11，S12がオフに戻され、スイツチ
S2がオンに操作される。また被変換アナログ電圧
が正極性であつた場合にはスイツチS3，S6がオ
ン、被変換アナログ電圧が負極性であつた場合に
はスイツチS4，S5がオンに操作され、積分器５に
被変換入力電圧とは逆極性の基準電圧を与える。
このとき前置増幅器３の出力がブリツジを構成す
るスイツチのS5とS6の接続点に与えられているか
らコンデンサC1と共通電位点との間に前置増幅
器３の出力端が接続される。よつてスイツチS2が
オンになつていることから前置増幅器３の出力は
この状態ではオフセツト電圧が出力され、このオ
フセツト電圧がコンデンサC1に充電された基準
電圧ＥRFに加算されて積分器５に与えられる。こ
の第２積分の積分時間をT2、第２積分器終了時
の積分出力電圧をＶ3(2)とすれば、T2は第１積分
が終了してよりＶ3(2)＝０をレベル検出器７で検
出するまでの時間である。
先だつて毎回零点補正期間が設けられる。この零
点補正期間ではスイツチS2，S7（又はS8）S9，
S10，S11，S12がオンに操作される。スイツチS11
とS12のオンによりコンデンサC1には基準電圧が
充電される。前置増幅器３のオフセツト電圧を
Eof1、バツフア増幅器１４のオフセツト電圧を
Eof2とすると、零点補正期間において各部の電
圧、電流が平衡状態に達すると、積分器５のＡ点
の電圧ＥAは、 ＥA＝Ｋ・Eof1＋Eof2 (1) こゝでＫは前置増幅器３の利得を表わし、スイツ
チS7，S8の何れがオンになつているかでＫの値が
決まる。演算増幅器６のオフセツト電圧をEof3
（非反転入力端子より反転入力端子へ向う方向を
基準とする、演算増幅器４，１４についても同様
とする）、その利得を−K3とし、レベル検出器７
のオフセツト電圧をEof4（一方の入力端子より他
方の共通電位に接続された端子へ向う方向を基準
とする）、その利得をK4とし、Ｂ点の電圧をＥB
とすればレベル検出器７の出力電圧ＥDは ｛−K3（ＥB−Eof3）＋Eof4｝K4＝ＥDとな
る。こゝで、ＥD＝ＥBであり、K3》１，K3K4》
１としＥBを求めれば、 ＥB＝Eof3 となる。従つて演算増幅器６（積分器５）の出力
電圧Ｖ3(0)は Ｖ3(0)＝（ＥB−Eof3）（−K3）＝０ (2) となる。コンデンサC4の両端電圧ＶC4は ＶC4＝ＥA−ＥB＝ＥA−Eof3 となり、コンデンサC3の両端電圧ＶC3は(2)式よ
り、 ＶC3＝ＥA−Ｖ3(0)＝ＥA となる。即ちコンデンサC3，C4にはそれぞれ演
算増幅器４，１４のオフセツト電圧に起因する(1)
式の電圧ＥAまたはＥA−Eof3が蓄積される。この
状態においてスイツチS7（又はS8）及びS10はオン
のままスイツチS2，S9をオフにS1をオンする。こ
れによつて入力端子１に与えられた被変換アナロ
グ電圧が増幅器３によつて増幅され、バツフア増
幅器１４を通じて積分器５に供給され一定時間
T1だけ積分される。この状態を先にも説明した
ように第１積分と称す。この第１積分期間T1の
終了時の積分器５の積分出力電圧Ｖ3(1)は Ｖ3(1)＝−１／Ｃ３・Ｒ３｛Ｋ（Ｖ1N＋Eof1）＋Eof2
−ＥA ｝T1 Ｖ3(1)＝−Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1 (3) となる。第１積分期間T1が終了すると、スイツ
チS1，S10，S11，S12がオフに戻され、スイツチ
S2がオンに操作される。また被変換アナログ電圧
が正極性であつた場合にはスイツチS3，S6がオ
ン、被変換アナログ電圧が負極性であつた場合に
はスイツチS4，S5がオンに操作され、積分器５に
被変換入力電圧とは逆極性の基準電圧を与える。
このとき前置増幅器３の出力がブリツジを構成す
るスイツチのS5とS6の接続点に与えられているか
らコンデンサC1と共通電位点との間に前置増幅
器３の出力端が接続される。よつてスイツチS2が
オンになつていることから前置増幅器３の出力は
この状態ではオフセツト電圧が出力され、このオ
フセツト電圧がコンデンサC1に充電された基準
電圧ＥRFに加算されて積分器５に与えられる。こ
の第２積分の積分時間をT2、第２積分器終了時
の積分出力電圧をＶ3(2)とすれば、T2は第１積分
が終了してよりＶ3(2)＝０をレベル検出器７で検
出するまでの時間である。
Ｖ3(2)−Ｖ3(1)＝−１／Ｃ３・Ｒ３｛ＥRF＋Ｋ・Eof1
＋ Eof2−ＥA｝T2 Ｖ3(2)−Ｖ3(1)＝−ＥＲＦ／Ｃ３・Ｒ３T2 (4) (3)式と(4)式より Ｖ3(2)＋Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1＝−ＥＲＦ／Ｃ３
・Ｒ３T2(5) Ｖ3(2)＝０であるから(5)式は Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1＝−ＥＲＦ／Ｃ３・Ｒ３
T2 よつてＶ1N＝−ＥＲＦ／ＫＴ１T2 (6) 第６式において、ＥRF・Ｋ及びT1は定数である
からT2をカウンタ10の計数値として求めること
によりどの増幅器のオフセツト電圧にも影響され
ないＡ／Ｄ変換値を得ることができる。尚前置増
幅器３の利得は被変換アナログ信号のレベルが変
わると、そのレベルに適した利得に切替られる。
但しその利得の切替は１回のＡ／Ｄ変換動作中に
行なわれるものでなく、Ａ／Ｄ変換終了後に行な
われる。然も先に説明した零点補正期間はＡ／Ｄ
変換の開始毎に行なうから前置増幅器３の利得が
切替られてもそのとき必ず零点補正動作が行なわ
れるから、前置増幅器３の利得が切替わり、オフ
セツト電圧値が変つてもコンデンサC4にそのオ
フセツト電圧が直ちに記憶される。よつて前置増
幅器３の利得が切替られても変換誤差のないＡ／
Ｄ変換を行なうことができる。
＋ Eof2−ＥA｝T2 Ｖ3(2)−Ｖ3(1)＝−ＥＲＦ／Ｃ３・Ｒ３T2 (4) (3)式と(4)式より Ｖ3(2)＋Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1＝−ＥＲＦ／Ｃ３
・Ｒ３T2(5) Ｖ3(2)＝０であるから(5)式は Ｋ・Ｖ１Ｎ／Ｃ３・Ｒ３T1＝−ＥＲＦ／Ｃ３・Ｒ３
T2 よつてＶ1N＝−ＥＲＦ／ＫＴ１T2 (6) 第６式において、ＥRF・Ｋ及びT1は定数である
からT2をカウンタ10の計数値として求めること
によりどの増幅器のオフセツト電圧にも影響され
ないＡ／Ｄ変換値を得ることができる。尚前置増
幅器３の利得は被変換アナログ信号のレベルが変
わると、そのレベルに適した利得に切替られる。
但しその利得の切替は１回のＡ／Ｄ変換動作中に
行なわれるものでなく、Ａ／Ｄ変換終了後に行な
われる。然も先に説明した零点補正期間はＡ／Ｄ
変換の開始毎に行なうから前置増幅器３の利得が
切替られてもそのとき必ず零点補正動作が行なわ
れるから、前置増幅器３の利得が切替わり、オフ
セツト電圧値が変つてもコンデンサC4にそのオ
フセツト電圧が直ちに記憶される。よつて前置増
幅器３の利得が切替られても変換誤差のないＡ／
Ｄ変換を行なうことができる。
以上説明したようにこの発明によれば基準電圧
供給手段２を前置増幅器３の後段側に設け、これ
によつて前置増幅器３を被変換アナログ信号だけ
の増幅器として用いるようにしたことによつて第
１積分と第２積分とで前置増幅器の利得を切替な
くて済む。よつて第１積分期間と第２積分期間を
通じて前置増幅器３が出力するオフセツト電圧分
を一定値に揃えることができる。然もこの発明で
は前置増幅器３のオフセツト電圧を第２積分期間
においては基準電圧に加算して積分器５に与える
から積分器５には第１および第２積分期間を通じ
て同じ大きさのオフセツト電圧が与えられる。よ
つてオフセツト電圧によつて影響されないデイジ
タル変換値を得ることができる。
供給手段２を前置増幅器３の後段側に設け、これ
によつて前置増幅器３を被変換アナログ信号だけ
の増幅器として用いるようにしたことによつて第
１積分と第２積分とで前置増幅器の利得を切替な
くて済む。よつて第１積分期間と第２積分期間を
通じて前置増幅器３が出力するオフセツト電圧分
を一定値に揃えることができる。然もこの発明で
は前置増幅器３のオフセツト電圧を第２積分期間
においては基準電圧に加算して積分器５に与える
から積分器５には第１および第２積分期間を通じ
て同じ大きさのオフセツト電圧が与えられる。よ
つてオフセツト電圧によつて影響されないデイジ
タル変換値を得ることができる。
また第１図で説明したコンデンサC2を必要と
しないからコストダウンも期待できる。更にコン
デンサC2の充電電圧によつてオフセツト電圧成
分を打消すものでないから、リーク等による影響
もなく正確なＡ／Ｄ変換を行なうことができる。
しないからコストダウンも期待できる。更にコン
デンサC2の充電電圧によつてオフセツト電圧成
分を打消すものでないから、リーク等による影響
もなく正確なＡ／Ｄ変換を行なうことができる。
第１図は従来のＡ／Ｄ変換器の説明に供する接
続図、第２図はこの発明によるＡ／Ｄ変換器の一
実施例を示す接続図である。 ３……前置増幅器、S7，S8……利得切替手段を
構成するスイツチ、５……アナログ積分器、２…
…基準電圧供給手段。
続図、第２図はこの発明によるＡ／Ｄ変換器の一
実施例を示す接続図である。 ３……前置増幅器、S7，S8……利得切替手段を
構成するスイツチ、５……アナログ積分器、２…
…基準電圧供給手段。
Claims (1)
- 【特許請求の範囲】 １ デイジタル値に変換すべきアナログ電圧を利
得切替手段を持つ前置増幅器を介してアナログ積
分器に印加し一定時間第１積分すると共にそのア
ナログ電圧と逆極性の基準電圧を上記アナログ積
分器に与え、アナログ積分器の積分電圧が所定値
に戻るまでこの逆極性の基準電圧を第２積分し、
この第２積分時間を測定してアナログ−デイジタ
ル変換を行なうようにし、かつ上記アナログ積分
器の演算増幅器の反転入力端子と、積分用抵抗器
及び積分用コンデンサの接続点との間にオフセツ
ト電圧補償用コンデンサを接続し、そのオフセツ
ト電圧補償用コンデンサにオフセツト補償電圧を
充電できるように構成されたアナログ−デイジタ
ル変換器において、 上記前置増幅器と、アナログ積分器との間に基
準電圧供給手段を設け、上記前置増幅器の入力端
子から上記アナログ電圧を遮断する第１スイツ
チ、その入力端子を共通電位点に接続する第２ス
イツチを設けて、上記第２積分期間中に上記基準
電圧に上記前置増幅器のオフセツト電圧を加算す
るように構成し、 上記基準電圧供給手段は上記前置増幅器とアナ
ログ積分器との間に直列に挿入された第３スイツ
チ、ブリツジ接続され、一対の対角点が上記第３
スイツチの両端に接続されたスイツチ回路と、そ
のスイツチ回路の他の対角点の一方と共通電位点
との間に接続された第４スイツチと、上記他の対
角点の他方と共通電位点との間に第５スイツチを
介して接続された基準電圧源と、上記他の対角点
間に接続されたコンデンサとよりなるアナログ−
デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267379A JPS55104129A (en) | 1979-02-05 | 1979-02-05 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267379A JPS55104129A (en) | 1979-02-05 | 1979-02-05 | Analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55104129A JPS55104129A (en) | 1980-08-09 |
| JPS6126736B2 true JPS6126736B2 (ja) | 1986-06-21 |
Family
ID=11811883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267379A Granted JPS55104129A (en) | 1979-02-05 | 1979-02-05 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55104129A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171831A (en) * | 1981-04-15 | 1982-10-22 | Advantest Corp | Voltage time transducer |
| JPS57171832A (en) * | 1981-04-15 | 1982-10-22 | Advantest Corp | Double integration analog-to-digital converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982262A (ja) * | 1972-12-13 | 1974-08-08 | ||
| JPS524765A (en) * | 1975-06-30 | 1977-01-14 | Hewlett Packard Yokogawa | Dual slope analoggtoodigital converter |
-
1979
- 1979-02-05 JP JP1267379A patent/JPS55104129A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982262A (ja) * | 1972-12-13 | 1974-08-08 | ||
| JPS524765A (en) * | 1975-06-30 | 1977-01-14 | Hewlett Packard Yokogawa | Dual slope analoggtoodigital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55104129A (en) | 1980-08-09 |
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