DE69929266T2 - Methode zur Herstellung eines tiefen Grabens - Google Patents

Methode zur Herstellung eines tiefen Grabens Download PDF

Info

Publication number
DE69929266T2
DE69929266T2 DE69929266T DE69929266T DE69929266T2 DE 69929266 T2 DE69929266 T2 DE 69929266T2 DE 69929266 T DE69929266 T DE 69929266T DE 69929266 T DE69929266 T DE 69929266T DE 69929266 T2 DE69929266 T2 DE 69929266T2
Authority
DE
Germany
Prior art keywords
trench
etching
wafer
diameter
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69929266T
Other languages
English (en)
Other versions
DE69929266D1 (de
Inventor
Alexander Wappingers Falls Michaelis
Rajiv Brewster Ranade
Bertrand Wappingers Falls Flietner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE69929266D1 publication Critical patent/DE69929266D1/de
Application granted granted Critical
Publication of DE69929266T2 publication Critical patent/DE69929266T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

  • Bereich der Erfindung
  • Diese Erfindung betrifft ein Verfahren zur Herstellung eines Kondensators und genauer einen Speicherkondensator, der als Speicherkondensator einer Zelle eines dynamischen Arbeitsspeichers (DRAM) dient.
  • Das Dokument JP-A-6310655 und die entsprechende Patentzusammenfassung offenbart ein anisotropes und isotropes Ätzen eines Grabens. Das Dokument US-A-5605600 offenbart das Ätzen eines Grabens unter Verwendung einer Temperatursteuerung und eine vertikale untere Seitenwand.
  • Hintergrund der Erfindung
  • Die grundlegende DRAM-Speicherzelle, die derzeit verbreitet verwendet wird, weist einen Speicherkondensator auf, der in Reihe mit einem Schalter verbunden ist, der typischerweise ein Feldeffekttransistor (FET) ist. Eine beliebte Form des Transistors ist ein Metalloxid-Silizium-Feldeffekttransistor (MOSFET), der eine Drain-Elektrode (einen Eingang/Ausgang), eine Source-Elektrode (einen Eingang/Ausgang) und eine Gate-Elektrode aufweist. Mit zunehmender Kapazität eines DRAMs wurde es notwendig, immer kleinere Komponenten zu verwenden, die immer enger aneinander gepackt sind. Um ein gutes Signal-zu-Rausch-Verhältnis aufrecht zu erhalten, wird es wichtig, die Kapazität des Speicherkondensators relativ hoch zu halten. Eine beliebte Form eines Kondensators, der eine hohe Kapazität erzielt, ohne einen übermäßig großen Oberflächenbereich des Chips zu besetzen, ist der Trench-Kondensator, der einen Graben aufweist, der sich von der oberen Oberfläche des Siliziumchips vertikal tief in den Chip hinein erstreckt. Dieser Graben wird zunächst mit einem dielektrischen Film beschichtet, der als Kondensatordielektrikum dient, und wird anschließend mit dotiertem Polysilizium gefüllt. Das dotierte Polysilizium dient als Platte und Speicherknoten des Kondensators und ist als solche mit einem Eingangs-/Ausgangsanschluss (Drain/Source) des MOSFETs verbunden. Die Masse des Siliziumchips dient als die andere Platte des Kondensators und ist typischerweise mit einem Anschluss einer Spannungsversorgungsquelle verbunden, die zusammen mit dem DRRM verwendet wird. Der andere Eingangs-/Ausgangsanschluss (Source/Drain) des MOSFETs ist mit einer Bitleitung des DRAMs verbunden. Logische Informationen, die in der Speicherzelle als Ladung auf dem Speicherkondensator gespeichert werden, werden über die Bitleitung in eine oder aus einer Speicherzelle gelesen. Das Gate des MOSFETs, das das Leitvermögen durch den MOSFET steuert, ist mit einer Wortleitung des DRAMs verbunden.
  • Um die Kapazität zu erhöhen, ging der Trend in Richtung einer immer tieferen Ausdehnung des Grabens in den Siliziumchip hinein, um den Plattenoberflächenbereich und somit die effektive Kapazität zu erhöhen.
  • Eines der Probleme, die beim Ätzen eines Grabens auftreten, ist die Verschlechterung der Maske, die über der oberen Oberfläche des Chips aufgebracht wird, um den zu ätzenden Oberflächenbereich festzulegen. Die Rate der Maskenverschlechterung hängt von der Temperatur des Wafers ab, die beim Ätzprozess vorliegt, und es gibt eine Grenze der Hitzemenge, die von der Maske sicher und ohne spürbare Verschlechterung ausgehalten werden kann. Diese Grenze wird manchmal beschrieben als das thermische Budget der Maske.
  • Eine Technik, die vorgeschlagen wurde, um die Kapazität zu erhöhen, war, den Graben in Flaschenform auszuweiten, sobald er durch den aktiven oberen Bereich des Chips hindurchgebrochen ist, um den Plattenbereich zu erhöhen, ohne im gleichen Ausmaß den besetzten Oberflächenbereich des Chips zu vergrößern.
  • Die vorliegende Erfindung versucht, das thermische Budget effizienter zu nutzen als dies in der Vergangenheit geschah, um die Kapazität zu erhöhen, die bei einem Trench-Kondensator erhalten werden kann.
  • Zusammenfassung der Erfindung
  • Wir haben herausgefunden, dass es möglich ist, die Kapazität eines Trench-Kondensators zu erhöhen, indem ein Graben vorgesehen wird, der ein mehrfach tailliertes Profil aufweist.
  • Wir haben außerdem festgestellt, dass es möglich ist, die Tiefe des Grabens, die ohne deutliche Verschlechterung einer Ätzmaske geätzt werden kann, durch Veränderung der Temperatur des Wafers zu erhöhen. Dies wird durch Veränderung des Drucks des Kühlmittels, das verwendet wird, um die Rückseite des Wafers zu kühlen, erreicht. Außerdem führt eine solche Temperaturveränderung zu einer erhöhten Kapazität für den Graben, nicht nur durch Erhöhung der Tiefe des Grabens, der auf sichere Weise ausgebildet werden kann, sondern auch durch Vorsehen einer gewellten Oberfläche für die Seitenwände des Grabens. Jeder dieser Faktoren bewirkt eine Erhöhung des gesamten Oberflächenbereichs der Kondensatorplatten und somit der erzielten Kapazität.
  • Typischerweise wird der Siliziumwafer während des Ätzens auf einer Grundplatte oder einer Spannvorrichtung gelagert, die mit Kanälen versehen ist, um den Durchfluss von Kühlgasen zum Kühlen des gelagerten Siliziumwafers zu ermöglichen. Ein einfacher Weg zum Realisieren der gewünschten Temperaturveränderung besteht darin, die Durchflussrate des Kühlmittels, typischerweise Helium, durch die Grundplatte geeignet zu verändern, wobei die Kühlwirkung um so höher ist, je höher der Durchfluss ist.
  • Das Verfahren zum Ätzen eines vertikalen Grabens ist in Anspruch 1 definiert.
  • Gemäß einem breiten Verfahrensgesichtspunkt ist die vorliegende Erfindung ein Verfahren zum reaktiven Ionenätzen eines vertikalen Grabens in einem Siliziumwafer, das die Schritte aufweist, einen Siliziumwafer in einer Ätzkammer zu lagern, durch die ein Gasgemisch geführt wird, das mindestens eine Sorte enthält, die zum Ätzen geeignete reaktive Ionen bereitstellt, und mindestens eine Sorte, die dazu dient, das Bilden von Ablagerungen auf den geätzten Grabenwänden zu fördern. Gemäß einem Gesichtspunkt des Verfahrens ist die vorliegende Erfindung ein Verfahren zum reaktiven Ionenätzen eines Siliziumwafers, das den Schritt aufweist, einen Siliziumwafer in einer Plasmaätzkammer zu lagern, durch die ein Gasgemisch geführt wird, das wenigstens eine Sorte enthält, die zum Ätzen geeignete reaktive Ionen bereitstellt, und eine andere Sorte, die dazu dient, das Bilden einer Grabenwand-Bedeckung zu fördern.
  • Die Erfindung wird aus der nachfolgenden detaillierteren Beschreibung unter Bezugnahme auf die begleitenden Zeichnungen besser zu verstehen sein.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt den grundsätzlichen Aufbau der Ätzvorrichtung, die für die vorliegende Erfindung hilfreich ist;
  • 2 zeigt eine typische Querschnittsansicht eines Grabens, der gemäß der vorliegenden Erfindung geätzt wurde; und
  • 3 zeigt den Graben aus 2, nachdem er mit Polysilizium gefüllt wurde.
  • Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu.
  • Detaillierte Beschreibung
  • Bezug nehmend auf 1 ist eine Ätzvorrichtung 10 dargestellt, die eine Ätzkammer 12 aufweist, in der ein elektrostatisches Grundelement (Spannvorrichtung) 14 auf einer unteren Oberfläche und eine Gasverteilungsplatte 16 auf einer oberen Oberfläche enthalten sind. Die Grundplatte 14 und die Platte 16 sind im Wesentlichen parallel zueinander und bilden eine erste bzw. eine zweite Elektrode. Ein Radiofrequenzgenerator 17 ist zwischen Grundelement 14 und Platte 16 gekoppelt. Mit geeigneten Gasen, die in die Kammer 12 eingeführt werden, wird eine Radiofrequenz-Glimmentladungsreaktion darin erzeugt. Die Kammer 12 ist typischerweise aus Aluminiumoxid gebildet.
  • Ein zu ätzendes Werkstück 18, typischerweise ein Siliziumwafer, wird auf der metallischen Grundplatte (Spannvorrichtung) 14 angeordnet und gelagert. Auf einer oberen Oberfläche 18A des Siliziumwafers 18 ist eine Maske angeordnet, die Öffnungen 21A und 21B besitzt, durch die Abschnitte der Oberfläche 18A des Wafers 18, in denen die Gräben ausgebildet werden sollen, bloßgelegt sind. Zur Veranschaulichung sind lediglich zwei Öffnungen für zwei Gräben dargestellt. Typischerweise ist der Wafer 18 monokristallin und besitzt eine obere Oberfläche 18A, die entlang der kristallographischen 100-Ebene geschnitten ist. Die Radiofrequenz-Glimmentladungsreaktion in der Kammer 12 erzeugt ein Plasma, das die reaktiven Ionen erzeugt, die für das Ätzen verantwortlich sind. Die Dicke der Maske 21 beträgt typischerweise mehrere tausend Angstrom. Es ist unmöglich, die Dicke weit darüber hinaus zu erhöhen und immer noch die Genauigkeit zu erzielen, die für integrierte Schaltungen des Standes der Technik, wie dynamische Arbeitsspeicher (DRAMs), gewünscht sind.
  • Zusätzlich umgeben typischerweise Spulen (nicht dargestellt) die Kammer 12, um ein Magnetfeld in der Kammer zu erzeugen, das senkrecht zum elektrischen Feld ist, welches mit der Radiofrequenzentladung einhergeht. Dadurch wird bekanntermaßen die Effektivität des Ätzens erhöht, und dies wird im Allgemeinen bei einer Ausrüstung zum reaktiven Ionenätzen des in 1 dargestellten Typs angewendet. Bei einer anderen Ausrüstung zum reaktiven Ätzen kann dies jedoch auch nicht notwendig sein.
  • Die Gasmischung wird typischerweise über einen Einlass (nicht dargestellt) der Kammer 12 von oben in die obere Elektrode 16 eingelassen, die mit Öffnungen (nicht dargestellt) versehen ist, um das Gas zu verteilen, das aus ihr austritt. Die abgegebenen Gase treten durch Luftöffnungen (nicht dargestellt) im Boden der Kammer 12 aus. Typischerweise umfasst die Gasmischung Wasserstoffbromid (HBr), Stickstofftrifluorid (NF3) und Helium-Sauerstoff (He-O2), über die unten mehr gesagt wird.
  • Die Grundplatte 14 ist mit Kanälen (nicht dargestellt) ausgestattet, durch die ein Kühlgas, typischerweise Helium, hindurch tritt. Einlässe und Auslässe (beide nicht dargestellt) werden verwendet, um das Helium durch die Platte 16 strömen zu lassen. Dieses Gas dient dazu, die Rückseite des Wafers 18 zu kühlen. Die Strömungsrate des Kühlgases wird verwendet, um die Temperatur des Siliziumwafers 18 zu steuern, und stellt auch den hauptsächlichen Mechanismus dar, der zum Steuern der Rate und des Grads von Anisotropie, bei dem die Gräben geätzt werden, und entsprechend zum Steuern des Profils des geätzten Grabens verwendet wird. Je wärmer der Siliziumwafer ist, desto schneller ist der Ätzprozess.
  • Bekanntermaßen reagieren bei einem Verfahren des reaktiven Ionenätzens, wie es hier vorliegt, reaktive Ionen im Plasma, die durch Radiofrequenzentladung gebildet werden, mit dem Silizium, um das Silizium in eine gasförmige Siliziumverbindung umzuwandeln, die abgesaugt wird. Obwohl der Großteil dieser gasförmigen Siliziumverbindung abgesaugt wird, verbleibt ein Teil davon und lagert sich üblicherweise als Siliziumverbindung auf der geätzten Oberfläche ab. Um eine solche Ablagerung zu steuern, besteht die Praxis darin, in der Gasmischung Komponenten aufzunehmen, die die Bildung einer solchen Ablagerung fördern. Dies ist die Funktion des Helium-Sauerstoffs, der bereits oben als Bestandteil der beispielhaften Mischung erwähnt wurde. Andererseits sind NF3 und HBr effektive Ätzmittel und unterdrücken deshalb die Ablagerung.
  • Zu einem Zeitpunkt, bei dem die Mischung in der Kammer reich an Ätzgasen ist, wird der Graben sehr effizient und isotrop geätzt, und ein Graben mit einem relativ breiten Durchmesser entsteht beim Ätzen. Wenn die Gasmischung nur wenig von der Ätzsorte aufweist, ist der Ätzprozess weniger effizient und eher anisotrop, und es entsteht beim Ätzen ein Graben mit engerem Durchmesser. Was passiert, ist im Wesentlichen, dass, wenn das Verhältnis des Stickstofftrifluorids (die Gaskomponente, die in erster Linie die Ätzionen bereit stellt) zum Helium-Sauerstoff (die Gaskomponente, die die Ablagerung fördert) steigt, das Ätzen eher isotrop wird, da das Ätzen in erster Linie chemisch ist. Wenn das Verhältnis abnimmt, wird das Ätzen weniger chemisch, hängt mehr vom physikalischen Abfräsen durch die hauptsächlich senkrecht mit hoher Geschwindigkeit eintreffenden Ionen ab und ist somit eher anisotrop.
  • Außerdem hängt das Gleichgewicht zwischen Ätzen und Ablagerung nicht nur von dem Verhältnis der unterschiedlichen Gassorten ab, sondern auch von der Wafertemperatur T. Wenn T steigt, tritt eine geringere Wandablagerung auf, was zu einem eher isotropen Ätzen führt (Verbreiterung des Graben-Durchmessers), und umgekehrt, wenn T abnimmt. Deshalb ermöglicht eine Veränderung von T während der Bearbeitung eine entsprechende Variation des Grabenprofils. Dieses Phänomen wird von der Erfindung verwendet, um einen mehrfach taillierten Graben zu bilden, was die oben diskutierten Vorteile mit sich bringt. Alternativ kann ein solches Profil erzeugt werden, indem das oben erwähnte Verhältnis der Gassorten der Mischung verändert wird oder/und der Druck in der Kammer verändert wird. In der Tat kann jede beliebige Kombination dieser drei Parameter T, Verhältnis und Druck in der Kammer verwendet werden, um einen mehrfach taillierten Graben zu erhalten. Da das thermische Budget besonders empfindlich auf eine Verschlechterung der Ätzmaske reagiert, ist eine Veränderung der Temperatur die bevorzugte Technik, da sie sowohl eine beträchtliche Reduzierung des thermischen Budgets als auch eine Vergrößerung des Oberflächenbereichs des Grabens ermöglicht.
  • 2 zeigt das Profil eines typischen Grabens 22, der durch das neue Verfahren gemäß der vorliegenden Erfindung geätzt wurde, und zwar mit den Parametern, die im veranschaulichenden Beispiel im Folgenden beschrieben werden.
  • 3 zeigt den Graben 22 aus 2, nachdem er mit dotiertem Polysilizium 37 gefüllt wurde, um seine Funktion als Speicherkondensator zu vervollständigen. Es sei bemerkt, dass typischerweise Leerräume 38A und 38B in der Polysiliziumfüllung verbleiben, aber diese haben lediglich einen geringen Einfluss auf die Funktion als Platte des Speicherkondensators.
  • Wieder Bezug nehmend auf 2 weist das Profil des Grabens 23 einen ersten leicht verjüngten Abschnitt 23 durch einen oberen aktiven Bereich des Wafers 18 auf, in den die verschiedenen Siliziumtransistoren und flache Oxidisolationsgräben geformt sind, die verwendet werden, um einzelne Speicherzellen zu definieren. Daran schließt sich ein zweiter Abschnitt 24 an, in dem sich die Verjüngung aufweitet, so dass eine erste Taillierung 26 zwischen den Abschnitten verbleibt. Diese Aufweitung kann so weit ausgedehnt werden, dass sie eine solche Breite besitzt, die sicher verwendet werden kann, um eine gute Füllung zu ermöglichen und eine Wechselwirkung mit ähnlichen angrenzenden Speicherkondensatoren des DRAMs zu vermeiden. Daran schließt sich ein Abschnitt 28 an, bei dem die Verjüngung wieder ihre Richtung umkehrt und der Graben enger wird, wodurch eine zweite Taillierung 30 gebildet wird, bevor sich die Verjüngung wieder verbreitert, um den letzten Abschnitt 32 zu bilden. Es wurde herausgefunden, dass es für ein festes thermisches Budget möglich ist, durch eine Veränderung der Strömungsraten nach oben und unten eine höhere Grabentiefe zu erhalten als bei einer gleichmäßigen Strömungsrate der Kühlgase. Es wurde auch herausgefunden, dass die Veränderungen im Querschnitt des Grabens, wie sie in 2 dargestellt sind, auch einen größeren Gesamtoberflächen-Plattenbereich für den Kondensator liefern. Diese beiden Faktoren gemeinsam bewirken eine erhöhte Kapazität des Grabens.
  • Bekanntlich wird, bevor das Polysilizium aufgebracht wird, um den Graben zu füllen, eine Isolierschicht 36, typischerweise aus Siliziumnitrid oder Siliziumoxinitrid, auf den Wänden des Grabens ausgebildet, die als dielektrische Schicht des Kondensators dient.
  • Es ist deutlich, dass das Profil des Grabens dadurch charakterisiert werden kann, dass es eine doppelte Taillierung aufweist. Wenn man von oben beginnt, ist die anfängliche Breite des ersten Abschnitts 23 gleich der Größe der Öffnung in der Maske. Die Breite des Abschnitts 23 nimmt schrittweise ab, um eine erste Taillierung 26 zu bilden. Anschließend verbreitert sich der Graben über den Abschnitt 24 hin und erreicht einen Durchmesser, der sogar breiter ist als die ursprüngliche Breite. Darüber hinaus wird er im Abschnitt 29 wieder enger, um eine zweite Taillierung 30 Zu bilden, die sogar enger ist als die erste Taillierung 26. Nach dieser Tiefe verbreitert sich der Graben wieder über den Abschnitt 32 hin und dehnt sich zu einer Breite an seinem Boden 34 aus, die vergleichbar ist mit dem zuvor erreichten Maximalwert. Der Querschnitt des Grabens 22 ist typischerweise auf Grund der kristallinen Natur des Wafers 18 ellipsenförmig.
  • Das Verfahren, das verwendet wurde, um das Profil zu erhalten, umfasste sechs Schritte mit den unten bezeichneten Parametern. Die Parameter umfassen den Gasdruck der Gasmischung in der Kammer, der durch die Strömungsraten der verschiedenen Komponenten wie erwähnt bestimmt wird; die Radiofrequenzleistung, die in Watt gemessen und angelegt wird, um die Radiofrequenzentladung zu erzeugen; das magnetische Feld in Gauß, das in der Kammer aufrecht erhalten wird; die Zeit eines jeden Schritts in Sekunden; und den Druck des Heliums an der Rückseite, das durch die Grundplatte strömt, um den Siliziumwafer zu kühlen. Durch einen Vergleich des Drucks des kühlenden Heliumgases bei den sechs Schritten kann erkannt werden, dass das Verfahren mehrere Änderungen in der Temperatur des Siliziumwafers 18 mit sich bringt. Es sei bemerkt, dass auf Silizium, das mit Luft in Kontakt kommt, typischerweise eine Schicht von Siliziumdioxid (SiO2) gebildet wird, das entfernt (durchgebrochen) werden muss, bevor das Silizium geätzt werden kann.
  • Ein veranschaulichendes Beispiel der Schritte ist folgendermaßen:
  • Schritt 1)
    • Durchbrechen der SiO2-Schicht: 20mTorr/HBr = 20 sccm, NF3 = 5 sccm/600 W/15 s/6 Torr He rückwärtiger Druck
  • Schritt 2)
    • Ätzung 1: 150 mTorr/HBr = 110, NF3 = 16, He-O2 = 40/800 W/100 G/110 s/6 Torr He rückwärtiger Druck
  • Schritt 3)
    • Ätzung 2: 150 mTorr/HBr = 110, NF3 = 16, He-O2 = 30/800 W/100 G/25 s/4 Torr He rückwärtiger Druck
  • Schritt 4)
    • Ätzung 3: 150 mTorr/HBr = 110, NF3 = 16, He-O2 = 30/1100 W/100 G/145 s/2 Torr He rückwärtiger Druck
  • Schritt 5)
    • Atzung 4: 150 mTorr/HBr 0 110, NF3 = 16, He-O2 = 30/1100 W/100 G/100 s/10 Torr He rückwärtiger Druck
  • Schritt 6)
    • Ätzung 5. 150 mTorr/HBr = 110, NF3 = 16, He-O2 = 30/1100 W/100 G/100 s/2 Torr He rückwärtiger Druck
  • Es soll klar sein, dass die Gase, ihre Drücke und Strömungsraten für die Gaskomponenten, die ionisiert werden, für die Unterdrückungsgase und für das Kühlgas lediglich veranschaulichend sind und verschiedene Alternativen denkbar sind.
  • Das Wesentliche der vorliegenden Erfindung ist die Veränderung der Temperatur des Siliziumwafers während des Verfahrens des reaktiven Ionenätzens auf eine solche Weise, dass das anwendbare thermische Budget auf eine Weise verwendet wird, dass sowohl die Grabentiefe, die sicher geätzt werden kann, erhöht wird, als auch Wellen in den Grabenwänden vorgesehen sind, wodurch die erhaltene Kapazität im Vergleich zur Anwendung einer gleichmäßigen Heizrate bei Verwendung desselben thermischen Budgets erhöht wird.

Claims (1)

  1. Verfahren zum Ätzen eines vertikalen Grabens (22) in einem Silizium-Halbleiterwafer (18) durch reaktives Ionenätzen zur Bildung eines Teils eines Trench-Kondensators mit folgenden Schritten: Abdecken der oberen Oberfläche des Wafers (18) mit einer Maske, um den zu ätzenden Bereich zu definieren, wobei die Maske geeignet ist, einem begrenzten Temperaturwert ohne übermäßige Zerstörung, der das thermische Budget der Maske repräsentiert, zu widerstehen; Lagerung des Wafers (18) in einer Plasmaätzkammer (12), durch welche ein Gasgemisch geführt wird, das mindestens eine Sorte enthält, die zum Ätzen geeignete reaktive Ionen bereitstellt, und eine andere Sorte, die dazu dient, das Bilden einer Trench-Wandbedeckung zu fördern; und Änderung der Temperatur (T) des Wafers (18) während des reaktiven Ionenätzprozesses, indem der Fluss eines Kühlmittels durch eine Grundplatte, auf der der Siliziumwafer gelagert ist, verändert wird, wobei die Temperatur von einem anfänglichen Wert auf einen zweiten höheren Wert angehoben wird, dann auf den ersten Wert gesenkt wird und letztlich im Wesentlichen für die verbleibende Zeit des Ätzens auf den zweiten Wert angehoben wird, so dass daraus ein vertikaler Graben (22) resultiert, dessen Durchmesser mit zunehmender Tiefe von einem ersten Durchmesser zu einem breiteren zweiten Durchmesser variiert, dann auf einen Durchmesser, der im Wesentlichen dem ersten Durchmesser entspricht, zurückgeht und dann zurückgeht auf den im Wesentlichen zweiten Durchmesser, wodurch ein Graben (22) gebildet wird, der tiefer ist und einen größeren Oberflächenbereich hat als einer, der erhalten würde, wenn die Tempe ratur (T) für das festgelegte thermische Budget auf einem im wesentlichen konstanten Wert gehalten würde.
DE69929266T 1998-06-09 1999-05-03 Methode zur Herstellung eines tiefen Grabens Expired - Lifetime DE69929266T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US93801 1998-06-09
US09/093,801 US6103585A (en) 1998-06-09 1998-06-09 Method of forming deep trench capacitors

Publications (2)

Publication Number Publication Date
DE69929266D1 DE69929266D1 (de) 2006-03-30
DE69929266T2 true DE69929266T2 (de) 2006-08-17

Family

ID=22240807

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69929266T Expired - Lifetime DE69929266T2 (de) 1998-06-09 1999-05-03 Methode zur Herstellung eines tiefen Grabens

Country Status (7)

Country Link
US (1) US6103585A (de)
EP (1) EP0964456B1 (de)
JP (1) JP2000049147A (de)
KR (1) KR100592612B1 (de)
CN (1) CN1154162C (de)
DE (1) DE69929266T2 (de)
TW (1) TW429608B (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303513B1 (en) * 1999-06-07 2001-10-16 Applied Materials, Inc. Method for controlling a profile of a structure formed on a substrate
US20020039818A1 (en) * 2000-01-25 2002-04-04 Lee Szetsen Steven Wavy-shaped deep trench and method of forming
JP3920015B2 (ja) * 2000-09-14 2007-05-30 東京エレクトロン株式会社 Si基板の加工方法
US7151036B1 (en) * 2002-07-29 2006-12-19 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate
JP2002324836A (ja) * 2001-04-24 2002-11-08 Shin Etsu Handotai Co Ltd Son構造をもつ基板を作製する方法
US6921724B2 (en) * 2002-04-02 2005-07-26 Lam Research Corporation Variable temperature processes for tunable electrostatic chuck
DE10337858B4 (de) * 2003-08-18 2007-04-05 Infineon Technologies Ag Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators
GB0401622D0 (en) * 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
JP5313501B2 (ja) * 2004-10-21 2013-10-09 フジフィルム ディマティックス, インコーポレイテッド エッチングのための犠牲基板
JP4740599B2 (ja) * 2005-01-07 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006269551A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置及びその製造方法
JP2006319232A (ja) * 2005-05-16 2006-11-24 Toshiba Corp 半導体装置およびその製造方法
EP1804281B1 (de) 2005-12-28 2011-12-14 STMicroelectronics Srl Verfahren zum Ätzen eines tiefen Grabens in einem halbleitenden Gegenstand, und halbleitender Gegenstand so hergestellt.
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
JP2009033204A (ja) * 2008-10-29 2009-02-12 Sumco Corp 半導体ウェーハのプラズマエッチング方法
CN102347237B (zh) * 2010-07-29 2013-10-30 中芯国际集成电路制造(上海)有限公司 用于制造包含应力层的半导体器件结构的方法
TW201222778A (en) * 2010-11-18 2012-06-01 Ind Tech Res Inst Trench capacitor structures and method of manufacturing the same
US10083893B2 (en) * 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
KR102396319B1 (ko) 2017-11-11 2022-05-09 마이크로머티어리얼즈 엘엘씨 고압 프로세싱 챔버를 위한 가스 전달 시스템
KR20200075892A (ko) 2017-11-17 2020-06-26 어플라이드 머티어리얼스, 인코포레이티드 고압 처리 시스템을 위한 컨덴서 시스템
EP3762962A4 (de) 2018-03-09 2021-12-08 Applied Materials, Inc. Hochdruckglühverfahren für metallhaltige materialien
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11063157B1 (en) * 2019-12-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor profile to decrease substrate warpage
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
JP2669460B2 (ja) * 1986-10-29 1997-10-27 株式会社日立製作所 エツチング方法
EP0511488A1 (de) * 1991-03-26 1992-11-04 Mathias Bäuerle GmbH Papierfalzmaschine mit einstellbaren Falzwalzen
EP0511448A1 (de) * 1991-04-30 1992-11-04 International Business Machines Corporation Verfahren und Vorrichtung zur in-situ und in-Linie Überwachung eines Graben-Herstellungsverfahrens
JPH06310655A (ja) * 1993-04-27 1994-11-04 Nippon Steel Corp 半導体装置の製造方法
WO1996008036A1 (en) * 1994-09-02 1996-03-14 Stichting Voor De Technische Wetenschappen Process for producing micromechanical structures by means of reactive ion etching
JPH0878639A (ja) * 1994-09-06 1996-03-22 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control
US5662768A (en) * 1995-09-21 1997-09-02 Lsi Logic Corporation High surface area trenches for an integrated ciruit device
JP2956602B2 (ja) * 1996-08-26 1999-10-04 日本電気株式会社 ドライエッチング方法
US5891807A (en) * 1997-09-25 1999-04-06 Siemens Aktiengesellschaft Formation of a bottle shaped trench

Also Published As

Publication number Publication date
CN1241018A (zh) 2000-01-12
JP2000049147A (ja) 2000-02-18
EP0964456B1 (de) 2006-01-04
TW429608B (en) 2001-04-11
EP0964456A3 (de) 2000-08-09
EP0964456A2 (de) 1999-12-15
US6103585A (en) 2000-08-15
DE69929266D1 (de) 2006-03-30
KR100592612B1 (ko) 2006-06-23
KR20000006002A (ko) 2000-01-25
CN1154162C (zh) 2004-06-16

Similar Documents

Publication Publication Date Title
DE69929266T2 (de) Methode zur Herstellung eines tiefen Grabens
DE10051600C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Grabenisolationsbereichen und Halbleitervorrichtung mit einer Elementisolationsstruktur
DE69837981T2 (de) Herstellung eines Grabens mit einem flaschenähnlichen Querschnitt
DE10222083B4 (de) Isolationsverfahren für eine Halbleitervorrichtung
DE69934357T2 (de) Verfahren zur Salizidfüllung mit niedrigem Widerstand für Grabenkondensatoren
DE69626562T2 (de) Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist
DE3334624C2 (de)
DE10224935A1 (de) Verfahren zum Ätzen von Öffnungen mit hohem Seitenverhältnis
DE10307822B4 (de) Grabenisolationsprozesse unter Verwendung einer Polysilizium-unterstützten Füllung
DE10246718A1 (de) Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
DE102004012241A1 (de) Verfahren zum Füllen von tiefen Grabenstrukturen mit Füllungen ohne Hohlräume
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
DE3326929A1 (de) Bauelement-herstellungsverfahren mit plasmaaetzen
DE102008023622A1 (de) DRAM-Vorrichtung mit einer dielektrischen Gate-Schicht mit mehreren Dicken
DE10360537A1 (de) Tiefe Isolationsgräben
DE10355575A1 (de) Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
DE10120053A1 (de) Stressreduziertes Schichtsystem
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE4130391C2 (de) Verfahren zum selektiven entfernen einer schicht und dessen verwendung
DE10219123A1 (de) Verfahren zur Strukturierung keramischer Schichten
DE3829015C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit abgerundeten Eckabschnitten
EP0126969B1 (de) Verfahren zum Herstellen von Strukturen von aus Metallsiliziden bzw. Silizid-Polysilizium bestehenden Schichten für integrierte Halbleiterschaltungen durch reaktives Ionenätzen
DE4202447A1 (de) Verfahren zum aetzen von nuten in einem silizium-substrat
DE10162905A1 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE10352068A1 (de) Ausbilden von Siliziumnitridinseln für eine erhöhte Kapazität

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE