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Die
Erfindung betrifft die Verdopplung der Frequenz eines relativ steilflankigen
periodischen Signals, wie beispielsweise eines eintreffenden Taktsignals,
um ein Ausgangssignal doppelter Frequenz und ein gesteuertes Tastverhältnis zu
erhalten, und im allgemeinen die Vervielfachung eines solchen eintreffenden
Signals mit einer ganzzahligen Potenz von 2.
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Eine
Lösung
zum Verdoppeln der Frequenz eines Taktsignals besteht darin, einen
spannungsgesteuerten Oszillator zu verwenden, der mit einer analogen
Phasenverriegelungsschleife verknüpft ist.
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Das
Dokument "Double
frequency clock generator";
IBM Technical Disclosure Bulletin, Bd. 34, Nr. 3, 1. August 1991,
S. 55–57,
macht ebenfalls eine Einrichtung zum Verdoppeln der Frequenz eines
Signals bekannt.
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Die
Erfindung hat zum Ziel, eine völlig
andere Lösung
zum Verdoppeln der Frequenz eines eintreffenden Taktsignals vorzuschlagen,
wobei ein Rückgriff
auf analoge Komponenten vermieden wird, was erlaubt, den erfindungsgemäßen Frequenzvervielfacher
ohne weiteres in ein Fertigungsverfahren einer integrierten Schaltung
oder eines Chips zu integrieren.
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Ein
Ziel der Erfindung ist außerdem,
das Tastverhältnis
des Ausgangstaktsignals, das die doppelte Frequenz des Eingangstaktsignals
hat, steuern zu können,
um insbesondere die Erzielung ausreichender Zeitdauern für die hohen
oder niedrigen Zustände
des Ausgangssignals sicherzustellen, was insbesondere eine korrekte
Nutzung des Ausgangssignals beispielsweise durch eine andere Komponente
einer anderen integrierten Schaltung erlaubt, sogar nach einer eventuellen
Verformung der Flanken dieses Ausgangssignals (was folglich eine
Verringerung der Dauer stabiler hoher oder niedriger Zustände nach
sich zieht) bei seiner Übertragung über Ausgangs-
und Eingangsanschlußpins verschiedener
Chips.
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Die
Erfindung ist in den unabhängigen
Ansprüchen
1 bis 5 definiert. Besondere Ausführungsformen sind in den abhängigen Ansprüchen definiert.
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Die
Erfindung schlägt
also ein Verfahren zum Verdoppeln der Frequenz eines eintreffenden
Taktsignals vor. Nach einem allgemeinen Merkmal der Erfindung wird
das eintreffende Taktsignal um eine erste variable Verzögerung verzögert, und
aus diesem ersten verzögerten
Signal, dem eintreffenden Taktsignal und einer Logikfunktion des
Typs EXKLUSIV ODER wird ein Ausgangstaktsignal mit der doppelten Frequenz
des Eingangstaktsignals erzeugt. Das Tastverhältnis des Ausgangssignals wird
mit einem vorgegebenen Referenzwert verglichen und der Wert der
ersten Verzögerung
wird als Funktion des Ergebnisses des Vergleichs moduliert. Man
erhält
somit ein Ausgangstaktsignal doppelter Frequenz mit einem gesteuerten
Tastverhältnis.
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In
der Praxis werden auf diese Weise minimale und maximale Grenzen
für das
Tastverhältnis sichergestellt,
wobei der ideale Referenzwert des letzteren typisch 50% ist.
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Nach
einer Ausführungsform
des erfindungsgemäßen Verfahrens
wird im Schritt des Vergleichens des Tastverhältnisses das Ausgangssignal
um eine zweite variable Verzögerung,
die zur ersten Verzögerung
identisch ist, verzögert,
um ein zweites verzögertes
Signal zu erhalten, und dieses zweite verzögerte Signal wird unter Verwendung
des eintreffenden Signals abgetastet. Obwohl in der Praxis alle Flanken
des eintreffenden Signals zum Abtasten dieses zweiten verzögerten Signals
verwendet werden könnten,
wird die Abtastung nur an den Anstiegsflanken des eintreffenden
Signals vorgenommen. Der Wert der ersten und zweiten Verzögerung wird
dann als Funktion des Werts des abgetasteten Signals moduliert.
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Vorteilhaft
wird jede variable Verzögerung durch
eine Folge von elementaren Verzögerungen realisiert,
deren Anzahl variabel ist, und der Wert der Verzögerung wird durch Inkrementieren
oder Dekrementieren der Anzahl der elementaren Verzögerungen
in dieser Folge moduliert.
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Um
insbesondere eine zu starke Oszillation des Werts des Tastverhältnisses
des Ausgangssignals bezüglich
des idealen Werts zu vermeiden, wird vorteilhaft der Wert jeder
variablen Verzögerung
weniger oft moduliert als das Ergebnis des Vergleichs des Tastverhältnisses
des Ausgangssignals gewonnen wird.
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Die
Erfindung hat außerdem
eine Vorrichtung zum Vervielfachen der Frequenz eines eintreffenden
Taktsignals zum Gegenstand. Nach einem allgemeinen Merkmal der Erfindung
weist diese Vorrichtung mindestens einen Frequenzverdopplerblock auf.
Dieser Frequenzverdopplerblock weist auf: einen Eingangsanschluß zum Empfangen
des eintreffenden Signals, eine mit dem Eingangsanschluß verbundene
erste Zelle variabler Verzögerung
(erste variable Verzögerungszelle)
und ein EXKLUSIV-ODER-Gatter mit einem Eingang, der mit dem Ausgang
der ersten Verzögerungszelle
verbunden ist, einem anderen Eingang, der mit dem Eingangsanschluß des Frequenzverdopplerblocks
verbunden ist, und einem Ausgang, der in der Lage ist, ein Ausgangstaktsignal
auszugeben, das die doppelte Frequenz des eintreffenden Signals
hat. Der Frequenzverdopplerblock weist außerdem Vergleichseinrichtungen
auf, um das Tastverhältnis
des Ausgangssignals mit einem vorgegebenen Referenzwert (typisch dem
Idealwert von 50%) zu vergleichen, sowie Modulationseinrichtungen,
um den Wert der ersten Verzögerung
als Funktion des Ergebnisses des Vergleichs zu modulieren.
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Nach
einer Ausführungsform
der Erfindung weisen die Vergleichseinrichtungen eine zweite Zelle variabler
Verzögerung
(zweite variable Verzögerungszelle)
auf, die zur ersten variablen Verzögerungszelle identisch ist
und mit dem Ausgang des EXKLUSIV-ODER-Gatters verbunden ist, wobei
die zweite variable Verzögerungszelle
ein zweites verzögertes
Signal ausgibt. Die Vergleichseinrichtungen weisen außerdem Einrichtungen
zum Abtasten des zweiten verzögerten
Signals auf, die mit dem Ausgang der zweiten Verzögerungszelle
verbunden sind und von dem eintreffenden Signal gesteuert werden, um
ein binäres
abgetastetes Signal auszugeben. Die Modulationseinrichtungen weisen
eine Steuerstufe auf, die einen Eingang, der das binäre abgetastete Signal
empfängt,
und einen Ausgang besitzt, der ein Modulationssignal an die erste
und zweite Verzögerungszelle
schickt, um den Wert der Verzögerung
als Funktion des Werts des binären
abgetasteten Signals zu erhöhen
oder zu erniedrigen.
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Die
Steuerstufe weist vorteilhaft Inkrementation/Dekrementation-Einrichtungen
auf, die einen Steuereingang, der mit dem Eingang der Steuerstufe verbunden
ist (und folglich das abgetastete Signal empfängt), einen Eingang, der mit
dem Ausgang der Steuerstufe verbunden ist, und einen Ausgang besitzen,
der mit dem Ausgang der Steuerstufe verbunden ist. Die Inkrementation/Dekrementation-Einrichtungen
sind in der Lage, das Modulationssignal als Funktion des Werts des
binären
abgetasteten Signals zu inkrementieren oder dekrementieren. Jede Verzögerungszelle
weist eine Folge von Kaskadenverzögerungselementen auf, wobei
die Ausgänge mindestens
einiger von ihnen jeweils mit den Eingängen eines Multiplexers verbunden
sind, der von dem Modulationssignal gesteuert wird. Der Ausgang
des Multiplexers ist mit dem Ausgang der Verzögerungszelle verbunden.
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Obwohl
die Abtasteinrichtungen beispielsweise aus einem einzigen D-Flipflop
bestehen könnten,
ist bevorzugt, daß die
Abtasteinrichtungen zwei Flipflops aufweisen, die in Reihe geschaltet
sind und alle beide von dem eintreffenden Signal gesteuert werden.
Dies erlaubt, die Risiken einer eventuellen Metastabilität des ersten
Flipflop beim Abtasten zu minimieren.
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Gemäß einer
bevorzugten Ausführungsform der
Erfindung weist die Steuerstufe der Modulationseinrichtungen eine
Frequenzteiler-Unterstufe auf, die das eintreffenden Signal empfängt und
ein Hilfssteuersignal ausgibt, das eine Frequenz hat, die gleich
einem vorgegebenen Untervielfachen der Frequenz des eintreffenden
Signals ist. Vorgesehen ist außerdem
ein Ausgangsflipflop mit einem Eingang, der mit dem Ausgang der
Inkrementation/Dekrementation-Einrichtungen verbunden ist, einem
Ausgang, der mit dem Ausgang der Steuerstufe der Modulationseinrichtungen
verbunden ist, und einem Steuereingang, der das Hilfssteuersignal
empfängt.
Eine solche Vorrichtung erlaubt, das Modulationssignal, damit es
bei den Verzögerungszellen
berücksichtigt wird,
in einer Frequenz freizugeben, die kleiner ist als die des eintreffenden
Signals, was erlaubt, die Amplitude der Oszillation des Tastverhältnisses
bezüglich des
typisch idealen Werts von 50% zu minimieren.
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Um
insbesondere Taktsignale zu erzielen, deren Frequenz gleich 2n mal die Taktfrequenz des eintreffenden
Signals ist, wobei n größer als
1 ist, weist die erfindungsgemäße Vorrichtung
vorteilhaft mehrere Frequenzverdopplerblöcke auf, die in Reihe geschaltet
sind.
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der detaillierten
Beschreibung einer Ausführungsform
einer Vorrichtung und eines Verfahrens, die keineswegs einschränkend sind,
sowie aus den anliegenden Zeichnungen.
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1 zeigt
schematisch eine Ausführungsform
einer erfindungsgemäßen Frequenzverdopplervorrichtung,
die eine Durchführung
des erfindungsgemäßen Verfahren
erlaubt, und
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2a bis 2d, 3a bis 3d und 4a bis 4d zeigen
Zeitdiagramme, die eine Veranschaulichung verschiedener Fälle des
Betriebs der Vorrichtung von 1 erlauben.
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1 zeigt
einen Frequenzverdopplerblock, der einen Eingangsanschluß BEE zum
Empfangen eines eintreffenden Taktsignals CLK aufweist. Eine erste
variable Verzögerungszelle
CEL1 besitzt einen mit dem Eingangsanschluß BEE verbundenen Eingang BE1
und einen Ausgangsanschluß BS1,
der mit einem ersten Eingang eines EXKLUSIV-ODER-Logikgatters PL
verbunden ist.
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Diese
erste Verzögerungszelle
CEL1 besteht aus einer Folge von Verzögerungselementen, die hier
aus nicht invertierenden Verstärkerelementen (buffers)
gebildet sind und in Reihe geschaltet sind. Ein erster Satz von
Verzögerungselementen
ERi trägt
dazu bei, einen von der Zelle CEL1 bereitgestellten minimalen Wert
der Zeitverzögerung
zu erzielen, während
ein zweiter Satz von Elementen ERj, deren Ausgänge außerdem jeweils mit den Eingängen eines
Multiplexers MX1 verbunden sind, dazu beiträgt, den von der Zelle CEL1
bereitgestellten Wert der gesamten Verzögerung zu modulieren, wie nachstehend
detailliert zu sehen sein wird.
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Dieser
Multiplexer MX1 besitzt einen Steuereingang, der ein Modulationssignal
SEL empfängt, auf
dessen Bedeutung nachstehend detaillierter zurückzukommen ist, sowie einen
Ausgang, der mit dem Ausgang BS1 der Zelle CEL1 verbunden ist.
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Der
andere Eingang des Logikgatters PL ist mit dem Eingang BEE des Frequenzverdopplerblocks
verbunden.
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Folglich
empfängt
das Logikgatter PL einerseits das eintreffenden Taktsignal CLK und
andererseits ein erstes Taktsignal CLK1, das von der ersten Verzögerungszelle
CEL1 ausgegeben wird und bezüglich
des eintreffenden Signals CLK um eine erste Verzögerung Td verzögert ist,
deren Wert von der Anzahl der Verzögerungselemente ERi, ERj abhängt, die
zwischen dem Eingang BE1 und dem gewählten Ausgang des Multiplexers
MX1 tatsächlich
geschaltet sind.
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Folglich
gibt der Ausgang des Logikgatters PL, der hier effektiv auch der
Ausgangsanschluß BSS
des Frequenzverdopplerblocks ist, ein Ausgangstaktsignal CLK2 aus,
dessen Frequenz bezüglich
der des eintreffenden Taktsignals CLK automatisch verdoppelt ist.
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Wegen
möglicher
Schwankungen des Werts der von der ersten Verzögerungszelle hineingebrachten
Verzögerung
Td, die insbesondere von Schwankungen der Temperatur, der Spannungsversorgung oder
Abweichungen beim Fertigungsverfahren hervorgerufen werden, kann
jedoch das Tastverhältnis dieses
Ausgangssignals CLK2, d. h., das Verhältnis zwischen der Dauer des
hohen Zustands (oder niedrigen Zustands) dieses Ausgangssignals
und der Gesamtdauer der Periode, Schwankungen unterworfen sein.
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Um
dieses Tastverhältnis
zu steuern und insbesondere Schwankungen des Tastverhältnisses
innerhalb minimaler und maximaler Grenzen bezüglich eines Idealwerts von
50% sicherzustellen, weist der erfindungsgemäße Verdopplerblock Einrichtungen zum
Auswerten und Vergleichen des Tastverhältnisses des Ausgangssignals
CLK2 mit dem Idealwert von 50% auf, sowie Modulationseinrichtungen,
die erlauben, insbesondere den Wert der von der ersten Verzögerungszelle
CEL1 hineingebrachten ersten Verzögerung Td zu modulieren.
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Es
werden nun diese verschiedenen Einrichtungen detailliert beschrieben.
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Die
Vergleichseinrichtungen weisen zunächst eine zweite variable Verzögerungszelle
CEL2 auf, die einen mit dem Ausgang des Logikgatters PL verbundenen
Eingang BE2 sowie einen Ausgang BS2 aufweist. Diese zweite variable
Verzögerungszelle
ist zur ersten variablen Verzögerungszelle CEL1
identisch und ihr zugehöriger
Multiplexer MX1 wird ebenfalls von dem Modulationssignal SEL gesteuert.
Obwohl diese zwei Zellen theoretisch und praktisch identisch sein
sollten, so daß sie
identische erste und zweite Verzögerungen
Td bewirken, wird stark empfohlen, daß die Anordnungsschemata ihrer jeweiligen
Komponenten identisch sind und daß diese Zellen auf der integrierten
Schaltung Seite an Seite oder, besser noch, ineinander verzahnt
angeordnet sind, um die Risiken von Unterschieden zwischen diesen
zwei Verzögerungen
noch weiter zu minimieren.
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Die
zweite Zelle CEL2 gibt also ein zweites Signal CLK3 aus, das bezüglich des
Signals CLK2 um die Verzögerung
Td verzögert
ist.
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Dieses
zweite verzögerte
Signal CLK3 wird zum Eingang BE3 der Abstasteinrichtungen ECH geschickt,
die hier aus zwei D-Flipflops
bestehen, die in Reihe geschaltet sind und mit FF1 bzw. FF2 bezeichnet
sind. Diese zwei Flipflops werden von dem eintreffenden Taktsignal
CLK, in der Praxis an den Anstiegsflanken des Signals CLK, gesteuert.
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Die
Abtastung des zweiten verzögerten
Signals CLK3 erlaubt eine Bestimmung, ob das Tastverhältnis des
Ausgangstaktsignals CLK2 zu gering oder zu erheblich ist und dies
als Funktion des Werts des abgetasteten Signals SCH, das am Ausgang BS3
der Abtasteinrichtungen ECH ausgegeben wird. Dieses Signal SCH ist
konkret ein binäres
Signal, das entweder den Wert "0" oder den Wert "1" annimmt und hier den Wert des Signals
CLK3 bei den Anstiegsflanken des eintreffenden Signals CLK repräsentiert.
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Dies
wird nun unter Bezugnahme insbesondere auf 2a bis 2d, 3a bis 3d und 4a bis 4d besser
verständlich.
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Die 2a bis 2d zeigen
die vier Zeitdiagramme der Signale CLK, CLK1, CLK2 und CLK3 für einen
Verzögerungswert
Td, der erlaubt, ein Tastverhältnis
von 50% für
das Ausgangstaktsignal CLK2 ideal zu erzielen.
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Wenn
dem so ist, kann insbesondere wegen Schwankungen der Temperatur
des Chips oder der Spannungsversorgung der Verzögerungswert Td in die eine
oder andere Richtung schwanken.
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Somit
sind in den 3a bis 3d die
Zeitdiagramme dieser vier Taktsignale für den Fall gezeigt, daß die Verzögerung Td
kleiner als der Idealwert ist. Man sieht also in diesem Fall, daß das Tastverhältnis des
Ausgangssignals CLK2 kleiner als 50% ist. Es gilt also, den Wert
der Verzögerung
Td zu erhöhen.
Der zu geringe Wert dieser Verzögerung und
somit der zu geringe Wert des Tastverhältnisses äußert sich beim Abtasten des
zweiten verzögerten Signals
CLK3 an den Anstiegsflanken des eintreffenden Signals CLK durch
einen Nullwert dieses Signals CLK3, der im zweiten Flipflop FF2
gespeichert wird und der einen der Werte des abgetasteten Signals SCH
bildet. Mit anderen Worten, dieser Nullwert des Signals SCH bedeutet,
daß die
Abstiegsflanke des Signals CLK3 bereits aufgetreten ist (was den
zu geringen Wert der Verzögerung
Td bestätigt),
also viel zu früh
im Vergleich zum Idealfall.
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Die 4a bis 4d zeigen
den Fall, in welchem der Wert der Verzögerung Td zu hoch ist, was
zu einem zu erheblichen Tastverhältnis
für das Ausgangssignal
CLK2 führt.
In diesem Fall ist beim Abtasten des Signals CLK3 an den Anstiegsflanken des
eintreffenden Signals CLK der Wert "1" des
Signals CLK3 (der den anderen Wert des abgetasteten Signals SCH
repräsentiert)
in dem Flipflop FF2 vorhanden. Dies bedeutet, daß im Vergleich zum Idealfall
die Abstiegsflanke des Signals CLK3 noch nicht aufgetreten ist,
was gut eine zu erhebliche Verzögerung
erkennen läßt, die
es zu verringern gilt.
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Das
abgetastete Signal SCH wird dann zu den Modulationseinrichtungen
geschickt, damit diese das Modulationssignal SEL ausarbeiten, das
die Multiplexer MX1 der zwei Zellen CEL1 und CEL2 steuert.
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Allgemeinen
wird, wenn insbesondere der Wert des Signals SCH eine zu geringe
Verzögerung Td
repräsentiert,
das Modulationssignal SEL auf den Multiplexer MX1 wirken, um die
Anzahl der Verzögerungselemente
ERj jeder Verzögerungszelle
zu erhöhen
und um somit den Verzögerungswert
Td zu erhöhen.
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Wenn
dagegen der Wert des Signals SCH eine zu erhebliche Verzögerung Td
repräsentiert, wird
das Signal SEL den Multiplexer MX1 jeder Zelle so steuern, um die
Anzahl der Verzögerungselemente
ERj, die zwischen dem Eingang und dem Ausgang jeder Verzögerungszelle
geschaltet sind, zu vermindern, um somit den Gesamtwert Td der Verzögerung zu
vermindern.
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Insbesondere
weisen gemäß der in 1 gezeigten
Ausführungsform
die Modulationseinrichtungen eine Steuerstufe ETC auf, die einen
Steuereingang EC1, der das Signal SCH empfängt, und einen Ausgang BS5
besitzt, der das Modulationssignal SEL ausgibt. Diese Steuerstufe
ETC weist hier konkret Inkrementation/Dekrementation-Einrichtungen MID
auf, die einen Eingang BE4 besitzen, der in einer Schleife zum Ausgang
BS5 der Steuerstufe zurück verbunden
ist. Der Eingang EC1 ist dann der Steuereingang dieser Einrichtungen
MID. Diese weisen außerdem
einen Ausgang BS4 auf, der mit einem der Eingänge eines Duplexers DX verbunden
ist, dessen Ausgang mit dem Eingang eines Ausgangs-D-Flipflop BCS
verbunden ist. Der Ausgang dieses Flipflop BCS bildet den Ausgang
BS5 der Steuerstufe.
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Der
andere Eingang des Duplexers DX ist ebenfalls in einer Schleife
zum Ausgang BS5 zurück verbunden.
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Außerdem empfangen
Sättigungseinrichtungen
SCN, auf deren Funktion später
detaillierter zurückzukommen
sein wird, einerseits das abgetastete Signal SCH und andererseits
das von den Inkrementation/Dekrementation-Einrichtungen MID ausgegebene
Ausgangssignal SAX. Der Ausgang dieser Sättigungseinrichtungen steuert
den Duplexer DX.
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Schließlich sind
Frequenzteilereinrichtungen MDF herkömmlicher Struktur, von welchen
ein Ausführungsbeispiel
auf der Basis von zwei D-Flipflops und zwei Invertern in 1 gezeigt
ist, zwischen dem Eingangsanschluß BEE des Frequenzverdopplerbocks
(um das eintreffende Signal CLK zu empfangen) und dem Steuereingang
des zusätzlichen
Flipflop BCS geschaltet.
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Im
Betrieb erhöhen
oder erniedrigen die Inkrementation/Dekrementation-Einrichtungen
MID, die auf herkömmliche
Weise aus Logikgattern aufgebaut sind, den aktuellen Wert des Modulationssignals SEL,
das über
Rückkopplung
am Eingang BE4 dieser Einrichtungen MID anliegt.
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Die
Sättigungseinrichtungen
SCN, die ebenfalls auf herkömmliche
Weise mittels Logikgatter aufgebaut sind, erlauben in Kombination
mit dem Duplexer DX einen Überlauf
zu vermeiden. Wenn der Wert des Modulationssignals SEL am Eingang
BE4 der Einrichtungen MID bereits seinen maximalen Wert erreicht
hat und das Signal SCH ein Inkrementieren verlangt, darf in der
Tat das von den Einrichtungen MID ausgegebene Ausgangssignal SAX
nicht freigegeben werden, da es dann einen Überlauf geben würde. In
diesem Fall steuern die Sättigungseinrichtungen
SCN den Duplexer an seinem Eingang "1" so, daß er am
Eingang des Flipflop BCS den alten Wert des Modulationssignals SEL
bereitstellt. Entsprechendes gilt, wenn der aktuelle Wert des Modulationssignals
SEL bereits den minimalen Wert erreicht hat und das Signal SCH ein
Dekrementieren verlangt.
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Die
Steuerung der Multiplexer MX1 der zwei Verzögerungszellen ist am Ausgang
der Steuerstufe ETC so synchronisiert, um den Zeitpunkt, an welchem
das Hinzufügen
oder Weglassen eines Verzögerungselements
ERj in jeder Verzögerungszelle
effektiv stattfindet, vollkommen zu beherrschen.
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Insbesondere
bringen die Abtasteinrichtungen ECH wegen der vorhandenen zwei Flipflops
FF1 und FF2 eine Verzögerung
von zwei Taktpulsen CLK in die Regelungsschleife hinein. Wenn die
Aktualisierung des Verzögerungswerts
in jeder Verzögerungszelle
in der Frequenz des eintreffenden Taktsignals CLK freigegeben würde, würde sich
dann eine maximale Oszillation beiderseits der Idealposition (50%) ergeben,
die zwei elementaren Verzögerungsschritten,
das heißt,
der zweifachen Laufzeit durch ein Verzögerungselement ERi, entspricht.
Das Vorhandensein der Frequenzteilereinrichtungen MDF und des Ausgangsflipflop
BCS erlaubt, die Aktualisierung des Modulationssignals SEL mit einem
Viertel der Frequenz des eintreffenden Signals CLK freizugeben,
was erlaubt, die Oszillation auf einen Verzögerungsschritt zu begrenzen.
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Wenn
dem so ist, kann sich das Vorhandensein dieser Frequenzteilereinrichtungen
in bestimmten Anwendungen als nicht notwendig erweisen, insbesondere
wenn man Verzögerungselemente ERi
wählt,
die sehr geringe Laufzeiten haben.
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Ferner
ist die Länge
des Laufwegs des Modulationssignals SEL bis zu den Multiplexern
MX1 derart, daß die
Multiplexer MX1 eingestellt sind, bevor die Flanke des eintreffenden
Signals die Zeit haben würde,
bis zum ersten Verzögerungselement
ERj zu laufen. Dies ist mit den Ausführungsverfahren und Bauteilen,
die herkömmlich
in den integrierten Schaltungen verwendet werden, allgemein der
Fall.
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In
dem Fall, in welchem das aktuelle Tastverhältnis des Ausgangssignals CLK2
genau dasjenige ist, das einer Pegeländerung des Signals CLK3 bei einer
Anstiegsflanke des eintreffenden Signals CLK entspricht, besteht
die Gefahr, einen Übergang
abzutasten. Diese Gefahr entsteht nur für eine kleine Anzahl von Kombinationen
von Betriebsbedingungen, unter Berücksichtigung insbesondere der
Temperatur und der Spannungsversorgung. Sobald man sich von einer
solchen Bedingung entfernt, beispielsweise wenn die Temperatur des
Chip ansteigt, wird wieder ein stabiler Pegel abgetastet.
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Um
dieser Gefahr besser Rechnung zu tragen, wird vorteilhaft der von
dem ersten Flipflop FF1 abgetastete Wert von einem zweiten Flipflop
FF2, das ebenfalls von dem eintreffenden Signal CLK gesteuert wird, übernommen.
Dies begrenzt die Auswirkungen einer eventuellen Metastabilität des ersten Flipflop.
Somit erlaubt das zweite Flipflop, eine vollständige Periode des Taktsignals
CLK zuzuweisen, damit ein eventuell metastabiler Wert ("schwimmend" oder "oszillierend") am Ausgang des
ersten Flipflop FF1 die Zeit hat, sich auf "1" oder "0" zu stabilisieren.
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Unter
der Annahme schließlich,
es gäbe
in einem außergewöhnlichen
Fall ebenfalls eine Metastabilität
am Ausgang des zweiten Flipflop FF2, würde dies zur Folge haben, daß das Abtastsignal
SCH ungefähr
den Wert "0" oder "1" annehmen kann. Folglich kann das Modulationssignal
ebenso gut inkrementiert wie dekrementiert werden. Aber wenn es in
der Tat eine Metastabilität
gegeben hat, so kommt es daher, weil das Tastverhältnis 50%
war, und die Tatsache, daß man
davon durch einen niedrigeren Wert oder höheren Wert um eine Stufe abweicht,
hat dann nur geringe Bedeutung. Schließlich bemerkt der Fachmann,
daß das
darauffolgende Tastverhältnis
keine Metastabilität
hervorrufen kann, da sich ja der Wert des Modulationssignals zwangsläufig auf
irgendeine Weise ändern
wird, entweder durch Inkrementieren oder durch Dekrementieren.
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Selbstverständlich bestimmt
die Anzahl der Verzögerungselemente
ERi und ERj jeder Verzögerungszelle
die minimalen und maximalen Verzögerungen,
die erreicht werden können.
Sie werden also gewählt,
um für
erwartete Extremfälle
geeignet zu sein, das heißt,
um die geeignete Impulsbreite an dem Ausgangssignal erzeugen zu
können,
um unter allen Betriebsbedingungen ein Tastverhältnis nahe 50% zu haben. Außerdem ist
es auch möglich,
sich von Sättigungseinrichtungen
SCN dadurch zu befreien, daß die
Anzahl der Verzögerungselemente
in jeder Zelle geeignet angepaßt
wird (nötigenfalls
dadurch, daß freiwillig
eine zu große
Anzahl von zuschaltbaren und abschaltbaren Verzögerungselementen vorgesehen
wird), um die Gefahr der Sättigung
zu vermeiden.