DE69803911T2

DE69803911T2 - Integrierte Schaltung mit anwendungsspezifischen Ausgangsanschlussstellen und Operationsverfahren

Info

Publication number: DE69803911T2
Application number: DE69803911T
Authority: DE
Inventors: Charles S. Stephens
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1997-10-29
Filing date: 1998-10-15
Publication date: 2002-11-28
Anticipated expiration: 2018-10-16
Also published as: US6285236B1; JPH11234115A; EP0913942A2; EP0913942B1; DE69803911D1; SG68690A1; EP0913942A3

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich auf Verfahren und Vorrichtungen zum Treiben der Ausgangsanschlußfläche einer integrierten Schaltung (IC) und insbesondere auf den Ausgleich einer anwendungsspezifischen elektromagnetischen Interferenz (EMI).

HINTERGRUND UND ZUSAMMENFASSUNG DER ERFINDUNG

Elektronische integrierte Schaltungen sind mit Ausgangsanschlußflächen versehen, mit denen ein äußerer elektronischer Schaltungsaufbau elektrisch verbunden ist. Ausgangsanschlußflächen können ein logisches Signal von "1" oder "0" oder eine erhöhte Spannung oder eine Null-Spannung liefern, um einen logischen Zustand anzuzeigen. Um die Impedanz des externen Schaltungsaufbaus zu überwinden, ist jede Anschlußfläche mit einem Treiber versehen, üblicherweise in der Form eines Paars von FET-Transistoren, die in Serie geschaltet sind, wobei die Verbindung zwischen den beiden mit der Ausgangsanschlußfläche verbunden ist, und wobei die entfernten Verbindungen des Paars mit einer Leistungsleitung bzw. mit Masse verbunden sind.
IC sind üblicherweise auf einer gedruckten Schaltungsbaugruppe (PCA) mit anderen Komponenten installiert, wobei andere Schaltungsbaugruppen oder Vorrichtungen mit der PCA verbunden sein können. Es kann erforderlich sein, daß die Ausgangsanschlußfläche eine von der IC entfernte Last nach der Übertragung über Metalleiterbahnen auf der PCA oder über andere Leiter treiben muß. Die Wechselwirkungen eines schnellen Schaltens von Signalen auf diesen Leiterbahnen kann ein unerwünschtes EMI-Problem erzeugen. Während ein schnelles Schalten u. U. für einen Hochgeschwindigkeitsschaltungsbetrieb erwünscht ist, erhöht dies ein EMI- Rauschen. Deshalb werden Schaltungen bewertet und mit EMI- Filtrationskomponenten versehen, wenn eine EMI erlaubte Pegel überschreitet. Die Hinzufügung dieser Komponenten auf den Leitungen, die durch eine Ausgangsanschlußfläche getrieben werden, verändert jedoch die Impedanz der Leitung, was die Anforderungen für den Treiber auf der IC verändert. Für bestimmte Anwendungen kann eine IC kundenspezifisch sein, um an jeder Ausgangsanschlußfläche Treiberfähigkeiten aufzuweisen, die genau mit der beabsichtigten Anwendung und der PCA zusammenpassen, auf der dieselbe installiert werden soll. Dies würde Treiberfähigkeiten liefern, die angemessen sind, um eine externe Impedanz zu überwinden, jedoch unter einem Pegel liegen, der eine übermäßige EMI erzeugt.
Es ist jedoch unpraktisch oder nicht kostengünstig, eine IC zweimal zu entwerfen: einmal, um einen Prototypen des Systems zur EMI-Analyse zu schaffen, und ein zweites Mal mit angemessenen Treiberfähigkeiten, um EMI-Reduktionsmaßnahmen unterzubringen. Selbst wenn Computersimulationen für ein Schaltungsverhalten angemessen sind, um EMI-Maßnahmen vorherzusagen und angemessene Treiber in einer einzelnen Iteration zu entwerfen, wird ein separater Chipentwurf für jedes Produkt oder jede Schaltungsbaugruppe erforderlich, auf der der Chip verwendet werden soll.
Existierende IC weisen Ausgangsanschlußflächen mit zwei Treibern pro Anschlußfläche auf, so daß ein Treiber während Betriebsperioden deaktiviert werden kann, wenn ein Schaltrauschen in der IC übermäßig ist. Ein derartiges System ist in dem U.S.-Patent Nr. 5,039,878, übertragen auf Anderson, offenbart. Derartige Systeme nehmen jedoch keine Impedanzveränderungen auf, die durch chipexterne Komponenten erzeugt werden, und antworten einfach auf ein übermäßiges Rauschen auf einer Masseleitung.
Die Anforderungen an Ausgangsanschlußflächen können in zunehmendem Maße das Treiben von kleinen Lasten mit sehr hohen Geschwindigkeiten erfordern. Diese Treibergeschwindigkeiten können ein Laufen bei der internen Geschwindigkeit der in ASIC bis hin zu der höchsten Taktfrequenz umfassen. Die Verwendung derartig hoher Frequenzen kann verschiedene der unerwünschten EMI-Parameter verschlechtern, einschließlich einer Serieninduktivität aufgrund der ASIC- Drahtverbindungen und Chippaketanschlußleitungen, einer Parallelkapazität zu benachbarten Anschlußleitungen und Masse und eines wechselseitigen induktiven Koppelns zwischen benachbarten Drähten und Anschlußleitungen. An der PCA kann ein Übertragungsleitungseffekt auftreten, was zu Signalreflexionen führt, die ein schwerwiegendes Nachschwingen an der Last bewirken können. Ein Nachschwingen kann einen Massespannungssprung, einen Zuführungsspannungssprung und eine EMI erzeugen. Wenn ein Nachschwingen beträchtlich ist, kann es offensichtliche Mehrfachdatenübergänge an der Last erzeugen, wenn nur ein einzelner Übergang zwischen logischen Zuständen an dem Eingang aufgetreten ist, was zu Fehlern führt.
Ein Nachschwingen kann durch den Effekt von Komponentenresonanzen verschlechtert werden, wobei, wenn derartige Resonanzfrequenzen in dem Bereich der Datenrate sind, externe Dämpfungskomponenten benötigt werden, was den Schaltungsentwurf verkompliziert, und möglicherweise unerwünschte Entwurfiterationen erforderlich macht.
Existierende Entwürfe haben versucht, Nachschwingungsprobleme zu überwinden, indem größere Treiber verwendet wurden, um eine schnellere Flankenrate oder Übergangsrate zu liefern, und um ein Lesen des Signals für ein Intervall zu verzögern, um es zu ermöglichen, daß ein Nachschwingen abklingt. Mit zunehmenden Datenraten ist jedoch zwischen Datenübergängen eine nicht ausreichende Zeit, um einem Nachschwingen ein Abklingen zu ermöglichen.
Die vorliegende Erfindung überwindet die Einschränkungen des Stands der Technik, indem eine anwendungsspezifische integrierte Schaltung (ASIC) zur Verwendung mit einer Schaltung geschaffen wird, die eine bestimmte elektrische Charakteristik aufweist, wie z. B. ein Nachschwingen oder eine Impedanz. Die Schaltung weist eine Ausgangsanschlußfläche mit einem Ausgangstransistor auf, der einen Drain, der mit der Ausgangsanschlußfläche verbunden ist, und ein Gate aufweist, das mit dem Drain eines Vortreibertransistors verbunden ist. Der Ausgangstransistor weist eine Gate-Source-Kapazität-Charakteristik auf, wobei der Vortreibertransistor einen Widerstand aufweist, der eine Zeitkonstante über einer ausgewählten Schwelle basierend auf der elektrischen Charakteristik erzeugt. Der erste Vortreibertransistor weist auch einen ausgewählten Widerstand basierend auf der Vortreiberzeitkonstante und der Gate-Source- Kapazität-Charakteristik auf, derart, daß der erste Vortreiber betriebsfähig ist, um den Ausgangstransistor mit einer ausreichend niedrigen Rate zu schalten, um ein Nachschwingen zu vermeiden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Blockdiagramm einer Schaltung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Fig. 2 ist ein schematisches Blockdiagramm einer Schaltung gemäß einem alternativen Ausführungsbeispiel der Erfindung.
Fig. 3a ist ein Zeitdiagramm, das den Betrieb einer Vorrichtung des Stands der Technik darstellt.
Fig. 3b bis 3e sind eine Serie von Zeitdiagrammen, die den Betrieb des Ausführungsbeispiels aus Fig. 2 darstellen.

DETAILLIERTE BESCHREIBUNG EINES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Fig. 1 zeigt eine gedruckte Schaltungsbaugruppe 10, auf der ein Chipträger 12 befestigt ist, der einen integrierten Schaltungschip (IC-Chip) 14 trägt. Der Chip umfaßt eine Mikroprozessorlogiksteuerung 16, die verbunden ist, um alle Chipfunktionen zu steuern. Eine Ausgangsanschlußfläche 20 stellt eine von zahlreichen Ausgangsanschlußflächen zum Ausdrücken eines digitalen Signals von dem Chip dar.
Eine Anschlußflächentreiberschaltung 22 weist eine Ausgangsleitung 24, die mit der Anschlußfläche verbunden ist, eine Spannungsleitung 26, die mit einer Spannungsquelle Vdd verbunden ist, und eine Masseleitung 30 auf, die mit Masse verbunden ist. Die dargestellte Treiberschaltung weist vier Anschlußflächentreibertransistorpaare 32, 34, 36, 38 auf. Jedes Paar umfaßt verschaltet einen p-Kanal-FET und einen n-Kanal-FET, wobei der p-FET-Drain mit dem n-FET-Drain verbunden ist, wobei die Source des p-Kanal-FET mit einer Vdd- Leitung 26 und die Source des n-Kanal-FET mit Masse 30 verbunden ist. Ein Paar 32 umfaßt einen p-FET 40 und einen n- FET 42. Der FET 40 weist eine erste Leitung 44, die mit der Vdd-Leitung 26 verbunden ist, eine zweite Leitung 46, die mit der Ausgangsleitung 24 verbunden ist, und ein Gate 52 auf. Der FET 42 weist eine erste Leitung 54, die mit der Ausgangsleitung 24 und der zweiten Leitung 46 des FET 40 verbunden ist, eine zweite Leitung 56, die mit der Masseleitung 30 verbunden ist, und ein Gate 60 auf.
Das FET-Paar 34 umfaßt einen p-FET 64 und einen n-FET 66, wobei das Paar 36 FET 70 und 72 umfaßt, und wobei das Paar 38 FET 74 und 76 umfaßt. Die p-FET 40, 64, 70 und 74 sind alle mit der Vdd-Leitung 26 verbunden, wobei die n-FET 42, 66, 72 und 76 mit der Masseleitung 30 verbunden sind. Die p-FET 40, 64, 70 und 74 weisen jeweilige Gateleitungen 52, 80, 82, 84 auf, wobei die n-FET 42, 66, 72 und 76 jeweilige Gateleitungen 60, 86, 90, 92 aufweisen.
Jede der Gateleitungen 52, 80, 82, 84 der p-FET ist jeweils mit der Ausgangsleitung eines NAND-Gatters 100, 102, 104, 106 verbunden. Jede der Gateleitungen 60, 86, 90, 92 der n- FET ist jeweils mit der Ausgangsleitung eines NOR-Gatters 110, 112, 114, 116 verbunden. Jedes der NAND- und NOR- Gatter weist drei Eingänge auf: einen ersten Dateneingang, der mit einer DATA-Leitung an dem Mikroprozessor 16 verbunden ist, eine zweite Aktivierungsleitung, die mit einer Ausgangsaktivierung (OE) an dem Mikroprozessor verbunden ist, und eine Steuerungsleitung. Ein Inverter 120 auf der OE-Leitung zwischen dem Prozessor und den NOR-Gattern liefert ein invertiertes OE-Signal, während die NAND-Gatter das ursprüngliche OE-Signal direkt empfangen.
Eine separate Steuerungsleitung ist mit jedem der NAND- Gatter verbunden, wobei jede Leitung gemeinschaftlich mit einem jeweiligen NOR-Gatter verwendet wird. Der Prozessor 16 umfaßt drei Steuerungsleitungsausgänge 1, 2 und 3, was Eins weniger ist als die Zahl von FET-Paaren. Die Steuerungsleitung 1 ist mit dem NAND-Gatter 102 und dem NOR- Gatter 112 verbunden, die Steuerungsleitung 2 ist mit dem NAND-Gatter 104 und dem NOR-Gatter 114 verbunden, und die Steuerungsleitung 3 ist mit dem NAND-Gatter 106 und dem NOR-Gatter 116 verbunden. Gatter 100 und 110 sind mit ihren Steuerungseingängen verdrahtet, die direkt mit der Datenleitung verbunden sind, so daß sie ein Steuerungsbit mit hohem Pegel empfangen, wenn die Datenleitung auf einem hohen Pegel ist. Dies stellt sicher, daß diese Gatter immer an sind, während die anderen selektiv basierend auf dem Steuerungsbitausgang des Prozessors verwendet werden können.
Die NAND-Gatter sind in herkömmlicher Weise wirksam, um ein tiefes oder "0"-Ausgangssignal zu liefern, wenn alle drei Eingangssignale auf einem hohen Pegel sind (was bewirkt, daß ein zugeordneter p-FET leitet und daß die Ausgangsleitung auf die Vdd hochgezogen wird), und liefern ein hohes oder "1"-Ausgangssignal, wenn eines oder mehrere der Eingangssignale auf einem tiefen Pegel sind (was eine p-FET- Leitung verhindert). Die NOR-Gatter sind in herkömmlicher Weise wirksam, um ein tiefes oder "0"-Ausgangssignal zu liefern, wenn eines oder mehrere Eingangssignale auf einem hohen Pegel sind (was verhindert, daß ein zugeordneter n- FET leitet), sowie ein hohes oder "1"-Ausgangssignal, wenn alle Eingangssignale auf einem tiefen Pegel sind (wodurch die Ausgangsleitung auf Masse heruntergezogen wird).
So bewirkt, wenn die Aktivierungsleitung OE auf einem hohen Pegel ist und die Datenleitung auf einen hohen Pegel schaltet (wie wenn eine "Anstiegsflanke" eines digitalen Signals auftritt), jede Steuerungsleitung auf einem hohen Pegel (einschließlich der Datenfolgesteuerungsleitung des Gatters 100), daß ihr zugeordnetes NAND-Gatter eine "0" sendet, was bewirkt, daß einige p-FET leiten. Zwischenzeitlich leitet der Inverter 120 auf der Aktivierungsleitung ein tiefes bzw. "0"-Signal auf den Aktivierungsleitungen jedes NOR- Gatters, die wirksam durch eine "0" aktiviert und durch eine "1" deaktiviert werden. So beeinflußt ein einzelnes Aktivierungsbit gleichzeitig die gesamte Schaltung.
Auf der Datenleitung aktiviert oder betreibt eine "1" wirksam die NAND-Gatter und deaktiviert die NOR-Gatter, während eine "0" umgekehrt funktioniert. Folglich verhindert die Datenleitungsschaltungslogik eine Aktivierung eines p-FET, wenn ein n-FET aktiviert ist, und umgekehrt, wodurch eine unzulässige Verbindung zwischen Vdd und Masse in dem Chip vermieden wird.
Auf jeder der Steuerungsleitungen zu den NOR-Gattern nimmt ein Inverter 122 ein Hoch-Steuerungsbit und invertiert dieses zu dem tiefen Pegel, der benötigt wird, um das Gatter zu aktivieren, und deaktiviert umgekehrt das ausgewählte Gatter, wenn der Mikroprozessor ein Tief-Steuerungsbit ausgibt.
Bei dem bevorzugten Ausführungsbeispiel betragen die Größen der FET-Transistoren inkrementale Vielfache von 2, wodurch ein weiter Bereich von auswählbaren, gesammelten, wirksamen Größen geschaffen wird. Der erste p-FET 40 weist die kleinste Größe x auf, wobei der p-FET 64 bei 2x liegt, der p-FET 70 bei 4x und der p-FET 74 bei 8x. So kann bei vier Transistoren die tatsächliche Größe des Transistors zwischen 1x und 15x in Mengeninkrementen von 1x abhängig davon variieren, welche Permutation von Transistoren ausgewählt wird. Bei dem bevorzugten Ausführungsbeispiel, wobei der FET 40 fest verdrahtet ist, um an zu sein, sind, wenn dieser aktiviert und Daten auf einem hohen Pegel sind, die möglichen Sammelgrößen 1x, 3x, 5x ... 15x. Wenn feinere Inkremente erwünscht sind, kann der erste Transistor mit einem schaltbaren Steuerungsbit verdrahtet sein. Die n-FET sind ähnlich dimensioniert, obwohl sich die Zahl von n-FET von der Zahl von p-FET unterscheiden kann, wie auch die Progression der Größen.
Solange alle FET-Ausgänge mit der Ausgangsanschlußfläche verbunden sind, müssen die FET nicht physisch oder begrifflich in Paaren angeordnet sein, mit der Ausnahme, daß zumindest einer jeden Typs für eine Basis-Hochziehen- und - Herunterziehen-Funktion vorgesehen sein muß.
Der Chip 12 wird durch einen Chipträger 14 gestützt, wobei eine Streifen- oder Drahtverbindung 124 die Ausgangsanschlußfläche 20 mit einem Anschlußbereich 126 auf dem Träger verbindet. Eine Vielzahl von, anderen Drahtverbindungen verbindet andere Anschlußflächen mit anderen Anschlußbereichen. Die Anschlußbereiche des Chipträgers sind durch herkömmliche Lötverbindungen elektrisch mit leitfähigen Anschlüssen 130 auf der gedruckten Schaltungsbaugruppe 10 verbunden. Eine leitfähige Leiterbahn 132 erstreckt sich zu einer Filterkomponente 134 nahe der PCA-Peripherie, wobei ein Verbindungsmodul 136 mit der Leiterbahn und einer externen Komponente oder einem Instrument 140 über ein Kabel 142 verbunden ist. Das Filter ist üblicherweise ein Widerstand, ein Widerstand/Kondensator oder eine Ferritperle.
Die wählbare Steuerung der effektiven Größe der Anschlußflächentreiber wird verwendet, um die Treiberstärke für die spezifische Anwendung des Chips zu optimieren. Bei jeder Anwendung sind die Treibersteuerungen eingestellt, um Impedanzen auszugleichen, die außerhalb des Chips auftreten, insbesondere auf der PCA. Auf der PCA kann eine benachbarte Leiterbahn 144 nahe der Leiterbahn 132 ein kapazitives und induktives Koppeln mit der Leiterbahn 132 aufweisen, was ein unerwünschtes EMI-Rauschen auf beiden Leitungen ansprechend auf ein Schalten auf die andere erzeugt. Beide Leiterbahnen können auch Streukapazitäten unterliegen. Folglich können, nachdem ein Prototypsystem zusammengebaut ist, diese EMI-Probleme erfaßt und identifiziert werden. um die EMI-Probleme zu lösen, ist ein geeignetes Filter 134 mit der Leiterbahn 132 nahe dem Verbinder verbunden, um eine EMI auf dem Signal, das an dem Verbinder ausgedrückt wird, zu der externen Vorrichtung 140 zu reduzieren. Üblicherweise verlangsamen derartige Filter die Schaltgeschwindigkeit der Anschlußflächentreiber, wobei eine zusätzliche Transistorgröße zum Ausgleich benötigt wird. Eine große Transistorgröße jedoch, die angemessen für eine stark gefilterte Leiterbahn ist, erzeugt ein übermäßiges Rauschen auf Leitungen oder in anderen Anwendungen des gleichen Chips, bei denen kein Filtern erforderlich war. Deshalb kann die Kombination von Transistoren ausgewählt werden, um eine angemessene Schaltgeschwindigkeit zu liefern. Bei dem Entwurfsverfahren können Filter- und Treibersteuerungscodes wiederholt werden, um die Einstellungen zu optimieren.
Normalerweise bleiben, nachdem die Treibersteuerungseinstellungen für jede Anschlußfläche festgelegt wurden, diese während der Verwendung konstant, wodurch der Bedarf nach Sensoren vermieden und der Bedarf nach einem Mikroprozessor während des Betriebs reduziert wird. Wenn dies jedoch nicht von Belang ist, kann das System Rauschsensoren auf dem Chip oder auf dem PCA-Schaltungsaufbau umfassen, um eine Rückkopplung zu dem Prozessor zu liefern, um es diesem zu ermöglichen, Treiberpegel während des normalen Betriebs einzustellen.
Um Rauschprobleme weiter zu reduzieren, kann der Mikroprozessor die Steuerungsgates mit Pulsen auslösen, die nicht gleichzeitig sind, jedoch eine treppenartige Anschaltung der FET liefern können, oder die leicht randomisiert werden können. Die Steuerungsbits können durch einen Algorithmus nach der Wahl des Benutzers manipuliert werden.

ALTERNATIVES AUSFÜHRUNGSBEISPIEL

Fig. 2 zeigt eine Anschlußflächentreiberschaltung 200 auf dem Chip 202 einer anwendungsspezifischen integrierten Schaltung (ASIC), der an einer gedruckten Schaltungsbaugruppe (PCA) 204 oder an einem Chipträger 12, der an einer PCA befestigt ist, befestigt ist. Der Chip umfaßt eine Mikroprozessorsteuerung (nicht gezeigt), die verbunden ist, um alle Chipfunktionen zu steuern. Eine Ausgangsanschlußfläche 206 stellt eine von zahlreichen Ausgangsanschlußflächen zum Ausdrücken eines digitalen Signals von dem Chip an andere Komponenten auf der PCA dar. Eine Drahtverbindung 210 ist symbolisch gezeigt, um ihre inhärente Funktion als ein Induktivitätselement 212 darzustellen, wobei diese mit einer Last 214 auf der PCA verbunden ist. Die Last weist kapazitive Charakteristika auf und ist durch einen Kondensator symbolisiert, der mit Masse 216 verbunden ist. Bei üblichen Anwendungen ist die Last eine CMOS-Last mit einer Kapazität von 3 bis 100 pF.
Die Anschlußflächentreiberschaltung 200 weist eine Ausgangsleitung 220, die mit der Anschlußfläche verbunden ist, und eine Dateneingangsleitung 222, die mit einem anderen logischen Schaltungsaufbau auf dem Chip verbunden ist, auf. Die Anschlußflächentreiberschaltung empfängt ein Schaltlogiksignal von der Eingangsleitung und gibt ein getriebenes und konditioniertes Signal aus, das dem Eingangssignal entspricht. Das Ausgangssignal, das an der Anschlußfläche geliefert wird, weist eine angemessene Leistung auf, um alle verbundenen Lasten zu treiben, und ist konditioniert, um übermäßig schnelle Anstiegszeiten und scharfe Übergänge zu vermeiden, die ein Nachschwingen, einen Übertragungsleitungseffekt und andere Formen von EMT, wie dies oben erklärt wurde, erzeugen.
Die Anschlußflächentreiberschaltung 200 umfaßt einen Vortreiberabschnitt 224 und einen Haupttreiberabschnitt 226. Der Vortreiberabschnitt umfaßt einen ersten Vortreiber 230 und einen zweiten Vortreiber 232. Der Haupttreiberabschnitt umfaßt einen ersten Haupttreiber 234 und einen zweiten Haupttreiber 236. Jeder Vortreiber umfaßt ein Transistorpaar. Jedes Paar umfaßt einen p-Kanal-FET und einen n- Kanal-FET, wobei die Source des p-Kanal-FET mit einer Spannungsquelle Vdd verbunden ist, wobei die Source des n- Kanal-FET mit einer Masseleitung 240 verbunden ist, und wobei die Drains des p-FET und des n-FET miteinander verbunden sind.
Der erste Vortreiber 230 umfaßt einen p-FET 242 und einen n-FET 244, wobei ihre Drains mit einer Vortreiberausgangsleitung 246 verbunden sind, die sich zu dem Haupttreiber 234 erstreckt. Die Gates der FET 242 und 244 sind mit einem ersten Eingangsleitungszweig 248 verbunden, der sich zu der Dateneingangsleitung 222 erstreckt. Ein Paar von Invertern 2S0 ist in Serie mit dem ersten Eingangsleitungszweig verbunden und mit Parametern ausgewählt, um einen gleichzeitigen Betrieb beider Haupttreiber bei Signalübergängen zu vermeiden, was eine unerwünschte Verbindung zwischen der Vdd und Masse erzeugen würde. Der zweite Vortreiber 232 umfaßt einen p-FET 252 und einen n-FET 254, wobei ihre Drains mit einer Vortreiberausgangsleitung 256 verbunden sind, die sich zu dem Haupttreiber 236 erstreckt. Die Gates der FET 252 und 254 sind mit einem zweiten Eingangsleitungszweig 258 verbunden, der sich zu der Dateneingangsleitung 222 erstreckt.
In dem Haupttreiberabschnitt 226 ist der erste Haupttreiber 234 ein p-FET 260, dessen Source mit der Vdd verbunden ist, dessen Gate mit der ersten Vortreiberausgangsleitung 246 und dessen Drain mit der Ausgangsleitung 220 verbunden ist. Der zweite Haupttreiber 236 ist ein n-FET 262, dessen Source mit Masse verbunden ist, dessen Gate mit der zweiten Vortreiberausgangsleitung 256 und dessen Drain mit der Ausgangsleitung 220 verbunden ist.
Bei dem dargestellten Ausführungsbeispiel sind die Haupttreiber bezüglich der statischen Impedanz an die zu erwartende Impedanz des Schaltungsaufbaus angepaßt, mit dem diese verbunden werden. Normalerweise wird eine Standardimpedanz (in diesem Fall 80 Q) ausgewählt und als der Standard beim Entwerfen des Schaltungsaufbaus und beim Auswählen von Komponenten in der zugeordneten Vorrichtung verwendet. Bei einigen alternativen Ansätzen kann eine Kundenimpedanz ausgewählt werden, um einen bestimmten zugeordneten Abschnitt einer bestimmten Schaltung anzupassen, wobei dieselbe von der nominalen Standardimpedanz abweicht. Durch jeden Typ der Impedanzanpassung werden Übertragungsleitungseffekte reduziert oder vermieden.
Die Vortreiber-FET sind dimensioniert, um eine relativ langsame Anschaltperiode oder Zeitkonstante zu liefern, wie weiter unten Bezug nehmend auf die Schaltungsbetriebsprinzipien erklärt wird. Insbesondere sind der n-Kanal-FET 244 und der p-Kanal-FET 252 wesentlich, weil diese bei der Aktivierung ihrer zugeordneten Haupttreiber 234, 236 involviert sind. Wenn eine Zeitkonstante, wie unten beschrieben, festgelegt ist, um eine Schwelle zu überschreiten, die eingestellt ist, um ein Nachschwingen zu vermeiden, ist die Impedanz der Vortreiber-FET basierend auf den zu erwartenden oder gemessenen kapazitiven Charakteristika des zugeordneten Haupttreibers eingestellt, die zwischen dem Haupttreibergate und der Vdd (in dem Fall des Treibers 234) oder Masse (in dem Fall des Treibers 236) gemessen wird. Durch die Verwendung von Standardschaltungsmodellierverfahren, wie z. B. SPICE, können die Parameter der Vorrichtung 244 iterativ eingestellt werden, um bei einer geeigneten Ausgangszeitkonstante anzugelangen.
Bei dem dargestellten Ausführungsbeispiel geht man davon aus, daß Vortreiberimpedanzwerte in dem Bereich von 2 bis 20 Ω geeignet zur Verwendung mit zu erwartenden Schaltungsnachschwingungsresonanzen und zu erwartenden Haupttreiberparametern (ausgewählt, um zu erwartende Schaltungsimpedanzen anzupassen) sind. Mit fortschreitender Entwicklung von CMOS und verwandten Herstellungsverfahren kann sich der Impedanzbereich verändern.
Die Fig. 3a-3e stellen mehrere elektrische Charakteristika einer Schaltung ohne die Merkmale des dargestellten Ausführungsbeispiels (Fig. 3a) und einer Schaltung gemäß dem dargestellten Ausführungsbeispiel aus Fig. 2 dar, wobei sich alle in einem gemeinsamen Zeitbereich befinden. Fig. 3a stellt dar, wie ein externer Schaltungsaufbau, wie z. B. ein Verbindungsdraht und eine chipexterne Last, mit einem Hochfrequenznachschwingen antworten können, wenn einem relativ schnellen Ausgangstreiber ein Datensignalübergang gegeben wird, wie z. B. in Fig. 3b gezeigt ist. Das Datensignal wird zur Zeit t1 von einem tiefen Pegel (0) auf einen hohen Pegel (1) geschaltet, wobei die resultierende Ausgangsspannung V idealerweise von 0 Volt in einer geraden, steilen Rampe 270 in der Zeit t1' zu Vdd ansteigt und sich bei der Vdd flach fortsetzt, bis weitergeschaltet wird.
Mit einem angebrachten Schaltungsaufbau jedoch, der ein Nachschwingen bewirkt, schwankt die tatsächliche Spannung 272 ansprechend auf ein Schaltungsnachschwingen, wenn diese über die Vdd hinaus steigt und dann über die Zeit zur Vdd anklingt. Das Nachschwingen weist eine Frequenz auf, die experimentell gemessen oder theoretisch während des Schaltungsmodellierens oder -entwurfs abgeleitet werden kann. Eine Periode 274 eines vollen Nachschwingenzyklus kann ohne weiteres berechnet werden und ist in Fig. 3a dargestellt. Wenn das Ausgangssignal überschwingt und zu Spitzen 276 wesentlich über der Vdd ansteigt, kann ein Zusammenbruch auftreten. Das hohe Signal ist über einer Hoch-Schwelle Vht etwas unter der Vdd gültig. Unter einer Tief-Schwelle Vlt, die etwas über V0 liegt, wird ein Signal gültig als tief gelesen. Zwischen der Tief- und der Hoch-Schwelle wird das Signal als ungültig gelesen, wie z. B. bei ungültigen Nachschwingungsminima 280. Der negative Übergang des Signals nach unten durch die Hoch-Schwelle zu Beginn jedes derartigen Minimums kann eine Fehlauslösung erzeugen. Während ein kurzlebiges Nachschwingen für weniger aufwendige Schaltungen akzeptabel sein kann, die ein Intervall abwarten können, bevor der V-Daten-Pegel gelesen wird, ist es bei schnelleren Schaltungen, die die Spannung schon zur Zeit t2 lesen müssen, unakzeptabel.
Um das schädliche Nachschwingen, das durch den Hoch-Strom eines schnellen Übergangs bewirkt wird, zu reduzieren oder effektiv zu beseitigen, wird der Vortreiber dimensioniert, um sich langsam anzuschalten, und zwar über ein Intervall von zumindest der halben Nachschwingungsperiode, und vorzugsweise zumindest einer gesamten Nachschwingungszyklusperiode, wobei 1-¹/&sub4; Perioden in Fig. 3c dargestellt sind. Fig. 3c zeigt eine Spannung Vpre, die an dem Ausgang eines Vortreibers gemessen wird, die über eine relativ gerade Steigung über ein Zeitintervall 282 von Vp0 auf Vp1 ansteigt, was in dem dargestellten Fall gleich der Nachschwingungsperiode 276 ist, die in Fig. 3a gezeigt ist. Wie oben erwähnt, wird das Intervall durch Einstellen des Vortreiberwiderstands auf einen Wert, der eine geeignete Zeitkonstante liefert, auch basierend auf der Kapazität des Haupttreibers, eingestellt.
Fig. 3d zeigt eine ideale Ausgangsspannung 284, die in einer geraden und relativ sanften Steigung über das Zeitintervall t1 bis t2 von V0 auf Vdd ansteigt und nach t2 flach weiterläuft. Aufgrund von Nachschwingungseffekten schwankt die tatsächliche Ausgangsspannung 286 des Haupttreibers (getrieben durch die Vortreiberspannung aus Fig. 3c) über und unter der Idealspannungslinie bei der Nachschwingungsfrequenz, die im wesentlichen aufgrund der langsameren Anschaltperiode gedämpft wird, in ihrer Frequenz jedoch nicht beseitigt oder verändert wird. Wenn die Anschaltrampenperiode t1 bis t2 auf 1-¹/&sub4; der Nachschwingungsperiode eingestellt ist, fällt das zweite Nachschwingungsmaximum 286 mit dem Übergang zu einem idealerweise flachen Signal überein, was eine relativ scharfe Spitze liefert. Die geringen nachschwingungsinduzierten Varianzen befinden sich innerhalb tolerierbarer Schwellen und werden aufgrund ihrer kleinen Anfangsamplitude relativ schnell gedämpft.
Wie bei Standard-FET-Vorrichtungen liefert der Haupttreiber eine Antwortzeit, die eine Funktion der Eingangsspannung ist. Wenn die Eingangsspannung auf einem tiefen Pegel ist, liefert der Haupttreiber einen sehr beschränkten Strom, was zu einer kleinen Steigung oder Flankenrate führt. Mit zunehmender Eingangsspannung auf Zwischenpegel nimmt der Ausgangsstrom zu. Erst nachdem die Eingangsspannung auf einen Maximalpegel oder auf eine Schwelle minimal unter dem Maximalpegel ansteigt, erreicht der Ausgangsstrom potentiell Maximalraten. Die Ausgangsspannung hat jedoch, wie dies gezeigt ist, schon beinahe die erwünschte Ausgangsspannung V1 erreicht, wenn die Eingangsspannung Vpre eine Spitze aufweist. So wird jede Nachschwingungsantwort auf diesen Maximalstrom durch den Mittelungseffekt jeder Antwort auf einen früheren, kleineren Strom gemäßigt und nur auftreten, nachdem das Signal eine kritische Schwelle passiert hat. Dies vermeidet retrograde Krümmungsfehler, die nur während des Anstiegs des Signals sehr kritisch sind.
Durch ein Verzögern der Vollstromphase, bis zumindest ein halber Zyklus der Nachschwingungsfrequenz vergangen ist, wird die Abwärtskrümmung, die bei einem halben Zyklus auftreten kann, gemäßigt. Durch ein Verzögern der Vollstromphase auf einen vollen Zyklus wird eine weitere Mäßigung geschaffen und ein nachfolgendes Nachschwingen gedämpft. Für sehr sensible Anwendungen kann das Anschaltphasenintervall 276 auf das volle Intervall zwischen t1 und t2 erhöht werden, währenddessen das Ausgangssignal erwartungsgemäß steigen soll. Ein Einstellen der Vortreiberparameter muß nur durch die Geschwindigkeit der Schaltung beschränkt sein, wobei sich der langsame Vortreiber und der schnelle Haupttreiber kombinieren, um einen vielseitigen Betrieb zu liefern, um Schaltungen, die mit hohen Geschwindigkeiten laufen und einen großen Bereich von Lastanforderungen aufweisen, zu treiben.
Die resultierende effektive Impedanz Z des Haupttreibers ist in Fig. 3e dargestellt, die die Impedanz vor t1 bei einem unendlichen Pegel zeigt, die dann asymptotisch während einer ersten dynamischen Dämpfungsphase zwischen t1 und t2 auf 21 abfällt, und, wie oben besprochen, eingestellt ist, um die Impedanz des Haupttreibers an den externen Schaltungsaufbau anzupassen. Nach t2 wird die Impedanz statisch angepaßt.
Während die obige Beschreibung bezüglich eines bevorzugten und eines alternativen Ausführungsbeispiels durchgeführt wurde, ist die Erfindung durch die Ansprüche definiert. Während die Graphen der Fig. 3b-3e ein ansteigendes Signal zeigen, das von einem tiefen auf einen hohen Pegel schaltet, treffen die gleichen Prinzipien auf ein abfallendes Signal zu.

Claims

1. Ein Verfahren zum Entwerfen einer anwendungsspezifischen integrierten Schaltung (202) für eine Schaltung, die eine ausgewählte Last (212, 214) mit einer Impedanzcharakteristik und einer Nachschwingungsfrequenz aufweist, wobei das Verfahren folgende Schritte aufweist:

Festlegen einer Ausgangstreibergröße (260, 262), um im wesentlichen an die Impedanzcharakteristik der ausgewählten Last anzupassen;

Bestimmen der Kapazität des Ausgangstreibers;

Bestimmen einer Zeitkonstante eines Vortreibers (244), die größer als eine ausgewählte Schwelle ist, basierend auf der Nachschwingungsfrequenz; und

Festlegen der Vortreibergröße basierend auf der Zeitkonstante und der Ausgangstreiberkapazität.

2. Ein Verfahren zum Entwerfen einer anwendungsspezifischen integrierten Schaltung gemäß Anspruch 1, bei dem die Nachschwingungsfrequenz eine Zyklusperiode aufweist, und bei dem die Zeitkonstante des Vortreibers (244) zumindest die Hälfte der Zyklusperiode ist.

3. Ein Verfahren zum Entwerfen einer anwendungsspezifischen integrierten Schaltung gemäß Anspruch 1 oder 2, bei dem die Nachschwingungsfrequenz eine Zyklusperiode aufweist, und bei dem die Zeitkonstante des Vortreibers zumindest die Zyklusperiode ist.

4. Ein Verfahren zum Entwerfen einer anwendungsspezifischen integrierten Schaltung gemäß einem der Ansprüche 1 bis 3, bei dem ein Bestimmen der Schaltungsnachschwingungsfrequenz ein Bestimmen eines Werts der Induktivität (212) und der Kapazität (214) für die ausgewählte Last umfaßt.

5. Ein Verfahren zum Entwerfen einer anwendungsspezifischen integrierten Schaltung gemäß einem der Ansprüche 1 bis 4, bei dem ein Festlegen einer Ausgangstreiberimpedanz ein im wesentlichen Anpassen der Ausgangstreiberimpedanz an einen Impedanzwert umfaßt, der der ausgewählten Last zugeordnet ist.

6. Eine anwendungsspezifische integrierte Schaltung (202) zur Verwendung mit einer Schaltung (212, 214), die eine ausgewählte Last aufweist, die zumindest eine erste elektrische Charakteristik aufweist, wobei die integrierte Schaltung folgende Merkmale aufweist:

eine Ausgangsanschlußfläche (206), mit der die Last verbunden ist;

einen ersten Ausgangstransistor (260), der einen Drain, der mit der Ausgangsanschlußfläche verbunden ist, und ein Gate (246) aufweist;

einen ersten Vortreibertransistor (244), der einen Drain aufweist, der mit dem Gate des Ausgangstransistors verbunden ist;

einen Ausgangstransistor, der eine Gate-Source- Kapazität-Charakteristik aufweist,

wobei der erste Vortreibertransistor eine Vortreiberzeitkonstante über einer ausgewählten Schwelle basierend auf der ersten elektrischen Charakteristik aufweist, und

wobei der erste Vortreibertransistor dimensioniert ist, um einen ausgewählten Widerstand basierend auf der Vortreiberzeitkonstante und der Gate-Source- Kapazität-Charakteristik zu liefern, derart, daß der erste Vortreiber betriebsfähig ist, um den Ausgangstransistor mit einer ausreichend langsamen Rate zu schalten, um ein Nachschwingen zu vermeiden.

7. Eine anwendungsspezifische integrierte Schaltung gemäß Anspruch 6, bei der die erste elektrische Charakteristik eine Nachschwingungsfrequenz basierend auf einer Induktivität (212) und einer Kapazität (214) der ausgewählten Last ist.

8. Eine anwendungsspezifische integrierte Schaltung gemäß Anspruch 6 oder 7, bei der der erste Ausgangstransistor (260) dimensioniert ist, um eine ausgewählte Impedanz zu liefern.

9. Eine anwendungsspezifische integrierte Schaltung gemäß einem der Ansprüche 6 bis 8, die einen zweiten Ausgangstransistor (262) umfaßt, und bei der der erste Ausgangstransistor mit einem ersten Spannungspotential (Vdd) verbunden ist, und bei der der zweite Ausgangstransistor mit einem unterschiedlichen zweiten Spannungspotential verbunden ist.

10. Eine anwendungsspezifische integrierte Schaltung gemäß einem der Ansprüche 6 bis 9, bei der nur entweder der erste Ausgangstransistor (260) oder der erste Vortreibertransistor (244) ein n-Kanal-Bauelement ist, wobei der andere ein p-Kanal-Bauelement ist.