DE69413276T2

DE69413276T2 - Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung derselben

Info

Publication number: DE69413276T2
Application number: DE69413276T
Authority: DE
Inventors: Hiroyasu C/O Mitsubishi Denki K. K Nishi-Ku Fukuoka-Shi Fukuoka 819-01 Hagino; Yoshifumi C/O Fukuryo Semiconducto Nishi-Ku Fukuoka-Shi Fukuoka 819-01 Tomomatsu; Hiroshi C/O Mitsubishi Denki K.K. Nishi-Ku Fukuoka-Shi Fukuoka 819-01 Yamaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-09
Filing date: 1994-03-08
Publication date: 1999-06-02
Anticipated expiration: 2014-03-09
Also published as: DE69413276D1; EP0615293B1; KR0165909B1; EP0615293A1; US5489788A; KR940022886A

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement mit isoliertem Gate wie einen Bipolartransistor mit isoliertem Gate (hiernach als IGBT bezeichnet) und auf ein Verfahren zur Herstellung desselben. Insbesondere bezieht sich die Erfindung auf eine Verbesserung der Kurzschlusstoleranz.

Beschreibung der Hintergrundtechnik

1. Struktur einer herkömmlichen Anordnung

Fig. 40 zeigt eine Draufsicht auf einen herkömmlichen N-Kanal IGBT 100. Der IGBT 100 enthält eine Vielzahl von IGBT-Elementen (hiernach als IGBT-Einheitszellen bezeichnet) 110, welche parallel verbunden sind, wobei lediglich eines veranschaulicht ist. Eine Emitterelektrode 7 und eine Oxidschicht 8, welche später unter Bezugnahme auf Fig. 41 beschrieben werden, sind in Fig. 40 nicht dargestellt. Die Anordnungen von verschiedenen Maskenstrukturen, welche in den Verfahrensschritten zur Herstellung eines IGBT's 100 verwendet werden, sind ebenfalls in Fig. 40 dargestellt. Fig. 41 und 42 zeigen Querschnittsansichten einer der IGBT-Einheitszellen 110 entlang den Linien A-A bzw. B-B von Fig. 40. Ein Schaltungsdiagramm einer äquivalenten Schaltung der IGBT-Einheitszelle 110 ist ebenfalls in Fig. 41 veranschaulicht.
Entsprechend Fig. 41 und 42 enthält die IGBT-Einheitszelle 110 eine p-Typ Kollektorschicht 1, welche ein p- Typ Halbleitersubstrat ist, und eine n-Typ Epitaxialschicht 2. Die Schichten 1 und 2 bilden einen Halbleiterkörper 120.
Ein p-Typ Basisgebiet 3 ist in einem partiellen Gebiet in der oberen Hauptoberfläche der epitaxialen n-Typ Epitaxialschicht 2 oder dem Halbleiterkörper 120 durch selektive Diffusion von p-Typ Störungsstellen gebildet. In einem partiellen Gebiet in der oberen Hauptoberfläche des Halbleiterkörpers 120 sind ebenfalls n-Typ Emittergebiete 4 durch selektive Diffusion von n-Typ Störstellen gebildet. Eine Gateisolierungsschicht 5 ist gebildet, um die obere Oberfläche des p-Typ Basisgebiets 3 zwischen der oberen Oberfläche der n-Typ Epitaxialschicht 2 und der oberen Hauptoberfläche der n-Typ Emittergebiete 4 zu bedecken. Die Gateisolierungsschichten 5 für benachbarte IGBT-Einheitszellen 110 sind auf der oberen Oberfläche der n-Typ Epitaxialschicht 2 integriert gebildet. Eine beispielsweise aus polykristallinem Silizium (hiernach als Polysilizium bezeichnet) gebildete Gateelektrode 6 ist auf einer Gateisolierungsschicht 5 gebildet. Die beispielsweise aus Aluminium gebildete Emitterelektrode 7 ist derart gebildet, dass sie sowohl mit dem p-Typ Basisgebiet 3 als auch den n-Typ Emittergebieten 4 elektrisch verbunden ist. Die Gateelektrode 6 und die Emitterelektrode 7 sind durch eine Oxidschicht 8, welche als isolierende Zwischenschicht dient, voneinander isoliert, und sie sind in und zwischen allen IGBT-Einheitszellen 110 gemeinsam elektrisch verbunden. Ein p-Typ Halbleitergebiet 31 hoher Konzentration ist in dem p- Typ Basisgebiet 3 durch Diffusion von p-Typ Verunreinigungen hoher Konzentration in einer Struktur gebildet, welche die n-Typ Emittergebiete 4 umgibt. Eine aus Metall gebildete Kollektorelektrode 9 ist auf der unteren Hauptoberfläche der p-Typ Kollektorschicht 1 für alle IGBT-Einheitszellen 110 integriert gebildet.
Wie in Fig. 20 dargestellt besitzt die IGBT-Zelle 110 Gebiete, in welchen die n-Typ Emittergebiete 4 von oben aus betrachtet relativ breit sind, und Gebiete, in welchen sie relativ schmal sind. Das Gebiet um die Linie A-A ist eines der erstgenannten Gebiete, während das Gebiet um die Linie B-B eines der zuletztgenannten Gebiete ist. Die gestrichelten Linien von Fig. 14 stellen eine Maskenstruktur 51, welche zur Bildung der Gateelektrode 6 verwendet wird, eine Maskenstruktur 52, welche zur Bildung des p-Typ Halbleitergebiets 31 einer hohen Konzentration zu verwenden ist, und eine Maskenstruktur 53 dar, welche zur Bildung der n-Typ Emittergebiete 4 in einem Prozess der Herstellung des IGBT's 100 verwendet wird.

Betrieb der herkömmlichen Anordnung

Entsprechend Fig. 41 enthält die IGBT-Einheitszelle 110 einen Feldeffekttransistor MOS mit isoliertem Gate, welcher ein Metalloxidhalbleitertransistor sein kann und hiernach als MOS-FET bezeichnet wird, einen pnp-Bipolartransistor Tr 1, einen npn-Bipolartransistor Tr2 und einen Widerstand Rb. Diese Elemente sind äquivalent miteinander verbunden wie in dem äquivalenten Schaltungsdiagramm von Fig. 41 dargestellt.
Wenn eine Gatespannung VGE an die Gate- und Emitterelektroden 6 und 7 angelegt wird, wobei eine Kollektorspannung VCE an die Kollektor- und Emitterelektroden 9 und 7 angelegt wird, wird der p-Typ Halbleiter in der oberen Oberfläche des p-Typ Basisgebiets 3 zwischen den n-Typ Emittergebieten 4 und der n-Typ Epitaxialschicht 2 zur Bildung von n-Typ Kanälen in einen n-Typ Halbleiter invertiert. Dann wird eine Leitung zwischen der n-Typ Epitaxialschicht 2, welche als Drain in dem MOSFET dient, und den n- Typ Emittergebieten 4, welche als Source davon dienen, ermöglicht, und es fließt ein Elektronenstrom von den n-Typ Emittergebieten 4 durch die n-Typ Kanäle in die n-Typ Epitaxialschicht 2. Der Elektronenstrom dient als Basisstrom für den Transistor Tr 1. Im Ansprechen auf den Elektronenstrom werden Löcher von der p-Typ Kollektorschicht 1 in die n-Typ Epitaxialschicht 2 eingeführt. Einige der eingeführten Löcher rekombinieren mit den Ladungselektronen in der n-Typ Epitaxialschicht 2, und die anderen Löcher fließen durch das p-Typ Basisgebiet 3 in die Emitterelektrode 7, um einen Löcherstrom bereitzustellen. Als Ergebnis wird der IGBT 100 leitend oder eingeschaltet, d. h. es wird eine Leitung über den Kollektor und die Emitterelektroden 9 und 7 ermöglicht.
Der IGBT 100, ein spannungsgesteuerter Transistor mit isolierten Gates (MOS-Gates) ähnlich wie der MOSFET ist dahingehend vorteilhaft, dass eine Ansteuerungsschaltung des IGBT's 100 einfacher als mit Bipolartransistoren konstruiert wird und eine Kollektoremittersättigungsspannung (Spannung EIN) erzielt wird, die niedriger als diejenige des MOSFETs ist. Der zuletztgenannte Vorteil wird bereitgestellt, da die von der p-Typ Kollektorschicht 1 in die n- Typ Epitaxialschicht 2 eingeführten Löcher eine Leitfähigkeitsmodulation hervorrufen, so dass der Widerstand der n- Typ Epitaxialschicht 2 effektiv niedrig wird.
Wenn die Gatespannung VGE eine Nullspannung oder nullvorgespannt ist oder wenn sie eine negative Spannung ist oder negativ vorgespannt ist, begibt sich der MOSFET in einen Abschaltzustand, so dass der Elektronenstromfluss gestoppt wird. Als Ergebnis wird der IGBT 100 abgeschaltet. Jedoch verbleiben die akkumulierten Löcher in der n-Typ Epitaxialschicht 2 während der Übergangsperiode, in welcher der Übergang von EIN auf AUS beginnt. Eine bestimmte Zeitperiode (Ausschaltzeit) wird für die in dem Fall des Übergangs akkumulierten Löcher benötigt, um sich zu entfernen. Während der Ausschaltperiode hält der Löcherstrom an, während er abklingt. Die akkumulierten Löcher sind nützlich zum Erzielen einer niedrigen Sättigungsspannung, wenn der IGBT 100 eingeschaltet ist, sie stellen jedoch einen Faktor des Verlängerns der Ausschaltzeit dar, wenn der IGBT 100 abgeschaltet wird. Daher sollte der Betrag von Löchern, die in dem Einschaltzustand eingeführt werden, oder die Lebensdauer davon optimiert werden.
Die IGBT-Einheitszelle 110 enthält einen parasitären Transistor, welcher durch die n-Typ Emittergebiete 4, das p-Typ Basisgebiet 3, die n-Typ Epitaxialschicht 2 und die p-Typ Kollektorschicht 1 gebildet wird. Der parasitäre Effekt, welcher das Einschalten des parasitären Thyristors darstellt, der mit dem Betrieb des IGBT's 100 verbunden ist, verhindert manchmal die ursprüngliche Funktion des IGBT's 100. Es ist daher nötig, den parsitären Effekt zu unterdrücken. Einer der effektiven Versuche zur Unterdrückung des parasitären Effekts besteht darin, den lateralen Widerstand Rb eines Teils des p-Typ Basisgebiets 3 zu verringern, welcher direkt unter den n-Typ Emittergebieten 4 liegt. Zur Verringerung des Widerstands Rb wurde eine in Fig. 41 und 42 dargestellte Anordnung vorgeschlagen, bei welcher das p-Typ Halbleitergebiet 31 mit hoher Konzentration direkt unter den n-Typ Emittergebieten 4 vorgesehen ist, was beispielsweise in der Jp-A-60196974 (& GB-A- 2156151) offenbart ist. Wie in Fig. 41 und 42 veranschaulicht ist das p-Typ Halbleitergebiet 31 mit hoher Konzentration auf der Innenseite der n-Typ Emittergebiete 4 zum Zwecke des Ausübens von keinem Einfluss auf eine Gateschwellenwertspannung gebildet. D. h. das p-Typ Halbleitergebiet 31 mit hoher Konzentration ist derart gebildet, dass das Gebiet 31 selbst nicht in den n-Typ Kanälen enthalten ist, welche in dem p-Typ Basisgebiet 3 gebildet werden, wenn eine Gatespannung VGE angelegt wird.
Die Druckschrift DE 35 19 389 A1 offenbart eine Halbleiteranordnung mit isoliertem Gate mit einem Halbleiterkörper, welcher ein erstes Halbleitergebiet, ein zweites Halbleitergebiet, welches in einer oberen Oberfläche des ersten Halbleitergebiets lokalisiert ist, ein viertes Halbleitergebiet und ein drittes Halbleitergebiet, welches in dem vierten Halbleitergebiet eingebettet ist, enthält, wobei das dritte Halbleitergebiet eine Struktur auf der oberen Hauptoberfläche des Halbleiterkörpers definiert, welcher ein paar Streifenbereiche enthält, die durch einen mittleren Bereich parallel getrennt sind.
Des weiteren offenbart die Druckschrift DE 37 11 033 A1 eine Halbleiteranordnung mit einer MOSFET-Struktur, welche einen verbesserten Einschaltwiderstand und eine hohe Widerstandsfähigkeit gegenüber dem zweiten Durchbruch besitzt. Jedoch sind die dritten Halbleitergebiete, d. h. die n+ -Gebiete neben dem vierten Halbleitergebiet, d. h. dem p+ -Gebiet, lokalisiert.
Schließlich offenbart die Druckschrift EP-A-0561267, die einen Stand der Technik entsprechend Artikel 54 (3) EPÜ darstellt, eine Halbleiteranordnung mit isoliertem Gate, welche einen Halbleiterkörper aufweist, der eine obere Hauptoberfläche, eine untere Hauptoberfläche, ein erstes Halbleitergebiet, ein zweites Halbleitergebiet und ein drittes Halbleitergebiet besitzt. Das dritte Halbleitergebiet bildet eine Struktur auf der oberen Hauptoberfläche, während ein viertes Halbleitergebiet in einem oberen Oberflächenteil des Halbleiterkörpers lokalisiert ist. Des weiteren ist eine Isolierungsschicht auf der oberen Hauptoberfläche lokalisiert, während eine Steuerelektrode in einer Isolierungsschicht vergraben ist, welche die Teile der oberen Oberflächen überdeckt. Die erste Hauptelektrodenschicht ist in einer Öffnung der Isolierungsschicht gebildet, während eine zweite Hauptelektrode auf der unteren Hauptoberfläche des Halbleiterkörpers gebildet ist. Jedoch beschreibt diese Druckschrift nicht den spezifischen Schichtwiderstand des dritten Halbleitergebiets.

3. Nachteile der herkömmlichen Anordnung

Wiederum auf Fig. 40 bezogen wird der IGBT 100 oft für eine Inverteranordnung und dergleichen verwendet. Es ist daher nötig, dass der IGBT 100 nicht einem Durchbruch unterworfen ist, wenn die Inverteranordnung kurzgeschlossen wird oder wenn der IGBT 100 mit einer daran angelegten Kurzschlussspannung eingeschaltet wird. Der Widerstand zum Kurschließen des IGBT's 100 (Kurzschlusstoleranz) verringert sich proportional zu dem Produkt der Spannung und des Stroms, wenn der IGBT 100 kurgeschlossen wird, und zu einer Kurzschlusszeit. Der IGBT 100 mit einer kleinen Chipfläche besitzt insbesondere eine niedrige Kurzschlusstoleranz.
Die Spannung zur Zeit eines Kurschlusses und die Kurzschlusszeit werden durch Bedingungen bestimmt, unter welchen der IGBT 100 verwendet wird, beispielsweise den Betriebsbedingungen des Inverters. Da der IGBT 100 im Falle eines Kurzschlusses gesättigt ist, ist der Strom zur Zeit des Kurzschlusses gerade ein Sättigungsstrom ICE(sat) des IGBT's 100. Die Einrichtung eines niedrigen Sättigungsstroms Ice(sat) ist zur Verbesserung der Kurschlusstoleranz wirksam. Der Sättigungsstrom ICE(sat) wird bestimmt durch:
wobei:
αpnp ein Stromübertragungsverhältnis des pnp-Transistors ist;
Cox eine Gatekapazität ist;
un eine Oberflächenmobilität ist;
W eine Kanalbreite ist;
L eine Kanallänge ist;
VGE eine Gatespannung ist; und
VGE(th) eine Gateschwellenwertspannung ist.
Zur Verringerung des Verlusts, wenn der IGBT 100 als Schaltelement für den Inverter oder dergleichen verwendet wird, wird eine kleine Kollektoremittersättigungsspannung VCE(sat) benötigt. Eine wirksame Methode zur Verringerung der Kollektoremittersättigungsspannung VCE(sat) besteht darin, die elektrische Charakteristik eines Teils entspre chend dem MOSFET (dem Teil MOS von Fig. 41) in der IGBT- Einheitszelle 100 zu verbessern, um einen Spannungsabfall zu reduzieren, wenn der MOS leitend ist. Beispielsweise wird eine flache Diffusion in einem Diffusionsschritt zur Bildung des p-Typ Basisgebiets 3 durchgeführt, um die Kanallänge L des MOS zu verkürzen. Demgegenüber wird die IGBT-Einheitszelle 110 bezüglich ihrer Größe reduziert und bezüglich ihrer Dichte durch Reduzieren der Breite des p- Typ Basisgebiets 3 erhöht (der gesamten lateralen Breite des p-Typ Basisgebiets 3 entsprechend Fig. 41, 42) um dadurch die gesamte Kanalbreite W des gesamten IGBT's 100 relativ zu erhöhen.
Jedoch das Verkürzen der Kanallänge L oder das Erhöhen der Kanalbreite W zur Reduzierung der Kollektoremittersättigungsspannung VCE(sat) ist mit einem Erhöhen des Sättigungsstroms ICE(sat) verbunden, was sich aus der Gleichung (1) ergibt. Danach ruft der parasitäre Thyristor ein Latchup hervor, um einen Durchbruch des IGBT's 100 hervorzurufen, oder andererseits wächst das Produkt aus der Spannung und dem Strom zur Zeit des Kurzschlusses stark an, so dass die Kurzschlusstoleranz ab- bzw. wegfällt. Der herkömmliche IGBT 100 ist daher dahingehend nachteilig, dass ein geringer Verlust bei einer Benutzung als Schaltelement nicht zusammen mit einer hohen Kurzschlusstoleranz auftreten kann.

Kurzfassung der Erfindung

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiteranordnung mit isoliertem Gate und ein Verfahren zur Herstellung derselben vorzusehen, welche eine hohe Kurzschlusstoleranz und eine verbesserte Latchuptoleranz bei niedrigem Verlust besitzt.
Entsprechend der vorliegenden Erfindung wird die Aufgabe bezüglich einer Halbleiteranordnung mit isoliertem Gate durch die in dem vorliegenden unabhängigen Anspruch 1 angezeigten Merkmale und bezüglich des Verfahrens zur Herstellung der Halbleiteranordnung mit isolierten Gate durch die in dem vorliegenden Anspruch 14 angezeigten Massnahmen gelöst.
Insbesondere wird durch Einbetten des dritten Halbleitergebiets innerhalb des vierten Halbleitergebiets und durch Wählen eines bestimmten Schichtwiderstands des dritten Halbleitergebiets aus einem bestimmten Bereich der Sättigungsstrom ICE(sat) verringert, wodurch eine höhere Kurzschlusstoleranz erzielt wird, während sich eine Reduzierung des Latchupeffekts bei geringem Verlust ergibt.
Die Vorteile der Erfindung sind für den Fachmann aus der folgenden Beschreibung in Verbindung mit den zugehörigen Figuren ersichtlich.

Kurze Beschreibung der Figuren

Fig. 1 zeigt eine Draufsicht auf einen N-Kanal IGBT einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 2 zeigt eine Querschnittsansicht entlang Linie A1- A1 von Fig. 1;
Fig. 3 zeigt eine Querschnittsansicht entlang der Linie B1-B1 von Fig. 1;
Fig. 4 zeigt eine Draufsicht auf eine Variation des N- Kanal IGBT's der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 5 zeigt eine Querschnittsansicht entlang der Linie A1a-A1a von Fig. 4;
Fig. 6 zeigt eine Querschnittsansicht entlang der Linie C1a-C1a von Fig. 4;
Fig. 7 zeigt einen Graphen, der das Ergebnis von Messungen des IGBT's von Fig. 4 bis 6 darstellt;
Fig. 8 bis 21 zeigen Querschnittsansichten, welche Verfahrensschritte zur Herstellung des IGBT's von Fig. 1 darstellen;
Fig. 22 zeigt eine Draufsicht auf einen N-Kanal IGBT einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 23 zeigt eine Querschnittsansicht entlang der Linie A2-A2 von Fig. 18;
Fig. 24 und 25 zeigen Querschnittsansichten, welche Verfahrensschritte zur Herstellung des IGBT's von Fig. 18 darstellen;
Fig. 26 zeigt eine Draufsicht auf einen N-Kanal IGBT einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 27 zeigt eine Querschnittsansicht entlang der Linie A3-A3 von Fig. 26;
Fig. 28 zeigt eine Querschnittsansicht entlang der Linie B3-B3 von Fig. 26;
Fig. 29 bis 34 zeigen Querschnittsansichten, welche Verfahrensschritte zur Herstellung des IGBT's von Fig. 26 darstellen;
Fig. 35 zeigt eine Draufsicht auf einen N-Kanal IGBT einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 36 zeigt eine Querschnittsansicht entlang der Linie A4-A4 von Fig. 35;
Fig. 37 und 38 zeigen Querschnittsansichten, welche Verfahrensschritte zur Herstellung des IGBT's von Fig. 35 darstellen;
Fig. 39 zeigt eine Querschnittsansicht einer Modifizierung des N-Kanal IGBT's der vorliegenden Erfindung;
Fig. 40 zeigt eine Draufsicht auf einen herkömmlichen N-Kanal IGBT;
Fig. 41 zeigt eine Querschnittsansicht entlang der Linie A-A von Fig. 40;
Fig. 42 zeigt eine Querschnittsansicht entlang der Linie B-B von Fig. 40;
Fig. 43 zeigt eine Draufsicht, welche eine Struktur eines N-Typ Kanal IGBT's einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 44 zeigt einen Graphen, welcher die Anordnungscharakteristik gegenüber dem Emitterüberbrückungsverhältnis e bei der fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 45 zeigt einen Graphen, welcher die Anordnungscharakteristik gegenüber einem Schichtwiderstand eines n-Typ Emittergebiets bei der fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 46 zeigt einen Graphen, welcher einen Einschaltverlust gegenüber einem Schichtwiderstand einer Gateelektrode 6 bei der fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt; und
Fig. 47 bis 49 zeigen Querschnittsansichten, welche Verfahrensschritte zur Herstellung des IGBT's der fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.

Beschreibung der bevorzugten Ausführungsformen

1. Erste bevorzugte Ausführungsform

1-1. Struktur der Anordnung

Fig. 1 zeigt eine Draufsicht auf einen N-Kanal IGBT 200 einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Der IGBT 200 enthält eine Mehrzahl von IGBT-Einheitszellen 210, die parallel angeschlossen sind. Obwohl der IGBT 200 eine Emitterelektrode 7 und eine Oxidschicht 8 wie später beschrieben aufweist, sind diese Komponenten in Fig. 1 nicht dargestellt. Die Anordnungen von verschiedenen Maskenstrukturen, welche in Verfahrensschritten zur Herstellung des IGBT's 200 verwendet werden, sind in Fig. 1 dargestellt. Fig. 2 und 3 zeigen Querschnittsansichten einer der IGBT-Einheitszellen 210 entlang der Linie A1-A1 bzw. B1-B1 von Fig. 1. Da die jeweiligen IGBT-Einheitszellen 210 im wesentlichen dieselbe Struktur besitzen, ergibt sich die Bildung des gesamten IGBT's 200 aus Fig. 1 bis 3. Ähnliche Bezugszeichen werden verwendet, um Teile entsprechend denjenigen der herkömmlichen Anordnung von Fig. 40 bis 42 zu bezeichnen.
Entsprechend Fig. 2 und 3 enthält der IGBT 200 eine p-Typ Kollektorschicht 1, welche ein p-Typ Halbleitersubstrat ist, und eine n-Typ Epitaxialschicht 2. Die Schichten 1 und 2 bilden einen Halbleiterkörper 220. Ein p- Typ Basisgebiet 3 ist in einem partiellen Gebiet in der oberen Hauptoberfläche der n-Typ Epitaxialschicht 2 oder dem Halbleiterkörper 220 durch selektive Diffusion von p- Typ Störstellen gebildet. In einem partiellen Gebiet in der oberen Hauptoberfläche des Halbleiterkörpers 220 sind ebenfalls n-Typ Emittergebiete 4 durch selektive Diffusion von n-Typ Störstellen gebildet. Die n-Typ Emittergebiete 4 sind in einem Paar von im wesentlichen parallelen Streifenbereichen BA bloßgelegt, welche voneinander durch einen mittleren Bereich CA getrennt sind. Eine Gateisolierungsschicht 5 ist gebildet, um die obere Oberfläche des p-Typ Basisgebiets 3 zwischen der oberen Oberfläche der n-Typ Epitaxialschicht 2 und der oberen Hauptoberfläche des n-Typ Emittergebiets 4 zu bedecken. Die Gateisolierungsschichten 5 für benachbarte IGBT-Einheitszellen 210 sind auf der oberen Oberfläche der n-Typ Epitaxialschicht 2 integriert gebildet. Eine beispielsweise aus Polysilizium gebildete Gateelektrode 6 ist auf der Gateisolierungsschicht 5 gebildet. Die beispielsweise aus Aluminium gebildete Emitterelektrode ist derart gebildet, dass sie sowohl mit dem p-Typ Basisgebiet 3 als auch den n-Typ Emittergebieten 4 elektrisch verbunden ist. Die Gateelektrode 6 und die Emitterelektrode 7 sind durch die Oxidschicht 8, welche als Isolierungsschicht dient, voneinander isoliert und in und zwischen allen IGBT-Einheitszellen 210 gemeinsam elektrisch verbunden. Die Oxidschicht 8 besitzt eine Öffnung oder ein Fenster WD in einem Gebietbedeckungsteil der Streifenbereiche BA oder wenigstens einem Teil des mittleren Bereichs CA wie in Fig. 2 und 3 dargestellt. Ein p-Typ Halbleitergebiet 32 einer hohen Konzentration ist in dem p-Typ Basisgebiet 3 durch Diffusion von p-Typ Störstellen mit einer hohen Konzentration in einer bestimmten Struktur gebildet. Eine aus einem Metall gebildete Kollektorelektrode 9 ist auf der unteren Hauptoberfläche der p-Typ Kollektorschicht 1 für alle IGBT-Einheitszellen 210 integriert gebildet.
Wie in Fig. 1 dargestellt enthält die IGBT-Einheitszelle 210 erste Gebiete R1, in welchen die n-Typ Emittergebiete 4 von oben aus betrachtet relativ breit sind, und zweite Gebiete R2, in welchen sie von oben aus betrachtet relativ schmal sind. Die Linie A1-A1 kreuzt eines der ersten Gebiete R1, während die Linie B1-B1 eines der zweiten Gebiete R2 kreuzt. Die gestrichelten Linien von Fig. 1 stellen eine Maskenstruktur 41, welche zur Bildung der Gateelektrode 6 verwendet wird, eine Maskenstruktur 53, welche zur Bildung der n-Typ Emittergebiete 4 verwendet wird, eine Maskenstruktur 54, welche zur Bildung des p-Typ Halbleitergebiets 32 einer hohen Konzentration verwendet wird, und eine Maskenstruktur 55, welche in einem Kontaktprozessschritt zur Entfernung der Oxidschicht 8 zur elektrischen Verbindung des p-Typ Basisgebiets 3 und der n-Typ Emittergebiete 4 mit der Emitterelektrode 7 verwendet wird, in dem Herstellungsverfahren dar.
Wie in Fig. 1 und 2 dargestellt erstrecken sich erste Teile 32A des p-Typ Halbleitergebiets 32 einer hohen Konzentration in die ersten Gebiete R1 breit genug, um nach außen über die n-Typ Emittergebieten 4 hervorzustehen, sie erreichen jedoch nicht die n-Typ Epitaxialschicht 2 über dem p-Typ Basisgebiet 3. Andererseits sind wie in Fig. 1 und 3 dargestellt zweite Teile des p-Typ Halbleitergebiets 32 einer hohen Konzentration in den zweiten Gebieten R2 relativ schmal, und die äußeren Ränder davon stimmen mit den äußeren Rändern des n-Typ Gebiets 4 überein. Dementsprechend ist die Maskenstruktur 54 auf den ersten Gebieten R1 breiter als auf den zweiten Gebieten R2.

1-2. Betrieb und Charakteristik der Anordnung

Wenn eine positive Gatespannung VGE positiv an das Gate und die Emitterelektroden 6 und 7 mit einer Kollektorspannung VCE, welche an die Kollektor- und Emitterelektroden 9 und 7 angelegt wird, positiv angelegt wird, wird der p-Typ Halbleiter in der oberen Oberfläche des p-Typ Basisgebiets 3 zwischen den n-Typ Emittergebieten 4 und der n-Typ Epitaxialschicht 2 zur Bildung der n-Typ Kanäle in einen n-Typ Halbleiter invertiert. Danach wird eine Leitung zwischen der n-Typ Epitaxialschicht 2, welche als Drain eines MOSFETs dient, der äquivalent in der IGBT-Einheitszelle 210 gebildet ist, und den n-Typ Emittergebieten 4 ermöglicht, welche als Source davon dienen, und es fließt ein Elektronenstrom von den n-Typ Emittergebieten 4 durch die n-Typ Kanäle in die n-Typ Epitaxialschicht 2. Der Elektronenstrom dient als Basisstrom für einen pnp-Bipolartransistor, welcher äquivalent durch die p-Typ Kollektorschicht 1, die n-Typ Epitaxialschicht 2 und dass p-Typ Basisgebiet gebildet ist. Im Ansprechen auf den Elektronenstrom werden Löcher von der p-Typ Kollektorschicht 1 in die n-Typ Epitaxialschicht 2 eingeführt. Einige der eingeführten Löcher rekombinieren mit Ladungsträgerelektronen in der n-Typ Epitaxialschicht 2, und die anderen Löcher fließen durch das p-Typ Basisgebiet 3 in die Emitterelektrode 7 inform eines Löcherstroms. Als Ergebnis wird der IGBT 200 leitend (eingeschaltet), d. h. es wird eine Leitung über den Kollektor und die Emitterelektroden 9 und 7 ermöglicht.
Wenn die Gatespannung VGE eine Nullspannung ist oder nullvorgespannt wird oder wenn sie eine negative Spannung ist oder negativ vorgespannt wird, begibt sich der äquivalent gebildete MOSFET in den ausgeschalteten Zustand, so dass der Elektronenstrom gestoppt wird. Als Ergebnis wird der IGBT 200 ausgeschaltet.
Da das p-Typ Halbleitergebiet 32 einer hohen Konzentration die oben beschriebene Gestalt in den ersten Gebieten R1 besitzt, beinhalten die n-Typ Kanäle, welche zwischen den n-Typ Emittergebieten 4 und der n-Typ Epitaxialschicht 2 durch Aufbringen der positiven Gatespannung VGE definiert werden, eine Reihenverbindung der invertierten Schicht des p-Typ Basisgebiets 3 und der invertierten Schicht des er sten Teils 32A des p-Typ Halbleitergebiets 32 einer hohen Konzentration. Da die zweiten Teile 32B des p-Typ Halbleitergebiets 32 einer hohen Konzentration von oben aus betrachtet auf der Innenseite der n-Typ Emittergebiete 4 gebildet sind, werden die n-Typ Kanäle lediglich durch die invertierte Schicht des n-Typ Basisgebiets 3 gebildet.
Eine Gateschwellenwertspannung VGE(th), d. h. der Pegel der zur Bildung der invertierten Schichten benötigten Gatespannung, ist in dem p-Typ Halbleitergebiet 32 einer hohen Konzentration größer als derjenige in dem p-Typ Basisgebiet 3. Somit ist die Gateschwellenwertspannung VGE (th) in den ersten Gebieten R1 eine relativ hohe Spannung VGE(th-High) und ist in den zweiten Gebieten R1 eine relativ niedrige Spannung VGE(th-Low). Die zwischen den n-Typ Emittergebieten 4 und der n-Typ Epitaxialschicht 2 zu bildenden n-Typ Kanäle werden durch Parallelverbindung der n-Typ Kanäle, welche die relativ hohe Gateschwellenwertspannung VGE(th- High) besitzen, und die n-Typ Kanäle gebildet, welche die relativ niedrige Gateschwellenwertspannung VGE(th-Low) besitzen.
Die Gateschwellenwertspannung VGE(th) für den ganzen IGBT 200 wird definiert durch die Gatespannung VGE, wenn ein Kollektorstrom Ic (ein Strom, welcher zwischen der Kollektorelektrode 9 und der Emitterelektrode 7 fließt) beginnt von null anzusteigen, wenn die Gatespannung VGE sich erhöht. Mit anderen Worten, sie ist eine Gatespannung VGE, wenn der Kollektorstrom Ic einen bestimmten Pegel erreicht, der deutlich niedriger als der festgelegte Wert bestimmt ist, welcher bei der normalen Verwendung ein maximaler Wert ist. Aus diesem Grund wird die Gateschwellenwertspannung VGE(th) hauptsächlich bestimmt durch die relativ niedrige Gateschwellenspannung VGE(th-Low) und ist in etwa dazu gleich. Bei der Anordnung 200 der ersten bevorzugten Ausführungsform besitzt die Bereitstellung der n-Typ Kanäle, welche die relativ hohe Gateschwellenwertspannung VGE(th- High) besitzen, lediglich einen geringen Einfluss auf die Gateschwellenwertspannung VGE(th) für den gesamten IGBT 200. Die Bereitstellung der n-Typ Kanäle, welche die relativ hohe Gateschwellenwertspannung VGE(th-High) besitzen, besitzt einen geringen Einfluss auf eine Kollektoremittersättigungsspannung VCE(sat) in der Struktur von Fig. 1 bis 3, sie besitzt jedoch einen relativ deutlichen Einfluss auf einen Sättigungsstrom ICE(sat), welcher unten beschrieben wird.
Die Störstellenkonzentration des p-Typ Halbleitergebiets 32 einer hohen Konzentration in dem IGBT 200 wird derart gewählt, dass die relativ hohe Gateschwellenwertspannung VGE(th-High) niedriger als die vorbestimmte Gatespannung VGE wird, wenn der IGBT 200 eingeschaltet wird, d. h. wenn gilt:
VGE(th-Low) < VGE(th-High) < VGE in dem Zustand EIN (2)
Wenn die Gateschwellenwertspannung VGE(th) die Spannung im Zustand EIN unter den Bedingungen der Gleichung (2) ist, tritt in den n-Typ Kanälen, welche die relativ niedrige Gateschwellenwertspannung VGE(th-Low) besitzen, eine starke Inversion auf, und es tritt eine schwache Inversion in dem p-Typ Halbleitergebiet 32 einer hohen Konzentration in den n-Typ Kanälen auf, welche die relativ hohe Gateschwellenwertspannung VGE(th-High) besitzen. Als Beispiel wird die Gateschwellenwertspannung VGE(th-High) von etwa 10 V gewählt, wobei die Gateschwellenwertspannung VGE(th-Low) etwa 5V beträgt und die Gatespannung VGE im Zustand EIN 15 V beträgt. Aus der Gleichung (1) wird abgeleitet:
ICE(sat) W · (VGE-VGE(th))² (3)
Aus der Gleichung (3) ergibt sich, dass sich der Sättigungsstrom ICE(sat), welcher fließt, wenn der IGBT 200 kurzgeschlossen ist, verringert, wenn der Anteil der n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) in der Breite W der n-Typ Kanäle ansteigt.
Somit erreicht die Anordnung 200 der ersten bevorzugten Ausführungsform eine niedrige Kollektoremittersättigungsspannung VCE(sat), einen niedrigen Sättigungsstrom und dementsprechend eine hohe Kurzschlusstoleranz durch Optimierung des Anteils der n-Typ Kanäle der relativ hohen Gateschwellenwertspannung VGE(th-High) in den gesamten n-Typ Kanälen sogar dann, wenn die Größe der IGBT-Einheitszellen 210 reduziert und deren Dichte erhöht wird.
Die Vorrichtung 200 der ersten bevorzugten Ausführungsform, welche die ersten Gebiete R1 und die zweiten Gebiete R2 enthält, besitzt den Vorteil der Größenverringerung der IGBT-Einheitszellen 210 mit einer sichergestellten Isolierungsdurchbruchsspannung über den Gate- und Emitterelektroden 6 und 7 und einer gesicherten elektrischen Verbindung der n-Typ Emittergebiete 4 und des p-Typ Halbleitergebiets 32 einer hohen Konzentration mit der Emitterelektrode 7.
Da das p-Typ Halbleitergebiet 32 einer hohen Konzentration in den ersten Gebieten R1 breit gebildet ist, bietet darüber hinaus die Vorrichtung 200 den Vorteil einer wirksamen Unterdrückung des parasitären Thyristoreffekts.

1-3. Messungen der Charakteristik der Anordnung

Es wird eine Beschreibung der Messungen der elektrischen Charakteristik des IGBT's 200 der ersten bevorzugten Ausführungsform gegeben. Zur Verringerung der Kollektoremittersättigungsspannung VCE(sat) des IGBT's 200 ist es wirksam, die Charakteristik des MOSFET-Gebiets dahingehend zu verbessern, dass eine äquivalente Bildung in der IGBT- Einheitszelle 210 wie oben beschrieben erzielt wird. Eine der Verbesserungen besteht darin, das p-Typ Basisgebiet 3 so schmal wie möglich für eine Größenreduzierung und eine Dichteerhöhung der IGBT-Einheitszelle 210 zu machen und dementsprechend die Kanalbreite W des MOSFET-Gebiets relativ zu erhöhen. Zur Erhöhung der Breite des p-Typ Basisgebiets 3 wird es bevorzugt, dass die IGBT-Einheitszelle 210 wie in Fig. 4 dargestellt eine zahnähnhiche n-Typ Emitterstruktur enthält, in welcher die gegenüberliegenden n-Typ Emittergebiete miteinander verbunden sind und eine Gitterform bilden.
Fig. 4 stellt schematisch die Struktur des p-Typ Basisgebiets 3 und der n-Typ Emittergebiete 4 auf der oberen Hauptoberfläche des Halbleiterkörpers 220 dar, wobei die Struktur fein ausgebildet ist. Eine Vielzahl von IGBT-Einheitszellen 210a, welche in Fig. 4 dargestellt sind, sind parallel verbunden, um einen IGBT 200a ebenso wie die IGBT- Einheitszellen 210 von Fig. 1 zu bilden. In Fig. 4 sind ein n-Typ Emittergebiet 4a, ein p-Typ Halbleitergebiet 32a einer hohen Konzentration, eine Maskenstruktur 53a und eine Maskenstruktur 54a dargestellt, welche den n-Typ Emittergebieten 4, dem p-Typ Halbleitergebiet 32 einer hohen Konzentration, der Maskenstruktur 53 und der Maskenstruktur 54 der IGBT-Einheitszelle 210 jeweils entsprechen. In der IGBT-Einheitszelle 210a sind die zwei streifenförmigen Teile des n-Typ Emittergebiets 4a nicht nur in den ersten Gebieten R1, in welchen das p-Typ Halbleitergebiet 32a einer hohen Konzentration breit ist, sondern ebenfalls in einem Teil der zweiten Gebiete R2 miteinander verbunden.
Fig. 5 und 6 zeigen Querschnittsansichten entlang der Linien A1a-A1a bzw. C1a-C1a von Fig. 4. Die Querschnittsstrukturen von Fig. 5 und 6 sind identisch zu jenen von Fig. 2 und 3 mit der Ausnahme, dass das n-Typ Emittergebiet 4a nicht in zwei Gebiete geteilt ist. Der Querschnitt entlang der Linie B1a-B1a von Fig. 4 ist identisch zu jenem von Fig. 3.
Wir führen ein Emitterüberbrückungsverhältnis e, welches als das Verhältnis der Fläche A1 des n-Typ Emittergebiets 4, welches die Emitterelektrode 7 elektrisch kontaktiert, zu der Summe der Fläche A1 und der Fläche A2 des p- Typ Halbleitergebiets 32 einer hohen Konzentration in Kontakt mit der Emitterelektrode 7 definiert. Somit wird das Emitterüberbrückungsverhältnis e durch die Gleichung gegeben:
Bei der n-Typ Emitterstruktur von Fig. 4 ist die Breite X die Breite des n-Typ Emittergebiets 4a, und die Breite Y ist die Breite eines Gebiets außerhalb des n-Typ Emittergebiets oder eines Teils des p-Typ Halbleitergebiets 32a einer hohen Konzentration, welches an der oberen Hauptoberfläche des Halbleiterkörpers 220 bloßgelegt ist. In diesem IGBT 200a mit der in Fig. 4 dargestellten bestimmten n-Typ Emitterstruktur wird das Emitterüberbrückungsverhältnis e gleichzeitig ausgedrückt durch eine andere Formel:
Die Gleichung (4) liefert die allgemeine Definition des Emitterüberbrückungsverhältnisses e, wohingegen die Gleichung (4a) insbesondere auf den IGBT 200a bezogen ist.
Auf der oberen Hauptoberfläche des Halbleiterkörpers 220 von Fig. 4 ist die Länge H die Länge eines Teils, in welchem das p-Typ Halbleitergebiet 32a einer hohen Konzentration zwischen dem n-Typ Emittergebiet 4a und der n-Typ Epitaxialschicht 2 liegt, und die Länge L ist die Länge eines Teils, in welchem das n-Typ Emitterqebiet 4a und die n- Typ Epitaxialschicht 2 lediglich durch das p-Typ Basisgebiet 3 ohne das p-Typ Halbleitergebiet 32a einer hohen Kon zentration voneinander isoliert sind. Ein Prozentsatz g eines Gebiets einer hohen Gateschwellenwertspannung wird unter Verwendung der Längen H und L definiert durch:
Die Längen H und L sind n-Typ Kanalbreiten, welche die relativ hohe Gateschwellenwertspannung VGE(th-High) bzw. die relativ niedrige Gateschwellenwertspannung VGE(th-Low) aufweisen. Wenn sich das Emitterüberbrückungsverhältnis e erhöht und äquivalent dazu die Fläche des n-Typ Emittergebiets 4a ansteigt, verringert sich der Schichtwiderstand des n-Typ Emittergebiets 4a. Dies ist äquivalent zu einer Verringerung der Sourcewiderstände, welche äquivalent in Serie in dem MOSFET-Gebiet angeschlossen sind, was einen Faktor der Erhöhung des Elektronenstroms in dem MOSFET-Gebiet darstellt. Dadurch wird es ermöglicht, dass der Kurzschlussstrom des IGBT's ansteigt. Als Ergebnis wird die Kurzschlusstoleranz verringert.
Fig. 7 zeigt einen Graphen, welcher Messungen der Kollektoremittersättigungsspannung VCE(sat), des Sättigungsstroms ICE(sat) und der Kurzschlusstoleranz tw bezüglich des Emitterüberbrückungsverhältnisses e darstellt. Die in Form von Kurven dargestellten Werte zeigen das Ergebnis der Messung, bei welcher der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung 20% beträgt. Bei dem Graphen von Fig. 7 sind ebenfalls gemessene Werte dargestellt, wobei das Emitterüberbrückungsverhältnis e 36% und der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung null % beträgt. Die Kurzschlusstoleranz tw wird definiert als das Zeitintervall von dem Anfang des Kurzschlusses des Ausgangs des IGBT's bis zum Durchschlag des IGBT's.
Es wird ein Vergleich zwischen der Messung, bei welcher e = 36% und g = 0% gilt, und der Messung gemacht, bei welcher e = 36% und g = 20% gilt. Es versteht sich aus dem Vergleich, dass sich aus der Bereitstellung des p-Typ Halbleitergebiets 32a einer hohen Konzentration eine kleine Differenz bei der Kollektoremittersättigungsspannung VCE(sat) ergibt, dass jedoch der Sättigungsstrom ICE(sat) stark unterdrückt wird, wenn die Anordnung kurzgeschlossen wird, in Verbindung mit einer großen Verbesserung der Kurzschlusstoleranz tw. Diese Tatsache stützt die obige qualitative Analyse.
Die Kurzschlusstoleranz tw, welche benötigt wird, wenn der IGBT für eine Inverteranordnung verwendet wird, beträgt etwa 10 us oder mehr. Die Kurzschlusstoleranz tw, welche für einen IGBT einschließlich einer Schaltung zum Erfassen eines Kurzschlussstromflusses, wenn er kurzgeschlossen ist, um einen Kurzschlussschutz bereitzustellen, beträgt etwa 5 us oder mehr. Um einer derartigen Kurzschlusstoleranz zu genügen, ist es nötig, dass das Emitterüberbrückungsverhältnis e 50% oder weniger beträgt und der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung 20% oder mehr beträgt, was aus den Messungen von Fig. 7 herausgefunden werden kann.
Aus Gründen der Vereinfachung sind die Messungen lediglich für den in Fig. 4 bis 6 dargestellten IGBT 200a durchgeführt worden. Es werden jedoch dieselben Messergebnisse ebenfalls für den IGBT 200 erwartet, wenn das Emitterüberbrückungsverhältnis e des IGBT's 200 durch die allgemeine Gleichung (4) definiert wird.

1-4. Verfahrensschritte zur Herstellung der Anordnung

Fig. 8 bis 21 zeigen Vorderquerschnitte der IGBT Einheitszelle 210 bei jeweiligen Verfahrensschritten zur Herstellung des IGBT's 200. Unter Bezugnahme auf die Fig. 8 bis 21 werden die Verfahrensschritte der ersten bevorzugten Ausführungsform im folgenden beschrieben.
Zu Beginn wird ein p-Typ Siliziumsubstrat entsprechend der p-Typ Kollektorschicht 1 (Fig. 8) bereitgestellt. Die n-Typ Epitaxialschicht 2 wird auf der p-Typ Kollektorschicht 1 durch eine epitaxiale Aufwachstechnik gebildet. Die p-Typ Kollektorschicht 1 und die n-Typ Epitaxialschicht 2 bilden den Halbleiterkörper 220. Die Darstellung der unter der n-Typ Epitaxialschicht 2 liegenden Struktur wird in Fig. 9 bis 19 und 21 ausgelassen.
Entsprechend Fig. 9 wird eine Siliziumoxidschicht 71 auf der n-Typ Epitaxialschicht 2 gebildet, d. h. auf der oberen Hauptoberfläche des Halbleiterkörpers 220.
Es wird Polysilizium über der Siliziumoxidschicht 71 gebildet, und eine Resistorschicht wird wiederum über dem Polysilizium gebildet. Es wird ein Fotolithographieverfahren auf der Resistschicht unter Verwendung einer Maske 72, die eine Struktur entsprechend der Maskenstruktur 51 von Fig. 1 besitzt, durchgeführt, um eine Resiststruktur 32 entsprechend der Maskenstruktur 51 zu bilden. Das Polysilizium wird unter Verwendung der Resiststruktur 73 als Maske zur Bildung der Gateelektrode 6 auf der Siliziumoxidschicht 71 selektiv geätzt. Es wird in die n-Typ Epitaxialschicht 2 Bor unter Verwendung der Resiststruktur 73 und der Gateelektrode 6 als Maske zur Bildung eines p-Typ Halbleitergebiets 74 selektiv implantiert (Fig. 10).
Die Resiststruktur 73 wird entfernt, und das Bor in dem p-Typ Halbleitergebiet 74 diffundiert in einen Teil der n- Typ Epitaxialschicht 2, welcher unter der Gateelektrode 6 befindlich ist, durch ein Diffusionsverfahren, um das p-Typ Basisgebiet 3 wie in Fig. 11 dargestellt zu Bilden.
In dem Verfahrensschritt von Fig. 12 (Querschnitt entlang der Linie A1-A1 von Fig. 1) und Fig. 15 (Querschnitt entlang der Linie B1-B1 von Fig. 1) wird eine Resistschicht über der Gateelektrode 6 und der Siliziumoxidschicht 71 gebildet. Es wird ein Fotolithographieverfahren auf der Resistschicht unter Verwendung einer Maske 75 mit einer Struktur entsprechend der Maskenstruktur von Fig. 1 durchgeführt, um eine Resiststruktur 76 entsprechend der Maskenstruktur 54 zu bilden. Es wird in das p-Typ Basisgebiet 3 Bor mit relativ hoher Konzentration unter Verwendung der Resiststruktur 76 und der Gateelektrode 6 als Maske zur Bildung eines p-Typ Halbleitergebiets 77 einer hohen Konzentration selektiv implantiert.
Die Resiststruktur 76 wird entfernt, und das Bor in dem p-Typ Halbleitergebiet 77 einer hohen Konzentration diffundiert durch ein Diffusionsverfahren, um das p-Typ Halbleitergebiet 32 einer hohen Konzentration wie in Fig. 14 (ein Querschnitt entlang der Linie A1-A1 von Fig. 1) und Fig. 15 (ein Querschnitt entlang der Linie B1-B1 von Fig. 1) dargestellt zu bilden. Da die in dem Schritt von Fig. 12 und 13 verwendete Maskenstruktur 54 derart geformt ist, dass sie um die Linie A1-A1 von Fig. 1 breit und um die Linie B1-B1 von Fig. 1 herum schmal ist, erstreckt sich das p-Typ Halbleitergebiet 32 einer hohen Konzentration auf den Teil des p-Typ Basisgebiets 3, welcher unter der Gateelektrode 6 um die Linie A1-A1 (Fig. 14) herum befindlich ist, es ist jedoch lediglich auf die Innenseite einer Öffnung 6a der Gateelektrode 6 um die Linie B1-B1 (Fig. 15) herum begrenzt. Der Diffusionsschritt des p-Typ Halbleitergebiets 77 einer hohen Konzentration wird derart durchgeführt, dass das dadurch zu bildende p-Typ Halbleitergebiet 32 einer hohen Konzentration nicht die n-Typ Epitaxialschicht 2 über dem p-Typ Basisgebiet 3 um die Linie A1-A1 herum erreicht.
In dem Schritt von Fig. 16 (Querschnitt entlang der Linie A1-A1 von Fig. 1) und Fig. 17 (Querschnitt entlang der Linie B1-B1 von Fig. 1) wird eine Resistschicht über der Gateelektrode 6 und der Siliziumoxidschicht 71 gebildet. Die Resistschicht wird durch Fotolithographie unter Verwendung einer Maske 78 mit einer Struktur entsprechend der Maskenstruktur 53 strukturiert, um eine Resiststruktur 79 zu bilden. Die Siliziumoxidschicht 71 wird unter Verwendung der Resiststruktur 79 und einer Gateelektrode 6 als Maske selektiv geätzt, um eine Gateisolierungsschicht 5 und eine Oxidschichtstruktur 80 zu bilden.
Wie in Fig. 18 (Querschnitt entlang der Linie A1-A1 von Fig. 1) und Fig. 19 (Querschnitt entlang der Linie B1-B1 von Fig. 1) dargestellt wird die Resiststruktur 79 entfernt, und das p-Typ Halbleitergebiet 32 mit einer hohen Konzentration wird in dem oberen Oberflächenteil mit Arsen unter Verwendung der Oxidschichtstruktur 80, der Gateisolierungsschicht 5 und der Gateelektrode 6 als Maske selektiv dotiert. Dadurch werden die in der oberen Hauptoberfläche des p-Typ Halbleitergebiets 32 einer hohen Konzentration zu bildenden n-Typ Emittergebiete 4 ermöglicht. Da die in dem Schritt von Fig. 16 und 17 verwendete Maskenstruktur 53 derart geformt ist, dass sie um die Linie A1-A1 von Fig. 1 herum breit ist und um die Linie B1-B1 von Fig. 1 herum schmal ist, erstrecken sich die n-Typ Emittergebiete 4 auf der Innenseite der Öffnung 6a der Gateelektrode 6 um die Linie A1-A1 (Fig. 18) herum breiter, sie sind jedoch lediglich auf die Innenseite der Öffnung 6a der Gateelektrode 6 benachbart zu einem Öffnungsende 6b der Gateelektrode 6 um die Linie B1-B1 (Fig. 19) herum begrenzt.
In dem Schritt von Fig. 20 (Querschnitt entlang der Linie A1-A1 von Fig. 1) und Fig. 21 (Querschnitt entlang der Linie B1-B1 von Fig. 1) wird eine relativ dicke Siliziumoxidschicht über der oben erlangten Struktur gebildet. Die Siliziumoxidschicht wird unter Verwendung einer Maske 81 mit einer Struktur entsprechend der Maskenstruktur 55 selektiv weggeätzt, um die Oxidschicht 8 mit einer Öffnung 8a zu bilden. Ein Öffnungsende 8b der Oxidschicht 8 ist über den n-Typ Emittergebieten 4 um die Linie A1-A1 (Fig. 20) herum jedoch über dem p-Typ Halbleitergebiet 32 einer hohen Konzentration um die Linie B1-B1 (Fig. 21) herum lokalisiert.
Eine Aluminiumschicht wird über der oben erlangten Struktur gebildet, um die in Fig. 2 und 3 dargestellte Emitterelektrode 7 zu bilden. Ein Teil der Emitterelektrode 7, welcher innerhalb der Öffnung 8a befindlich ist, schließt das p-Typ Basisgebiet 3 und die n-Typ Emittergebiete 4 elektrisch kurz. Danach wird eine Ti-Ni-Au-Schicht über einer unteren Hauptoberfläche 51 des Halbleiterkörpers 220 gebildet, um die in Fig. 2 und 3 dargestellte Kollektorelektrode 9 zu bilden.

Zweite bevorzugte Ausführungsform

2-1. Struktur der Anordnung

Fig. 22 zeigt eine Draufsicht auf einen N-Kanal IGBT 300 einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Der IGBT 300 enthält eine Vielzahl von IGBT-Einheitszellen 310, die parallel angeschlossen sind, ebenso wie bei dem IGBT 200 der ersten bevorzugten Ausführungsform. Die Emitterelektrode 7 und eine Oxidschicht 8 sind in Fig. 22 nicht dargestellt. Die gestrichelten Linien von Fig. 22 stellen die Anordnungen von verschiedenen Maskenstrukturen dar, welche in den Verfahrensschritten zur Herstellung des IGBT's 300 verwendet werden. Eine Maskenstruktur 56 wird zur Bildung eines p-Typ Halbleitergebiets 33 mit hoher Konzentration verwendet. Fig. 23 zeigt eine Querschnittsansicht einer der IGBT-Einheitszellen 310 entlang der Linie A2-A2 von Fig. 22.
Wie in Fig. 22 dargestellt sind die n-Typ Emittergebiete 4 von oben aus betrachtet um die Linie A2-A2 ebenso wie die Linie A1-A1 der ersten bevorzugten Ausführungsform herum relativ breit und von oben aus betrachtet um die Linie B2-B2 ebenso wie die Linie B1-B1 der ersten bevorzugten Ausführungsform herum relativ schmal. Bei der IGBT-Einheitszelle 310 ist ein p-Typ Halbleitergebiet 33 einer hohen Konzentration durch Diffusion von p-Typ Störstellen in einer hohen Konzentration in einer Struktur gebildet, welche die n-Typ Emittergebiete 4 umgibt und sich über das p- Typ Basisgebiet 3 in die n-Typ Epitaxialschicht 2 um die Linie A2-A2 herum erstreckt. Um die Linie B2-B2 herum ist das p-Typ Halbleitergebiet 33 einer hohen Konzentration derart gebildet, dass es sich nicht außerhalb den n-Typ Emittergebieten 4 erstreckt, was bereits bezüglich des p- Typ Halbleitergebiets 32 einer hohen Konzentration von Fig. 4 oder des p-Typ Halbleitergebiets 31 einer hohen Konzentration von Fig. 42 beschrieben worden ist. Ein Querschnitt entlang der Linie B2-B2 von Fig. 22 ist durch Ersetzen des p-Typ Halbleitergebiets 32 einer hohen Konzentration von Fig. 3 mit dem p-Typ Halbleitergebiet 33 einer hohen Konzentration gebildet, und die Darstellung davon wird hier ausgelassen.

2-2. Charakteristik der Anordnung

In dem IGBT 300 der zweiten Ausführungsform besitzen die zwischen den n-Typ Emittergebieten 4 und der n-Typ Epitaxialschicht 2 zu bildenden n-Typ Kanäle um die Linie A2-A2 herum eine hohe Gateschwellenwertspannung VGE(th) durch den Einfluss des p-Typ Halbleitergebiets 33 einer hohen Konzentration und eine große Kanallänge L. Die Kanallänge der durch die invertierte Schicht der zweiten bevorzugten Ausführungsform gebildeten n-Typ Kanäle ist größer als diejenige der durch die invertierte Schicht des p-Typ Halbleitergebiets 32 einer hohen Konzentration des IGBT's 200 um die Linie A1-A1 der ersten bevorzugten Ausführungsform gebildeten n-Typ Kanäle. Daher ist die Anordnung der zweiten bevorzugten Ausführungsform vorteilsweise wirksamer für die Reduzierung eines Sättigungsstroms ICE(sat) als die Vorrichtung der ersten bevorzugten Ausführungsform.

2-3. Verfahrensschritte zur Herstellung der Anordnung

Fig. 24 und 25 zeigen Querschnittsansichten der IGBT-Einheitszelle 310 entlang der Linie A2-A2 von Fig. 22 in Verfahrensschritten zur Herstellung des IGBT's 300. Unter Bezugnahme auf Fig. 24 und 25 wird eine Beschreibung der Verfahrensschritte zur Herstellung des IGBT's 300 der zweiten bevorzugten Ausführungsform gegeben.
Es werden dieselben Verfahrensschritte wie diejenigen von Fig. 8 bis 11 für den IGBT 200 durchgeführt. Danach begibt sich das Verfahren zu dem Schritt von Fig. 24. Es wird eine Resistschicht über der Gateelektrode 6 und der Siliziumoxidschicht 71 gebildet. Es wird ein Fotolithographieverfahren auf der Resistschicht unter Verwendung einer Maske 82, welche eine Struktur entsprechend der Maskenstruktur 56 von Fig. 1 besitzt, durchgeführt, um eine Resiststruktur 83 entsprechend der Maskenstruktur 56 zu bilden. Das p-Typ Basisgebiet 3 und die n-Typ Epitaxialschicht 2 werden mit Bor mit hoher Energie und einer hohen Konzentration unter Verwendung der Resiststruktur 83 als Maske zur Bildung eines p-Typ Halbleitergebiets 84 einer hohen Konzentration dotiert.
Danach ergibt sich das Verfahren zu dem Schritt von Fig. 25. Die Resiststruktur 83 wird entfernt, und das Bor in dem p-Typ Halbleitergebiet 84 einer hohen Konzentration diffundiert durch das Diffusionsverfahren, um das p-Typ Halbleitergebiet 33 einer hohen Konzentration zu bilden. Da die in dem Schritt von Fig. 24 verwendete Maskenstruktur 56 derart geformt ist, dass sie um die Linie A2-A2 von Fig. 22 herum breit und um die Linie B2-B2 von Fig. 22 herum schmal ist, erstreckt sich das p-Typ Halbleitergebiet 33 einer hohen Konzentration auf den Teil der n-Typ Epitaxialschicht 2, welcher unter der Gateelektrode 6 um die Linie A2-A2 herum befindlich ist, es ist jedoch lediglich auf die Innenseite der Öffnung 6a der Gateelektrode 6 um die Linie B2-B2 herum ebenso wie das p-Typ Halbleitergebiet 32 der in Fig. 15 dargestellten ersten bevorzugten Ausführungsform begrenzt. Die darauffolgenden Verfahrensschritte sind dieselben wie die Verfahrensschritte von Fig. 16 bis 22 der ersten bevorzugten Ausführungsform.

3. Dritte bevorzugte Ausführungsform

3-1. Struktur der Anordnung

Fig. 26 zeigt eine Draufsicht auf einen N-Kanal IGBT 400 einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. Der IGBT 400 enthält eine Vielzahl von IGBT-Einheitszellen 410, die parallel angeschlossen sind, ebenso wie der IGBT 200 der in Fig. 1 dargestellten ersten bevorzugten Ausführungsform. Die Emitterelektrode 7 und die Oxidschicht 8 sind in Fig. 26 nicht dargestellt. Die gestrichelten Linien von Fig. 26 stellen die Anordnungen verschiedener Maskenstrukturen dar, welche in den Verfahrensschritten zur Herstellung des IGBT's 400 verwendet werden. Eine Maskenstruktur 57 wird zur Bildung eines p-Typ Halbleitergebiets 34 einer hohen Konzentration verwendet. Fig. 27 und 28 zeigen Querschnittsansichten einer der IGBT- Einheitszellen 410 entlang der Linien A3-A3 bzw. B3-B3 von Fig. 26.
Um die Linie A3-A3 ebenso wie um die Linie A1-A1 der ersten bevorzugten Ausführungsform herum sind die n-Typ Emittergebiete 4 von oben aus betrachtet relativ breit. Um die Linie B3-B3 ebenso wie um die Linie B1-B1 der ersten bevorzugten Ausführungsform herum sind die n-Typ Emittergebiete 4 von oben aus betrachtet relativ schmal.
Bei den Anordnungen der ersten und zweiten bevorzugten Ausführungsformen sind die p-Typ Halbleitergebiete 32 und 33 einer hohen Konzentration, welche zur Bildung der n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) gebildet werden, durch Diffusion ebenfalls direkt unter den n-Typ Emittergebieten 4 gebildet und besitzen die Funktion des Unterdrückens des parasitären Thyristoreffekts. Bei dem IGBT 400 der dritten bevorzugten Ausführungsform ist ein p-Typ Halbleitergebiet 35 einer hohen Konzentration zur Bildung der n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) wie in Fig. 27 und 28 dargestellt flach diffundiert unabhängig von dem p-Typ Halbleitergebiet 34 einer hohen Konzentration zur Unterdrückung des parasitären Thyristoreffekts. Wie in Fig. 26 dargestellt ist die Anordnung des p-Typ Halbleitergebiets 35 einer hohen Konzentration von oben aus betrachtet ähnlich wie diejenige des p-Typ Halbleitergebiets 32 einer hohen Konzentration der in Fig. 1 dargestellten ersten bevorzugten Ausführungsform. Demgegenüber wird das p-Typ Halbleitergebiet 34 einer hohen Konzentration zur Unterdrückung des parasitären Thyristoreffekts durch eine tiefere Diffusion als das p-Typ Halbleitergebiet 35 einer hohen Konzentration direkt unter den n-Typ Emittergebieten 4 gebildet. Wie in Fig. 27 und 28 dargestellt wird das p-Typ Halbleitergebiet 34 einer hohen Konzentration auf der Innenseite der n-Typ Emittergebiete 4 gebildet, um nicht die Gateschwellenwertspannung VGE(th) um die Linie A3-A3 ebenso wie um die Linie B3-B3 herum zu beeinflussen.
Die höhere Konzentration der p-Typ Störstellen in dem p-Typ Halbleitergebiet 34 einer hohen Konzentration sorgt für die höhere Latchuptoleranz, wobei sowohl die Kollektoremittersättigungsspannung VCE(sat) als auch der Sättigungsstrom ICE(sat) unverändert sind. Demgegenüber ruft die übermäßig hohe Konzentration der Störstellen in dem p-Typ Halbleitergebiet 35 einer hohen Konzentration eine derart hohe Gateschwellenwertspannung VGE(th) hervor, dass der IGBT 400 nicht mehr eingeschaltet werden kann. Somit existiert eine obere Grenze der Konzentration der Störstellen in dem p-Typ Halbleitergebiet 35 einer hohen Konzentration, wohingegen die Konzentration der Störstellen in dem p-Typ Halbleitergebiet 34 einer hohen Störstellen nicht beschränkt ist. Es ist daher wünschenswert, dass die Konzentration der Störstellen in dem p-Typ Halbleitergebiet 34 einer hohen Konzentration größer ist als in dem p-Typ Halbleitergebiet 35 einer hohen Konzentration.
Das p-Typ Halbleitergebiet 35 einer hohen Konzentration kann um die Linie B3-B3 herum nicht vorhanden sein.

3-2. Charakteristik der Anordnung

Da der IGBT 400 der dritten bevorzugten Ausführungsform wie oben beschrieben konstruiert ist, sind die Anordnung und die Borkonzentration des p-Typ Halbleitergebiets 34 einer hohen Konzentration zur Unterdrückung des parasitären Thyristoreffekts optimiert, während die Anordnung und die Borkonzentration des p-Typ Halbleitergebiets 35 einer hohen Konzentration zur Reduzierung des Sättigungsstroms ICE(sat) optimiert sind. Da die Strukturen, welche für die Optimierung bezüglich der zwei Zwecke sorgen, unabhängig gewählt werden können, ist der IGBT 400 vorteilhafterweise für die jeweiligen Zwecke wirksamer.

3-3. Verfahrensschritte zur Herstellung der Anordnung

Fig. 29 bis 34 zeigen vordere Querschnittsansichten der IGBT-Einheitszelle 410 in Verfahrensschritten zur Herstellung des IGBT's 400. Unter Bezugnahme auf Fig. 29 bis 34 werden Verfahrensschritte zur Herstellung des IGBT's 400 der dritten bevorzugten Ausführungsform beschrieben.
Es werden dieselben Verfahrensschritte wie jene der Fig. 8 bis 11 für den IGBT 200 durchgeführt. Danach begibt sich das Verfahren zu dem Schritt von Fig. 29 (einem Querschnitt entlang der Linien A3-A3 und B3-B3). Es wird eine Resistschicht über der Gateelektrode 6, und der Siliziumoxidschicht 71 gebildet. Es wird ein Fotolithographieverfahren auf der Resistschicht unter Verwendung einer Maske 85 mit einer Struktur entsprechend der Maskenstruktur 57 von Fig. 26 durchgeführt, um eine Resiststruktur 86 entsprechend der Maskenstruktur 57 zu bilden. In das p-Typ Basisgebiet 3 wird Bor einer hohen Konzentration unter Verwendung der Resiststruktur 86 als Maske implantiert, um ein p-Typ Halbleitergebiet 87 einer hohen Konzentration zu bilden.
Danach begibt sich das Verfahren zu dem Schritt von Fig. 30 (Querschnitt entlang der Linien A3-A3 und B3-B3). Die Resiststruktur 86 wird entfernt, und das Bor in dem p- Typ Halbleitergebiet 87 einer hohen Konzentration diffundiert durch ein Diffusionsverfahren, um ein p-Typ Halbleitergebiet 88 einer hohen Konzentration zu bilden. Da die Abschnitte der Maskenstrukturen 57, welche in dem Schritt von Fig. 29 verwendet werden, entlang der Linien A3-A3 und B3-B3 dieselbe Konfiguration besitzen, gibt es bezüglich des Verfahrens keinen Unterschied zwischen den zwei Abschnitten. Die Anordnung der Maskenstruktur 57 und die Bedingungen der Diffusion des p-Typ Halbleitergebiets 87 einer hohen Konzentration werden geeignet bestimmt, so dass das p-Typ Halbleitergebiet 88 einer hohen Konzentration auf der Innenseite der Öffnung 6a der Elektrode 6 (Fig. 30) lokalisiert ist.
Der Schritt von Fig. 31 (Querschnitt entlang der Linie A3-A3) und Fig. 32 (Querschnitt entlang der Linie B3-B3) werden auf dieselbe Weise wie der Schritt der Fig. 12 und 13 der ersten bevorzugten Ausführungsform durchgeführt. Insbesondere wird die Resiststruktur 76 unter Verwendung der Maskenstruktur 54 gebildet, und in das p-Typ Basisgebiet 3 und das p-Typ Halbleitergebiet 88 einer hohen Kon zentration werden selektiv Bor einer hohen Konzentration unter Verwendung der Resiststruktur 76 und der Gateelektrode 6 als Maske selektiv implantiert, um ein p-Typ Halbleitergebiet 89 einer hohen Konzentration zu bilden.
In dem Schritt von Fig. 33 (Querschnitt entlang der Linie A3-A3) und von Fig. 34 (Querschnitt entlang der Linie B3-B3) wird die Resiststruktur 76 entfernt, und das Bor in dem p-Typ Halbleitergebiet 89 einer hohen Konzentration diffundiert durch ein Diffusionsverfahren, um das p-Typ Halbleitergebiet 35 einer hohen Konzentration von Fig. 27 und 28 zu bilden. Zu diesem Zeitpunkt diffundiert das Bor ebenfalls in das p-Typ Halbleitergebiet 88 einer hohen Konzentration, um das p-Typ Halbleitergebiet 34 einer hohen Konzentration zu bilden.
Die folgenden Verfahrensschritte sind dieselben wie die Verfahrensschritte von Fig. 16 bis 22 der ersten bevorzugten Ausführungsform.

4. Vierte bevorzugte Ausführungsform

4-1. Struktur der Anordnung

Fig. 35 zeigt eine Draufsicht auf einen N-Kanal IGBT 500 einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung. Der IGBT 500 enthält eine Vielzahl von IGBT-Einheitszellen 510, die parallel angeschlossen sind, ebenso wie die IGBT's der ersten bis dritten bevorzugten Ausführungsformen. Die Emitterelektrode 7 und die Oxidschicht 8 sind in Fig. 35 nicht dargestellt. Die gestrichelten Linien von Fig. 35 stellen die Anordnung verschiedener Maskenstrukturen dar, welche in den Verfahrensschritten zur Herstellung des IGBT's 500 verwendet werden. Fig. 36 zeigt eine Querschnittsansicht einer IGBT-Einheitszellen 510 entlang der Linie A4-A4 von Fig. 35.
Die Anordnung der vierten bevorzugten Ausführungsform besitzt eine Kombination der Merkmale der Anordnungen der zweiten und dritten Ausführungsform wie in Fig. 35 und 36 dargestellt. Ähnlich wie bei der Anordnung der dritten bevorzugten Ausführungsform wird ein p-Typ Halbleitergebiet 36 einer hohen Konzentration, welches zur Bildung der n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) gebildet wird, unabhängig von dem p-Typ Halbleitergebiet 34 einer hohen Konzentration zur Unterdrückung des parasitären Thyristoreffekts gebildet. Ähnlich wie bei der Anordnung der zweiten bevorzugten Ausführungsform erstreckt sich das p-Typ Halbleitergebiet 36 einer hohen Konzentration über das p-Typ Basisgebiet 3 in die n-Typ Epitaxialschicht 2 um die Linie A4-A4 herum, wo die n-Typ Emittergebiete 4 von oben aus betrachtet relativ breit sind. Der Querschnitt entlang der Linie B4-B4 besitzt dieselbe Gestalt wie der Querschnitt entlang der Linie B3-B3 der dritten bevorzugten Ausführungsform. D. h. der Querschnitt entlang der (nicht dargestellten) Linie B4-B4 wird durch Ersetzen des p-Typ Halbleitergebiets 35 einer hohen Konzentration von Fig. 28 mit dem p-Typ Halbleitergebiet 36 einer hohen Konzentration gebildet.

4-2. Charakteristik der Anordnung

Der IGBT 500 der vierten bevorzugten Ausführungsform, welche wie oben beschrieben konstruiert ist, besitzt eine Kombination der Charakteristik der Anordnungen der zweiten und dritten bevorzugten Ausführungsformen. Die Kanallänge der n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High), welche durch das p-Typ Halbleitergebiet 36 einer hohen Konzentration auf dieselbe Weise wie bei der zweiten bevorzugten Ausführungsform gebildet wird, ist größer als die Kanallänge der ersten und dritten bevorzugten Ausführungsformen, so dass die Anordnung der vierten bevorzugten Ausführungsform vorteilhafterweise wirksamer für die Reduzierung des Sättigungsstroms ICE(sat) ist. Des weiteren sind das p-Typ Halbleitergebiet 34 einer hohen Konzentration zur Reduzierung des Sättigungsstroms ICE(sat) und das p-Typ Halbleitergebiet 36 einer hohen Konzentration zur Unterdrückung des parasitären Thyristoreffekts unabhängig auf dieselbe Weise wie bei der dritten bevorzugten Ausführungsform optimiert, so dass die Anordnung der vierten bevorzugten Ausführungsform bezüglich beider Zwecke wirksamer ist.

4-3. Verfahrensschritte zur Herstellung der Anordnung

Fig. 37 und 38 zeigen Querschnittsansichten der IGBT-Einheitszelle 510 entlang der Linie A4-A4 von Fig. 35 in einem Verfahrensschritt zur Herstellung des IGBT's 500. Entsprechend Fig. 37 und 38 wird eine Beschreibung der Verfahrensschritte zur Herstellung des IGBT's 500 der vierten bevorzugten Ausführungsform gegeben.
Es werden dieselben Verfahrensschritte wie jene bis zu dem Schritt von Fig. 30 der dritten bevorzugten Ausführungsform durchgeführt. Danach begibt sich das Verfahren zu dem Schritt von Fig. 37. Eine Resistschicht wird über der Gateelektrode 6 und einer Oxidschicht 71 gebildet. Es wird ein Fotolithographieverfahren auf der Resistschicht unter Verwendung der Maske 32 mit einer Struktur entsprechend der Maskenstruktur 56 von Fig. 35 durchgeführt, um die Resiststruktur 38 entsprechend der Maskenstruktur 56 zu bilden. Es wird in das p-Typ Halbleitergebiet 88 einer hohen Konzentration, das p-Typ Basisgebiet 3 und die n-Typ Epitaxialschicht 2 Bor mit hoher Energie mit einer hohen Konzentration unter Verwendung der Resiststruktur 83 als Maske selektiv implantiert, um ein p-Typ Halbleitergebiet 90 einer hohen Konzentration zu bilden.
Danach begibt sich das Verfahren zu dem Schritt von Fig. 38. Die Resiststruktur 83 wird entfernt, und es wird Bor in das p-Typ Halbleitergebiet 90 einer hohen Konzentra tion durch ein Diffusionsverfahren diffundiert, um das p- Typ Halbleitergebiet 36 einer hohen Konzentration zu bilden. Zu diesem Zeitpunkt wird das Bor in das p-Typ Halbleitergebiet 88 einer hohen Konzentration ebenfalls diffundiert, um das p-Typ Halbleitergebiet 34 einer hohen Konzentration zu bilden. Da die in dem Schritt von Fig. 37 verwendete Maskenstruktur 56 derart geformt ist, dass sie um die Linie A4-A4 von Fig. 35 breit und um die Linie B4-B4 von Fig. 35 schmal ist, erstreckt sich das p-Typ Halbleitergebiet 36 einer hohen Konzentration auf den Teil der n- Typ Epitaxialschicht 2, welcher unter der Gateelektrode 6 um die Linie A4-A4 herum liegt. Der Querschnitt entlang der Linie B4-B4 nach diesem Verfahrensschritt wird durch Ersetzen des p-Typ Halbleitergebiets 35 einer hohen Konzentration in dem Querschnitt entlang der Linie B3-B3 der in Fig. 34 dargestellten dritten bevorzugten Ausführungsform mit dem p-Typ Halbleitergebiet 36 einer hohen Konzentration gebildet. Die p-Typ Halbleitergebiete 34 und 36 einer hohen Konzentration sind auf die Innenseite der Öffnung 6a der Gateelektrode 6 begrenzt. Die darauffolgenden Verfahrensschritte sind dieselben wie die Verfahrensschritte, welche auf den Schritt von Fig. 33 und 34 der dritten bevorzugten Ausführungsform folgen.

5. Modifizierungen der ersten bis fünften bevorzugten Ausführungsform

(1) Bei den oben beschriebenen bevorzugten Ausführungsformen werden die p-Typ Halbleitergebiete 32, 33, 35 und 36, in welchen die n-Typ Kanäle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) gebildet werden, in den Gebieten R1 gebildet, in welchen die n-Typ Emittergebiete 4 von oben aus betrachtet relativ breit zu dem Zweck sind, um die p-Typ Halbleitergebiete 32, 33, 35 und 36 zu einer effektiven Funktion zu veranlassen, um den parasitären Thyristoreffekt zu unterdrücken. Die Teile der p-Typ Halbleitergebiete einer hohen Konzentration, in welchen die n-Typ Ka näle mit der relativ hohen Gateschwellenwertspannung VGE(th-High) gebildet werden, können in den anderen Gebieten gebildet werden. In diesem Fall wird die Wirkung des Reduzierens des Sättigungsstroms ICE(sat) erzielt.
(2) Obwohl die Anordnungen der oben beschriebenen bevorzugten Ausführungsformen der N-Kanal IGBT sind, kann die vorliegende Erfindung auf einen P-Kanal IGBT angewandt werden, dessen Halbleiterschichten umgekehrte Polaritäten besitzen. Fig. 39 veranschaulicht ein Bauelement, welches die Halbleiter aufweist, deren Polaritäten umgekehrt zu jenen der ersten bevorzugten Ausführungsform vorgesehen sind. Fig. 39 zeigt eine vordere Querschnittsansicht einer IGBT- Einheitszelle in einer zu Fig. 2 entsprechenden Position. Die Polaritäten der Halbleiterschichten 1a bis 4a und 32a von Fig. 39 sind umgekehrt zu jenen der Halbleiterschichten 1 bis 4 und 32 von Fig. 2.
(3) Bei den oben beschriebenen bevorzugten Ausführungsformen ist die Gatespannung VGE größer als die Gateschwellenwertspannung VGE(th-High). Die Störstellenkonzentration der p-Typ Halbleitergebiete 32 und 33 einer hohen Konzentration kann verringert werden, so dass die Gatespannung VGE nicht größer als die Gateschwellenwertspannung VGE(th- High) ist. In diesem Fall ist der Effekt der Verringerung der Kollektoremittersättigungsspannung VCE(sat) etwas verringert, jedoch ist der Effekt der Verringerung des Sättigungsstroms ICE(sat) erhöht, um eine höhere Kurzschlusstoleranz bereitzustellen.
(4) Das Gebiet mit der hohen Gateschwellenwertspannung VGE(th) muss nicht gleichförmig in allen IGBT-Einheitszellen lokalisiert sein, sondern kann in einem bestimmten Teil des IGBT-Chips lokalisiert sein. Beispielsweise bietet der Ort des Gebiets derart, dass die Konzentration des Kollektorstroms Ic auf den Strukturen des IGBT-Chips unterdrückt wird, einen ähnlich verbesserten Effekt.
(5) Die vorliegende Erfindung ist nicht auf IGBT's beschränkt, sondern sie kann auch allgemein auf Halbleiteranordnungen mit isoliertem Gate (beispielsweise MOSFETs, EST's, MCT's) angewandt werden.

5. Fünfte bevorzugte Ausführungsform

Im folgenden wird ein IGBT einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung beschrieben, welcher eine ähnliche Querschnittsstruktur wie die IGBT's 200 bis 500 und 200a der vorausgehenden jeweiligen bevorzugten Ausführungsformen besitzt. Das Emitterüberbrückungsverhältnis e ist in dem IGBT der fünften bevorzugten Ausführungsform optimiert.
Fig. 43 zeigt eine Draufsicht, welche die Struktur des IGBT's 200a darstellt, welcher bei einer Messung verwendet wird, um optimale Parameter zu finden. Eine Anzahl von IGBT-Einheitszellen, welche jeweils als IGBT-Einheitszelle 210a von Fig. 43 konstruiert ist, bilden parallel verbunden den IGBT 200a, dessen Merkmale dieselben wie in dem Fall der IGBT-Einheitszelle 210 von Fig. 1 sind. Ein n-Typ Emittergebiet 4a, ein p-Typ Halbleitergebiet 32a einer hohen Konzentration, eine Maskenstruktur 53a und eine Maskenstruktur 54a entsprechen dem n-Typ Emittergebiet 4, dem p- Typ Halbleitergebiet 32 einer hohen Konzentration, der Maskenstruktur 53 bzw. der Maskenstruktur 54 der IGBT-Einheitszelle 210. Diese IGBT-Einheitszelle 210a unterscheidet sich von der IGBT-Einheitszelle 210a von Fig. 4 dahingehend, dass an einem Gebiet außer demjenigen, wo das p-Typ Halbleitergebiet 32a einer hohen Konzentration eine große Breite besitzt (d. h. außer dem Gebiet um die Linie A1a-A1a herum), zwei n-Typ Emittergebiete 4a, welche ähnlich zwei Streifen angeordnet sind, welche parallel zueinander verlaufen, kein wechselseitig verbundenes bzw. angeschlossenes Teil besitzen (das Teil in der Nähe der Linie C1a-C1a von Fig. 4). Die Querschnittsstrukturen der IGBT-Einheitszelle 210a entlang der Linie A1a-A1a und der Linie B1a-B1a sind in Fig. 5 bzw. 3 dargestellt.
Bezüglich der Breite des n-Typ Emittergebiets 4a als Breite X und bezüglich der Breite eines anderweitigen Gebiets, d. h. dem bloßgelegten Teil des p-Typ Basisgebiets 3 an der oberen Hauptoberfläche des Halbleiterkörpers 220 als Breite Y in der in Fig. 43 dargestellten n-Typ Emitterstruktur wird das Emitterüberbrückungsverhältnis e durch die Gleichung (4a) wie oben beschrieben definiert.
In der oberen Hauptoberfläche des Halbleiterkörpers 220 besitzt das Gebiet, wo das p-Typ Halbleitergebiet 32a einer hohen Konzentration zwischen dem n-Typ Emittergebiet 4a und der n-Typ Epitaxialschicht 2 vorhanden ist, eine Länge H, während das Gebiet, wo das n-Typ Emittergebiet 4a durch das p-Typ Basisgebiet 3 allein ohne irgendein Eingreifen des p- Typ Halbleitergebiets 32a einer hohen Konzentration isoliert ist, eine Länge L wie in Fig. 43 dargestellt besitzt. Hier wird wie oben beschrieben der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung durch Gleichung (5) unter Verwendung dieser Längen H und L definiert.
Ein Verringern des Emitterüberbrückungsverhältnisses e reduziert die Bereichsgröße und daher den Emitterwiderstand des n-Typ Emittergebiets 4a. Dies ist äquivalent zu einem Ansteigen der Sourcewiderstände, welche äquivalent in Serie miteinander in dem MOSFET-Gebiet angeschlossen sind, und daher wird der Fluss eines Elektronenstroms in dem MOSFET- Gebiet unterdrückt. Dies wiederum würde den Kurzschlussstrom des IGBT's reduzieren, was die Kurzschlusstoleranz verbessern würde. Demgegenüber würde ein erhöhter Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung den Kurzschlussstrom wie oben beschrieben unterdrücken, wodurch sich die Kurzschlusstoleranz verbessern würde.
Wenn sich bei dem IGBT 200a von Fig. 43 das Verhältnis der Breite X auf die Breite Y ändert, ändert sich das Verhältnis der Länge H zu der Länge L in etwa in demselben Umfang. D. h. wenn sich das Emitterüberbrückungsverhältnis e erhöht, erhöht sich der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung entsprechend in etwa demselben Umfang. Genauer dargestellt, durch Messen der Kurzschlusstoleranz des IGBT's 200a während der Änderung des Verhältnisses der Breite X zu der Breite Y und daher des Verhältnisses der Länge H zu der Länge L ist es möglich herauszufinden, wodurch sich die Kurzschlusstoleranz effizienter verbessern lassen würde, durch ein verringertes Emitterüberbrückungsverhältnis e oder einen erhöhten Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung.
Fig. 44 zeigt einen Graphen, welcher Messungen der Kollektoremittersättigungsspannung VCE(sat) darstellt, die Sättigungsstromdichte (d. h. die Lastkurzschlussstromdichte) JCE(sat) und die Kurzschlusstoleranz tw bezüglich des Emitterüberbrückungsverhältnisses e in dem IGBT 200a von Fig. 43. Obwohl in Fig. 44 nicht dargestellt erhöht und verringert sich der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung entsprechend wie oben erwähnt mit einem Ansteigen und einem Verringern des Emitterüberbrückungsverhältnisses e. Die festgelegten Werte der Kollektoremitterspannung VCE und des Kollektorstroms ICE des in der Messung verwendeten IGBT's 200a betragen 600 V bzw. 100a.
Die Kollektoremittersättigungsspannung VCE(sat) fällt auf ihren minimalen Wert, während die Sättigungsstromdichte JCE(sat) sich ihrem maximalen Wert nähert, wenn das Emitterüberbrückungsverhältnis e ansteigt. Demgegenüber verringert sich die Kurzschlusstoleranz tw monoton während des Erreichens der Sättigung mit einem Ansteigen des Emitterüberbrückungsverhältnisses e. In einem Bereich, wo das Emitterüberbrückungsverhältnis e groß ist, reduziert ein Ansteigen des Emitterüberbrückungsverhältnisses e die Sättigungsstromdichte JCE(sat). Mit anderen Worten, in diesem Bereich führt der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung zu einer größeren Steuerung der Sättigungsstromdichte JCE(sat) als das Emitterüberbrückungsverhältnis e. Es wird jedoch die Tatsache festgestellt, dass nicht zuletzt in diesem Bereich sich die Kurzschlusstoleranz tw gegenüber einem Ansteigen des Emitterüberbrückungsverhältnisses e verringert. Dies bedeutet, dass das Emitterüberbrückungsverhältnis e zu einer größeren Steuerung der Sättigungsstromdichte JCE(sat) als der Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung führt. Um die Kurzschlusstoleranz tw eines gewünschten Pegels zu erzielen, ist daher ein unterdrücktes Emitterüberbrückungsverhältnis e effektiver als ein erhöhter Prozentsatz g des Gebiets der hohen Gateschwellenwertspannung.
Eine praktisch ausreichende Kurzschlusstoleranz tw ist gleich oder größer als 10 us. Unter Hinzufügung von 2 us diesem Wert, stellt 12 us die praktisch untere Grenze der Kurzschlusstoleranz tw dar. In dem Graphen von Fig. 44 ist tw = 12 us äquivalent zu e = 25%. Danach folgt, dass der praktisch benötigte Wert der Kurzschlusstoleranz tw erzielt wird, wenn das Emitterüberbrückungsverhältnis e 25% oder weniger beträgt. Demgegenüber gibt es eine praktisch bevorzugte obere Grenze der Kollektoremittersättigungsspannung VCE(sat), welche etwa 2,4 V beträgt. In dem Graphen von Fig. 44 beträgt das Emitterüberbrückungsverhältnis e, welches dieser praktisch bevorzugten oberen Grenze der Kollektoremittersättigungsspannung VCE(sat) entspricht, etwa 5%. Daher beträgt die praktisch bevorzugte Grenze des Emitterüberbrückungsverhältnisses e 5%.
Die in Fig. 44 angezeigte Tatsache, dass das Emitterüberbrückungsverhältnis e einen großen Einfluss auf die Kurzschlusstoleranz tw hat, führt zu einer generellen Annahme, dass der Emitterwiderstand einen starken Einfluss auf die Kurzschlusstoleranz tw hat. Fig. 45 zeigt einen Graphen, der Messungen darstellt, welche diese Annahme verifizieren. Kurz dargestellt, die in Fig. 45 dargestellten Messungen sind Werte der jeweiligen Charakteristik gegenüber Änderungen des Schichtwiderstands des n-Typ Emittergebiets 4a in dem IGBT 200a, welcher eine bestimmte Struktur besitzt, bei welcher die Kollektoremittersättigungsspannung VCE(sat) wie in Fig. 44 dargestellt minimal ist (d. h. dass Emitterüberbrückungsverhältnis e beträgt 16,7%). Wie oben angenommen besitzt die Kurzschlusstoleranz tw eine starke Abhängigkeit bezüglich, des Werts des Schichtwiderstands. Insbesondere erhöht sich die Kurzschlusstoleranz tw proportional mit einem Ansteigen des Schichtwiderstands des n-Typ Emittergebiets 4a. Die Sättigungsstromdichte JCE(sat) bleibt verringert, was ebenfalls wie erwartet dasselbe ist. Demgegenüber zeigt die Kollektoremittersättigungsspannung VCE(sat) keine Abhängigkeit von dem Schichtwiderstand. Daher kann durch Festlegen des Schichtwiderstands des n-Typ Emittergebiets 4a auf einen bestimmten Wert die Kurzschlusstoleranz tw auf einen gewünschten Betrag nahezu ohne Einfluss auf einen Verlust bei dem regulären Betrieb der Anordnung reduziert werden.
Entsprechend dem Graphen von Fig. 45 beträgt der Emitterschichtwiderstand, welcher der praktisch bevorzugten Kurzschlusstoleranz tw von 10 us entspricht, 40 Ω/ . Der Emitterschichtwiderstand, welcher der praktisch benötigten Kollektoremittersättigungsspannung VCE(sat) von 2,4 V entspricht, beträgt 150 Ω/ . Daher liegt ein praktisch bevorzugter Wert des Schichtwiderstands in dem Bereich zwischen 40 Ω/ und 150 Ω/ . Insbesondere liegt der Schichtwiderstand irgendwo zwischen 60 Ω/ und 120 Ω/ .
Ein großer Schichtwiderstand an dem n-Typ Emittergebiet 4a erstreckt sich auf die Übergangsperiode zwischen dem Einschalten und Ausschälten der Anordnung, wodurch ein Verlust bei der Schaltoperation der Anordnung etwa erhöht wird. Um dem zu begegnen, wird die Übergangsperiode durch Reduzieren des Widerstandswerts an der Gateelektrode 6 reduziert. Ein kleinerer Widerstandswert an der Gateelektrode 6, welche aus Polysilizium gebildet ist, wird durch Einführen von n-Typ Störstellen wie As erzielt. Fig. 46 zeigt einen Graphen, welcher den Schichtwiderstand an der Polysiliziumgateelektrode 6 gegenüber einem Verlust infolge des Einschaltens der Anordnung darstellt. Aus Fig. 46 versteht sich, dass der Verlust kleiner wird, wenn der Schichtwiderstand ansteigt. Diese praktisch ausreichende obere Grenze des Verlusts beträgt etwa 5,6 mJ/Puls. Entsprechend Fig. 46 beträgt ein Wert des Schichtwiderstands, welcher dieser oberen Grenze entspricht, 250 Ω/ . Somit beträgt der praktische ausreichende Wert des Schichtwiderstands 25052/ oder weniger. Vorzugsweise beträgt der Schichtwiderstand 200 Ω/ oder weniger.

Herstellungsverfahren des IGBT's

Ein Verfahren zur Herstellung des IGBT's der fünften bevorzugten Ausführungsform wird anhand eines IGBT's 200 beschrieben, welcher eine ähnliche Querschnittsstruktur wie diejenige des IGBT's 200 von Fig. 1 besitzt.

Erstes Beispiel des Herstellungsverfahrens

Fig. 47 zeigt eine Querschnittsansicht der IGBT-Einheitszellen 210 entlang der Linie B1-B1 bezüglich des ersten Beispiels des Verfahrens zur Herstellung des IGBT's 200. Das Herstellungsverfahren des IGBT's 200 der fünften bevorzugten Ausführungsform wird unter Bezugnahme auf Fig. 47 beschrieben.
Zuerst werden Verfahrensschritte ähnlich den in Fig. 8 bis 15 bezüglich des IGBT's 200 der ersten bevorzugten Ausführungsform dargestellten durchgeführt, worauf der in Fig. 47 dargestellte Verfahrensschritt folgt, bei welchem eine Resistschicht über die gesamte Polysiliziumgateelektrode 6 und die Siliziumoxidschicht 71 gebildet wird. Durch eine Maske 82, welche eine Maskenstruktur 56 enthält, die ähnlich wie die Maskenstruktur 54 von Fig. 1 gestaltet ist, wird danach eine Resiststruktur 83 entsprechend der Maskenstruktur 56 durch eine Fotolithographietechnik gedruckt. Des weiteren wird ein Betrag von As in die Gateelektrode 6 durch die Resiststruktur 83 selektiv injiziert, um dadurch den Schichtwiderstand der Gateelektrode 6 im voraus zu unterdrücken. Die Resiststruktur 83 wird dann entfernt, und es werden Verfahrensschritte ähnlich den in Fig. 16 bis 21 gezeigten durchgeführt.
Bei den in Fig. 18 und 19 dargestellten Verfahrensschritten werden Störstellen in die Gateelektrode 6 wiederum zur selben Zeit eingeführt, zu welcher die Störstellen in eine obere Hauptoberfläche eines Halbleiterkörpers 1 eingeführt werden. Der Betrag der in dieser Stufe eingeführten Störstellen wird etwa derart eingestellt, dass das n-Typ Emittergebiet 4 in der oberen Hauptoberfläche des Halbleiterkörpers 1 wie gewünscht definiert wird. Daher wird der Betrag der Störstellen, welche in die Gateelektrode 6 eingeführt werden, in dem in Fig. 47 dargestellten Verfahrensschritt im voraus eingestellt, um sicherzustellen, dass die Gateelektrode 6 einen vorbestimmten Schichtwiderstand besitzt, wenn alle Verfahrensschritte beendet worden sind.

Zweites Beispiel des Herstellungsverfahrens

Fig. 48 zeigt eine Querschnittsansicht der IGBT-Einheitszellen 210 entlang der Linie B1-B1 bezüglich des zweiten Beispiels des Verfahrens zur Herstellung des IGBT's 200. Die Herstellungsverfahren des IGBT's 200 der fünften bevorzugten Ausführungsform werden in Fig. 48 beschrieben.
Zuerst werden Verfahrensschritte ähnlich den in Fig. 8 bis 19 bezüglich des IGBT's 200 der ersten Ausführungsform beschriebenen durchgeführt. Als nächstes wird ein in Fig. 48 dargestellter Verfahrensschritt ausgeführt, wobei eine Resistschicht über der Polysiliziumgateelektrode 6 und der Siliziumoxidschicht 71 gebildet wird (d. h. die Oxidschichtstruktur 80, welche in der Gateisolierungsschicht 5 und dem mittleren Bereich verbleibt). Durch eine Maske 82, welche eine Maskenstruktur 56 enthält, die ähnlich wie Maskenstruktur 54 von Fig. 1 gestaltet ist, wird danach eine Resiststruktur 83 entsprechend der Maskenstruktur 56 durch eine Fotolithographietechnik gedruckt. Des weiteren wird ein Betrag von As in die Gateelektrode 6 durch die Resiststruktur 83 selektiv injiziert, um dadurch den Schichtwiderstand der Gateelektrode 6 zu unterdrücken. Die Resiststruktur 83 wird dann entfernt, und es werden Verfahrensschritte ähnlich den in Fig. 20 und 21 dargestellten durchgeführt.
Bei den in Fig. 18 und 19 dargestellten Verfahrensschritten werden Störstellen in die Gateelektrode 6 im voraus zur selben Zeit eingeführt, zu welcher die Störstellen in die obere Hauptoberfläche des Halbleiterkörpers 1 eingeführt werden. Der Betrag der in dieser Stufe eingeführten Störstellen ist derart eingestellt, dass das n-Typ Emittergebiet 4 in der oberen Hauptoberfläche des Halbleiterkörpers 1 wie gewünscht definiert wird. Daher wird der Betrag der Störstellen, welche in die Gateelektrode 6 wiederum in dem in Fig. 48 dargestellten Verfahrensschritt eingeführt werden, eingestellt, um sicherzustellen, dass die Gateelektrode 6 einen vorbestimmten Schichtwiderstand besitzt, wenn alle Verfahrensschritte beendet sind.

Drittes Beispiel des Herstellungsverfahrens

Fig. 49 zeigt eine Querschnittsansicht von IGBT-Einheitzszellen 210 entsprechend dem dritten Beispiel des Ver fahrens zur Herstellung des IGBT's 200. Das Herstellungsverfahren des IGBT's 200 der fünften bevorzugten Ausführungsform wird unter Bezugnahme auf Fig. 49 beschrieben.
Zuerst werden Verfahrensschritte ähnlich den in Fig. 8 und 9 bezüglich des IGBT's 200 der ersten bevorzugten Ausführungsform dargestellten durchgeführt, worauf der in Fig. 49 dargestellte Verfahrensschritt folgt, wobei die Polysiliziumgateelektrode über der Siliziumoxidschicht 71 angeordnet ist. Als nächstes wird ein vorbestimmter Betrag von As in die Gateelektrode 6 injiziert, so dass der Schichtwiderstand der Gateelektrode im voraus reduziert wird. Darauffolgend werden Verfahrensschritte ähnlich den in Fig. 10 bis 21 dargestellten durchgeführt.
Bei den in Fig. 18 und 19 dargestellten Verfahrensschritten werden Störstellen in die Gateelektrode 6 wiederum zur selben Zeit eingeführt, zu welcher die Störstellen in eine obere Hauptoberfläche eines Halbleiterkörpers 1 eingeführt werden. Der Betrag der in dieser Stufe eingeführten Störstellen ist in etwa derart festgelegt, dass das n-Typ Emittergebiet 4 in der oberen Hauptoberfläche des Halbleiterkörpers 1 wie gewünscht definiert wird. Daher wird der Betrag von Störstellen, welche in die Gateelektrode 6 in dem Verfahrensschritt von Fig. 49 eingeführt werden, im voraus eingestellt, so dass die Gateelektrode 6 einen vorbestimmten Schichtwiderstand besitzt, wenn alle Verfahrensschritte beendet sind.
Alternativ kann die Gateelektrode 6 durch Polysilizium gebildet werden, welches im voraus mit Phosphor oder anderen geeigneten Störstellen dotiert wird (d. h. dotiertes Polysilizium) anstelle einer Bildung durch Einführen von Störstellen wie in dem Verfahrensschritt von Fig. 49. In einem derartigen Fall wird die Konzentration der zu dotierenden Störstellen vorher eingestellt, so dass die Gateelektrode 6 einen vorbestimmten Schichtwiderstand besitzt, wenn alle Verfahrensschritte beendet sind.
Während die Erfindung detailliert dargestellt und geschrieben worden ist, ist die obige Beschreibung bezüglich aller Aspekte erläuternd und nicht beschränkend. Es versteht sich daher, dass sich verschiedene Modifizierungen und Variationen ergeben, ohne vom Rahmen der Erfindung wie in den beigefügten Ansprüchen definiert abzuweichen.

Claims

1. Halbleiterbauelement mit isoliertem Gate, mit:

(a) einem Halbleiterkörper (220), welcher eine obere Hauptoberfläche und eine untere Hauptoberfläche aufweist, mit:

(a-1) einem ersten Halbleitergebiet (2) eines ersten Leitfähigkeitstyps, welches an der oberen Hauptoberfläche des Halbleiterkörpers (220) bloßgelegt ist;

(a-2) einem zweiten Halbleitergebiet (3) eines zweiten Leitfähigkeitstyps, welches in einem oberen Oberflächenteil des ersten Halbleitergebiets (2) lokalisiert und an der oberen Hauptoberfläche des Halbleiterkörpers (220) bloßgelegt ist, wobei die bloßgelegte obere Oberfläche des zweiten Halbleitergebiets (3) ein Randteil aufweist;

(a-3) einem dritten Halbleitergebiet (4) des ersten Leitfähigkeitstyps, welches in einem oberen Oberflächenteil des zweiten Halbleitergebiets (3) lokalisiert und an der oberen Hauptoberfläche des Halbleiterkörpers (220) innerhalb des Randteils der bloßgelegten oberen Oberfläche des zweiten Halbleitergebiets (3) bloßgelegt ist,

wobei das dritte Halbleitergebiet (4) eine Struktur auf der oberen Hauptoberfläche des Halbleiterkörpers (220) bildet, die Struktur ein Paar von Streifenbereichen (BA) enthält und die Streifenbereiche (BA) parallel zu und getrennt von einem mittleren Bereich (CA) angeordnet sind;

(a-4) einem vierten Halbleitergebiet (32, 33, 34, 35, 36) des zweiten Leitfähigkeitstyps, welches eine Störstellenkonzentration aufweist, die größer als die Störstellenkonzentration des zweiten Halbleitergebiets (3) ist, wobei das vierte Halbleitergebiet (32, 33, 34, 35, 36) in einem oberen Oberflächenteil des Halbleiterkörpers (220) lokalisiert ist, wobei das dritte Halbleitergebiet (4) in dem vierten Halbleitergebiet (32, 33, 34, 35, 36) lokalisiert ist und das vierte Halbleitergebiet (32, 33, 34, 35, 36) ein erstes Teil (32B), welches an der oberen Hauptoberfläche des Halbleiterkörpers (220) in dem mittleren Bereich bloßgelegt ist und sich unter dem dritten Halbleitergebiet (4) derart erstreckt, daß äußere Ränder des ersten Teils. (32B) bezüglich des mittleren Bereichs (CA) mit äußeren Rändern des dritten Halbleitergebiets (4) bezüglich des mittleren Bereichs (CA) übereinstimmen, und ein zweites Teil (32A) aufweist, welches an der oberen Hauptoberfläche des Halbleiterkörpers (220) in einem äußeren Bereich bloßgelegt ist, welcher zwischen dem Paar von Streifenbereichen (BA) und der bloßgelegten oberen Oberfläche des ersten Halbleitergebiets (2) lokalisiert ist;

(b) einer Isolierschicht (5, 8), welche auf der oberen Hauptoberfläche des Halbleiterkörpers (220) lokalisiert ist und eine Öffnung (WD) auf einem Gebiet aufweist, welches einen Teil des Paars von Streifenbereichen (BA) und wenigstens einen Teil des mittleren Bereichs (CA) bedeckt;

(c) einer Steuerelektrodenschicht(6), welche in der Isolierschicht (5, 8) vergraben ist und über den Teilen der bloßgelegten oberen Oberflächen des zweiten Halbleitergebiets (3) und dem zweiten Teil (32A) des vierten Halbleitergebiets (32, 33, 34, 35, 36) liegt, welches zwischen dem Paar von Streifenbereichen (BA) des dritten Halbleitergebiets (4) und der bloßgelegten oberen Oberfläche des ersten Halbleitergebiets (2) lokalisiert ist;

(d) einer ersten Hauptelektrodenschicht (7), welche in der Öffnung (WD) der Isolierschicht (5, 8) gebildet ist und mit einem Teil der oberen Hauptoberfläche des in der Öffnung (WD) bloßgelegten Halbleiterkörpers (220) elektrisch verbunden ist; und

(e) einer zweiten Hauptelektrode (9), welche auf der unteren Hauptoberfläche des Halbleiterkörpers (220) gebildet und mit dem Halbleiterkörper (220) elektrisch verbunden ist, wobei ein Schichtwiderstand des dritten Halbleitergebiets (4) gleich oder größer als 40 Ω/ ist.

2. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß

das Paar von Streifenbereichen (BA) erste und zweite Streifenbereiche enthält und die Struktur des weiteren erste und zweite Zähne enthält, welche von den ersten und zweiten Streifenbereichen jeweils auf den mittleren Bereich zu vorspringen.

3. Halbleiterbauelement mit isoliertem Gate nach Anspruch 2, dadurch gekennzeichnet, daß

die ersten und zweiten Zähne miteinander verbunden sind, wodurch die Struktur eine Leiterstruktur definiert.

4. Halbleiterbauelement mit isoliertem Gate nach Anspruch 2, dadurch gekennzeichnet, daß

der äußere Bereich mit den ersten und zweiten Zähnen ausgerichtet ist.

5. Halbleiterbauelement mit isoliertem Gate nach Anspruch 4, dadurch gekennzeichnet, daß

der zweite Teil des vierten Halbleitergebiets (33, 36), von über dem zweiten Halbleitergebiet (3) in den Bereich vorspringt, in welchem das erste Halbleitergebiet (2) der oberen Hauptoberfläche des Halbleiterkörpers (220) bloßgelegt ist.

6. Halbleiterbauelement mit isoliertem Gate nach Anspruch 4, dadurch gekennzeichnet, daß

das vierte Halbleitergebiet (32)

(a-4-1) ein drittes Teil (35, 36), welches gegenüber der oberen Hauptoberfläche des Halbleiterkörpers (220) bloßgelegt ist; und

(a-4-2) ein viertes Teil (34) aufweist, welches von einer Unterseite des ersten Teils (35, 36) in das zweite Halbleitergebiet (3) vorspringt.

7. Halbleiterbauelement mit isoliertem Gate nach Anspruch 6, dadurch gekennzeichnet, daß

das vierte Teil (34) eine Störstellenkonzentration aufweist, welche größer als die Störstellenkonzentration in dem dritten Teil (35, 36) ist.

8. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß

der Halbleiterkörper (220) des weiteren

(a-5) ein erstes Halbleitergebiet (1) des zweiten Leitfähigkeitstyps aufweist, welches unter dem ersten Halbleitergebiet (2) gebildet und an der unteren Oberfläche des Halbleiterkörpers (220) bloßgelegt ist.

9. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß

die erste Hauptelektrodenschicht (7) bloßgelegte obere Teile der dritten (4) und vierten (32, 33, 34, 35, 36) Halbleitergebiete in der Öffnung (WD) kontaktiert und die bloßgelegten Teile des dritten Halbleitergebiets (4), welche die erste Hauptelektrodenschicht (7) kontaktieren, einen Bereich A1 aufweisen, die bloßgelegten Teile des vierten Halbleitergebiets (32), welche die erste Hauptelektrodenschicht (7) kontaktieren, einen Bereich A2 aufweisen und das Verhältnis A1/(A1 + A2) kleiner als 50% ist.

10. Halbleiterbauelement mit isoliertem Gate nach Anspruch 9, dadurch gekennzeichnet, daß das Verhältnis A1/(A1 + A2) 5% bis 25% beträgt.

11. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß

der äußere Bereich eine Mehrzahl von Teilen des äußeren Bereichs aufweist, die in einer Periode (H + L) in einer Längsrichtung des Paars von Streifenbereichen (BA) periodisch ausgerichtet sind, und

das Verhältnis der Länge (H) jedes Teils des äußeren Bereichs in der Längsrichtung des Paars von Streifenbereichen (BA) zu der Periode (H + L) nicht kleiner als 20% ist.

12. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß der Schichtwiderstand des dritten Halbleitergebiets (4) in dem Bereich zwischen 40 Ω/ und 150 Ω/ liegt.

13. Halbleiterbauelement mit isoliertem Gate nach Anspruch 1, dadurch gekennzeichnet, daß ein Schichtwiderstand der Steuerelektrodenschicht (6) nicht größer als 250 Ω/ ist.

14. Verfahren zur Herstellung eines Halbleiterbauelements mit isoliertem Gate nach Anspruch 1, mit den Schritten:

(a) Bereitstellen eines Halbleiterkörpers (220), welcher eine obere Hauptoberfläche und eine untere Hauptoberfläche aufweist und ein erstes Halbleitergebiet (2) eines ersten Leitfähigkeitstyps enthält, das an der oberen Hauptoberfläche des Halbleiterkörpers bloßgelegt ist;

(b) Bilden einer Oxidschicht (71) auf der oberen Hauptoberfläche des Halbleiterkörpers (220);

(c) Bilden einer Steuerelektrodenschicht (6), welche eine erste Öffnung (6a) einer im wesentlichen streifenförmigen Gestalt aufweist, auf der Oxidschicht (71) über dem ersten Halbleitergebiet (2);

(d) Erlangen eines zweiten Halbleitergebiets (3) eines zweiten Leitfähigkeitstyps unter der ersten Öffnung (6a), wobei sich das zweite Halbleitergebiet (3) auf einen Teil des Halbleiterkörpers (220) erstreckt, der unter der Steuerelektrodenschicht (6) liegt;

(e) selektives Bereitstellen einer Maskenstruktur (76) auf der Oxidschicht (71) und der Steuerelektrodenschicht (6), wobei die Maskenstruktur mit einer zweiten Öffnung versehen wird, welche partiell die erste Öffnung (6a) überlappt;

(f) Erlangen eines weiteren Halbleitergebiets (32, 33, 34, 35, 36) des zweiten Leitfähigkeitstyps, welches eine Störstellenkonzentration aufweist, die größer als die Störstellenkonzentration des zweiten Halbleitergebiets (3) ist, in dem Halbleiterkörper unter zweiten Öffnung, wobei das weitere Halbleitergebiet (32, 33, 34, 35, 36) sich auf einen Teil des Halbleiterkörpers (220) erstreckt, der unter der Steuerelektrodenschicht (6) liegt;

(g) selektives Entfernen eines unter der ersten Öffnung liegenden Teils der Oxidschicht (71), um ein Paar von Streifenfenstern, die im wesentlichen parallel angeordnet sind, und eine Oxidschicht (80) zu erlangen, welche auf einem mittleren Bereich (CA) verbleibt, der zwischen dem Paar von Fenstern definiert ist;

(h) selektives Einführen von ersten Störstellen des ersten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleiterkörpers (220) unter Verwendung der Oxidschicht (80) und der Oxidschicht (5), die unter der Steuerelektrodenschicht als Maske liegt, um ein drittes Halbleitergebiet (4) des ersten Leitfähigkeitstyps in dem weiteren Halbleitergebiet (32, 33, 34, 35, 36) zu erlangen, wobei das dritte Halbleitergebiet (4) gegenüber der oberen Hauptoberfläche bloßgelegt ist, um ein Paar von Streifenbereichen (BA) auf der oberen Hauptoberfläche zu definieren, wobei eine Dosis der in die obere Hauptoberfläche des Halbleiterkörpers eingeführten ersten Störstellen derart bestimmt wird, daß ein Schichtwiderstand des dritten Halbleitergebiets (4) gleich oder größer als 40 Ω/ ist;

(i) Entfernen des Oxidgebiets (80);

(j) Bilden einer Isolierschicht (8) mit einer dritten Öffnung (8a) auf einem Gebiet der oberen Hauptoberfläche des Halbleiterkörpers (220), wobei die Isolierschicht (8) das Teil der Streifenbereiche (BA) und wenigstens das Teil des mittleren Bereichs (CA) bedeckt und wobei die Isolierschicht (8) ebenfalls seitliche und obere Oberflächen der Steuerelektrodenschicht (6) bedeckt;

(k) Bereitstellen einer ersten Hauptelektrodenschicht (7), welche mit der oberen Hauptoberfläche des Halbleiterkörpers (220) elektrisch verbunden ist, in der dritten Öffnung; und

(1) Bilden einer zweiten Hauptelektrodenschicht (9), welche mit der unteren Hauptoberfläche des Halbleiterkörpers (220) elektrisch verbunden ist, auf einer unteren Hauptoberfläche des Halbleiterkörpers (220).

15. Das Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (d) die Schritte aufweist:

(d-1) selektives Einführen von zweiten Störstellen (74) des zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleiterkörpers (220) durch die erste Öffnung (6a); und

(d-2) selektives Diffundieren der zweiten Störstellen (74) in ein Teil des Halbleiterkörpers (220), welches unter der Steuerelektrodenschicht (6) liegt, wodurch das zweite Halbleitergebiet (3) erlangt wird.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (f) die Schritte aufweist:

(f-1) selektives Einführen von dritten Störstellen (77) des zweiten Leitfähigkeitstyps in die obere Hauptoberfläche des Halbleiterkörpers (220) durch die zweite Öffnung; und

(f-2) selektives Eindiffundieren der dritten Störstellen (77) in ein Teil des Halbleiterkörpers (220), welches unter der Steuerelektrodenschicht (6) liegt, wodurch das weitere Halbleitergebiet (32, 33, 34, 35, 36) erlangt wird.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt (g) den Schritt aufweist:

(g-1) selektives Entfernen des Teils der zweiten Oxidschicht (71) derart, daß das Paar von Streifenbereichen (BA) erste und zweite Streifenbereiche (BA) und erste und zweite Zahnfenster enthält, welche von den ersten und zweiten Streifenbereichen (BA) jeweils auf den mittleren Bereich (CA) vorspringen.

18. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß in dem Schritt (c) die Steuerelektrodenschicht (6) aus einem Halbleiter gebildet wird,

wobei das Verfahren des weiteren den Schritt (m) selektives Einführen von Störstellen des ersten Leitfähigkeitstyps in die Steuerelektrodenschicht (6) aufweist, und

die Störstellen in dem Schritt (m) derart eingeführt werden, daß ein Schichtwiderstand der Steuerelektrodenschicht (6) gleich oder kleiner als 2502/ sowohl nach dem Schritt (h) als auch dem Schritt (m) ist.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Schritt (m) vor dem Schritt (j) durchgeführt wird und der Schritt (m) die Schritte aufweist:

(m-1) Bilden einer zweiten Maskenstruktur zum Verhindern des Einführens von Störstellen, wobei die zweite Maskenstruktur die erste Öffnung (6a) auf der oberen Hauptoberfläche der Oxidschicht bedeckt;

(m-2) selektives Injizieren von Störstellen des ersten Leitfähigkeitstyps in die Steuerelektrodenschicht (6) durch die zweite Maskenstruktur; und

(m-3) Entfernen der zweiten Maskenstruktur.

20. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (c) die Schritte aufweist:

(c-1) Bilden einer Halbleiterschicht, welche Störstellen des ersten Leitfähigkeitstyps aufweist, auf der Oxidschicht (71); und

(c-2) Bilden einer im wesentlichen streifenförmigen ersten Öffnung (6a) auf der Oxidschicht (71) in der Halbleiterschicht, um dadurch die Steuerelektrodenschicht (6) aus der Halbleiterschicht zu bilden,

wobei die Störstellen des ersten Leitfähigkeitstyps derart beschaffen sind, daß ein Schichtwiderstand der Steuerelektrodenschicht gleich oder kleiner als 250 Ω/ nach dem Schritt (h) ist.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt (c-1) die Schritte aufweist:

(c-1-1) Bilden einer Halbleiterschicht auf der Oxidschicht (71); und

(c-1-2) Einführen von Störstellen des ersten Leitfähigkeitstyps in die Halbleiterschicht.