DE69127040T2 - Integrierte Halbleiterschaltung aus P-Kanal MOS-Transistoren mit verschiedenen Schwellenspannungen - Google Patents

Integrierte Halbleiterschaltung aus P-Kanal MOS-Transistoren mit verschiedenen Schwellenspannungen

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Description

  • Die vorliegende Erfindung betrifft im allgemeinen integrierte Halbleiterschaltungen und insbesondere integrierte Halbleiterschaltungen mit p-Kanal-MOS-(Metal Oxide Semiconductor)-Transistoren, die unterschiedliche Schwellenspannungen aufweisen.
  • In letzter Zeit wurden große Anstrengungen zur Entwicklung von Verfahren unternommen, um die Bauelementengröße von LSI-Mustern zu verringern. Normalerweise verringert sich die Durchbruchspannung der Elemente der LSI-Schaltung mit abnehmender Bauelementengröße. Von dieser Betrachtungsweise ausgehend wurde die Verwendung einer Versorgungsspannung vorgeschlagen, die niedriger als eine normale (externe) Versorgungsspannung ist. Eine derartige Versorgungsspannung wird als reduzierte Versorgungsspannung bezeichnet.
  • Fig. 1 zeigt ein Schaltbild einer bekannten integrierten Halbleiterschaltung, bei der eine normale Versorgungsspannung Vcc und eine reduzierte Versorgungsspannung VRC verwendet werden. Die in Fig. 1 dargestellte Schaltung besteht aus CMOS-Invertern 10 und 11, die in Form einer Kaskadenschaltung verschaltet sind. Der CMOS-Inverter 10 bildet beispielsweise eine Eingangsschaltung, und der CMOS-Inverter 11 bildet beispielsweise eine erste Stufe einer internen Schaltung. Der CMOS-Inverter 10 besteht aus einem p-Kanal-MOS (PMOS)-Transistor 13 und einem n-Kanal-MOS (NMOS)- Transistor 14. Der CMOS-Inverter 11 besteht aus einem PMOS-Transistor 15 und einem NMOS-Transistor 16.
  • Die normale Versorgungsspannung VCC, die von einer externen Spannungsquelle erzeugt wird und beispielsweise 5V beträgt, ist an den Sourceanschluß des PMOS-Transistors 13 angelegt. Der Sourceanschluß des NMOS-Transistors 14 ist geerdet (null Volt; GND). Der CMOS-Inverter 10 wird nachfolgend als Vcc-Systemgatterschaltung 10 bezeichnet. Die reduzierte Versorgungsspannung VRC, die von einer internen Versorgungsspannungsschaltung auf dem Chip erzeugt wird und beispielsweise 4V beträgt, ist an den Sourceanschluß des PMOS-Transistors 15 angelegt. Der Sourceanschluß des NMOS-Transistors 16 ist geerdet. Der CMOS-Inverter 11 wird nachfolgend als VRC- Systemgatterschaltung 11 bezeichnet.
  • Ein an die Vcc-Potential-Systemgatterschaltung 10 angelegtes Eingangssignal besitzt einen (binären) hohen logischen Pegel, der ungefähr dem Potential Vcc (5V) entspricht, sowie einen (binären) niedrigen logischen Pegel, der ungefähr dem Massepotential GND (0V) entspricht. Besitzt das Eingangssignal den hohen logischen Pegel, ist der NMOS-Transistor 14 eingeschaltet, so daß die Vcc-Systemgatterschaltung 10 den niedrigen logischen Pegel an die VRC-Systemgatterschaltung 11 ausgibt. Das Potential, bei dem der PMOS-Transistor 13 eingeschaltet wird, entspricht der Summe aus dem Potential Vcc und einer Schwellenspannung VTH13 des PMOS-Transistors 15, welche ungefähr -0,6V beträgt.
  • Das Eingangssignal der VRC-Systemgatterschaltung 11 (welches dem Ausgangssignal der Vcc-Systemgatterschaltung entspricht) besitzt einen hohen logischen Pegel, der ungefähr dem Potential Vcc entspricht, sowie einen niedrigen logischen Pegel, der ungefähr dem Massepotential GND entspricht. Wenn das Eingangssignal der VRC-Systemgatterschaltung 11 den hohen logischen Pegel aufweist, ist der NMOS-Transistor 16 eingeschaltet, so daß die VRC-Systemgatterschaltung 11 den ungefähr dem Massepotential GND entsprechenden niedrigen logischen Pegel erzeugt. Besitzt das Eingangssignal der VRC- Systemgatterschaltung 11 den niedrigen logischen Pegel, ist der PMOS-Transistor 15 eingeschaltet, so daß die VRC-Systemgatterschaltung 11 den ungefähr dem Potential VRC entsprechenden hohen logischen Pegel erzeugt. Das Potential, bei dem der PMOS- Transistor 15 eingeschaltet wird, entspricht der Summe aus dem reduzierten Potential Vcc und einer Schwellenspannung VTH15 des PMOS-Transistors 15, und beträgt ungefähr -0,6V.
  • Auf die zuvor beschriebene Art und Weise wird die Durchbruchspannung der VRC- Gatterschaltung 11 im wesentlichen durch die Verwendung der reduzierten Versorgungsspannung VRC erhöht. Da die VRC-Systemgatterschaltung 10 als Eingangspufferschaltung dient, ist eine hohe Treiberfähigkeit erforderlich. Aus diesem Grunde ist die normale Versorgungsspannung Vcc an die Vcc-Systemgatterschaltung 10 angelegt. Die PMOS-Transistoren 13 und 15 sind durch dasselbe Verfahren hergestellt.
  • Aufgrund der Tatsache, daß die Schwellenspannung VTH15 des PMOS-Transistors 15 der VRC-Systemgatterschaltung 11 der Schwellenspannung VTH13 des PMOS-Transistors 13 der Vcc-Systemgatterschaltung 10 entspricht, weist die in Fig. 1 dargestellte Schaltung den nachfolgend beschriebenen Nachteil auf. Wie in Fig. 2A dargestellt ist, wird der PMOS- Transistor 13 eingeschaltet, wenn das Eingangssignal abfällt und den Wert 4,4V erreicht. In diesem Fall besitzt der PMOS-Transistor 13 eine Schwellenspannung von -0,6V. Zum Einschalten des PMOS-Transistors 13 wird die Zeit t1 benötigt. Wie in Fig. 2B dargestellt ist, wird der PMOS-Transistor 15 hingegen eingeschaltet, wenn das Ausgangssignal der Vcc-Systemgatterschaltung 10 abnimmt und den Wert 3,4V (= +4V + (-0,6V)) erreicht. Zum Einschalten des PMOS-Transistors 15 wird demnach eine Zeitspanne benötigt, die um t2 länger ist als die Zeit t1. D.h., daß die Schaltgeschwindigkeit der VRC- Systemgatterschaltung 11 geringer ist als die der Vcc-Systemgatterschaltung 10.
  • Wie bereits zuvor beschrieben worden ist, entspricht die Schwellenspannung des PMOS- Transistors dem am Gateanschluß bezogen auf den Sourceanschluß anliegenden Potential. Ist der PMOS-Transistor 15 unter denselben Bedingungen wie der PMOS-Transistor 13 hergestellt worden, entspricht demnach die Schwellenspannung VTH15 einem Potential, welches um 0,6V niedriger als das Sourcepotential ist.
  • Das oben beschriebene Problem tritt bei der in Fig. 3 gezeigten Schaltung auf. Zwei VRC- Systemschaltungen 17 und 18 sind miteinander über einen PMOS-Transistor 19 verbunden, der von einer Vcc-Systemgatterschaltung (CMOS-Inverter) 20 angesteuert wird. Da der PMOS-Transistor 19 - wie bereits anhand von Fig. 28 beschrieben worden ist - eine lange Schaltzeit besitzt, tritt in der Signalübertragung zwischen den VRC- Systemschaltungen 17 und 18 eine Verzögerung auf.
  • Aus Patent Abstracts of Japan, Vol 8, no. 231 (E-274) 24/10/84, & JP-A-59 11 26 40, ist eine integrierte Halbleiterschaltung bekannt, die eine spannungserniedrigende Schaltung mit einem p-Kanal-Transistor des Anreichungstyps umfaßt, dessen Source an eine externe Versorgungsspannung, dessen Drain an eine interne Versorgungsspannung und dessen Gate an einen Spannungsdetektor angeschlossen ist. Der Spannungsdetektor umfaßt kaskadenförmig geschaltete CMOS-Inverter und ist an eine Konstantspannungsschaltung angeschlossen.
  • Der vorliegenden Erfindung liegt allgemein die Aufgabe zugrunde, eine verbesserte integrierte Halbleiterschaltung vorzuschlagen, bei der die zuvor beschriebenen Nachteile beseitigt sind.
  • Insbesondere liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine integrierte Halbleiterschaltung zu schaffen, bei der die Schaltverzögerungszeit eines PMOS- Transistors, an dem eine reduzierte Versorgungsspannung anliegt, verringert ist.
  • Die oben beschriebenen Aufgaben werden erfindungsgemäß durch eine integrierte Halbleiterschaltung gelöst, die eine erste Schaltung umfaßt, welche ein Ausgangssignal mit einem ungefähr einem ersten Versorgungsspannungspotential entsprechenden hohen logischen Pegel ausgibt, sowie eine zweite Schaltung, die das Ausgangssignal empfängt. Die erste Schaltung umfaßt einen p-Kanal-MOS-Transistor des Anreichungstyps, an dessen Sourceanschluß das erste Versorgungsspannungspotential anliegt und an dessen Drainanschluß das Ausgangssignal ausgegeben wird. Die zweite Schaltung umfaßt einen zweiten p-Kanal-MOS-Transistor, an dessen Gateanschluß das Ausgangssignal anliegt, an dessen Sourceanschluß ein zweites Versorgungsspannungspotential anliegt, welches geringer ist als das erste Versorgungsspannungspotential, und dessen Drainanschluß mit einem Ausgangsanschluß verbunden ist. Die beiden p-Kanal-MOS-Transistoren besitzen jeweils Schwellenspannungen, bei denen bestimmte identische Drainströme fließen, welche eine Grenze zwischen dem eingeschalteten und dem ausgeschalteten Zustand der beiden p- Kanal-MOS-Transistoren definieren, wobei die Schwellspannungen jeweils einer Gate- Source-Spannung entsprechen, die wiederum einem am Gateanschluß bezogen auf den Sourceanschluß anliegenden Potential entspricht. Die zweite Schwellenspannung des zweiten p-Kanal-MOS-Transistors ist größer als die erste Schwellenspannung des ersten p- Kanal-MOS-Transistors.
  • Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung verständlich.
  • Fig. 1 zeigt ein Schaltbild einer bekannten integrierten Halbleiterschaltung, bei der eine normale Versorgungsspannung sowie eine reduzierte Versorgungsspannung verwendet werden,
  • Fig. 2A und 2B zeigen Spannungsverläufe während des Betriebs der in Fig. 1 dargestellten Schaltung,
  • Fig. 3 zeigt ein Schaltbild einer weiteren bekannten integrierten Halbleiterschaltung, bei der dasselbe Problem wie bei der in Fig. 1 dargestellten Schaltung auftritt,
  • Fig. 4 zeigt ein Schaltbild einer integrierten Halbleiterschaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
  • Fig. 5 zeigt ein Schaltbild eines Systems zum Festlegen der Schwellenspannung eines PMOS-Transistors,
  • Fig. 6 zeigt einen Kurvenverlauf der Schwellenspannung des in Fig. 5 gezeigten PMOS-Transistors,
  • Fig. 7 zeigt einen Kurvenverlauf der Schwellenspannung des PMOS- Transistors,
  • Fig. 8 zeigt ein detailliertes Schaltbild der in Fig. 4 dargestellten integrierten Halbleiterschaltung,
  • Fig. 9 zeigt einen Querschnitt des PMOS-Transistors, und
  • Fig. 10 zeigt ein Schaltbild einer Anwendung der vorliegenden Erfindung.
  • In Fig. 4 wird anstelle des in Fig. 1 gezeigten PMOS-Transistors 15 ein PMOS-Transistor isa verwendet. Eine VRC-Systemgatterschaltung (CMOS-Inventer) 11a besteht aus dem PMOS-Transistor 15a und dem zuvor erwähnten NMOS-Transistor 16. Die weiteren in Fig. 4 gezeigten Bauelemente entsprechen den in Fig. 1 gezeigten Bauelementen. Der PMOS-Transistor 15a besitzt eine erhöhte Schwellenspannung VTH15a, die ein Einschalten des PMOS-Transistors 15a bei einem Potential erlaubt, welches höher als das in Fig. 2B dargestellte Potential von 3,4V ist.
  • Nachfolgend wird unter Bezugnahme auf Fig. 5 die Schwellenspannung des PMOS- Transistors definiert. Die Schwellenspannung des PMOS-Transistors entspricht dem an dem Gateanschluß bezogen auf den Sourceanschluß anliegenden Potential (VGS), welches bei einem bestimmten Drainstrom ID auftritt.
  • In Fig. 6 ist eine Kurve C1 dargestellt, die den Verlauf des Drainstromes (ID) in Abhängigkeit von der Gate-Source-Spannung (VGS) des in Fig. 1 gezeigten PMOS- Transistors 15 zeigt, sowie eine Kurve C2, die den ID-VGS-Verlauf für den PMOS- Transistor 15a zeigt. Der Kurve C1 ist der Drainstrom ID für den Fall zu entnehmen, daß das Gatepotential des PMOS-Transistors 15 um 0,6V niedriger ist als das Sourcepotential, d.h. wenn VGS -0,6V beträgt. Es wird darauf hingewiesen, daß eine Gate-Source- Spannung VGS von 0V einem Potential von 4V bezogen auf ein Massepotential GND von 0V entspricht. Demnach entspricht eine Gate-Source-Spannung VGS von -0,6V einem Potential von 3,4V bezogen auf das Massepotential. Der Drainstrom ID ist bei einer Gate- Source-Spannung VGS von -0,6V nahezu 0.
  • Erfindungsgemäß besitzt hingegen der PMOS-Transistor 15a eine Schwellenspannung VTH15a, die größer als -0,6V ist. D.h., das an dem Gateanschluß des PMOS-Transistors isa bezogen auf den Sourceanschluß anliegende Potential ist höher als -0,6V. Wie der Kurve C2 zu entnehmen ist, entspricht das bezogen auf die Sourcespannung maximale Gatepotential des PMOS-Transistors 15a ungefähr +0,4V. Es wird darauf hingewiesen, daß eine Gate-Source-Spannung VGS von +1V einem Potential von +5V bezogen auf das Massepotential (0V) entspricht. D.h., daß eine Gate-Source-Spannung VGS von +1V dem Maximalpegel desjenigen Signals entspricht, welches dem Gateanschluß des PMOS- Transistors 15a der VRC-Systemgatterschaltung 11a zugeführt wird. In diesem Fall sollte der PMOS-Transistor 15a auf jeden Fall ausgeschaltet sein und der Drainstrom im wesentlichen 0 betragen. D.h., die maximale Gate-Source-Spannung VGS entspricht einem Potential, welches um 0,6V niedriger ist als der an den Gateanschluß des PMOS- Transistors 15a angelegte Maximalwert. Aus der vorhergehenden Beschreibung folgt, daß der PMOS-Transistor 15a mit einer höheren Geschwindigkeit betrieben werden kann, wenn die Bedingung -0,6V < VGS &le;+ 0,4V erfüllt ist.
  • Fig. 7 zeigt einen der Kurve von Fig. 6 entsprechenden Signalverlauf. Fig. 7 zeigt die bezogen auf das Massepotential auftretenden Potentiale. Der Punkt P2 entspricht einer Gate-Source-Spannung VGS von -0,6V, und der Punkt P1 entspricht einer Gate-Source- Spannung VGS von -0,4V. Erfindungsgemäß ist es möglich, die Schwellenspannung VTH15a des PMOS-Transistors 15a innerhalb eines Bereiches W zwischen +4,4V und +3,4V beliebig zu wählen. Es ist zu beachten, daß sich die Verzögerungszeit t&sub2; (Fig. 2B) mit Annäherung der Schwellenspannung VTH15aan dem Punkt P1 verringert und insbesondere der Zeit t&sub1; (Fig. 2A) entspricht, wenn die Schwellenspannung VTH15a des PMOS- Transistors 15a 4,4V beträgt. In diesem Fall schaltet der PMOS-Transistor 15a um eine Zeit td schneller als der PMOS-Transistor 15.
  • Es sei darauf hingewiesen, daß ein Substrat des PMOS-Transistors 15a auf einem Potential von entweder 5V oder 4V gehalten werden kann. Der Kurvenverlauf C2 des PMOS- Transistors 15a verändert sich nicht wesentlich abhängig von dem Substratpotential.
  • Es ist zu beachten, daß - wie in Fig. 8 gezeigt ist - der in Fig. 4 dargestellte PMOS- Transistor isa in der ersten Stufe einer internen VRS-Systemschaltung angeordnet ist. Wie gezeigt, umfaßt die interne VRS-Systemschaltung eine VRS-Systemgatterschaltung 50, die aus einem PMOS-Transistor 51 und einem NMOS-Transistor 52 besteht, welche mit dem Ausgangsanschluß der VRS-Systemgatterschaltung 11a verbunden sind. Die Schwellenspannung VTH51 des PMOS-Transistors 51 kann der Schwellenspannung VTH13 des PMOS-Transistors 13 entsprechen, da die VRS-Systemgatterschaltung 50 den Maximalpegel von 4V empfängt. D.h., es genügt, wenn lediglich der PMOS-Transistor isa der ersten Stufe die verbesserte Schwellenspannung VTH15a besitzt.
  • Jeder der NMOS-Transistoren 16 und 52 kann mit einer Bauelementengröße hergestellt werden, die geringer ist als die des NMOS-Transistors 14. So kann beispielsweise jeder der NMOS-Transistoren 16 und 52 eine Größe von 0,5 µm aufweisen, während der NMOS-Transistor 14 eine Größe von 0,8 µm besitzt. Andererseits besitzt jeder der PMOS-Transistoren 15a und 51 eine Bauelementgröße, die der des PMOS-Transistors 13 entspricht, um eine Abnahme der Durchbruchspannung sowie eine hot-carrier- Beeinflussung zu vermeiden. So kann beispielsweise jeder der PMOS-Transistoren 13, 15a und 51 eine Bauelementgröße von 0,8 µm aufweisen.
  • Fig. 9 zeigt eine Querschnittsansicht des PMOS-Transistors. Wie gezeigt, sind in einem n- Substrat 61 ein p&spplus;-Diffusionsbereich 64 und ein p&spplus;-Diffusionsbereich 65 ausgebildet. Eine Feldisolationsschicht 62 und eine Isolationsschicht 63 sind wie in Fig. 9 gezeigt ausgebildet. Auf einer Gate-Isolationsschicht 69 ist eine Gate-Elektrode 66 ausgebildet. Eine Source-Elektrode 68 ist über ein Kontaktloch mit dem p&spplus;-Bereich 64 verbunden, und eine Drainelektrode 67 ist über ein Kontaktloch mit dem p&spplus;-Bereich 65 verbunden.
  • Die Schwellenspannung des PMOS-Transistors hängt im allgemeinen von der Dotierstoffdosis in einem Übergangsbereich des Kanals sowie der Dotierstoffdosis eines unterhalb des Übergangsbereiches liegenden Substratbereiches ab. Besitzt das n-Substrat 61 eine hohe Anfangsdosis, kann die Schwellenspannung des PMOS-Transistors durch Einfügen eines p-Dotierstoffes in das n-Substrat 61 eingestellt werden. Beispielsweise wird ein p-Dotierstoff mit einer Dosis von 10¹&sup0; - 10¹¹ Atomen/cm² eingefügt. Besitzt das n- Substrat 61 eine niedrige Anfangsdosis, kann die Schwellenspannung des PMOS- Transistors eingestellt werden durch 1) Einfügen eines p-Dodierstoffes in das n-Substrat 61, 2) Einfügen eines n-Dotierstoffes, oder 3) Einfügen keines Dotierstoffes. Welche dieser drei Möglichkeiten gewählt wird, ist abhängig von der Anfangsdosis des n-Substrats 61. In diesem Fall ist es erforderlich, daß die Störstellendosis an dem Übergangsbereich in dem Kanal nahezu der p-Leitfähigkeit entspricht.
  • Fig. 10 zeigt ein Schaltbild einer Anwendung der vorliegenden Erfindung. Die in Fig. 10 dargestellte Schaltung ist eine SRAM-Schaltung (Static Random Access Memory), bei der die normale (externe) Versorgungsspannung Vcc sowie die reduzierte Versorgungsspannung VRS verwendet werden. Eine Speicherzelle 20 ist über Bitleitungen 21 und 22 sowie eine Wortleitung 23 mit Transfergattern 24 und 25, gemeinsamen Bitleitungen 26 und 27, einem Ausgleichstransistor 28, Bideitung-Treiberschaltungen 29 und 30 sowie einer Wortleitung-Treiberschaltung 31 verbunden. Mit Ausnahme der gemeinsamen Bitleitungen 26 und 27 sind die aktiven Schaltungen VRC- Systemgatterschaltungen, die mit der reduzierten Versorgungsspannung VRC (die beispielsweise 4V beträgt) betrieben werden, welche von der externen Versorgungsspannung Vcc (die beispielsweise 5V beträgt) erzeugt wird. Durch die Verwendung der reduzierten Versorgungsspannung VRC wird im wesentlichen eine Verringerung der Durchbruchspannungen der Bauelemente vermieden.
  • Jedes VRC-Systemgatter umfaßt mindestens einen PMOS-Transistor. Insbesondere umfaßt das Transfergatter 24 PMOS-Transistoren T1a und T1b, und das Transfergatter 25 umfaßt PMOS-Transistoren T2a und T2b. Die Bitleitung-Treiberschaltung 29 beinhaltet einen PMOS-Transistor T3, und die Bitleitung-Treiberschaltung 30 beinhaltet einen PMOS- Transistor T4. Die Wortleitung-Treiberschaltung 31 umfaßt PMOS-Transistoren T5a und T5b. Der Ausgleichstransistor 28 ist ein PMOS-Transistor.
  • Die zuvor genannten PMOS-Transistoren werden jeweils - wie in Fig. 10 gezeigt ist - durch Ausgangssignale der Gatter G1 - G7 angesteuert, und die diese PMOS-Transistoren aufweisenden VRC-Systemgatterschaltungen stellen logische Schaltungen dar, die unmittelbar auf die Vcc-Systemgatterschaltungen folgen. Die Gatter G1 - G7 sind Vcc- Systemgatterschaltungen, die mit der Versorgungsspannung Vcc betrieben werden. Jedes der Gatter G1 - G7 besitzt einen hohen logischen Pegel, der ungefähr der Spannung Vcc enspricht, sowie einen niedrigen logischen Pegel, der ungefähr dem Massepotential entspricht.
  • Vor dem Auslesen von Daten aus der Speicherzelle 20 werden die gemeinsamen Bitleitungen 26 und 27 mit Hilfe des Ausgleichstransistors 28 kurzgeschlossen. Die Wortleitung-Treiberschaltung 31 wählt die Wortleitung 23 aus, so daß die Speicherzelle 20 mit den Bitleitungen 21 und 22 verbunden wird. Anschließend fließt ein Strom von einer der Bitleitungen 21 und 22 durch die Speicherzelle 20. Der in der anderen Bitleitung fließende Strom wird nicht verändert. Anschließend werden die Transfergatter 24 und 25 eingeschaltet, so daß die durch die Bitleitungen 21 und 22 fließenden Ströme der gemeinsamen Bitleitung 26 bzw. 27 zugeführt werden. Ein (der Einfachheit halber nicht dargestellter) Leseverstärker, der an die gemeinsamen Bitleitungen 26 und 27 angeschlossen ist, erfaßt und verstärkt den Differenzstrom zwischen den durch die gemeinsamen Bitleitungen 26 und 27 fließenden Strömen.
  • Zum Schreiben von Daten setzt eine der Bitleitung-Treiberschaltungen 29 und 30 eine der gemeinsamen Bitleitungen 26 und 27 auf einen hohen Pegel und die andere gemeinsame Bitleitung auf einen niedrigen Pegel. Das Potential der gemeinsamen Bitleitungen 26 bzw. 27 wird über die Transfergatter 24 bzw. 25 an die Bitleitungen 21 bzw. 22 angelegt. Auf diese Weise werden Daten in die durch die Wortleitung-Treiberschaltung 31 ausgewählte Speicherzelle 20 geschrieben.
  • Aus der vorhergehenden Beschreibung ist ersichtlich, daß die vorliegende Erfindung ein Bi-CMOS-Gatter umfaßt. Es wird darauf hingewiesen, daß die vorliegende Erfindung auch auf eine Schaltung angewendet werden kann, bei der ein PMOS-Transistor, der mit der reduzierten Versorgungsspannung betrieben wird, das Ausgangssignal der Vcc- Systemgatterschaltung empfängt.

Claims (8)

1. Integrierte Halbleiterschaltung, umfassend:
eine erste Schaltung (10), die ein Ausgangssignal mit einem ungefähr einem ersten Versorgungsspannungspotential (Vcc) entsprechenden hohen logischen Pegel ausgibt, und eine zweite Schaltung (11a), die das Ausgangssignal empfängt, wobei:
die erste Schaltung einen ersten p-Kanal-MOS-Transistor (13) umfaßt, an dessen Sourceanschluß das erste Versorgungsspannungspotential anliegt und an dessen Drainanschluß das Ausgangssignal ausgegeben wird, wobei der erste p-Kanal-MOS- Transistor (13) von dem Anreicherungstyp ist,
die zweite Schaltung einen zweiten p-Kanal-MOS-Transistor (15a) umfaßt, dessen Gateanschluß das Ausgangssignal empfängt, an dessen Sourceanschluß ein zweites Versorgungsspannungspotential (VRC) anliegt, welches niederiger als das erste Versorgungsspannungspotential ist, und dessen Drainanschluß mit einem Ausgangsanschluß verbunden ist,
der erste und der zweite p-Kanal-MOS-Transistor eine Schwellenspannung besitzen, bei der ein identischer Drainstrom auftritt, der eine Grenze zwischen einem eingeschalteten und ausgeschalteten Zustand des ersten bzw. zweiten p-Kanal-MOS-Transistors definiert, wobei die erste und die zweite Schwellenspannung jeweils eine Gate-Source-Spannung ist, die dem an den Gateanschluß bezogen auf den Sourceanschluß angelegten Potential entspricht, und
die zweite Schwellenspannung des zweiten p-Kanal-MOS-Transistors größer ist als die erste Schwellenspannung des ersten p-Kanal-MOS-Transistors.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schwellenspannung des zweiten p-Kanal-MOS-Transistors genauso groß wie oder kleiner als eine positive Gate-Source-Spannung ist, bei der einer der bestimmten identischen Drainströme auftritt, wenn das Gatepotential des zweiten p-Kanal-MOS- Transistors von einem maximalen Gatepotential ausgehend verringert wird, welches im wesentlichen dem ersten Versorgungsspannungspotential entspricht, bei dem ein Drainstrom des zweiten p-Kanal-MOS-Transistors im wesentlichen Null ist.
3 Integrierte Halbleiterschaltung nach Anspruch 1, gekennzeichnet durch einen ersten n-Kanal-MOS-Transistor (14), dessen Gateanschluß mit dem Gateanschluß des ersten p-Kanal-MOS-Transistors verbunden ist, dessen Drainanschluß mit dem Drainanschluß des ersten p-Kanal-MOS-Transistors verbunden ist, und an dessen Sourceanschluß ein Bezugsspannungspotential anliegt, und
einen zweiten n-Kanal-MOS-Transistor (16), dessen Gateanschluß mit dem Gateanschluß des zweiten p-Kanal-MOS-Transistors verbunden ist, dessen Drainanschluß mit dem Drainanschluß des zweiten p-Kanal-MOS-Transistors verbunden ist, und an dessen Sourceanschluß das Bezugsspannungspotential anliegt.
4. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß der erste n-Kanal-MOS-Transistor eine Größe besitzt, die im wesentlichen identisch zu der Größe des zweiten n-Kanal-MOS-Transistors ist.
5. Integrierte Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite n-Kanal-MOS-Transistor eine Größe besitzt, die kleiner ist als die des ersten n-Kanal-MOS-Transistors.
6. Integrierte Halbleiterschaltung nach Anspruch 3, gekennzeichnet durch einen dritten p-Kanal-MOS-Transistor (51), dessen Gateanschluß mit dem Drainanschluß des zweiten p-Kanal-MOS-Transistors verbunden ist, an dessen Sourceanschluß das zweite Versorgungsspannungspotential anliegt, und an dessen Drainanschluß der dem Bezugsspannungspotentiai entsprechende erste logische Pegel und der dem zweiten Versorgungsspannungspotential entsprechende zweite logische Pegel wahlweise auftreten.
7. Integrierte Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Schwellenspannung des dritten p-Kanal-MOS-Transistors im wesentlichen identisch zu der Schwellenspannung des ersten p-Kanal-MOS-Transistors ist.
8. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der zweite p-Kanal-MOS-Transistor ein Ausgangssignal mit einem ungefähr dem zweiten Versorgungsspannungspotential entsprechenden hohen logischen Pegel ausgibt.
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