DE69114204T2

DE69114204T2 - Speicherzellmatrix und Verfahren zur Herstellung.

Info

Publication number: DE69114204T2
Application number: DE69114204T
Authority: DE
Inventors: Pier Luigi Crotti
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1990-07-24
Filing date: 1991-07-24
Publication date: 1996-05-15
Anticipated expiration: 2011-07-25
Also published as: EP0468938A3; IT9083627A1; JPH07135260A; EP0468938A2; JP3319767B2; DE69114204D1; US5279982A; IT1243303B; EP0468938B1; IT9083627A0

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf ein ein Feld von Speicherzellen enthaltendes integriertes Halbleiterbauelement mit spürbar verringerten Anforderungen bezüglich der Chipfläche, wobei das Erfordernis, individuelle Kontakte auf dem Drainbereich für sämtliche Zellen auszubilden, entfällt. Die Erfindung betrifft außerdem ein Verfahren zum Fertigen eines solchen Speicherbauelements.

2. Beschreibung des Standes der Technik

Monolithisch integrierte Bauelemente und Speicher unter Verwendung von Zellen, die im wesentlichen durch einen MOS-Transistor gebildet werden (häufig einen Transistor mit schwimmendem Gate) sind gut bekannt und werden in modernen digitalen Technologien umfangreich eingesetzt. Solche Halbleiterbauelemente sind gekennzeichnet durch das Vorhandensein einer oder mehrerer Matrizen von Speicherzellen, entweder in Form einfacher Transistoren und/oder von EPROM-Zellen mit schwimmendem Gate, organisiert in Form eines Feldes aus Reihen und Spalten, die individuell mit Hilfe einer geeigneten Auswahlschaltung adressierbar sind.
Im Fall von EPROM-Speichern kann häufig jede Zelle im wesentlichen durch einen MOS-Transistor mit schwimmendem Gate (oder Doppel- Gate) gebildet werden. Die konventionelle Architektur solcher Felder von Speicherzellen, die gekennzeichnet ist durch das Vorhandensein paralleler Verbindungsleitungen für die individuellen Drainkontakte der Transistoren (Zellen) jeder Spalte, und die orthogonal bezüglich der parallelen Gateleitungen orientiert sind, ist ebenfalls bekannt. Die Sourcezonen eines Paares benachbarter Transistoren entlang einer Spalte sind elektrisch zusammengeschaltet, und gemäß einer konventionellen Anordnung sind die Paare von Sourcezonen, die den entlang derselben Reihe angeordneten Transistoren (Zellen) gemeinsam sind, elektrisch über das halbleitende Siliziumsubstrat zusammengeschaltet. Bei diesen bekannten Bauelementen besitzen die Trennstrukturen, welche die Drains und die Gates von in derselben Reihe liegenden Zellenpaaren trennen, eine im wesentlichen rechtwinklige Geometrie, ungeachtet des Umstands, ob sie in in den Halbleiter eingeschnittenen Gräben (z. B. BOX- Typ-Trennungen) oder durch thermisches Wachstum einer dicken Feldoxidschicht mit Hilfe einer Nitridmaske als gezielt definierte Trennzonen gebildet sind. Üblicherweise werden die Drainkontakte durch einen Maskierschritt gebildet, an den sich das Ätzen einer auf der Oberfläche des Halbleiterwafers niedergeschlagenen dielektrischen Schicht zum Isolieren der bereits ausgebildeten Gateleitungen (d. h. der Steuergatestrukturen der Transistoren) anschließt.
Vom Standpunkt der fotografischen Definition zunehmend kleinerer Merkmale haben die oben erläuterten topografischen Ausgestaltungen der konventionellen Architektur solcher Bauelemente folgende Nachteile.
Trennmaske (oder Maske für aktive Bereiche). Die Geometrien zeigen, wenngleich sie in der Master-Maske perfekt rechtwinklig sind, unvermeidlich abgerundete Ecken, wenn sie auf einen Wafer reproduziert werden. Dies hängt im wesentlichen von optischen, durch Beugung bedingten Beschränkungen der Abbildungssysteme ab. Das latente Bild in der Resistschicht der projizierten Geometrien zeigt bereits eine Abrundung der Ecken, wobei diese Abrundung während des anschließenden Entwicklungsprozesses noch weiter zunimmt.
Mit Hilfe von optischen Geräten hoher Auflösung (z. B. mit N.A. > 0,45) und mit Hilfe von Hochkontrast-Maskierprozessen läßt sich das Phänomen möglicherweise eingrenzen, es bleibt jedoch existent. Derzeit sind die bestmöglichen Ergebnisse Ecken mit einem Krümmungsradius von etwa einem Viertel Mikrometer. Dieser Wert nimmt zu beim thermischen Wachsen eines Feldoxids.
Das Runden von Ecken rechtwinkliger Geometrien bestimmt eine erhöhte Kritizität der Ausrichtung der oberen Gateleitungen und eine gewisse Dimensionsschwankung der Kanalbreite der Bauelemente.
Kontaktmaske. Die fotolithografischen Probleme sind die bekannten in bezug auf die Ausrichtung relativ zu den existierenden Schichten und in bezug auf das Abrunden (welches hier noch deutlicher in Erscheinung tritt) der Ecken der Geometrien mit einer daraus folgenden Verringerung des realen Kontaktbereichs. Darüber hinaus führt die damit einhergehende Verringerung der Querschnittsfläche der geätzten Kontaktlöcher zu spürbaren technologischen Schwierigkeiten, um diese Submikrometer- Hohlräume mit Metall in angemessener Weise "auszufüllen".
Ein Speicherbauelement mit diskontinuierlichen Trennstreifen ist in der EP-A-0 258 141 beschrieben.
In der älteren europäischen Patentanmeldung EP-A-0 436 475 desselben Anmelders, und zitiert als Stand der Technik gemäß Art. 54(3) EPC wurde ein Speicherbauelement beschrieben, bei dem die oben erläuterten technischen Probleme im wesentlichen überwunden wurden, indem die Erreichung eines höheren Grades an Kompaktheit der Speicherzelle zugelassen wurde. Erreicht wurde dies durch Ausbilden kontinuierlicher Trennstreifen anstelle von diskontinuierlichen Streifen, was zu einer rechtwinkligen Geometrie führte, und durch Schaffung der gemeinsamen Verbindung der Sourcezonen mit Hilfe von metallischen Verbindungsleitungen, die in selbstausrichtender Weise direkt oberhalb des Halbleitersubstrats in den Sourcebereichen und oberhalb der Trennstreifen an Kreuzungspunkten mit letzteren gebildet wurden. Der allgemeine Aufbau war der eines Bauelements mit Sourceverbindungsleitungen, die parallel zu aber zwischen den Gateleitungen verliefen, während individuelle Drainkontakte in selbstausrichtender Weise auf den jeweiligen Drainbereichen zwischen zwei benachbarten Trennstreifen gebildet wurden. Die Drain-Verbindungsleitungen konnten dann in konventioneller Weise ausgebildet werden, um die Drainbereiche, die zu Einheitszellen derselben Spalte gehörten, zu verbinden. In anderen Worten, auch bei dieser Lösung laufen die Drain-Verbindungsleitungen zum Verbinden der individuellen Drainkontakte, die auf den jeweiligen Drainbereichen der einzelnen Zellen gebildet sind, über die Gateleitungen, und wurden während der relativ letzten Phasen des Fertigungsprozesses ausgebildet.
Ein weiteres Speicherbauelement mit durchgehenden Trennstreifen ist aus der US-A-4,597,060 bekannt.
Die Nachfrage nach noch kompakteren Bauelementen, bei denen Sub mikrometer-Merkmale durch fotolithografische Verfahren definiert werden müssen, macht eine weitere Reduzierung der Kritizität der Maskierschritte hinsichtlich der Befreiung von engen Toleranzen bei der Maskenausrichtung erforderlich, allgemeiner gesagt, erfordert eine Vereinfachung des Fertigungsprozesses mit dem letztlichen Ziel, eine hohe Zuverlässigkeit und Ausbeute auch im Fall von Bauelementen zu gewährleisten, die für die am weitesten fortgeschrittenen Grenzen der Integration ausgelegt sind.

Offenbarung der Erfindung

Ziel der vorliegenden Erfmdung ist ein integriertes Bauelement mit einem Feld von Speicherzellen gemäß Anspruch 1, sowie ein Verfahren zu dessen Herstellung gemäß Anspruch 4 oder 5, bei dem das Vorhandensein individueller Drainkontakte im wesentlichen beseitigt ist, und das deshalb mit relativ hoher Kompaktheit mittels weniger kritischer Prozeduren gefertigt werden kann als solchen, denen bei bekannten Fertigungsprozessen gefolgt wird, d. h., bei deutlicher Vereinfachung des Fertigungsprozesses, was positive Rückwirkungen auf die Prozeßausbeute, die Zuverlässigkeit der erzeugten Bauelemente und die Fertigungskosten hat.
Auch bei dem Bauelement gemäß der vorliegenden Erfindung ist ebenso wie auch bei dem Bauelement nach der angegebenen früheren Patentanmeldung EP-A-0 436 475 die Trennstruktur gebildet durch parallele Trennstreifen, die sich ohne Unterbrechungen über die gesamte Spaltenlänge des Feldes von Zellen erstrecken, welche in Reihen und Spalten organisiert sind. Dieser Umstand ermöglicht, wie bereits in der früheren Patentanmeldung beschrieben ist, die Erreichung eines spürbar erhöhten Grades an Kompaktheit, während Geräte zur fotolithografischen Musterbildung mit unveränderter optischer Auflösung eingesetzt werden, weil die aktiven Zellenflächen mit Hilfe desselben minimalen Musterbildungsabstands des Prozesses, d. h. der sogenannten "minimalen Streifenbreite" der Gateleitungen ausgebildet werden.
Bei dem erfindungsgemäßen Bauelement hingegen sind die relativen Lagen der Gateleitungen (WORTLEITUNG) und der Drainleitungen (BITLEITUNGEN) in bezug auf jene im wesentlichen invertiert, die in dem Bauelement, welches Gegenstand der zuvor zitierten älteren Patentanmeldung ist, ebenso belegt waren wie bei der großen Mehrheit der zum Stand der Technik gehörigen Bauelemente.
Insbesondere erstrecken sich im Gegensatz zu dem in der angegebenen früheren Patentanmeldung offenbarten Aufbau die Gate-Verbindungsleitungen (d. h. die Steuergateleitungen oder die WORTLEITUNG) in orthogonaler Richtung bezüglich der Erstreckungsrichtung der Source und der Drain-Verbindungsleitungen, verlaufen folglich parallel zu den Trennstreifen in Richtung der Erstreckung der "Spalten" des Zellenfeldes.
Im Gegensatz zu der großen Mehrzahl der zum Stand der Technik gehörigen Bauelemente laufen in dem Gegenstand der vorliegenden Erfindung bildenden Bauelement die Gate-Verbindungsleitungen oberhalb der Drain-Verbindungsleitungen, indem praktisch die Reihenfolge der Überlagerung der relativen Schichten, die sukzessive auf dem Halbleiterwafer ausgebildet werden, invertiert wird. Eine derartige "Überlagerung" der Gateleitungen ermöglicht die Realisierung einer Verbindung gemeinsam mit dem Drainanschluß für diese Zellen, die entlang derselben Reihe des Feldes angeordnet sind, und zwar mit Hilfe einer Drainverbindungsleitung, die direkt auf der Oberfläche des halbleitenden Substrats ausgebildet ist, über und in Kontakt mit den Drainbereichen, sowie räumlich den Trennstreifen in Überkreuzungszonen mit letzteren überlagert. Auf diese Weise wird das Erfordernis der individuellen Drainkontakte in jeder Zelle, deren Ausbildung und Zuverlässigkeit einige der hauptsächlichen technologischen Probleme bei den derzeitigen Fertigungsmethoden darstellt, praktisch eliminiert.
Die elektrische Verbindung zwischen Drainzonen der einzelnen Zellen läßt sich daher in der Form realisieren, daß in selbstausrichtender Weise im wesentlichen durchgehende Metalleitungen ausgebildet werden, so daß in starkem Maße die oben angegebenen Schwierigkeiten der fotolithografischen Musterbildung ebenso ausgeschaltet werden wie Probleme in Verbindung mit dem Reinigen der winzigen Kontaktflächen, und außerdem eine reale Drainkontaktfläche gewährleistet wird, die deutlich größer ist als diejenige, die mit den bekannten Methoden erzielbar wäre, und die deshalb eine größere Zuverlässigkeit und einen stärkeren ohmschen Kontakt im Vergleich zum Stand der Technik schafft. Zusätzliche Vorteile werden dadurch erreicht, daß das erneute Zurückgreifen auf Ionenimplantation des Kontaktbereichs nach dessen Musterbildung, der sogenannten traditionellen Metall-Maske, entfällt, ebenso, wie die Ausbildung der Gatekontakte mit deutlich flacher Struktur möglich ist. Dieser letztgenannte Aspekt des erfindungsgemäßen Bauelements trägt zusätzlich dazu bei, daß sich das Bauelement besonders auch zur Realisierung von ROM-Bauelementen eignet, die (Kundenspezifisch) programmiert werden können, indem MOS-Transistoren innerhalb eines "Mosaiks" von Zellen erzeugt werden oder nicht erzeugt werden mit Hilfe der sogenannten Gate-Kontakt-Maske, was in vorteilhafter Weise während einer der letzten Phasen des Fertigungsprozesses und unter relativ unkritischen Bedingungen geschieht.

Kurze Beschreibung der Zeichnungen

Die verschiedenen Merkmale und Vorteile der Erfindung ergeben sich durch die nachfolgende detaillierte Beschreibung gewisser Ausführungsformen der Erfindung und durch Bezugnahme auf die beigefügten Zeichnungen. Es zeigen: die Folge der Figuren 1 bis 11 schematisch die Bauelementarchitektur gemäß der Erfindung durch Veranschaulichung der prinzipiellen Fertigungsprozeßschritte;
Figuren 12 und 13 schematisch eine alternative Ausführungsform der Erfindung.

Beschreibung der bevorzugten Ausführungsbeispiele

Unter Bezug auf Figuren 1 bis 11 werden auf einem halbleitenden Substrat 1 Trennstrukturen 2 als ununterbrochene parallele Streifen definiert und ausgebildet, die sich über die gesamte Höhe der Spalten des Zellenfeldes erstrecken. Die Trennstrukturen 2 können durch eine Feldoxidschicht gebildet werden, sie können auf nicht maskierten Abschnitten der Oberfläche des Halbleiters 1 durch Wachstum gebildet werden, welche zuvor mit Ionen implantiert wurden, gemäß einem der bekannten Maskiermethoden mit Siliziumnitrid, beispielsweise nach dem sogenannten Locos-Verfahren (von Philips) oder dem Planox-Verfahren (von SGS- Thomson) oder dergleichen. Alternativ können die Trennstreifen "eingelegt" werden, d. h. so gefertigt werden, daß zunächst Gräben in die Oberfläche des Halbleitersubstrats geschnitten werden, welche nach Ionenimplantation aufgefüllt werden, indem ein dielektrisches Material wie z. B. Siliziumoxid (BOX-Typ-Trennungen) aufgebracht wird, um so in vorteilhafter Weise eine perfekte Planheit der Waferoberfläche zu gewährleisten.
Wie man sehen kann, ist die fotolithografische Musterbildung der Trennstreifen 2 praktisch frei von den Unzulänglichkeiten, die sich während des Bildübertragungsprozesses durch die Abrundung der Ecken der im wesentlichen rechteckigen Geometrien ergeben, wie es der Fall bei den herkömmlichen Architekturen dieser Bauelemente ist. Die fotolithografische Musterbildung paralleler Streifen ist optisch deshalb viel einfacher, weil die Beugungsprobleme deutlich geringer in Erscheinung treten als in dem Fall, daß in zwei Richtungen rechtwinklige Merkmale definiert werden.
Nach dem Ausbilden der Trennstrukturen 2 unter Verwendung irgendeiner der bekannten Methoden werden ebenfalls unter Befolgung üblicher Praktiken die Gatestrukturen, insgesamt mit 3 bezeichnet, ausgebildet, wobei die Gatestrukturen erfindungsgemäß Teilopferstrukturen deshalb 5 sind, weil sie zu einem späteren Zeitpunkt des Prozesses durch weitere Maskierung und Ätzung weiterdefiniert werden. Wie man aus Fig. 2 ersehen kann, sind die Gatestrukturen eines Feldes aus Einheitsspeicherzellen in diesem Stadium parallele, beabstandete Streifen, die rechtwinklig die zuvor auf der Vorderseite des Halbleiterwafers ausgebildeten Trennstreifen 2 schneiden, indem sie sie kreuzen. Wie in der Querschnittdarstellung A-A in Fig. 3 gezeigt ist, wird für den speziellen Fall von EPROM-Zellen jede individuelle Gatestruktur mit einer ersten leitenden Schicht 4, typischerweise aus polykristallinem Silizium (Poly I), die elektrisch von dem darunterliegenden Halbleiterstoff 1 durch eine dielektrische Gateschicht 5 getrennt ist, die normalerweise aus Siliziumoxid besteht und zuvor über den gesamten aktiven Bereichen zwischen zwei benachbarten Trennstreifen 2 gebildet wurde, wobei die erste leitende Schicht 4 das schwimmende Gate der EPROM-Zellen des Bauelements bildet, vollständig von einer dielektrischen Schicht oder Mehrfachschicht 6 isoliert, auf deren Oberseite eine zweite leitende Schicht aus polykristallinem Silizium (Poly II) 7 aufgebracht und mit einem Muster versehen ist, um eine Steuergateelektrode der Zelle zu bilden. Die Flanken der zusammengesetzten Gatestrukturen 3 sind bedeckt von einer isolierenden Dielektrikumschicht 8 mit sich verjüngendem Querschnittprofil, um seitliche Distanzelemente zur Durchführung der nachfolgenden Ionenimplantation der Drain- und Sourcebereiche des Halbleiters zu bilden, und um in selbstausflchtender Weise elektrische Verbindungsleitungen für die Drain- und Sourcezonen der individuellen Zellen zu erhalten, wie unten noch beschrieben wird. Auch die Ausbildung dieser sich verjüngenden dielektrischen Distanzelemente 8 entspricht überlicher Praxis und wird deshalb hier nicht im einzelnen beschrieben.
Kurz gesagt, kann der Fertigungsprozeß nach der Beendigung der Ausbildung der Trennstrukturen in Form der parallelen, ununterbrochenen Streifen 2 im Fall eines EPROM-Speichers folgende Schritte aufweisen:
a) das Halbleitermaterial 1 wird thermisch oxidiert, um eine Schicht für das Gateoxid 5 auf den aktiven Bereichen auszubilden;
b) durch chemisches Niederschlagen aus der Dampfphase wird eine Schicht aus polykristallinem Silizium (Poly I) gebildet und dotiert;
c) durch thermisches Oxidieren der Oberfläche des aufgebrachten polykristallinen Siliziums, oder durch Niederschlagen, wird eine dielektrische Schicht oder Mehrfachschicht 6 gebildet, um das schwimmende Gate abzutrennen, welches durch die mit Muster versehene Schicht des polykristallinen Siliziums 4 (Poly I) gebildet wird;
d) durch chemisches Niederschlagen aus der Dampfphase wird eine zweite Schicht aus polykristallinem Silizium 7 (Poly II) gebildet, durch die hindurch die Steuergates schließlich als Muster ausgebildet werden, und wahlweise wird auch eine Schicht aus Siliziumsilizid gebildet, um in der Praxis den Schritt des Niederschlagens sämtlicher Schichten abzuschließen, welche den Gatestrukturstapel der Speichermatrix bilden;
e) durch Maskieren und Ätzen werden die parallelen Leitungen der Gatestruktur gebildet;
f) es werden die Seitenwand-Distanzelemente 8 aus einem dielektrischen Material auf den Flanken der Leitungen der Gatestruktur gebildet, und es werden gemäß üblichen Praktiken Source- und Drainbereiche implantiert.
Am Ende dieser Sequenz von Fertigungsschritten hat die Struktur das in Fig. 2 und 3 dargestellte Aussehen, insbesondere ist im Querschnitt der Fig. 3 eine Gatestruktur für eine EPROM-Zelle dargestellt. Natürlich enthält im Fall von durch einen einfachen MOS-Transistor gebildeten Zellen die Gatestruktur eine einzelne leitende Schicht (d. h., die Gatestruktur wird im wesentlichen nur durch die Poly-I-Schicht gebildet).
An dieser Stelle kann der Fertigungsprozeß gemäß zweier verschiedener Ausführungsformen der Erfindung weiterlaufen.
Gemäß einer ersten Ausführungsform, die schematisch in der Folge von Figuren 4 bis 11 dargestellt ist, verläuft der Prozeß gemäß folgenden Schritten:
g) konformes Aufbringen einer einzelnen, elektrisch leitenden Matrixschicht 9 oder einer leitenden Mehrlagenschicht, gefolgt von dem Aufbringen einer Schicht eines Einebnungsmaterials 10 (z. B. Siliziumoxidglas; SOG) oder eines Materials, welches sich selbst zum Einebnen eignet (z. B. ein Gemisch aus Oxiden, die durch thermischen Rückfluß gebildet werden), wie in Fig. 4 dargestellt ist;
h) maskenloses "Decken"-Ätzen der Schicht 10, bis die oberen Enden der Spitzen der darunterliegenden leitenden Matrixschicht 9, die zuvor niedergeschlagen wurde, freiliegen, wie es in Fig. 5 dargestellt ist;
i) selektives Ätzen des leitenden Materials der Matrixschicht 9, die während des vorausgehenden Ätzschritts freigelegt wurde, wobei die Reste des Einebnungsmaterials 10 während dieses Ätzschritts als Maske verwendet wird, bis die Ätzfront des leitenden Materials an den Seiten der dielektrischen Distanzelemente 8 abgesenkt ist, wie in Fig. 6 gezeigt ist.
Mit dem letzten Schritt werden die Source- und Drain-Verbindungsleitungen vereint direkt auf dem Substrat oberhalb der Source- und Drainzonen der Zellen gebildet, welche Leitungen geometrisch die Trennstreifen überkreuzen, wenn sie mit letzteren, die sich in einer orthogonalen Richtung bezüglich der Verbindungsleitungen erstrecken, kreuzen. Es ist ersichtlich, daß die Kontaktfläche auf den Sourcezonen ebenso wie auf den Drainzonen in vorteilhafter Weise größtmöglich ist. Darüber hinaus vermeidet der Umstand, daß der elektrische Kontakt auf einem Bereich des Halbleitersubstrats, welches nicht gezielt durch Ätzen einer dielektrischen Isolierschicht "freigelegt" wurde, wie es zum Abtrennen der Gatestrukturen üblicherweise geschieht, die Probleme aufgrund durch Ätzen bedingter Kristalldefekte und/oder der Implantation von Verunreinigungsspezies und/oder einer unvollkommenen oder nur teilweisen Reinigung der Kontaktfläche von Oxid und/oder Polymer- Resten, die normalerweise während des üblichen reaktiven Ionenätzprozesses gebildet werden, der dazu dient, die Kontaktlöcher durch die dielektrische Isolierschicht hindurch auszubilden. Natürlich wird der deutlichste Vorteil durch den Umstand repräsentiert, daß die Drain- und Source-Verbindungsmetalleiter realisiert werden ohne den Einsatz von Musterbildungsmasken, deren Ausrichtung möglicherweise kritisch sein könnte. Tatsächlich werden die metallischen Source- und Drainverbindungsleitungen 9 in praktisch selbstausrichtender Weise in bezug auf die existierenden, Teilopfer-Gatestrukturen gebildet, die in diesem Stadium noch in Form ununterbrochener paralleler Streifen vorliegen.
An dieser Stelle kann der Fertigungsprozeß mit folgenden Schritten weitergeführt werden:
j) Entfernen der Reststreifen des Einebnungsmaterials 10, welches sich noch über den leitenden Leitungen 9 befindet, indem eine Resistschicht aufgebracht und eine Gatetrennmaske definiert wird, deren Muster schematisch in Fig. 7 durch die in gestrichelter Linie ausgeführten Profile M dargestellt ist. Wie man leicht sieht, besitzt diese Maske ein Muster, das durch parallele Streifen gebildet und im wesentlichen frei von kritischen Merkmalen ist. Das Ätzen der unmaskierten Abschnitte der Teilopfer-Gatestruktur, d. h. der Streifen 3, erfolgt durch die Öffnungen der Maske dort, wo sie unter den darunterliegenden Trennstreifen kreuzen, wodurch die Kontinuität der Streifen der gebildeten Teilopfer-Gatestruktur unterbrochen wird und permanente Gatestrukturen einzelner Zellen definiert werden, wie in Fig. 7 und 8 gezeigt ist;
k) Aufbringen einer Schicht aus dielektrischem Material 10 als Zwischenisolierschicht;
l) mit Hilfe einer speziellen Gatekontaktmaske Definieren und Ätzen der Schicht des dielektrischen Materials 11 der Zwischenisolierung, bis die Oberfläche der leitenden Schicht des mit Muster versehenen Steuergates der EPROM-Zellen oder der besonderen gleitenden Gateschicht im Fall normaler MOS-Transistoren freiliegt, wie in Fig. 9 gezeigt ist.
Diese Gatekontaktmaske ist ersichtlich wesentlich weniger kritisch als die normalerweise zum "Öffnen" der Drainkontakte bei herkömmlichen Architekturen verwendete Maske. Tatsächlich befindet sich die für den Kontakt freizulegende Oberfläche auf einem relativ höheren und konstanten Niveau auf der Vorderseite des Wafers, welche Vorderseite nach dem Aufbringen der dielektrischen Zwischenisolierschicht 11 relativ flach ist und bei Bedarf leicht zusätzlich eingeebnet werden kann.
Dann kann der Fertigungsprozeß mit folgenden Schritten fortgesetzt werden:
m) Aufbringen einer leitenden Schicht (dotiertes polykristallines Silizium, Aluminium, Aluminium-Legierung oder dergleichen) und Mustern mit Hilfe einer speziellen Maske für die Gate-Verbindungsleitungen 12, welche Leitungen parallel zueinander und senkrecht bezüglich der darunterliegenden Source- und Drain-Verbindungsleitungen verlaufen und in der Projektion parallel zu zwei darunterliegenden benachbarten Trennstreifen laufen, wie in Figuren 10 und 11 gezeigt ist.
Gemäß einer alternativen Ausführungsform der Erfindung ist es möglich, die Source- und Drain-Verbindungsleitungen auszubilden durch Aufbringen einer Schicht aus leitendem Material (z. B. Wolfram) oberhalb der gemusterten Teilopfer-Streifen der Gatestruktur 3 in nicht konformer Weise, jedoch derart, daß die aufgebrachte Schicht aus leitendem Material die Oberfläche der Vorderseite des Wafers im wesentlichen einebnet, wie in Fig. 14 zu sehen ist. Erreicht werden kann dies durch Einsatz von Methoden, die die Tendenz des speziellen aufgebrachten metallischen Materials begünstigen, die Hohlräume der Oberfläche leicht dadurch auszufüllen, daß es dort dicker wächst als oben auf den Spitzen der Oberfläche.
Eine solche einebnende leitende Schicht 9' kann dann unter stark anisotropen Bedingungen geätzt werden, beispielsweise mit Hilfe eines RIE- Ätzprozesses, bis die Ätzfront des leitenden Materials 9' an den Seiten der dielektrischen Distanzelemente 8 abgesunken ist, die an den Flanken der darunterliegenden Streifen 3 der Gatestruktur vorhanden sind, wie dies schematisch in Fig. 15 gezeigt ist, um in vereinfachter Weise die metallischen Drain- und Gate-Verbindungsleitungen selbstausrichtend mit den existierenden Streifen 3 der Gatestruktur auszubilden.
Während in Fig. 3 eine typische zusammengesetzte gestapelte Gatestruktur einer EPROM-Zelle im einzelnen dargestellt wurde, wurde in den nachfolgenden Figuren die Gatestruktur allgemeiner insgesamt gezielt mit 3 bezeichnet, ohne die spezifische eigene mehrlagige Struktur darzustellen, weil dies dem technisch versierten Fachmann ersichtlich ist, wobei die vorliegende Erfindung gleichermaßen sowohl im Fall von EPROM-Einheitszellen als auch im Fall von Einheitszellen anwendbar ist, die durch einen Standard-MOS-Transistor oder eine ähnliche Struktur gebildet werden, d. h. eine Struktur mit einer einzelnen Gateelektrode. Die sogenannten ROM-Speicher werden normalerweise mit einem derartigen Typ von Einheitszellen gefertigt, die nur mit elektrischen Mitteln nicht gelöscht (und auch nicht programmiert) werden können. Die Unterscheidung zwischen dem Zustand "1" und "0" des Binärcodes wird in konventioneller Weise nach einem der folgenden Verfahren realisiert:
a) durch Erzeugen (oder Nicht-Erzeugen) einer Transistorstruktur an einer speziellen Stelle des Feldes (der Matrix) von Transistoren;
b) durch Differenzieren mittels Kanalimplantation des Umschaltschwellenwerts eines speziellen Transistors des Feldes;
c) durch Verbinden (oder Nicht-Verbinden) eines speziellen Transistors des Feldes.
Die letztere Methode wird häufig deshalb bevorzugt, weil sie in vorteilhafter Weise die "kundenspezifische Anfertigung" eines Bauelements während der abschließenden Fertigungsprozeßschritte ermöglicht, so daß der größere Teil der vorausgehenden Fertigungsschritte standardisiert werden kann. Gemäß bekannten Methoden kann diese Kundenspezifizierung dadurch erfolgen, daß jedes Drain mit zwei auswählbaren Kanälen verbunden wird. Der Vorteil einer solchen Architektur ist durch eine 100%-ige Redundanz gegeben, während der Nachteil in dem Erfordernis zu sehen ist, daß eine relativ große Siliziumfläche benötigt wird. Die lithografischen Schwierigkeiten sind praktisch die gleichen, wie man sie bei der Fertigung von EPROM-Zellen antrifft.
Im Gegensatz dazu ermöglicht die vorliegende Erfindung die Realisie rung einer "programmierten" Verbindung jedes Transistors des Speicherfeldes während der abschließenden Fertigungsschritte mit Hilfe der Gatekontaktmaske, und dieser Umstand verringert in starkem Maß die Kritizität der Ausrichtung und der Musterbildung verglichen mit der herkömmlichen Praxis des Verwendens einer wesentlich kritischeren DRAINKONTAKTMASKE für den gleichen Zweck, wie oben erläutert wurde. In vorteilhafter Weise läßt sich jeder Transistor der Speicherzelle über zwei auswählbare Kanäle adressieren, um dadurch dieselbe 100%- ige Redundanz wie im Stand der Technik zu erhalten, während der Vorteil extremer Kompaktheit des Feldes gemäß der Erfindung gewonnen wird, verglichen mit dem nach dem Stand der Technik gefertigten Feld.
Allgemeiner ausgedrückt oder speziell für den Fall von EPROM-Speicherfeldern, lassen sich verschiedene Dekodierschaltungen verwenden, die eine gewisse Redundanz beinhalten oder auch nicht. In anderen Worten: für den Fall, daß einzelne Speicherzellen individuell adressiert werden, muß die Speichermatrix gemäß einer bekannten Methode mit einer geeigneten Dekodierschaltung ausgestattet werden, um unter den Sourceleitungen unterscheiden zu können. Wenn hingegen eine eher traditionelle Dekodierschaltung verwendet wird, wobei sämtliche Sourceleitungen elektrisch zusammengeschaltet sind, muß jede Speicher-"Zelle" als in der Praxis durch zwei halbe Zelle gebildet betrachtet werden, d. h. durch ein Paar von Einheitszellen oder Transistoren des Speicherfeldes, die im Verein miteinander arbeiten und somit eine Redundanz von 100% festlegen, was bekannter Praxis entspricht.

Claims

1. Halbleiterbauelement, umfassend ein Feld aus Speicherzellen, die jeweils eine oberhalb einer Kanalzone zwischen einer Source- und einer Drainzone eines Halbleitersubstrats ausgebildete Gatestruktur besitzen, die in Reihen und Spalten mit elektrischen Source-, Gateund Drain-Verbindungsleitungen und mit einer Trennstruktur organisiert sind, welche parallele Isolierstreifen umfaßt, die sich ohne Unterbrechung über die gesamte Spaltenlänge des Feldes von Zellen erstrecken und eine Zelle von einer benachbarten Zelle derselben Reihe trennen, wobei die Drain-Verbindungsleitungen des Feldes ununterbrochene paralle le Metalleitungen sind, die auf der Oberfläche des Halbleitersubstrats ausgebildet sind, wobei jede Leitung über und in elektrischem Kontakt mit die bzw. den Drainzonen der in einer Reihe des Feldes angeordneten Zellen läuft und baulich den Trennstreifen dort überlagert ist, wo die Drain-Verbindungsleitung die Isolierstreifen kreuzt;

die Source-Verbindungsleitungen des Feldes in Form ununterbrochener paralleler Metalleitungen vorliegen, die auf der Oberfläche des Halbleitersubstrats gebildet sind, wobei jede Leitung über die und in elektrischem Kontakt mit den Sourcezonen der Zellen in einer Reihe des Feldes läuft und baulich den Isolierstreifen dort überlagert sind, wo die Source-Verbindungsleitung die Isolierstreifen kreuzt;

jede der Gate-Verbindungsleitungen, die die Gate-Strukturen der Zellen in einer Spalte des Feldes verbinden, parallel zu den Isolierstreifen und orthogonal zu den Drain- und Source-Verbindungsleitungen verläuft und baulich den Gate-Strukturen der Zellen, die zwischen zwei benachbarten Isolierstreifen enthalten sind, und über den darunterliegenden Drain- und Source-Verbindungsleitungen dort überlagert ist, wo die Gate-Verbindungsleitung die Drain- und Sourceleitungen kreuzt.

2. Bauelement nach Anspruch 1, bei dem die Speicherzellen EPROM- Zellen sind und die Gate-Struktur gebildet wird durch eine schwimmende Gateelektrode und durch eine Steuergateelektrode, die mit der schwimmenden Gateelektrode kapazitiv gekoppelt ist.

3. Bauelement nach Anspruch 1, bei dem die Speicherzellen ROM- Zellen sind, im wesentlichen gebildet durch einen MOS-Transistor, dessen Gate durch Programmierung mit einer zugehörigen Gate- Verbindungsleitung von zu derselben Spalte des Feldes gehörigen Transistoren verbunden oder nicht verbunden ist.

4. Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 1, umfassend ein Feld aus Speicherzellen, jeweils mit einer Gatestruktur, die über einer Kanalzone zwischen einer Source- und einer Drainzone eines Halbleitersubstrats ausgebildet ist, organisiert in Reihen und Spalten mit elektrischen Source-, Gate- und Drain-Verbindungsleitungen und mit einer Trennstruktur, die parallele Isolierstreifen umfaßt, welche sich ununterbrochen über die gesamte Spaltenlänge des Feldes von Zellen erstrecken und eine Zelle von einer benachbarten Zelle in derselben Reihe trennen,

umfassend die folgenden Schritte:

Ausbilden der Trennstruktur unter den Zellen einer Reihe des Feldes in Form von ununterbrochenen Trennstreifen, die gleichmäßig beabstandet sind und parallel zueinander verlaufen und sich über die gesamte Spaltenlänge des Feldes erstrecken;

Ausbilden einer Teil-Opfergatestruktur in der Form beabstandeter paralleler Streifen, die orthogonal zu den darunterliegenden Trennstreifen verlaufen und dielektrische Seitenwand-Abstandselemente entlang den Flanken der Teilopfergatestruktur-Streifen bilden;

konformes Aufbringen einer Metallschicht oder mehrerer Schichten über dem Substrat und den Streifen;

Aufbringen einer Schicht aus einem Einebnungsmaterial;

anisotropes, ohne Maske erfolgendes Ätzen der Schicht aus Einebnungsmaterial so weit, bis die Spitzen der darunterliegenden, konform aufgebrachten Metalischicht freiliegen, um auf diese Weise Restbänder des Einebnungsmaterials auf dem Boden der Täler der Metallschicht zwischen zwei darunterliegenden benachbarten Teilopferstreifen der Gatestruktur stehenzulassen;

Ätzen der freiliegenden Abschnitte der Metallschicht unter Verwendung der Restbänder des Einebnungsmaterials auf dem Boden der Täler als Maske bis zum Absenken der Ätzfront des Metalls der Schicht unter die Seitenwände der dielektrischen, entlang den Flanken der Teilopferstreifen der Gatestruktur gebildeten Distanzelementen;

Entfernen der Restbänder des Einebnungsmaterials; Ausbilden einer Gate-Trennmaske mit Öffnungen, welche zusammenfallen mit den Überlagerungszonen der Teilopfer-Gatestrukturstreifen über den darunterliegenden Trennstreifen;

Ätzen der freiliegenden Abschnitte der Teilopfer-Gatestrukturstreifen, um permanente Gatestrukturen zu definieren und sukzessives Entfernen der Maske;

Niederschlagen einer Zwischenisolierschicht aus dielektrischem Material; Definieren von individuellen Gatekontakten mit Hilfe einer Gatekontaktmaske, und Ätzen der aus dielektrischem Material bestehenden Zwischenisolierschicht durch Öffnungen der Maske hindurch, bis die Oberseite der permanenten Gatestrukturen freiliegt, und Entfernen der Maske;

Aufbringen einer Gatekontakt-Metallschicht in elektrischem Kontakt mit den permanenten Gatestrukturen und Versehen der aufgebrach ten Metallschicht mit einem Muster zur Ausbildung der Gate-Verbindungsleitungen parallel zu den darunterliegenden Trennstreifen und orthogonal zu den darunterliegenden Drain- und Source-Verbindungsleitungen, und Verbinden der Gatestrukturen der Zellen einer Spalte des Feldes.

5. Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 1, umfassend ein Feld aus Speicherzellen, jeweils mit einer Gatestruktur, die über einer Kanalzone zwischen einer Source- und einer Drainzone eines Halbleitersubstrats ausgebildet ist, organisiert in Reihen und Spalten mit elektrischen Source-, Gate- und Drain-Verbindungsleitungen und mit einer Trennstruktur, die parallele Isolierstreifen umfaßt, welche sich ununterbrochen über die gesamte Spaltenlänge des Feldes von Zellen erstrecken und eine Zelle von einer benachbarten Zelle in derselben Reihe trennen,

umfassend die folgenden Schritte:

Ausbilden einer Teil-Opfergatestruktur in der Form beabstandeter paralleler Streifen, die orthogonal zu den darunterliegenden Trennstreifen verlaufen und dielektrische Seitenwand-Abstandselemente entlang der Flanken der Teilopfergatestruktur-Streifen bilden;

Niederschlagen einer Einebnungsmetallschicht über dem Substrat und den Streifen;

anisotropes Ätzen der Schicht aus der Einebnungsmetallschicht ohne Maske, bis die Ätzfront der Einebnungsmetallschicht unter die Seitenwände der dielektrischen Distanzelemente absinkt, die entlang den Flanken der Teilopfer-Gatestrukturstreifen gebildet sind;

Bilden einer Gatesepariermaske mit Öffnungen, die übereinstimmen mit den Überlagerungszonen der Teilopfer-Gatestrukturstreifen über den darunterliegenden Trennstreifen;

Ätzen der freiliegenden Abschnitte der Teilopfer-Gatestrukturstreifen, um permanente Gatestrukturen zu definieren, und sukzessives Entfernen der Maske;

Niederschlagen einer Zwischenisolierschicht aus dielektrischem Material;

Definieren von individuellen Gatekontakten mit Hilfe einer Gatekontaktmaske, und Ätzen der aus dielektrischem Material bestehenden Zwischenisolierschicht durch Öffnungen der Maske hindurch, bis die Oberseite der permanenten Gatestrukturen freiliegt, und Entfernen der Maske;

Aufbringen einer Gatekontakt-Metallschicht in elektrischem Kontakt mit den permanenten Gatestrukturen und Versehen der aufgebrachten Metallschicht mit einem Muster zur Ausbildung der Gate-Verbindungsleitungen parallel zu den darunterliegenden Trennstreifen und orthogonal zu den darunterliegenden Drain- und Source-Verbindungsleitungen, und Verbinden der Gatestrukturen der Zellen einer Spalte des Feldes.