IT9083627A1 - Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione - Google Patents

Description

“SCHIERAMENTO DI CELLE DI MEMORIA CON LINEE METALLICHE DI CONNESSIONE DI SOURCE E DI DRAIN FORMATE SUL SUBSTRATO ED ORTOGONALMENTE SOVRASTATE DA LINEE DI CONNESSIONE DI GATE E PROCEDIMENTO PER LA SUA FABBRICAZIONE"

La presente invenzione concerne un dispositivo integrato contenente uno schieramento di celle unitarie di memoria, di dimensioni marcatamente ridotte ed in cui è eliminata la necessità di formare contatti individuali sulle aree di drain delle celle unitarie ed un metodo per fabbricare tale dispositivo,

I dispositivi o memorie impieganti celle'costituite sostanzialmente da un transistore MOS sono ampiamente noti ed impiegati in moderne tecnologie digitali. Tali dispositivi a semiconduttore sono caratterizzati dalla presenza di una o più schiere di celle unitarie di memoria, siano esse semplici transistori o celle EPROM, individualmente indirizzabili ed organizzate in righe e colonne. Nel caso più frequente di celle EPROM, ciascuna di esse è costituita essenzialmente da un transistore MOS a gate flottante (o a doppia gate). Altrettanto nota è una convenzionale architettura di questi schieramenti di celle di memoria caratterizzata dalla presenza di linee di interconnessione dei singoli contatti di drain appartenenti a transistori (celle) di una stessa colonna, correnti ortogonalmente rispetto alle linee di gate. Le source di due celle adiacenti tra loro nel senso di ordinamento a colonna delle celle restano invece elettricamente connesse in comune e nella forma di realizzazione convenzionale le coppie appartenenti ad una stessa riga hanno le source elettricamente connesse in comune. In questi dispositivi le strutture di isolamento che separano i drain e le gates di coppie di transistori su una stessa riga hanno una geometria sostanzialmente rettangolare , siano esse di tipo incassato (per esempio di tibo BOX) o formate mediante crescita di uno strato spesso di ossido termico. Comunemente i contatti di drain sono formati per mezzo di un’apposita mascheratura ed attacco di uno strato dielettrico uniformemente deposto sulla superficie del wafer semiconduttore per isolare le linee o strutture di gate dei transistor i.

Da un punto di vista della definibilità fotolitografica di particolari sempre più piccoli, i sopraccitati aspetti topografici dell’architettura "tradizionale" di questi dispositivi presentano i seguenti problemi.

Maschera di Isolamento (o Maschera di Aree Attive) Le geometrie, anche se perfettamente rettangolari sulla maschera, diventano smussate nella loro riproduzione sul wafer. Ciò dipende essenzialmente dai limiti di natura ottica (diffrazione) dei sistemi di trasferimento delle immagini: l’immagine aerea sul wafer delle figure proiettate dalla maschera già presenta un arrotondamento in corrispondenza degli angoli, arrotondamento che aumenta ulteriormente attraverso il successivo processo di sviluppo.

Con apparecchiature ottiche ad alta risoluzione (es. con N.A. > 0,45) e con un processo di mascheratura ad alto contrasto, il fenomeno può essere limitato ma sussiste sempre. Attualmente il miglior valore tipico ottenibile è uno smusso con un raggio di curvatura di circa un quarto di micrometro. Tale valore aumenta poi nel caso di crescita di ossido termico di ca.mpo.

L’arrotondamento degli angoli delle geometrie rettangolari comporta una criticità di allineamento delle linee di gates sovrastanti ed una certa variabilità dimensionale della larghezza di canale dei dispositivi.

Maschera dei Contatti

I problemi fotolitografici sono quelli noti di allineamento rispetto agli strati precedenti e di arrotondamento (qui ancor più marcato) degli angoli delle geometrie con la conseguente riduzione dell’area disponibile per la contattaz ione del semiconduttore di drain. Inoltre la riduzione della sezione dei contatti comporta notevoli difficoltà tecnologiche per il “riempimento" di tali cavità submicrometriche con un metallo.

Nella precedente domanda di brevetto No. 83651 A/89 depositata il 22 Dicembre 1989, a nome della stessa titolare, veniva descritto un dispositivo di memoria nel quale i sopraccitati problemi erano alleviati pur consentendo di ottenere un maggior grado di compattazione delle celle unitarie di memoria costituenti lo schieramento a righe e colonne. Questo era ottenuto formando strisce continue di isolamento anziché strisce discontinue (comportanti una geometria rettangolare) e conseguendo la connessione in comune delle source mediante linee di connessione formate in modo autoallineato direttamente sopra il substrato semiconduttore nelle zone di source e sopra le strisce di isolamento nelle zone di incrocio con queste. La configurazione generale era di un dispositivo con linee di connessione di source correnti parallelamente ed intervallatamente alle linee di gate, mentre i contatti individuali di drain risultavano formati in modo autoallineato sulle rispettive zone di drain tra due adiacenti strisce di isolamento. Le linee di connessione di drain potevano quindi essere formate in modo convenzionale per collegare le zone di dr-ain appartenenti a celle unitarie di una medesima colonna. In altri termini anche secondo questa soluzione, le linee di connessione di drain per collegare i contatti di drain individuali realizzati sulle rispettive zone di drain delle singole celle "sovrastano" le linee di gates e sono formate durante fasi relativamente terminali del processo di fabbricazione.

Nell’ambito dello sviluppo di dispositivi sempre più compatti con particolari submicrometrici da definire litograficamente, permane la necessità di alleviare ulteriore mente la criticità delle operazioni di mascheratura in termini di svincolo da severe tolleranze di allineamento delle maschere, di semplificare il processo di fabbricazione in termini più generali, allo scopo ultimo di garantire un elevato grado di affidabilità e di resa anche per dispositivi ai limiti di compattezza.

La presente invenzione ha come oggetto un dispositivo

integrato comprendente uno schieramento di celle unitarie di memoria in cui è del tutto eliminata la presenza di contatti individuali di drain e che pertanto può essere fabbricato con.un relativamente elevato grado di compattezza mediante procedure meno critiche di quelle seguite in procedimenti di fabbricazione di tipo noto, ovvero con una marcata semplificazione del processo di fabbricazione che ha benefici riflessi sia sulla resa e sull'affidabilità, sia sul costo di fabbricazione.

Anche nel caso del dispositivo della presente invenzione, come già nel dispositivo oggetto della precedente domanda di brevetto sopra citata, la struttura di isolamento impiegata è composta da strisce di isolamento parallele tra loro, prive di interruzioni, che si estendono per l’intero lunghezza di "colonna" dello schieramento di celle unitarie, organizzato in righe e colonne. Questo fatto, come già indicato nella precedente domanda di brevetto sopra citata, permette di conseguire, a parità di risoluzione ottica delle apparecchiature impiegate nei processi di definizione fotolitografica, un grado di compattezza marcatamente maggiore per celle unitarie realizzate sostanzialmente con una medesima distanza minima di definizione, ovvero "larghezza di striscia". La relativa descrizione contenuta in detta precedente domanda No. 83651 A/89 è dui incorporata.

Peraltro nel dispositivo dell’invenzione, le posizioni relative delle linee di gate e delle linee di drain sono sostanzialmente invertite rispetto a quelle rispettivamente occupate nel dispositivo oggetto della citata precedente domanda di brevetto, nonché in gran parte dei dispositivi della tecnica anteriore.

In particolare, contrariamente alla struttura descritta nella citata precedente domanda di brevetto, le linee di connessione di gate si sviluppano in senso ortogonale rispetto al senso di sviluppo delle linee di connessione di source e di drain, sviluppandosi invece parallelamente alle strisce di isolamento nel senso di sviluppo delle "colonne’' dello schieramento di celle unitarie.

Contrariamente alla più ampia generalità dei dispositivi anteriori, nel dispositivo oggetto della presente invenzione le linee di connessione di gate "sovrastano" le linee di connessione di drain, praticamente invertendo l’ordine di sovrapposizione di questi strati formati in successione sul wafer semiconduttore. Questa "sovrapposi ~ zione" delle linee di connessione di gate consente di realizzare la connessione in comune delle giunzioni di drain appartenenti a celle unitarie disposte su una medesima riga dello schieramento mediante una linea di connessione di drain formata direttamente sulla superficie del substrato semiconduttore sopra le zone di drain e geometricamente sovrapposta alle strisce di isolamento sulle zone di incrocio con queste. In questo modo si elimina la presenza di contatti individuali di drain in ciascuna cella, la formazione e l’affidabilità dei quali pongono alcuni dei maggiori problemi tecnologici secondo le tecniche impiegate fino ad oggi.

L’interconnessione elettrica tra le zone di drain delle singole celle può quindi essere assicurata mediante la formazione in modo autoallineato di linee metalliche continue, eliminando in grande misura le predette difficoltà di definizione fotolitografica ed i connessi problemi di pulizia delle minuscole aree di contatto oltre ad assicurare un’area reale di contatto di drain generalmente più ampia di quanto ottenibile con le tecniche note e quindi una maggiore affidabilità della qualità del contatto ohmico rispetto alla tecnica anteriore. Vantaggi addizionali sono conseguiti in termini di eliminazione della necessità di ricorrere ad impiantazione dell’area di contatto dopo averla definita, di eliminazione della cosiddetta maschera METAL tradizionale, nonché in termini di rendere accessibili contatti di gate su una struttura eccezionalmente piana. Quest’ultimo aspetto del dispositivo dell’invenzione contribuisce ulteriormente a rendere lo stesso particolarmente adatto a realizzare anche dispositivi di tipo ROM, programmabile (ovvero personalizzabile) attraverso l’introduzione o meno di celle transistori MOS nel previsto "mosaico" di celle di memoria attraverso una cosiddetta maschera di CONTATTI DI GATE la quale è vantaggiosamente impiegata in una fase relativamente terminale del processo di fabbricazione ed in condizioni relativamente non critiche.

I diversi aspetti e vantaggi dell’invenzione risulteranno evidenti attraverso la seguente descrizione dettagliata di una forma di realizzazione, secondo due alternativi processi di fabbricazione e facendo riferimento agli annessi disegni, nei quali:

la serie di Figg. da 1 a 11 illustra in maniera schematica il processo di fabbricazione del dispositivo dell’invenzione secondo una prima forma di realizzazione; le Figg. 12 e 13 mostrano schematicamente le fasi caratterizzanti di un alternativo processo di fabbricazione del dispositivo dell’invenzione

Con riferimento alle Figg. 1-11, su un substrato semiconduttore 1 sono dapprima definite e formate le strutture di isolamento 2, sottoforma di strisce di isolamento continue, parallele tra loro, le quali si estendono per l’intera altezza di colonna dello schieramento di celle. Le strutture di isolamento 2 possono essere costituite da uno strato di ossido termico cresciuto sulla superficie non mascherata e preventivamente impiantata del substrato semiconduttore 1, secondo una delle ben note tecniche di mascheratura con nitruro di silicio, come la tecnica LOCOS (Philips) o Planox (SGS-THOMSON ) e analoghe, ovvero possono essere strutture di isolamento incassate, realizzate scavando trincee sulla superficie del substrato semiconduttore le quali, dopo l’impiantazione di isolamento, vengono riempite per deposizione con un materiale dielettrico quale l’ossido di silicio (isolamenti BOX), vantaggiosamente ripristinando una perfetta planarità della superficie del wafer.

Come si può osservare la definizione fotolitografica degli isolamenti 2 risulta essenzialmente priva degli inconvenienti derivanti dall’arrotondamento, in fase di trasferimento di immagine, degli angoli di geometrie rettangolari come nei procedimenti di fabbricazione noti di questi dispositivi. La definizione fotolitografica di strisce parallele è otticamente relativamente facile dovendo confrontarsi con problemi di diffrazione in una sola direzione.

Dopo aver realizzato le strutture di isolamento 2, utilizzando una qualsiasi delle tecniche note, sempre facendo uso di tecniche ben note al tecnico del campo vengono realizzate le strutture di gate, complessivamente indicate con 3, le quali, secondo la presente invenzione, risultano strutture parzialmente sacrificabili in quanto verranno successivamente definite ulteriormente mediante mascheratura ed attacco. Come si può osservare nella figura 2, le strutture di gate per uno schieramento di celle unitarie di memoria, sono strisce parallele, distanziate tra loro, che intersecano ortogonalmente (sovrapponendosi ad esse nelle zone di incrocio! le strisce di isolamento 2 precedentemente formate sul fronte del wafer semiconduttore. Come mostrato nella sezione A-A della figura 3, nel caso specifico di celle di tipo EPROM, ciascuna struttura di gate comprende un primo strato conduttore L, usualmente di silicio policristallino (poly I), il quale è elettricamente isolato dal semiconduttore 1 da uno strato di ossido di gate 5 preventivamente formato sulle aree attive tra le strisce di isolamento 2 ed il quale costituirà la gate flottante delle celle EPROM del dispositivo, completamente isolata elettricamente da uno strato o multistrato dielettrico 6, sopra il quale viene deposto e definito un secondo strato conduttore di silicio policristallino (poly II) 7 che costituirà la gate di controllo. I fianchi delle strutture di gate 3 sono coperti da uno strato isolante di ossido dielettrico 8 di forma rastremata per costituire altrettanti distanziatori laterali per le successive fasi di impiantaz ione delle regioni di drain e di source e di reaiizzazione in modo autoallineato delle linee di connessione elettrica delle stesse, come verrà descritto in seguito. Anche il modo di formare questi distanz iatori 8 è una pratica ben nota al tecnico del campo e non necessita qui di una descrizione dettagliata.

Sinteticamente il processo di fabbricazione dopo l ’avvenuta formazione della struttura di isolamento a strisce continue 2, comprende le seguenti operazioni nel caso di celle EPROM:

a) ossidazione termica di gate per formare lo strato di ossido di gate 5 sulle aree attive del substrato semiconduttore 1;

b) deposizione chimica da fase vapore di uno strato di silicio policristallino (poly II e successivo drogaggio ;

c) formazione per ossidazione della superficie del polisilicio o per deposizione di uno strato o di un multistrato dielettrico di isolamento 6 della gate flottante costituita dal poly I 4;

d) deposizione chimica da fase vapore di un secondo strato di polisilicio (poly II) 7 costituente la gate di controllo ed eventualmente di siliciuro per completare la deposizione di TUTTI gli strati che compongono la struttura di gate;

e) definizione mediante mascheratura ed attacco delle strisce parallele della struttura di gate;

f) formazione dei distanziatori 8 di materiale dielettrico sui fianchi delle strisce della struttura di gate, seguita da impiantazione di source e di drain secondo le tecniche note.

Al termine di questa sequenza di operazioni la struttura sarà sostanzialmente quella illustrata nelle figure 2 e 3, in particolare nella vista in sezione della Fig. 3 è mostrata una struttura di gate'per celle EPROM. Naturalmente nel caso di celle costituite da un semplice transistore MOS, la struttura di gate comprenderà un singolo strato conduttore.

A guesto punto il processo di fabbricazione può proseguire secondo due diverse forme di attuazione alternative dell'invenzione.

Secondo una prima alternativa, mostrata nella serie di illustrazioni schematiche delle Figg. 4-11, il processo prosegue attraverso le seguenti operazioni:

g) deposizione in modo conforme di uno strato conduttore matrice 9 o di un multistrato conduttore, seguita da una deposizione di materiale planarizzante 10 (per esempio un vetro di ossido di silicio o SOG) o di un materiale planarizzabi le (ad esempio ossidi planar izzabi1i mediante trattamenti termici rapidi di rammollimento, come mostrato in Fig. 4; h) attacco senza maschera del materiale costituente lo strato planarizzante 10 fino a "scoprire" le sommità dello strato conduttore matrice 9 precedentemente deposto, come mostrato in Fig. 5;

i) attacco selettivo del materiale costituente lo strato conduttore matrice 9 esposto durante la fase precedente di attacco, usando il residuo di materiale di planarizzazione 10 come maschera, fino ad abbassare l’orlo di attacco del materiale conduttore lungo i fianchi dei distanziatori 8, come mostrato in Fig. 6.

Con quest'ultima operazione vengono create le linee di connessione di source e di drain essenzialmente formate direttamente sul substrato sopra le relaive regioni di source e di drain, le quali linee di connessione si sovrappongono geometricamente alle strisce di isolamento sulle zone di incrocio con queste ultime estendentisi in senso ortogonale rispetto alle linee di connessione. E’ evidente come l’area di contatto sia sulle regioni di source che sulle regioni di drain sia vantaggiosamente la Più ampia possibile. Inoltre il fatto che la contattazione sia realizzata su un’area -dei substrato semiconduttore che non è stata appositamente scoperta mediante l’attacco di uno strato dielettrico di isolamento preventivamente formato per isolare le strutture di gate, evita il sorgere di problemi dovuti a difetti cristallografici e/o ad impiantazione di atomi inquinanti e/o all’imperfetta pulizia della superficie di contatto da residui di ossido e/o di polimeri che normalmente si formano con i procedimenti noti di attacco RIE. Naturalmente il vantaggio più cospicuo è rappresentato dal fatto che le connessioni di drain e di source sono realizzate senza l’impiego di maschere ad allineamento critico. Infatti le linee metalliche 9 di connessione di source e di drain sono ottenute in modo sostanzialmente autoallineato rispetto alle preesistenti stru tture di gate parzialmente sacrificali sottoforma di stri sce continue.

A questo punto il processo di fabbricazione può proseguir e attraverso le seguenti operazioni:

j) rimozione delle strisce residue del materiale di planar izzazione 10 sopra le linee conduttrici 9 e copertura con resist e definizione di una maschera di SEPARAZIONE DI GATE, la cui conformazione è schematicamente mostrata in Fig. 7 mediante i profili tracciati con linea a tratti M. Come è facile osservare questa maschera è costituita da strisce parallele ed è sostanzialmente priva di elementi di criticità. Attraverso le aperture della maschera vengono attaccate le parti non mascherate della struttura parzialmente sacrificale di gate, ovvero delle strisce 3 sopra le sottostanti strisce ortogonali di isolamento, interrompendo la continuità delle strisce della struttura di gate originalmente formata e definendo così le strutture permanenti di gate delle singole celle, come mostrato nelle figure 7 e 8;

k) deposizione di uno strato di materiale dielettrico di isolamento intermedio 11;

l) definizione mediante un’apposita maschera CONTATTI DI GATE, ed attacco dello strato di materiale dielettrico 11 di isolamento intermedio fino a scoprire la superficie superiore dello strato conduttore di gate di controllo nel caso di celle EPROH o dell’unico strato conduttore di gate nel caso di transistori MOS, come mostrato in Fig. 9.

Questa maschera CONTATTI DI GATE risulta assai meno critica di quella normalmente impiegata per "aprire" i contatti di drain. Infatti la superficie da scoprire per la contattaiione è una superficie ad una quota relativamente elevata e ad uno stesso livello del fronte del dispositivo e dopo la deposizione dello strato dielettrico di isolamento intermedio 11 è relativamente piana e può essere facilmente planarizzata.

Il procedimento di fabbricazione può quindi proseguire attraverso le seguenti fasi:

m) deposizione di uno strato di materiale conduttore (polisilicio drogato, alluminio o simili) e definizione mediante un’apposita maschera delle linee di connessione di gate 12, le quali sono linee parallele tra loro ed ortogpnali rispetto alle sottostanti linee di connessione di source e di drain e si estendono parallelamente tra due sottostanti strisce di isolamento adiacenti, come mostrato nelle figure 10 e 11.

Secondo una-forma di realizzazione alternativa dell’invenzione, è possibile realizzare le linee di connessione di sour’ce e di drain deponendo sopra le predefinite strisce di struttura di gate 3, uno strato di materiale conduttore ('per esempio di tungsteno) non in maniera conforme bensì in modo che lo strato deposto di materiale conduttore planarizzi la superficie del fronte del wafer, come mostrato in Fig. 14. Ciò è ottenibile impiegando tecniche che favoriscano la tendenza al materiale deposto a riempire le cavità della superficie accumulandosi in Queste piuttosto che sulle sommità dei rilievi della superficie.

Lo strato conduttore 9’ planarizzante può quindi essere attaccato in condizioni di elevata anisotropia, per esempio mediante attacco RIE, fino ad abbassare l’orlo di attacco lungo i distanziatori 8 presenti sui fianchi delle sottostanti strisce 3 della struttura di gate, come mostrato schematicamente in Fig. 15, così da realizzare in maniera semplificata le linee metalliche di connessione di drain e di gate autoallineate alle preesistenti strisce 3 della struttura di gate.

Mentre nella Fig. 3 è stata mostrata in dettaglio una struttura di gate tipica di una cella EPROM, nelle successive figure la struttura di gate è stata più genericamente indicata complessivamente’con 3, deliberatamente senza mostrarne la specifica struttura, in guanto come sarà ben evidente al tecnico del campo, la presente invenzione è egualmente applicabile sia nel caso di celle unitarie di tipo EPROM , sia nel caso di celle unitarie costituite da un transistore IMOS o simile, avente un’unica gate. Con queste ultime celle unitarie sono realizzate le cosiddette memorie ROM di sola lettura non cancellabili (o non cancellabili nè programmabili elettricamente) . La differenziazione tra gli stati "1 " e "0" del codice binario avviene convenzionalmente in uno dei seguenti modi:

ai creando (o non creando) un transistore in una pai— ticolare posizione dello schieramento (matrice) dei transistor i;

b) differenziando per mezzo di impiantazione di canale la soglia di accensione di un particolare transistore dello schieramento.

c) collegando (o non collegando) un particolare transistore dello schieramento;

L’ultima tecnica è spesso preferita in quanto consente di "personalizzare " un dispositivo vantaggiosamente durante le fasi terminali del processo di lavorazione così da poter uniformare una gran parte delle precedenti lavorazioni. Secondo le tecniche note, questa personalizzaz ione può avvenire collegando ciascun drain a due canali programmabilmente selezionabili. Il vantaggio di una tale architettura è dato dalla ridondanza del 100% mentre lo svantaggio è la richiesta di un’area relativamente grande di silicio. Le difficoltà litografiche sono praticamente le stesse di quelle già descritte per celle EPROM.

Contrariamente a ciò, la presente invenzione consente di attuare il "programmato" collegamento di ciascun transistore dello schieramento nelle fasi terminali della lavorazione, attraverso la maschera di CONTATTI DI GATE e ciò riduce notevolmente la criticità di allineamento e di definizione rispetto al caso di impiego della assai più critica maschera dei CONTATTI DI DRAIN secondo la tecnica nota, come già ampiamente illustrato in precedenza. Vantaggiosamente ciascun transistore o elemento di memoria può essere creato tramite due canali’ programmabilmente selezionabili ottenendo una medesima ridondanza del 100% come nella tecnica anteriore pur avantaggiandosi dell’estrema compattezza dello schieramento dell’invenzione rispetto ad uno schieramento realizzato secondo la tecnica nota.

In termini più generali o in particolare modo per schieramenti di celle EPROM, potranno essere adottati diversi sistemi di decodificazione prevedendo o meno una certa ridondanza. In altri termini nel caso si vogliano distinguere ed indirizzare le singole celle, la matrice di memoria dovrà avvalersi di una appropriata circuiteria di decodificazione per discriminare le linee di source secondo una tecnica peraltro nota al tecnico del campo. Nel caso invece si voglia utilizzare una circuiteria di decodificazione del tipo più tradizionale, con tutte le linee di source elettricamente collegate in comune tra loro, occorre considerare che ogni "cella" di memoria sarà in realtà costituita da due semicelle ovvero da due celle unitarie o transistori adiacenti dello schieramento, i quali agiscono congiuntamente determinando una ridondanza del 100%, secondo quanto è ben noto al tecnico del campo.

Claims (5)

1. RIVENDICAZIONI 1. Dispositivo integrato comprendente uno schieramento di celle unitarie di memoria, aventi ciascuna una struttura di gate formata tra una zona di source ed una zona drain formate in un substrato semiconduttore, organizzate in righe e colonne mediante linee di connessione elettrica, rispettivamente di source, di gate e di drain delle celle unitarie e mediante una struttura di isolamento comprendente strisce di isolamento che si estendono senza soluzione di continuità per l’intera lunghezza di colonna di detto schieramento di celle unitarie separando la zona di drain, la zona di source e la struttura di gate di una cella da quelle di un’adiacente cella della stessa riga, caratterizzato dal fatto che le zone di drain delle celle appartenenti ad una stessa riga di detto schieramento di celle unitarie sono collegate elettricamente in comune tra loro mediante una rispettiva linea di connessione di drain formata direttamente su detto substrato sopra dette zone di drain e geometricamente sovrapposta a dette strisce di isolamento sulle zone di incrocio tra detta linea di connessione e dette strisce di isolamento ortogonali rispetto ad essa, le zone di source delle celle appartenenti ad una stessa riga di detto schieramento di celle unitarie sono collegate elettricamente in comune tra loro mediante una rispettiva linea di connessione di source formata direttamente su detto substrato sopra dette zone di source e geometricamente sovrapposta a dette strisce di isolamento sulle zone di incrocio tra detta linea di connessione di source e dette strisce di isolamento ortogonali ad essa; le strutture di gate delle celle appartenenti ad una stessa colonna di detto schieramento di celle unitarie sono collegate elettricamente in comune tra loro mediante una linea di connessione di gate sostanzialmente compresa tra due adiacenti strisce di isolamento, parallela a queste ultime ed ortogonale a dette linee di connessione di drain e di source, geometricamente sovrapposta a dette gate di dette celle contenute tra due adiacenti strisce di isolamento ed, ortogonalmente, a dette sottostanti linee di connessione di drain e di source.
2. 2. Dispositivo integrato secondo la rivendicazione 1, caratterizzato dal fatto che dette celle unitarie di memoria sono celle di tipo EPROM e detta struttura di gate è composta da una prima gate elettricamente flottante e da una seconda gate di controllo funzionalmente sovrapposta alla gate flottante.
3. 3. Dispositivo secondo la rivendicazione 1, caratterizzato dal fatto che detto dispositivo è un dispositivo di memoria a sola lettura (ROM) e dette celle unitarie sono transistori MOS, la gate dei quali è programmatamente collegata o meno alla rispettiva linea,di connessione di gate dei transistori fisicamente apparienenti ad una stessa colonna di detto schieramento.
4. 4. Procedimento per la fabbricazione di un dispositivo integrato comprendente uno schieramento di celle unitarie di memoria, aventi ciascuna una struttura di gate formata tra una zona di source e una zona di gate a loro volta formate in un substrato semiconduttore, organizzate in righe e colonne mediante linee di connessione elettrica, rispettivamente di source, di gate e di drain delle celle unitarie e mediante una struttura di isolamento comprendente strisce di isolamento che si estendono senza soluzione di continuità per l’intera lunghezza di colonna di detto schieramento di celle unitarie separando la zona di drain, la zona di source e la struttura di gate di una cella da quelle di un’adiacente cella della stessa riga, caratterizzato dal fatto che comprende le seguenti operazioni formare in un substrato semiconduttore una struttura di isolamento tra celle di una stessa riga di detto schieramento sottoforma di strisce di isolamento continue, distanziate e parallele tra loro le quali si estendono senza soluzione di continuità per almeno l’intera lunghezza di colonna di detto schieramento di celle; formare una struttura parzialmente sacrificale di gate sottoforma di strisce distanziate e parallele tra loro, correnti in senso ortogonale rispetto alle sottostanti strisce di isolamento e formare distanziatori dielettrici lungo i fianchi delle strisce parzialmente sacrificali di gate; depositare in modo conforme uno strato o multistrato metallico matrice; depositare uno strato di materiale planarizzante; attaccare senza ausilio di una maschera in modo anlsotropico lo strato di materiale planarizzante fino a scoprire le sommità del sottostante strato metallico matrice precedentemente deposto in modo conforme, residuando strisce di detto materiale planarizzante sul fondo degli avallamenti di detto strato metallico matrice tra due adiacenti strisce parzialmente sacrificali di gate; attaccare le parti esposte di detto strato metallico matrice utilizzando dette strisce residue di detto materiale planarizzante all’interno degli avallamenti come maschera, fino ad abbassare l’orlo di attacco del materiale metallico di detto strato lungo i fianchi di detti distanziatori dielettrici formati lungo i fianchi di dette strisce parzialmente sacrificali di gate; rimuovere dette strisce residue di materiale planarizzante; formare una maschera di SEPARAZIONE DI GATE avente aperture nelle zone di sovrapposizione di dette strisce parzialmente sacrificali di gate sopra dette sottostanti strisce ortogonali di isolamento; attaccare le parti esposte di dette strisce parzialmente sacrificali dì gate per definire strutture permanenti di gate e successivamente rimuovere il residuo di detta maschera; depositare uno strato di materiale dielettrico di isolamento intermedio; definire mediante un’apposita maschera di CONTATTI DI GATE ed attaccare attraverso tale maschera detto strato di materiale dielettrico di isolamento intermedio fino a scoprire la superficie superiore di dette strutture permanenti di gate e rimuovere il residuo di detta maschera; depositare lo strato metallico di contatto di gate e definire mediante mascheratura ed attacco linee di connessione di gate, sostanzialmente allineate tra due sottostanti adiacenti strisce di isolamento e correnti ortogonalmente a dette sottostanti linee di connessione di drain e di source e geometricamente sovrapposte a dette strutture permanenti di gate appartenenti a celle contenute tra dette due adiacenti strisce di isolamento ed appartenenti ad una medesima colonna di detto schieramento di celle.
5. 5. Procedimento per la fabbricazione di un dispositivo integrato comprendente uno schieramento di celle unitarie di memoria, aventi ciascuna una struttura di gate formata tra una sona di source e una zona di gate a loro volta formate in un substrato semiconduttore, organizzate in righe e colonne mediante linee di connessione elettrica, rispetti vamente di source, di gate e di drain delle celle unit arie e mediante una struttura di isolamento comprendente strisce di isolamento che si estendono senza soluzione di continuità per l’intera lunghezza di colonna di detto schieramento di celle unitarie separando la zona di drain, la zona di source e la struttura di gate di una cella da quelle di un’adiacente cella della stessa riga, caratterizzato dal fatto che comprende le seguenti operazioni : formare in un substrato semiconduttore una struttura di isolamento tra celle di una stessa riga di detto schieramento sottoforma di strisce di isolamento continue, distanziate e parallele tra loro le quali si estendono senza soluzione di continuità per almeno l’intera lunghezza di colonna di detto schieramento di celle; formare una struttura parzialmente sacrificale di gate sottoforma di strisce distanziate e parallele tra loro, correnti in senso ortogonale rispetto alle sottostanti strisce di isolamento e formare distanziatori dielettrici lungo i fianchi delle strisce parzialmente sacrificali di gate; depositare uno strato metallico matrice planarizzante; attaccare senza ausilio di una maschera in modo anìsotropico detto strato matrice di materiale metallico planarizzante fino ad abbassare l’orlo di attacco del materiale metallico planarizzante di detto strato matrice lungo i fianchi di detti distanziatori dielettrici formati lungo i fianchi di dette strisce parzialmente sacrificali di gate; formare una maschera di SEPARAZIONE DI GATE avente aperture nelle zone di sovrapposizione di dette strisce parzialmente sacrificali di gate sopra dette sottostanti strisce ortogonali di isolamento; attaccare le parti esposte di dette strisce parzialmente sacrificali di gate per definire strutture permanenti di gate e successivamente rimuovere il residuo di detta maschera; depositare uno strato planarizzante di materiale dielettrico di isolamento intermedio; definire mediante un’apposita maschera di CONTATTI DI GATE ed attaccare attraverso tale maschera detto strato di materiale dielettrico di isolamento intermedio fino a scoprire la superficie superiore di dette strutture permanenti di gate e rimuovere il residuo di detta maschera; depositare lo strato metallico di contatto di gate e definire mediante mascheratura ed attacco linee di connessione di gate, sostanzialmente allineate tra due sottostanti adiacenti strìsce di isolamento e correnti ortogonalmente a dette sottostanti linee di connessione di drain e di source e geometricamente sovrapposte a dette strutture permanenti di gate appartenenti a celle contenute tra dette due adiacenti strisce di isolamento ed appartenenti ad una medesima colonna di detto schieramento di celle.