DE69023587T2

DE69023587T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE69023587T2
Application number: DE69023587T
Authority: DE
Inventors: Mitsugi Ogura; Haruki Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-22
Filing date: 1990-09-21
Publication date: 1996-05-02
Anticipated expiration: 2010-09-22
Also published as: KR910006990A; KR930011788B1; EP0418914A2; EP0418914A3; EP0418914B1; DE69023587D1; JPH03113794A; US5095463A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung gemäß dem Oberbegrif des Anspruches 1, die aus der GB-A-2 193 017 bekannt ist, und insbesondere eine Vorrichtung zum Zulassen eines Datenauslesebetriebs bei hoher Geschwindigkeit.
Ein Verfahren zum Zugreifen auf Daten in einem gwöhnlichen DRAM wird zunächst beschrieben werden mit Bezug auf Figur 10, in der die Konfiguration der Speicherzellenperipherie bekannt ist. Speicherzellen als ein Speicherzellenfeld sind in einer Matrixart angeordnet. Eine Speicherzelle ist von einer Struktur einschließlich eines Paares eines Ladungshaltekondensators Cla und eines Ladungstransfertransistors T1a, verbunden mit einem Abtastverstärker 101 durch ein Bitleitungspaar 301a und 301b. Eine Auswahl jeder Speicherzelle wird durchgeführt durch die Reihenadresse und die Spaltenadresse. Die Reihenadresse ist die Adresse bezüglich der Auswahl von Wortleitungen 201, 202, ... , verbunden mit dem Transfertransistor, und die Spaltenadresse ist die Adresse bezüglich der Auswahl von I/O-Transfergates G1, ...Gm, verbunden mit Abtastverstärkern 101, ..., 10m, um als Schaltschaltungen zu funktionieren.
Bei solch einem DRAM wird beim Auslesen von in jeglicher Speicherzelle gehaltenen Daten ein Ansatz verwendet, zunächst irgendeine der Wortleitungen 201, 202, ... durch die Adresse zu wählen zum Anheben eines Potentials darauf zum Transferieren von Daten einer Speicherzelle, die mit der Wortleitung verbunden ist, zu irgendeinem der Bitleitungspaare 301a, 301b, ... 30ma, 30mb. So transferierte Daten werden verstärkt durch irgendeinen der Abtastverstärker 101, ..., 10m, um somit zu erlauben, daß die Potentiale auf jeweiligen Bitleitungspaaren 301a, 301b, ...., 30ma, 30mb gleich sind einer Potentialdifferenz entsprechend Daten, die in der verbundenen Speicherzelle gespeichert sind. Dann wird irgendeines der I/O- Transfergates G1,..., Gm, verbunden mit der Speicherzelle, die auszulesen ist, ausgewählt durch eine Spaltenadresse. Somit werden die Daten von einem Bitleitungspaar ausgegeben von der I/O-Leitung.
Daten wurden auf diese Art und Weise nach dem Stand der Technik ausgelesen. Das Verhältnis der Zeit, bis ein Abtasten einer Bitleitung vervollständigt ist, nachdem die Reihenadresse etabliert ist, zur Zeit, wenn die Spaltenadresse erforderlich ist, nimmt einen beträchtlich hohen Wert ein von 1/2 bis 1/3 der gesamten Zugriffszeit. In einem Fall beispielsweise von einem DRAM mit der Gesamtzugriffszeit von 80 ns, braucht es 40 bis 50 ns zum Abtasten der Bitleitung. Dies bildet ein Hindernis für hohe Geschwindigkeit. Da in diesem Fall die Reihenadresse und die Spaltenadresse eine Zeitdifferenz dazwischen haben bei einem notwendigen Zeitablauf, nimmt ein DRAM ein Multiplexsystem des Nehmens beider Adressen von einem geteilten Adresstift dorthinein.
In Übereinstimmung mit diesem System ist das Auslesen der Daten geteilt in den Abschnitt entsprechend der Reihenadresse und den Abschnitt entsprechend der Spaltenadresse. Aus diesem Grund sind bei dem Zugriffszyklus, wo die Reihenadresse sich nicht ändert bezüglich der in den letzten Zyklus, sondern nur die Spaltenadresse sich ändert, Daten einer Speicherzelle, die mit der gleichen Wortleitung im letzten Zyklus verbunden ist, bereits erfaßt. Somit kann durch sofortiges Auswählen eines I/O-Transfergates durch die Spaltenadresse die Zugriffszeit verkürzt werden. Dieses System kann Daten auslesen in einer Zeit, die 1/2- bis 1/3-mal der ist im Fall des Erfassens von Daten zum zweiten Male.
In dem Fall jedoch des Multiplexsystems ist, da das Steuerverfahren kompliziert wird, dies System nicht geeignet für kleinskalige Systeme. Ein Adressystem ähnlich dem beim SRAM ist erforderlich. Um mit solch einer Anforderung standzuhalten, wurde ein PSRAM (pseudostatisches RAM) weitläufig benutzt bei mittleren und kleinskaligen Computersystemen in den jüngsten Jahren. Solch ein PSRAM basiert nicht auf dem Multiplexsystemen wie bei den DRAMS, sondern basiert auf einem System ähnlich dem bei einem SRAM, um die Reihenadresse und die Spaltenadresse zur gleichen Zeitabläufe zu erzeugen, die benutzt werden bei jeweiligen Schaltungen bei dem Chip. Dies schafft in vorteilhafter Art und Weise die folgenden Verdienste: Ein Steuersignal zum Holen eines Spaltenadressignals (CAS < quer> Signal), das für das Multiplexsystem erforderlich ist, wird unnotwendig; die Steuerschaltung ist nicht mehr kompliziert als die im DRAM; die Kosten pro Bit sind niedriger als die des SRAM.
Der Auslesebetrieb einer gewissen Art eines PSRAM wird beschrieben werden in Zusammenhang mit dem Zeitablaufplan jeweiliger Signale von Figur 11. Wenn das Chipaktivierungssignal (CE < quer> -Signal) auf einem hohen (H)-Pegel ist, ist die Bitleitung angeglichen und vorgeladen. Weiterhin wird die Wortleitung in einen Rücksetz-Vorladestatus plaziert. Zur Zeit t1, wenn das CE < quer> -Signal vom H-Pegel auf einen niedrigen (L-) Pegel fällt, wird eine Adresse geholt. Somit wird ein Zugriff auf Daten initiiert. In diesem Beispiel wird eine Reihenadresse geholt zur Abfalizeit t1 des CE < quer> -Signals. Die Zeit zum Aufrechterhalten dieses Signalpegels variiert abhängig von der Art der Adresshaltesysteme. Im Fall des Haltens ist es notwendig, diesen Pegel bis t2 aufrechtzuerhalten. Bezüglich der gepunkteten Abschnitte, die darauf folgen, nämlich in dem Fall, wo kein Haltebetrieb durchgeführt wird, ist es notwendig, den Pegel aufrechtzuerhalten, und zwar unabhängig davon, welcher Pegel bis t4 herrscht. Bezüglich der schraffierten Abschnitte folgend t4 ist es unnotwendig, den Signalpegel auf jeden Fall zu halten. Somit wird die Reihenadresse gehalten bis zur Anstiegszeit t3 des CE < quer> - Signals. Andererseits wird die Pegeländerung der Spaltenadresse erfaßt durch den Übergangsdetektor zum Erfassen von Anderungen im Signalpegel. Somit wird eine Auswahl vom I/O-Transfergate ausgeführt, und Daten werden ausgelesen.
Zu dieser Zeit, wo die Reihenadresse und die Spaltenadresse beide verschieden sind von denen im letzten Zyklus, wird die Zyklus zeit repräsentiert durch tc in (im allgemeinen etwa 150 ns), und die Zugriffszeit wird repräsentiert durch tCEA. Wo nur die Spaltenadresse verschieden ist von der im letzten Zyklus, wird die Zyklus zeit repräsentiert durch tsc (etwa 50 ns), und die Zugriffszeit wird repräsentiert durch tcA. Dementsprechend wird, wo die Reihenadresse dieselbe ist wie die im letzten Zugriffszyklus, ein Zugang verwendet zum sofortigen Auslesen von Daten einer Speicherzelle, die mit derselben Wortleitung verbunden ist, welche bereits erfaßt wurden von einer Bitleitung entsprechend der Spaltenadresse, um dadurch zuzulassen, daß der Auslesebetrieb unter hoher Geschwindigkeit durchgeführt wird.
Jedoch zum Erlauben, daß der Auslesebetrieb unter einer hohen Geschwindigkeit auf diese Art und Weise durchgeführt wird, ist es notwendig, das CE < quer> -Signal zu ändern, wie gezeigt, in Abhängigkeit davon, ob sich die Reihenadresse ändert oder sie sich nicht ändert. Dies erfordert eine Extra-Logikschaltung. Weiterhin ist es notwendig, daß die Reihenadresse gehalten wird zur Abfall zeit des CE < quer> - Signals und die Spaltenadresse erfaßt wird durch den Übergangsdetektor für eine Zeitspanne, während der das CE < quer> -Signal auf den L-Pegel ist. Aus diesem Grund ist es erforderlich, zu diskriminieren, welcher Abschnitt der Adresse der Reihenadresse auf der Systemseite entspricht. Daraus resultierend resultiert eine Verwendung eines SRAMS anstelle eines DRAMS im Problem, daß der Verdienst, daß es eine Vereinfachung im mittleren und kleinen Systemen erzielt werden kann, reduziert ist.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die in der Lage ist, einen Hochgeschwindigkeits-Auslesebetrieb zu schaffen, das System zu vereinfachen und die Datentransfereffizienz zu verbessern.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung des anfänglich definierten Typs mit den kennzeichnenden Merkmalen des Anspruches 1 geschaffen.
Bevorzugte Aus führungs formen sind in den abhängigen Ansprüchen ausgeführt.
In Übereinstimmung mit der vorliegenden Erfindung wird, ob oder ob nicht eine im vorliegenden Zugriffszyklus gelesene Reihenadresse übereinstimmt mit einer Adresse im letzten Zyklus, die gehalten ist, beurteilt durch die Vergleichseinrichtung. Wo beurteilt wird, daß die vorherige Nicht-Übereinstimmung mit der letzteren ist, erlaubt die Steuereinrichtung, daß die Abtasteinrichtung eine Wortleitung auswählt durch diese Reihenadresse zum Transferieren von Daten einer Speicherzelle, die zu dieser Wortleitung gehört, zur Bitleitung, um der Abtasteinrichtung zu erlauben, diese zu erfassen. Danach erlaubt die Steuereinrichtung, daß die Datenausleseeinrichtung einen Transfergate ausführt und öffnet durch eine Spaltenadresse, die zu dieser Zeit geholt wird, um Daten auszulesen von einer entsprechenden Bitleitung. Wo andererseits beurteilt wird durch die Beurteilungseinrichtung, daß die vorherige in Übereinstimmung steht mit der letzteren, erlaubt, da die Daten der Speicherzelle, die zur selben Wortleitung gehört, bereits erfaßt wurden im letzten Zyklus, die Steuereinrichtung, daß die Ausleseeinrichtung Daten ausliest von einer Bitleitung entsprechend der Spaltenadresse, ohne die Abtasteinrichtung zu veranlassen einen Abtastbetrieb ein zweites Mal auszuführen. Wie oben erwähnt, wird nur dann, wenn die Reihenadresse sich ändert bezüglich der im letzten Zyklus, veranlaßt, daß ein Abtastbetrieb, der viel Zeit erfordert, ausgeführt wird. Somit kann der Auslesebetrieb durchgeführt werden unter einer hohen Geschwindigkeit. In diesem Fall wird im Inneren dieser Vorrichtung eine Prozedur unternommen zum Diskriminieren, welcher Abschnitt einer Adresse, welche gelesen worden ist, der Reihenadresse entspricht, um zu beurteilen, ob oder ob nicht diese Reihenadresse sich ändert bezüglich der im letzten Zyklus, um ein Schalten des Betriebs durchzuführen abhängig von dem beurteilten Resultat. Dementsprechend ist es nicht notwendig, die Adresse auf der Systemseite zu diskriminieren. Somit kann die Vorrichtung vereinfacht sein wie das System. Da es weiterhin nicht notwendig ist für die Systemseite, die Steuerung zu ändern, abhängig davon, ob oder ob nicht sich die Reihenadresse sich ändert, ist das Steuersystem des Systems vereinfacht, um somit zuzulassen, daß die Kosten reduziert sind.
Wo weiterhin die Vorrichtung versehen ist mit einer Wartesignal-Ausgabeeinrichtung, wenn beurteilt wird durch die Beurteilungseinrichtung, daß die gegenwärtige Reihenadresse nicht in Übereinstimmung ist mit der im vorhergehenden Zyklus, wird ein Wartesignal ausgegeben zur Systemseite. Somit wird der nächste Zyklus nicht initiiert, bis der vorliegenden Zugriffszyklus vervollständigt ist.
Wo zusätzlich die Vorrichtung weiterhin versehen ist mit einer Betriebsmodus-Schalteinrichtung, wird, wenn ein Betriebsmodus-Schaltsignal empfangen wird von der Systemseite, die Abtasteinrichtung veranlaßt, einen Abtastbetrieb bei jedem Zugriffszyklus durchzuführen zu allen Seiten unabhängig davon, ob oder ob nicht die Reihenadresse sich ändert bezüglich der im letzten Zugriffszyklus. Durch Zulassen eines Schaltens des Betriebsmodus auf diese Art und Weise wird Kompatibilität mit existierender Software aufrechterhalten. Somit kann die Arbeit die zum Erstellen der Software erforderlich ist, gespart werden.
Die Figuren zeigen im einzelnen:
Figur 1 ein Blockdiagramm zum Zeigen der Betriebsprozedur in einen Betriebsmodus bei einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;
Figur 2 einen Zeitablaufplan zum Zeigen von Wellenformen jeweiliger Signale in der oben erwähnten Vorrichtung;
Figur 3 einen Zeitalblaufplan zum Zeigen jeweiliger Signalwellenformen beim Einstellen eines auffrischmodus in einem herkömmlichen PSRAM;
Figuren 4 und 5 Zeitablaufpläne zum Zeigen jeweiliger Signalwellenformen beim Erstelen einer Schalteinstellung des Betriebsmodus in einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform gemäß der vorliegenden Erfindung;
Figur 6 einen Zeitablaufplan zum Zeigen jeweiliger Signalwellenformen beim Einstellen eines Autoauffrischmodus in der oben erwähnten Vorrichtung;
Figuren 7 und 8 Zeitablaufpläne zum Zeigen jeweiliger Signalwellenformen beim Setzen eines Selbstauffrischmodus in der oben erwähnten Vorrichtung;
Figur 9 eine Darstellung zum Zeigen, in welchesm Ausmaß der Betrieb unter hoher Geschwindigkeit ausgeführt wird;
Figur 10 ein Blockdiagramm zum Zeigen der Schaltungskonfiguration einer herkömmlichen Halbleiterspeichervorrichtung; und
Figur 11 einen Zeitablaufplan zum Zeigen jeweiliger Signalwellenformen in der oben erwähnten Vorrichtung.
Eine Ausführungsform der Erfindung wird erste beschrieben werden mit Bezug auf begleitende zeichnung. Figur 1 ist ein Blockdiagramm zum Zeigen der Prozedur der Konfiguration und des Betriebsmodus dieser Vorrichtung. Diese Figur zeigt die Prozedur des Schaltens zwischen einem Reihenadresszyklus und in dem Fall, wo hauptsächlich die Reihenadresse sich ändert bezüglich der im letzten Zyklus, und einem Spaltenadresszyklus, wo sich die Reihenadresse nicht ändert bezüglich der im letzten Zyklus. Der Grund, warum die Adresse geteilt ist in die Reihenadresse und die Spaltenadresse, basiert auf der Unterscheidung auf der Vorrichtungsseite. Auf der Systemseite, d.h. der CPU, ist solch eine Unterscheidung nicht notwendig. Die Adresse beinhaltet den Abschnitt entsprechend der Reihenadresse und dem Abschnitt entsprechend der Spaltenadresse. Für die Systemkonfiguration ist es vorzuziehen, die Zuordnung, welche sich in relativ kleinem Ausmaß ändern, der Reihenadresse zuzuordnen.
Die Reihenadresse wird zunächst eingelesen um durch den Adressenkomparator zu beurteilen, ob oder ob nicht diese Reihenadresse in Übereinstimmung steht mit einer Reihenadresse im letzten Zugriffszyklus, gehalten in der Halteschaltung. Im Fall der Nicht-Koinzidenz wird eine neue Reihenadresse gehalten zum Eingehen des Reihenadresszyklus. Ein Rücksetzen der Wortleitung und ein Vorladen der Bitleitung werden dann ausgeführt. Zur Vervollständigung dieses Betriebs wird eine Wortleitung entsprechend der gegenwärtigen Reihenadresse ausgewählt, um Daten in einer Speicherzelle, die mit dieser Wortleitung verbunden ist, zur Bitleitung zu transferieren. Danach geht der Betrieb den Spaltenadresszyklus ein. Durch die geholte Spaltenadresse wird ein I/O-Transfergate ausgewählt und geöffnet. Somit werden Daten ausgegeben von der Bitleitung. Der Reihenadresszyklus in diesem Fall erfordert eine verlängerte Zeit, wie in der Figur gezeigt.
Wo sich im Gegensatz dazu die Reihenadresse sich nicht ändert bezüglich der im letzten Zugriffszyklus, gibt der Betrieb sofort Spaltenadresszyklus ein, ohne einen Abtastbetrieb zum zweiten Mal auszuführen. Das I/O- Transfergate, das durch die Spaltenadresse ausgewählt ist, wird geöffnet. Somit werden die Daten ausgegeben. Der Spaltenadresszyklus in diesem Fall ist beträchtlich gekürzt, und zwar im Vergleich mit dem Reihenadresszyklus. Wenn der Reihenadresszyklus verglichen wird mit dem Fall des herkömmlichen DRAM, ist Zeit, die erforderlich ist, bis die Daten ausgegeben werden, verzögert, da das Vorladen zuerst gemacht wird, aber der gesamte Zyklus ist derselbe wie der herkömmliche, mit Ausnahme dessen, daß die Position, wo der Vorladezyklus angebracht wird, variiert. Weiterhin ist es in diesem Fall, wenn der Speicher in einem Wartezustand ist, nicht im Status des Vorladens, sondern ist im Status, wo das Abtasten der Bitleitung vervollständigt ist. Dies ist ein merklicher Unterschied zu herkömmlichen DRAMs.
Figur 2 ist ein Zeitablaufplan zum Zeigen der Wellenformen jeweiliger Signale bei dieser Ausführungsform wobei eine Anzeige gemacht wird durch einen Vergleich zwischen dem Fall des Spaltenadresszyklus und dem Fall des Reihenadresszyklus. Beim Reihenadresszyklus nimmt, wie oben beschrieben, die Zyklus zeit tRC einen verlängerten Wert von beispieslweise 150 ns an. Innerhalb dieser Zykluszeit sind etwa 50 ns erforderlich als die Vorladezeit, und etwa 80 ns sind erforderlich als die Zugriffs zeit tRA. Im Gegensatz dazu sind im Spaltenadresszyklus nur etwa 50 ns erforderlich als die Zykluszeit tcc. Die Zykluszeit in diesem Fall ist beträchtlich verkürzt im Vergleich zur Zyklus zeit tRc von 150 ns, die erforderlich ist im Reihenadresszyklus. Weiterhin wird die Zugriffszeit tCA von der Zeit, wenn die Daten ausgelesen werden, bis zur Zeit, wenn Daten ausgewählt werden, etwa 30 ns.
In Figur 2 repräsentiert der gepunktete Abschnitt eine Zeitperiode, wo es nicht notwendig ist, den Signalpegel im Fall des Haltens der Adresse aufrecht zu erhalten, und der schraffierte Abschnitt repräsentiert eine Zeitperiode, wo es nicht signifikant ist, welcher Pegel existiert, sogar im Fall, wenn kein Haltebetrieb ausgeführt wird. Es ist hinreichend, ein Reihenadressignal zu holen zur Zeit t1, wenn das CE < quer> -Signal abgefallen ist, beispielsweise im Spaltenadresszyklus zum Halten dieses Pegels bis zur Zeit t2 im Fall des Ausführens eines Haltebetriebs. Im Fall wo kein Haltebetrieb ausgeführt wird, ist es notwendig, den Pegel bis zur Zeit t4 zu halten, aber welcher Pegel existiert, ist nicht signifikant für eine Zeitperiode von der Zeit t4 bis zur Zeit t5 zum Eingehen des nächsten Zyklus.
Im Fall, wo sich die Reihenadresse ändert bezüglich der im letzten Zugriffszyklus zum Eingehen des Reihenadresszyklus, wird ein Wartesignal zum Mitteilen, daß das System warten sollte, um nicht den nächsten Zugriffszyklus zu initiieren, ausgegeben von dieser Vorrichtung an die Systemseite, um eine Differenz mitzuteilen zwischen der Reihenadresszykluszeit tRC und der Spaltenadresszykluszeit tRC. Diese Benachrichtigung kann beispielsweise implementiert sein durch Zulassen, daß das Wartesignal sich ändert auf einem H-Pegel, wie gezeigt in Figur 2. Jedoch ist es überflüssig zu sagen, daß solch eine Benachrichtigung implementiert werden kann durch jegliches Signal außer dem oben erwähnten. In diesem Fall wird das Potential auf der Wortleitung auf dem L-Pegel für eine Zeitperiode ( Zeit tp), unterliegt dem Angleichen und Vorladen, und wird in einen Erfassungszustand plaziert, nachdem diese Zeitspanne verstrichen ist.
Wie oben bemerkt, kann durch Ausführen einer geeigneten Benutzung des Reihenadresszyklus und des Spaltenadresszyklus abhängig von Vorliegen oder Abwesenheit von Veränderung in der Reihenadresse der Auslesebetrieb unter einer hohen Geschwindigkeit durchgeführt werden. Wenn diese Vorrichtung veranlaßt wird, Kompatibilität zu haben mit der herkömmlichen Software, kann die Vorrichtung benutzt werden, ohne neuerlich die existierende Software umschreiben zu müssen. Dies ist bequem. Um dies zu realisieren, ist es hinreichend, ein Schema zu verwenden, so daß gemäß Notwendigkeit der gesamte Zugriffsbetrieb gemacht werden kann wie im Fall des oben beschriebenen Reihenadresszyklus, und zwar unabhängig vom herkömmlichen Betriebsmodus, d.h. ob oder ob nicht sich die Reihenadresse ändert. Es ist genug im voraus vorzuschreiben, wann der Betriebsmodus geschaltet werden sollte, abhängig von den Pegeln jeweiliger Signale. Beispielsweise kann dies folgendermaßen bewerkstelligt werden. Anfänglich ist die Beziehung zwischen dem CE < quer> - Signal, dem Potential auf der Wortleitung und dem Potential des Steuersignals zum steuern eines Auffrischens (REF < quer> - Signal) im herkömmlichen Betriebsmodus in Figur 3 gezeigt. Von der Zeit t1, wenn das CE < quer> -Signal angestiegen ist nach der Vorladeszykluszeit tp, während der die Wortleitung zurückgesetzt wird, und Angleichen und Vorladen der Bitleitung ausgeführt wird, verstrichen ist (Zeit t2), wenn sich das REF < quer> -Signal von einem H-Pegel auf einen L- Pegel ändert, werden Abtasten und Wiederherstellen von Daten in der Speicherzelle durchgeführt. Von der Zeit t3, wenn das REF < quer> -Signal angestiegen ist, nachdem die Zeit tp verstrichen ist (Zeit t4), wenn das CE < quer> -Signal abgefangen ist, kann der Zugriffsbetrieb fortgeführt werden. Wenn zu dieser Zeit das CE < quer> -Signal auf dem H-Pegel ist, und sich das REF < quer> -Signal zum L-Pegel verschiebt (Zeit t2) wird ein Autoauffrischen ausgeführt während der Auffrischzeit tREF. Im allgemeinen wird, wenn diese Zeit tREF eine feste Zeit überschreitet, das Autoauffrischen automatisch geschaltet auf Selbstauffrischen durch den internen Zeitgeber.
Bei jeweiligen Signalwellenformen mit der oben erwähnten Beziehung kann ein Schalten gemacht werden durch Erstellen solch einer Vorschrift, den Betriebsmodus zu schalten im dem Fall, wo das REF < quer> -Signal auf dem L-Pegel ist zur Zeit, wenn das CE < quer> -Signal vom L-Pegel ansteigt. Dieser Umstand ist gezeigt durch den Zeitablaufplan von Figur 4. Dabei gibt es zwei vorstellbare Fälle, wo die Bitleitung angeglichen und vorgeladen wird: Einer ist der Fall, in dem das CE< quer> -Signal auf dem H-Pegel ist und das REF < quer> - Signal auf dem H-Pegel, und der andere ist der Fall, in dem das REF < quer> -Signal auf dem L-Pegel ist zur Zeit, wenn das CE < quer> -Signal fällt und sich die Reihenadresse ändert bezüglich der im letzten Zyklus. Angesichts dessen wird ein Zugang verwendet zum Machen eines Zugriffs im herkömmlichen Betriebsmodus für eine Zeitspanne, während der das REF < quer> -Signal auf dem H-Pegel aufrecht erhalten wird, um den Betriebsmodus dieser Ausführungsform zu schalten zum Ausführen einer geeigneten Benutzung des Reihenadresszyklus oder des Spaltenadresszyklus, wenn das REF < quer> -Signal auf dem L-Pegel ist zur Zeit, wenn das CE < quer> -Signal vom L- Pegel ansteigt. In Figur 4 zeigt der schraffierte Abschnitt, daß es hinreichend ist, daß das REF < quer> -signal auf dem L- Pegel ist im Moment, in dem das CE < quer> -Signal ansteigt, und zwar unabhängig davon, was der Pegel ist. Somit wird, wie gezeigt in Figur 5, falls das REF < quer> -Signal auf dem L-Pegel ist, von der Zeit t1, wenn das CE < quer> -Signal angestiegen ist, wenn zur Zeit t2, ein Zugriff durchgeführt durch den Betriebsmodus dieser Ausführungsform. Wenn der Betriebsmodus geschaltet wird vom herkömmlichen Modus, so ändert sich die Reihenadresse bezüglich der im letzten Zyklus, der Betriebsmodus geht den Reihenadresszyklus ein (Figur 4 (b)) während, wenn sich das Reihenadressignal nicht ändert bezüglich dem im letzten Zugriffszyklus, geht der Betriebsmodus den Spaltenadresszyklus ein (Figur 4 (a)). Da weiterhin sich die Reihenadresse nicht ändert im Spaltenadresszyklus, wird eine entsprechende Wortleitung im angehobenen Zustand aufrecht erhalten. Daraus resultierend bleibt das Potential auf der Wortleitung auf dem H-Pegel. Da andererseits im Reihenadresszyklus eine weitere Wortleitung neuerlich angehoben werden muß, wird das Potential auf der Wortleitung erniedrigt auf dem L-Pegel, wie durch die gepunkteten Linien angedeutet.
Weiterhin wird ein Auffrischen ausgeführt für eine Zeitspanne, während der das CE < quer> -Signal auf dem H-Pegel ist und das REF < quer> -Signal in einem abgefallenen Zustand ist. Ein Setzen des Auffrischens im Adressenzugriffsmodus kann folgendermaßen gemacht werden. Anfänglich im Fall des Autoauffrischens, wie oben beschrieben, wird, falls die Länge der Auffrischzeit tREF oberhalb einer festen Zeit ist, ein Schalten automatisch gemacht von dem Selbstauffrischen zum Autoauffrischen. Wie in Figur 6 gezeigt, wird von der Zeit, wo das CE < quer> -Signal und das REF < quer> -Signal beide sich verschieben zum H-Pegel (t1 oder t2) der Vorladeszyklus initiiert. Danach wird das Auffrischen initiiert, wenn das REF < quer> -Signal abgefallen ist. Es wird nun angenommen, daß, wenn das REF < quer> -signal früher ansteigt als das CE < quer> -Signal, der Betriebsmodus den Vorladeszyklus eingeht von der Zeit t1, während wenn das REF < quer> -Signal später ansteigt als das CE < quer> -Signal, ein Vorladen ausgeführt wird von der Zeit t2. Während in Figur 6 gezeigt ist, daß ein einzelner Autoauffrischbetrieb ausgeführt wird, können eine Vielzahl von Autoauffrischbetrieben durchgeführt werden durch Zulassen, daß das REF < quer> -Signal auf einem H- Pegel ist durch den Vorladeszyklus tp für eine Zeitperiode, während der das CE < quer> -Signal auf einem H-Pegel ist. Die Vorschrift dieses Autoauffrischens wird gemacht durch die Länge der Auffrischzeit tREF. Solch eine Verschiebung von dem Auffrischzyklus zum Adresszyklus wird ausgeführt durch Aurechterhalten des REF < quer> -Signals auf dem L-Pegel und durch Abfallen des CE < quer> -Signals (Zeit t4). Danach geht auf die gleich Art und Weise wie im Fall, der beschrieben wurde mit Bezug auf Figur 4 der Betriebsmodus (a) den Spaltenadresszyklus eingehen oder (b) Reihenadresszyklus und zwar abhängig davon, ob oder ob nicht sich die Reihenadresse ändert bezüglich der im letzten Zyklus.
Jeweilige Signalwellenformen im Fall des Selbstauffrischens sind in Figur 7 gezeigt. Auf die gleiche Art und Weise wie im Fall des Autoauffrischens, wo das CE < quer> -Signal auf dem H-Pegel ist, und das REF < quer> -Signal auf dem H-Pegel (Zeit t1 oder t2), wird der Vorladezyklus initiiert. Danach wird der Auffrischzyklus initiiert, nämlich von der Zeit t3, wenn das REF < quer> -Signal abgefallen ist. Der Zähler unterliegt nämlich einer inkrementalen Operation, so daß der Auffrischbetrieb ausgeführt wird. Es gibt zwei vorstellbare Prozeduren, wie sich der Betriebsmodus verschiebt vom Auffrsichzyklus zum Adresszyklus. Eine Prozedur ist, wie gezeigt in Figur 7, das Aufrechterhalten des REF < quer> - Signals auf einem H-Pegel während der Zykluszeit tc nach der Auffrischzeit tREF (Zeit t4) bis zum Abfall des REF < quer> - Signals nachdem der Vorladezyklus vervollständigt ist (Zeit t5) um den Autoauffrischzyklus einzugehen, und es danach möglich zu machen, den Adresszyklus zu verschieben (Zeit t6).
Die weitere Prozedur ist so, wie gezeigt in Figur 8. Nachdem das Selbsauffrischen vervollständigt ist (Zeit t4), wird ein H-Pegel aufrecht erhalten während der Zykluszeit t bis zum Abfall des C < quer> -Signals unter Aufrechterhaltens des H- Pegels zur Zeit t5, wenn der Vorladezyklus vervollständigt ist, um die Adresse zu holen, um einmal den herkömmlichen Betriebsmodus einzugehen. Durch Erlauben, daß das REF < quer> - Signal der L-Pegel zur Zeit t6 ist, wenn das CE- < quer> - Signal ansteigt, kann ein Zugriff gemacht werden durch den Betriebsmodus dieser Ausführungsform. Danach geht auf die gleiche Art und Weise wie oben beschrieben im Fall von Figuren 4 und 6 bis 8, der Betriebsmodus den Spaltenadresszyklus oder den Reihenadresszyklus ein, und zwar in Abhängigkeit davon, ob oder ob nicht sich die Reihenadresse ändert bezüglich der im letzten Zyklus. Zu welchem Grad der Auslesebetrieb durchgeführt wird unter hoher Geschwindigkeit durch die oben erwähnte Halbleiterspeichervorrichtung dieser Ausführungsform, wird jetzt beschrieben werden. Es wird anfänglich angenommen, daß, nachdem ein einzelner Reihenadresszyklus erzeugt ist, sich die Reihenadresse nicht ändert, und eine n-(n ist eine natürliche Zahl > 1) Zahl von Spaltenadressen aufeinanderfolgend erzeugt werden. Im herkömmlichen Betriebsmodus ist jede Zykluszeit dieselbe. Wenn diese Zykluszeit durch tc dargestellt ist, ist die gesamte Zykluszeit durch tc x (n + 1) repräsentiert. Andererseits im Betriebsmodus dieser Ausführungsform ist, wenn angenommen wird, daß die Reihenadresszykluszeit C und die Spaltenadresszykluszeit tcc 150 ns und 50 ns sind, die gesamte Zykluszeit gleich 150 + 50 n. Jetzt werden die oben erwähnten beiden Zykluszeiten als zueinander gleich angenommen, um somit zu erlauben, daß die Transferzeit im herkömmlichen Abschlußmodus und die Betriebsmodus dieser Ausführungsform äquivalent zueinander sind. Die Basis dieser Annahme wird, in welchem Ausmaß die Zyklus zeit tc verkürzt ist als Mittelwert abhängig von dem Wert von n, bestimmt aus der folgenden Gleichung (1):
tc = (150 + 50 x n)/(n+1)
= 50 + 100/(n+1) ... (1)
Die Beziehung zwischen der Zyklus zeit tc und dem Wert von n ist in Figur 9 gezeigt. Natürlich ist je größer der Wert von n ist, desto größer der Grad von Verbesserung in der Geschwindigkeit. Wenn der Fall betrachtet wird, wo n = 5 ist, d.h. 5 Spaltenadressyzyklen aufeinander folgen, beispielsweise, Zykluszeit tc = 66,7 ns. Diese Zeit entspricht einer Zugriffszeit von 30 bis 35 ns kürzer als bei herkömmlichen DRAMS. Aus dieser Tatsache wird gesehen, daß der Effekt, daß der Betrieb durchgeführt wird bei einer beträchtlich höheren Geschwindigkeit, geschaffen ist.
Wie oben beschrieben ist in Übereinstimmung mit der Halbleiterspeichervorrichtung dieser Ausführungsform ein Hochgeschwindigkeitsbetrieb vorgesehen, und die Transfereffizienz von Daten ist verbessert. Da weiterhin ein Schalten auf einen herkömmlichen Betriebsmodus ebenfalls durchgeführt werden kann, kann die herkömmlich benutzte Software angewendet werden ohne sie umzuschreiben, und die Arbeitseffizienz kann verbessert sein. Weiterhin wird innerhalb dieser Vorrichtung beurteilt, welcher Abschnitt einer Adresse, die gelesen worden ist der Reihenadresse entspricht, beurteilt, um zu entscheiden, ob oder ob nicht sich diese Reihenadresse ändert bezüglich der im letzten Zyklus um den Betriebsmodus umzuschalten auf den Reihenzyklus und den Spaltenadresszyklus in Abhängigkeit von dem beurteilten Resultat. Dementsprechend ist es nicht notwendig, die Adresse auf der Systemseite außerhalb der Vorrichtung zu unterscheiden. Somit ist die Vorrichtung als System vereinfacht. Da es weiterhin unnötig ist daß die Systemseite die Steuerung ändert abhängig davon, ob oder ob nicht davon sich die Reihenadresse ändert, bietet eine Verwendung eines PSRAMS in effektiver Weise den Verdienst, daß die Vorrichtung der PSRAM-Struktur stärker vereinfacht ist, als die der DRAM-Struktur bei mittleren und kleinskaligen Systemen. Zusätzlich ist diese Vorrichtung so konstruiert, daß ein Zugriff gemacht werden kann genauso durch den herkömmlichen Betriebsmodus. Dies ist bequem insofern, als daß seine Kompatibilität der existierenden Software aufrechterhalten wird.
Die obige Ausführungs formen sind alle nur exemplarisch und deshalb beschränken sie nicht die Erfindung. Beispielsweise kann ein Schalten des Betriebsmodus ausgeführt werden durch eine Vorschrift, die verschieden ist von der Kombination jeweiliger Signalpegel, die in Figur 4 gezeigt ist.
Das Bezugszeichen in den Patentansprüchen soll dem besseren Verständnis dienen und den Schutzumfang nicht beschränken.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Halteeinrichtung (1) zum Halten von Reihenadressen von zumindest dem gegenwärtigen Zugriffszyklus und dem letzten Zugriffszyklus von geholten Adressen,

einer Vergleichseinrichtung (2) zum Beurteilen, ob oder ob nicht die Reihenadresse in dem gegenwärtigen Zugriffszyklus und die Reihenadresse im letzten Zugriffszyklus miteinander übereinstimmen,

einer Schaltung (4) zum Auswählen einer Wortleitung durch eine geholte Reihenadresse, um sie anzutreiben,

einer Einrichtung (5) zum Vorladen einer Bitleitung einer Speicherzelle, die zur ausgewählten Wortleitung gehört,

einer Einrichtung (6) zum Erfassen von von der Speicherzelle an die vorgeladene Bitleitung übertragenen Daten,

einer Datenausleseeinrichtung (7) zum Auswählen eines Transfergates durch eine Spaltenadresse der geholten Adressen zum Öffnen des Transfergates, um somit Daten auszulesen von einer entsprechenden Bitleitung, und

einer Steuereinrichtung (3), die anspricht auf ein beurteiltes Resultat der Vergieichseinrichtung, wobei, wenn die in dem gegenwärtigen Zugriffs geholte Reihenadresse nicht übereinstimmt mit der im letzten Zugriffszyklus geholten Reihenadresse, die Steuereinrichtung erlaubt, daß die Erfassungseinrichtung eine Erfassungsoperation ausführt auf der Basis der gegenwärtigen Reihenadresse, und erlaubt, daß die Datenausleseeinrichtung (7) Daten ausliest auf der Basis der gegenwärtigen Spaltenadresse, während, wenn die im gegenwärtigen Zugriffszyklus geholte Reihenadresse übereinstimmt mit der im letzten Zugriffszyklus geholten Reihenadresse, die Steuereinrichtung erlaubt, daß die Datenausleseeinrichtung (7) Daten ausliest, die bereits in dem Zugriffszykus erfaßt sind auf der Basis der gegenwärtigen Spaltenadresse, ohne zu veranlassen, daß die Erfassungseinrichtung eine Erfassungsoperation ausführt,

dadurch gekennzeichnet, daß

die Steuereinrichtung (3) erlaubt, daß die Wortleitung in einem aktivierten Zustand bleibt während aufeinanderfolgender Zugriffe auf dieselbe Reihe, ohne einen Bitleitungs-Vorladebetrieb auszuführen, obwohl Chipaktivierungs-Steuersignale mit jedem Zugriff geändert werden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch eine Einrichtung (8) zum Ausgeben eines Wartesignals an das externe System zum Verhindern eines Starts des nächsten Zugriffszyklus, bis der gegenwärtige Zugriffszyklus vervollständigt ist, wenn die Vergleichseinrichtung beurteilt hat, daß eine im gegenwärtigen Zugriffszyklus geholte Reihenadresse nicht übereinstimmt mit einer Reihenadresse im letzten Zugriffszyklus.

3. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch eine Betriebsmodus-Schalteinrichtung, die anspricht auf ein Betriebsmodus-Schaltsignal, um der Steuereinrichtung (3) eine Benachrichtigung zu geben zum Erlauben, daß die Erfassungseinrichtung einen Erfassungsbetrieb durchführt auf der Basis einer im gegenwärtigen Zugriffszyklus geholten Reihenadresse in den gesamten Zugriffszyklen unabhängig von einem beurteilten Resultat von der Vergleichseinrichtung (2), um dadurch zu erlauben, daß die Ausleseeinrichtung Daten ausliest auf der Basis der gegenwärtigen Spaltenadresse.