DE60217977T2 - Halbleiterwafer und verfahren zu dessen herstellung - Google Patents

Halbleiterwafer und verfahren zu dessen herstellung Download PDF

Info

Publication number
DE60217977T2
DE60217977T2 DE60217977T DE60217977T DE60217977T2 DE 60217977 T2 DE60217977 T2 DE 60217977T2 DE 60217977 T DE60217977 T DE 60217977T DE 60217977 T DE60217977 T DE 60217977T DE 60217977 T2 DE60217977 T2 DE 60217977T2
Authority
DE
Germany
Prior art keywords
semiconductor wafer
wafer
mirror
semiconductor
polished part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60217977T
Other languages
English (en)
Other versions
DE60217977D1 (de
Inventor
LTD. Hideki c/o NIKKO MATERIALS CO. Kitaibaraki-shi KURITA
LTD. Masashi c/o NIKKO MATERIALS CO. Toda-shi NAKAMURA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Mining Holdings Inc
Eneos Corp
Original Assignee
Nippon Mining and Metals Co Ltd
Nippon Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Mining and Metals Co Ltd, Nippon Mining Co Ltd filed Critical Nippon Mining and Metals Co Ltd
Publication of DE60217977D1 publication Critical patent/DE60217977D1/de
Application granted granted Critical
Publication of DE60217977T2 publication Critical patent/DE60217977T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02387Group 13/15 materials
    • H01L21/02392Phosphides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02543Phosphides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/02546Arsenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft einen Halbleiterwafer mit einer auf seiner Oberfläche gewachsenen epitaxialen Schicht und ein Verfahren zu dessen Herstellung, und insbesondere eine Technik zur effektiven Verhinderung, dass Fehler, wie z.B. Mikrorisse, in einem Umfang des Wafers auftreten, wenn die epitaxiale Schicht gezüchtet wird.
  • Stand der Technik
  • Herkömmlicherweise wird im allgemeinen ein Bearbeitungsverfahren, genannt Abschrägen, am Umfang eines Halbleiterwafers ausgeführt, um so zu verhindern, dass ein Splittern oder Brechen während des Herstellungsverfahrens einer Halbleitervorrichtung auftritt. Das Verfahren des Abschrägens schließt ein Verfahren der Bearbeitung des Umfangs eines Halbleiterwafers zu einer gewölbten Form ein, so dass eine Oberfläche, auf welcher eine dünne epitaxiale Schicht gezüchtet wird, (hier im folgenden als "die Hauptfläche" bezeichnet) und eine hintere Fläche durch eine glatte Wölbung miteinander verbunden werden, und ein Verfahren zur Bearbeitung des Umfangs des Halbleiterwafers zu einer verjüngten Gestalt, so dass die Hauptfläche und die hintere Fläche daran gehindert werden, eine Endfläche des Umfangs unter rechten Winkeln zu treffen. Insbesondere wenn der Umfang zu einer gewölbten Form bearbeitet wird, werden die Hauptfläche und die hintere Fläche eines Halbleiterwafers durch einen perfekten glatten Bogen verbunden, was sehr vorteilhaft ist, um das Auftreten von Rissen oder Absplitterungen am Umfang des Wafers zu verhindern.
  • Der so abgeschrägte Halbleiterwafer hat die Hauptfläche allein oder die Haupt- und die hintere Fläche hochglanzpoliert und dann wird eine dünne epitaxiale Schicht aus einer oder verschiedenen Zusammensetzungen auf der Hauptfläche gezüchtet.
  • Wenn jedoch der durch so ein wie oben beschriebenes Verfahren abgeschrägte Halbleiterwafer, dessen Hauptfläche hochglanzpoliert ist, als ein Substrat verwendet wird, um eine dünne epitaxiale Schicht auf seiner Hauptfläche zu züchten, wird auf der Hauptfläche und einem Teil eines abgeschrägten Teils zur Hauptfläche hin eine normale dünne epitaxiale Schicht gebildet, aber manchmal tritt ein außerordentliches Wachstum ohne Monokristallinität in einem Teil des abgeschrägten Teils zum Umfang des Wafers hin auf. Ferner treten manchmal aufgrund einer durch das außerordentliche Wachstum verursachten Verzerrung und einer der dünnen gezüchteten epitaxialen Schicht inhärente Verzerrung keilförmige Fehler, Mikrorisse genannt, auf, welche sich von dem außerordentlichen Wachstum zur dünnen epitaxialen Schicht erstrecken.
  • Mit der Verzerrung innerhalb des Kristalls oder den keilförmigen Schnitten (Mikrorissen) als Beginn, bricht dann das Substrat manchmal nach dem epitaxialen Wachstum. Es sollte beachtet werden, dass das Auftreten solch eines Phänomens dazu neigt, mit einer Erhöhung der Dicke der dünnen epitaxialen Schicht gekennzeichnet zu sein.
  • Die EP-A-667637 beschreibt ein einkristallines Halbleitersubstrat, welches abgeschrägt ist. Die Abschrägung hat eine Breiten, die zur Anordnung einer Randkrone eingestellt ist, die als eine Folge des epitaxialen Dampfphasenwachstums auftritt. Bei dem Beispiel beträgt die Breite der Abschrägung 300 oder 600 μm.
  • Die vorliegende Erfindung wurde gemacht, um eine Lösung der obigen Probleme zu liefern, und es ist ein Ziel davon, einen Halbleiterwafer gemäß Anspruch 1 zu schaffen, der in der Lage ist, effektiv zu verhindern, dass Mikrorisse in einem Umfang des Wafers gebildet werden, wenn epitaxiales Wachstum auf dessen Hauptfläche stattfindet, und dass der Wafer mit den Mikrorissen als Anfang bricht, und ein Verfahren zur Herstellung desselben gemäß Anspruch 5.
  • Offenbarung der Erfindung
  • Nun wird eine kurze Beschreibung der entscheidenden Punkte gegeben, die zur Vervollständigung dieser Erfindung führen.
  • Zuerst untersuchten die gegenwärtigen Erfinder den Mechanismus des Bruchs eines Halbleiterwafers mit einer dünnen epitaxialen Schicht, der auftritt, wenn das epitaxiale Wachstum stattfindet, unter Verwendung eines Halbleiterwafers als ein Substrat, welcher einen zu einer gewölbten Form bearbeiteten Umfang aufweist, so dass die Haupt- und die hintere Fläche durch eine glatte Wölbung verbunden sind.
  • Insbesondere wurde ein Experiment durchgeführt, bei welchem epitaxiales Wachstum auf einem Halbleiterwafer durchgeführt wurde, welcher eine Dicke von 500 μm aufweist und auf einen Radius von 250 μm abgeschrägt ist, und eine so gezüchtete dünne epitaxiale Schicht wurde untersucht. Die Ergebnisse dieses Experiments sind in den 4 und 5 dargestellt.
  • 4 ist eine Darstellung, die schematisch einen Halbleiterwafer mit einer dünnen epitaxialen Schicht zeigt, die durch das obige Experiment erhalten wurde. Wie in 4 dargestellt, wurde eine dünne epitaxiale Schicht 30 mit einer normalen Monokristallinität auf der Hauptfläche 10 und einem Teil des abgeschrägten Teils 20 näher zur Hauptfläche 10 gebildet, und es wurde ein außerordentliches Wachstum 50 auf einem Teil des abgeschrägten Teils 20 zum Umfang hin gebildet.
  • 5 zeigt eine vergrößerte Ansicht eines Waferumfangsteils (Grenze zwischen der dünnen epitaxialen Schicht 30 und des außerordentlichen Wachstums 50) des abgeschrägten Teils 20. Wie in dieser Figur dargestellt, wurde herausgefunden, dass Mikrorisse C erzeugt wurden, welche sich von der Grenze zwischen dem außerordentlichen Wachstum 50 und der dünnen epitaxialen Schicht 30 ins Innere der dünnen epitaxialen Schicht 30 erstrecken.
  • Anhand dieser Ergebnisse wurde herausgefunden, dass wenn der Waferumfang zu einer gewölbten Form abgeschrägt wird, ein außerordentliches Wachstum im abgeschrägten Teil auftritt (insbesondere zum Umfang hin), und Mikrorisse C in der Grenze zwischen dem außerordentlichen Wachstum und der dünnen epitaxialen Schicht erzeugt werden.
  • Ferner forschten die gegenwärtigen Erfinder nach der Ursache des außerordentlichen Wachstums basierend auf den Ergebnissen des obigen Experiments und gelangten zu der Idee, dass das außerordentliche Wachstum dazu neigt aufzutreten, da die Flächenrichtung eines Teils des abgeschrägten Teils zum Umfang hin mehr geneigt ist mit Bezug auf die der Hauptfläche. Andererseits wurde angenommen, dass eine durch das außerordentliche Wachstum verursachte Verzerrung und eine Verzerrung, die durch eine Gitterfehlanpassung zwischen der dünnen epitaxialen Schicht und dem Substrat verursacht ist, dazu führt, dass Mikrorisse leichter in der dünnen epitaxialen Schicht erzeugt werden, welche anfällig ist gegenüber der Belastung dieser Verzerrungen. Insbesondere wurde angenommen, dass in der Grenze zwischen der epitaxialen Schicht 30 und dem außerordentlichen Wachstum 50 ein monokristalliner Teil und ein nicht monokristalliner Teil zueinander benachbart sind und so eine durch diese Teile verursachte Verzerrung das Auftreten von Mikrorissen hervorruft, welche sich dann zum Zentrum des Wafers hin erstrecken.
  • Basierend auf einer Feststellung, dass durch Verwendung eines Halbleiterwafers, der so ausgebildet ist, dass die Flächenrichtung des abgeschrägten Teils nicht so stark geneigt ist mit Bezug auf die Flächenrichtung der Hauptfläche, ein Auftreten eines außerordentlichen Wachstums verhindert werden kann und ein weiteres Auftreten von Mikrorissen unterdrückt werden kann, erfanden wir dann ein Verfahren zur Bildung einer geneigten Oberfläche mit einer Flächenrichtung, die der der Hauptfläche relativ näher kommt über mindestens eine vorbestimmte Länge an einem Umfang der Waferhauptfläche. Dies beseitigt eine steile Grenze zwischen der Hauptfläche und dem abgeschrägten Teil, wodurch ermöglicht wird, dass sich die kristallographische Richtung (Flächenrichtung) der Oberfläche sanft ändert.
  • Als nächstes machten die gegenwärtigen Erfinder Experimente an einem Halbleiterwafer mit der oben genannten geneigten Fläche, die am Umfang von dessen Hauptfläche gebildet ist, und dessen Umfangsende zu einer gewölbten Form bearbeitet ist, um wirkungsvoll zu verhindern, dass ein Absplittern oder Brechen im Wafer auftritt. Insbesondere wurde ein epitaxiales Wachstumsexperiment durchgeführt, in dem als ein Substrat ein Halbleiterwafer mit einer geneigten Oberfläche 21 verwendet wurde, die am Umfang der Hauptfläche 10 ausgebildet ist, und ferner einen Teil 22 mit einer gewölbten Form am äußersten Umfangsteil des Wafers aufweist, wie in 1 dargestellt. Als Ergebnis wurde herausgefunden, dass ein außerordentliches Wachstum an dem gewölbt ausgebildeten Teil 22 auftritt. Dieses Ergebnis konnte leicht aus dem vorhergehenden oben beschriebenen Experiment erwartet werden.
  • Nun studierten wir ein Verfahren zur Reduzierung der Verzerrung zwischen dem außerordentlichen Wachstum und der epitaxialen Schicht und erfanden eine Technik zur Ausführung einer Hochglanzpolitur, so dass ein Teil (zum Umfang hin) der geneigten Oberfläche 21 nicht hochglanzpoliert wird.
  • 2 ist eine Darstellung, die schematisch einen Halbleiterwafer mit einer epitaxialen Schicht zeigt, welche durch epitaxiales Wachstum erhalten wurde unter Verwendung eines Halbleiterwafers als Substrat, der dem Hochglanzpolieren durch die oben genannte Technik unterworfen wurde. Das heißt, als das epitaxiale Wachstum ausgeführt wurde unter Verwendung des Halbleiterwafers als Substrat, der durch die oben genannte Technik der Hochglanzpolitur unterworfen wurde, wurde eine dünne epitaxiale Schicht 30 auf der Hauptfläche 10 und einer hochglanzpolierten geneigten Fläche 21a gebildet, während eine nicht vollständig monokristalline Wachstumsschicht 40 auf einer nicht hochglanzpolierten geneigten Fläche 21b gebildet wurde und ein außerordentliches Wachstum 50 auf einem gewölbt ausgebildeten Teil 22 gebildet wurde.
  • In diesem Fall verhinderte die Existenz der nicht hochglanzpolierten geneigten Fläche 21b, welche eine Flächenrichtung ähnlich wie die der Hauptfläche zwischen der Hauptfläche 10 und dem gewölbt ausgebildeten Teil 30 hat, dass sich das anormale Wachstum, von jenseits des nicht hochglanzpolierten Teils bis zur Nachbarschaft der Hauptfläche erstreckt. Außerdem traten auch keine Mikrorisse in einer dünnen Schicht auf, die auf der nicht hochglanzpolierten geneigten Fläche 21b gebildet war.
  • Das heißt, selbst wenn das außerordentliche Wachstum 50 auf dem gewölbt ausgebildeten Teil 22 gebildet wurde, spielte die Wachstumsschicht 40, die auf dem nicht hochglanzpolierten Teil 21b gebildet ist, die Rolle eines Puffers, wobei die Verzerrung, verursacht durch das außerordentliche Wachstum, daran gehindert wurde, sich bis zur epitaxialen Schicht 30 zu erstrecken. Ferner konnte die Wachstumsschicht 40, die nicht vollständig monokristallin war, die Verzerrung, die durch das außerordentliche Wachstum 50 verursacht wurde, reduzieren, was es möglich machte, zu verhindern, dass Mikrorisse durch die Verzerrung verursacht wurden.
  • Dann studierten die gegenwärtigen Erfinder einen Winkel θ der geneigten Fläche 21 des abgeschrägten Teils 20 zur Hauptfläche und eine Länge L der geneigten Fläche in einer radialen Richtung des Wafers. Insbesondere wurde ein Experiment wie folgt durchgeführt: bei dem Halbleiterwafer von 1 wurde die Neigung der geneigten Fläche mit Bezug auf die Hauptfläche in einem Bereich von 0 bis 45° geändert und die Abschrägung wurde an jedem Wafer mit einem unterschiedlichen Neigungswinkel durchgeführt, so dass die Länge L der geneigten Fläche 21 im Bereich von 50 bis 1000 μm lag. An jedem so erhaltenen Wafer wurde die gleiche Hochglanzpolitur durchgeführt und es wurde eine Länge L2 einer nicht hochglanzpolierten Fläche gemessen. Ferner wurden epitaxial gewachsene Schichten unter Verwendung des Wafers als Substrat erforscht.
  • Die Ergebnisse des Experiments sind in 3 dargestellt. Bei diesem Experiment wurde festgestellt, dass wenn der Neigungswinkel der geneigten Fläche gleich oder größer als 25° ist, ein außerordentliches Wachstum an der geneigten Oberfläche 21 auftritt, unabhängig von deren Länge L in der radialen Richtung des Wafers.
  • Ferner wurde herausgefunden, dass wenn die Länge L der geneigten Fläche 21 in der radialen Richtung des Wafers auf 100 μm oder kürzer festgesetzt wird (durch die Markierungen ⧫ und ∎ in 3 angegeben), Mikrorisse in einer Wachstumsschicht (epitaxiale Schicht) zum außerordentlichen Wachstum 50 benachbart in dem gewölbt ausgebildeten Teil 22 auftreten. Daraus kann angenommen werden, dass wenn die Länge L der geneigten Oberfläche 21 in der radialen Richtung des Wafers auf 100 μm oder kürzer festgesetzt wird, es keinen oder einen sehr kurzen nicht hochglanzpolierten Teil, der an der geneigten Fläche 21 gebildet ist, gibt, welcher es ermöglicht, dass eine normale monokristalline epitaxiale Schicht im wesentlichen auf der gesamten geneigten Fläche 21 gebildet wird, und deshalb eine Verzerrung zwischen der epitaxialen Schicht und dem außerordentlichen Wachstum erzeugt, was das Auftreten von Mikrorissen verursacht. Im Hinblick darauf ist die Hochglanzpolitur so konfiguriert, dass deren Ausführung einen nicht hochglanzpolierten Teil mit einer Länge von 50 μm oder länger belässt.
  • Aus den obigen Ergebnissen der Experimente fanden wir schließlich heraus, dass durch Bilden der geneigten Oberfläche 21 durch Abschrägen, so dass die geneigte Oberfläche 21 einen Neigungswinkel hat, welcher nicht kleiner ist als 5° und nicht größer als 25°, es möglich ist, zu verhindern, dass ein außerordentliches Wachstum an der geneigten Oberfläche 21 auftritt, und gleichzeitig durch Durchführen der Hochglanzpolitur, so dass ein nicht hochglanzpolierter Teil 21b, welcher 50 μm oder länger ist, an der geneigten Oberfläche 21 verbleibt, es möglich ist, das Auftreten von Mikrorissen, welches der durch das außerordentliche Wachstum verursachten Verzerrung zuzuschreiben ist, wirkungsvoll zu verhindern.
  • Die vorliegende Erfindung wurde basierend auf den obigen Feststellungen fertig gestellt und liefert einen Halbleiterwafer mit einem abgeschrägten Umfang und mit mindestens einer Hauptflächenseite, welche einer Hochglanzpolitur unterworfen wurde, wobei der Umfang des Wafers eine geneigte Fläche aufweist, welche einen Neigungswinkel aufweist, welcher nicht kleiner als 5° und nicht größer als 25° ist.
  • Dies ermöglicht es zu verhindern, dass ein außerordentliches Wachstum in einem abgeschrägten Teil (geneigte Fläche) auftritt, welcher an dem Waferumfang gebildet ist und verhindert so auch, dass Mikrorisse durch eine Verzerrung einer epitaxialen Schicht und das außerordentliche Wachstum verursacht werden.
  • Ferner ist es durch Festsetzen der Länge der geneigten Fläche in einer radialen Richtung des Wafers auf 100 μm oder länger möglich, wirkungsvoll zu verhindern, dass ein Brechen oder Absplittern während des Herstellungsprozesses einer Halbleitervorrichtung auftritt.
  • Ferner ist die geneigte Fläche so konfiguriert, dass sie einen nicht hochglanzpolierten Teil zum Umfang des Wafers hin aufweist. Das heißt, durch Bilden einer Wachstumsschicht, die nicht vollständig monokristallin ist (Mischung eines Einkristalls und eines nicht monokristallinen Kristalls) auf dem nicht hochglanzpolierten Teil, kann die Verzerrung zwischen demselben und dem Teil außerordentlichen Wachstums (nicht monokristalliner Kristall) verringert werden, wodurch das Auftreten von Mikrorissen aufgrund solch einer Verzerrung vermieden werden kann. Die Länge des nicht hochglanzpolierten Teils ist vorzugsweise 50 μm oder länger.
  • Wenn ein Herstellungsprozess eines Halbleiterwafers einen Abschrägungsschritt mit der Bildung einer abschrägten Fläche, deren Neigungswinkel mit Bezug auf eine Hauptebene nicht kleiner als 5° und nicht größer als 25° ist, und von welcher eine Länge in einer radialen Richtung des Wafers nicht kürzer als 100 μm an einem Umfang eines Wafers ist, und einen Hochglanzpoliturschritt zur Durchführung einer Politur aufweist, so dass ein nicht hochglanzpolierter Teil an einem Teil der geneigten Oberfläche an einer Hauptflächenseite zum Umfang des Wafers hin bleibt, ist es außerdem möglich, einen Halbleiterwafer herzustellen, der zur Verwendung als ein Substrat zum epitaxialen Wachstum geeignet ist.
  • Durch Bilden einer epitaxialen Wachstumsschicht auf einer Hauptfläche des obigen Halbleiterwafers, der als ein Substrat verwendet wird, ist es möglich, einen qualitativ hochwertigen Halbleiterwafer mit einer epitaxialen Schicht zu erhalten.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine schematische Darstellung eines Halbleiterwafers gemäß der vorliegenden Erfindung;
  • 2 ist eine schematische Darstellung einer Hauptflächenseite des Halbleiterwafers gemäß der vorliegenden Erfindung als ein Substrat, auf welchem epitaxiales Wachstum ausgeführt wird;
  • 3 ist ein Schaubild, das das Verhältnis zwischen einem Neigungswinkel θ einer geneigten Fläche, der Länge L derselben in einer radialen Richtung des Wafers und einer Länge L2 eines nicht hochglanzpolierten Teils zeigt;
  • 4 ist eine schematische Darstellung eines Halbleiterwafers mit einer epitaxialen Schicht, welche erhalten wird durch Durchführen eines epitaxialen Wachstums unter Verwendung eines Halbleiterwafers als ein Substrat, der durch den Stand der Technik abgeschrägt wurde; und
  • 5 ist eine vergrößerte Ansicht eines abgeschrägten Teils 20, der in 4 auftritt, und zeigt Details eines Umfangsteils (Grenze zwischen einer epitaxialen Schicht 30 und einem außerordentlichen Wachstum 50) einer Waferhauptfläche.
  • Beste Art zur Ausführung der Erfindung
  • Im folgenden werden bevorzugte Ausführungsformen der Erfindung mit Bezug auf die Zeichnungen beschrieben.
  • Zuerst wurde ein Einkristall InP des n-Typs gezüchtet in einer <100>-Richtung durch das LEC (liquid encapsulated Czochralski)-Verfahren. Der Einkristall wurde zu einer zylindrischen Gestalt mit einem Durchmesser von 2 Inch (1 Inch = 25,4 mm) bearbeitet und ein Halbleiterwafer W daraus ausgeschnitten durch in Scheiben Schneiden, so dass eine Oberfläche des Wafers W eine <100>-Fläche bildet.
  • Dann wurde der Umfang des Halbleiterwafers W abgeschrägt durch Schleifen in eine abgeschrägte Form wie in 1 dargestellt. Zu diesem Zeitpunkt wurde an einer Hauptflächenseite eine geneigte Fläche 21 gebildet, welche unter einem Winkel von 11° zur <100>-Fläche als der Hauptfläche 10 geneigt war. Ferner wurde außerhalb der geneigten Oberfläche ein bogenförmig gewölbter Teil 22 gebildet.
  • Als nächstes wurden die Oberflächen des Halbleiterwafers W einer Hochglanzpolitur unterworfen. Die Länge L der geneigten Fläche 21, welche durch den Abschrägungsprozess gebildet wurde, wurde so eingestellt, dass zum Zeitpunkt der Beendigung der Hochglanzpolitur die Länge L der geneigten Fläche 21 gleich 300 μm wurde. Die Länge L2 eines nicht hochglanzpolierten Teils betrug zu diesem Zeitpunkt 50 μm. Dieser Einstellungswert kann geometrisch bestimmt werden durch Einstellen der Breite eines nach dem Abschrägen entfernten Oberflächenteils auf einen festen Wert.
  • Als nächstes wurde unter Verwendung des Halbleiterwafers W als Substrat, der wie oben beschrieben abgeschrägt und hochglanzpoliert wurde, durch MOCVD (metallorganische Dampfphasenepitaxie) eine epitaxiale Schicht gezüchtet, welche eine Zusammensetzung aus InP (1 μm)/ InGaAs (4 μm)/ InP (1 μm) hat. Diese Struktur ist weit verbreitet für optische Vorrichtungen, wie z.B. PIN-Photodioden.
  • Dann wurde nach dem epitaxialen Wachstum die Oberfläche der epitaxialen Schicht beobachtet, aber es wurden keine Fehler, wie z.B. außerordentliches Wachstum oder Mikrorisse, gefunden.
  • Als nächstes wurden zum Vergleich, ähnlich wie die Ausführungsform, ein Halbleiterwafer gebildet, indem ein Wafer, der aus einem InP-Einkristallblock ausgeschnitten wurde, einer herkömmlichen Abschrägung, so dass die Hauptfläche und die hintere Fläche des Wafers durch einen glatten gewölbten Rand verbunden sind, und ferner einer Hochglanzpolitur unterzogen wurde, und es wurde ein epitaxiales Wachstum ausgeführt durch Verwenden des Halbleiterwafers als ein Substrat. Die Oberfläche der epitaxialen Schicht wurde beobachtet. Als Ergebnis wurde hier und da außerordentliches Wachstum im Umfang des Wafers (abgeschrägter Teil) gefunden. Ferner wurde festgestellt, dass Mikrorisse, die sich von dem außerordentlichen Wachstum zum Mittelpunkt des Wafers erstrecken, aufgetreten sind.
  • Bei der vorliegenden Ausführungsform wurde die geneigte Fläche mit einem Neigungswinkel von 11° mit Bezug auf die Hauptfläche am Umfang des Wafers gebildet und dann wurde die Länge der geneigten Fläche in der radialen Richtung des Wafers auf 300 μm festgesetzt. Dies ermöglichte es, zu verhindern, dass außerordentliches Wachstum in einem abgeschrägten Teil (geneigte Fläche) der Hauptfläche des Waferumfangs auftrat, und zu verhindern, dass Mikrorisse aufgrund einer Verzerrung der epitaxialen Schicht und des außerordentlichen Wachstums auftraten.
  • Die vorliegende Erfindung, welche von den gegenwärtigen Erfindern gemacht wurde, wurde vordem beschrieben basierend auf der bevorzugten Ausführungsform. Die vorliegende Erfindung ist jedoch keinesfalls auf die obige Ausführungsform beschränkt, sondern kann geändert oder modifiziert werden, ohne vom Gegenstand der Erfindung abzuweichen.
  • Zum Beispiel kann der Neigungswinkel der geneigten Fläche in einem Bereich von 5° bis 25° geändert werden und durch Ausbilden der geneigten Fläche so, dass deren radiale Länge nach dem Hochglanzpolieren 100 μm oder länger wird, können die gleichen vorteilhaften Wirkungen erhalten werden.
  • Es sollte beachtet werden, dass ein Teil der geneigten Oberfläche, der nach der Hochglanzpolitur als nicht hochglanzpolierte Fläche verbleibt, vorzugsweise gleich 50 μm oder länger ist und so lange diese Bedingung erfüllt ist, sind die Verfahrensbedingungen der Hochglanzpolitur nicht besonders beschränkt.
  • Gemäß der vorliegenden Erfindung hat bei einem Halbleiterwafer, der einen Umfang abgeschrägt hat und mindestens eine Hauptflächenseite davon einer Hochglanzpolitur unterworfen hat, der Umfang des Wafers eine geneigte Fläche mit einem Neigungswinkel mit Bezug auf eine Hauptfläche, welcher nicht kleiner als 5° und nicht größer als 25° ist, und gleichzeitig ist die Länge der geneigten Fläche in der radialen Richtung des Wafers auf 100 μm oder länger festgesetzt. Die geneigte Fläche ist ferner so konfiguriert, dass sie einen nicht hochglanzpolierten Teil zum Umfang des Wafers hin aufweist. Deshalb hat die vorliegende Erfindung die vorteilhaften Wirkungen, dass sie in der Lage ist, zu verhindern, dass ein außerordentliches Wachstum in einem abgeschrägten Teil (geneigte Fläche) des Waferumfangs auftritt, und gleichzeitig verhindert, dass Mikrorisse auftreten aufgrund einer Verzerrung der epitaxialen Schicht und des außerordentlichen Wachstums.
  • Industrielle Anwendbarkeit
  • Obwohl die obige Beschreibung hauptsächlich mit dem Fall der Verwendung eines Halbleiterwafers eines InP-Einkristalls als Substrat und dem epitaxialen Züchten einer InP/InGaAs/InP-Schicht auf einer Hauptfläche davon gegeben wurde, ist die vorliegende Erfindung keineswegs darauf beschränkt, sondern kann allgemein auf Fälle angewendet werden, welche einen Halbleitereinkristall der Elemente der Gruppen III-V oder einen anderen Halbleitereinkristall als ein Substrat verwenden, und epitaxiales Züchten einer Verbindungshalbleiterschicht mit einer Gitterkonstante, die relativ nahe ist zu der des Substrats an einer Hauptfläche des Substrats.

Claims (8)

  1. Halbleiterwafer (w) mit einem abgeschrägten Umfang und mit einem gewölbt ausgebildeten Umfangsrandteil (22) und welcher mindestens eine Hauptfläche davon aufweist, die einer Hochglanzpolitur unterworfen wurde, wobei der abgeschrägte Umfang eine geneigte ebene Fläche (21) aufweist, die einen Neigungswinkel θ mit Bezug auf eine Hauptfläche (10) hat, welcher nicht kleiner als 5° und nicht größer als 25° ist, wobei die geneigte ebene Fläche konfiguriert ist, um aus zwei Teilen zu bestehen, nämlich einem hochglanzpolierten Teil (21a), der die Hauptfläche (10) umgibt und an sie angrenzt, und einem nicht hochglanzpolierten Teil (21b), und wobei eine Länge (L) der geneigten Fläche (21) in einer radialen Richtung des Wafers gleich oder länger ist als 100 μm, dadurch gekennzeichnet, dass der nicht hochglanzpolierte Teil (21b) zum gewölbt ausgeformten Umfangsrand (22) des Wafers hin ist.
  2. Halbleiterwafer nach Anspruch 1, wobei die Länge (L2) des nicht hochglanzpolierten Teils 50 μm oder länger ist.
  3. Halbleiterwafer mit einer epitaxialen Wachstumsschicht (30, 40), die auf einem Halbleiterwafer nach Anspruch 1 oder 2 gebildet ist, als ein Substrat.
  4. Halbleiterwafer nach Anspruch 3, wobei der Halbleiterwafer aus einem Einkristall einer Verbindung der Gruppe III-V besteht und die epitaxiale Wachstumsschicht eine Verbindungs-Halbleiterschicht ist.
  5. Verfahren zur Herstellung eines Halbleiterwafers, aufweisend einen Abschrägungsschritt des Bildens eines abgeschrägten Teils mit einer geneigten ebenen Fläche (21), von welcher ein Neigungswinkel Θ mit Bezug auf eine Hauptfläche (10) nicht kleiner als 5° und nicht größer als 25° ist und von welcher eine Länge (L) in einer radialen Richtung des Wafers nicht kürzer ist als 100 μm an einem Umfang des Wafers, und einen Hochglanzpoliturschritt des Durchführens einer Politur, so dass die geneigte ebene Fläche (21) aus einem hochglanzpolierten Teil (21a), der die Hauptfläche (10) umgibt und an sie angrenzt, und einem nicht hochglanzpolierten Teil (21b) besteht, dadurch gekennzeichnet, dass ein nicht hochglanzpolierter Teil (21b) sich an einem Teil der geneigten Fläche an einer Hauptflächenseite zu dem gewölbt ausgebildeten Umfangsrand (22) des Wafers hin befindet.
  6. Verfahren zur Herstellung eines Halbleiterwafers nach Anspruch 5, wobei die Länge des nicht hochglanzpolierten Teils 50 μm oder länger ist.
  7. Verfahren zur Herstellung eines Halbleiterwafers nach Anspruch 5 oder 6, welches den weiteren Schritt des epitaxialen Züchtens einer Halbleiterschicht auf der geneigten Oberfläche des Wafers aufweist.
  8. Verfahren zur Herstellung eines Halbleiterwafers nach Anspruch 7, wobei der Halbleiterwafer aus einem Einkristall einer Verbindung der Gruppe III-V besteht, und die epitaxiale Schicht ein Verbindungshalbleiter ist.
DE60217977T 2002-01-11 2002-12-17 Halbleiterwafer und verfahren zu dessen herstellung Expired - Lifetime DE60217977T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002004124 2002-01-11
JP2002004124A JP4162892B2 (ja) 2002-01-11 2002-01-11 半導体ウェハおよびその製造方法
PCT/JP2002/013164 WO2003060965A1 (fr) 2002-01-11 2002-12-17 Plaquette a semi-conducteurs et son procede de fabrication

Publications (2)

Publication Number Publication Date
DE60217977D1 DE60217977D1 (de) 2007-03-22
DE60217977T2 true DE60217977T2 (de) 2007-05-24

Family

ID=19190960

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60217977T Expired - Lifetime DE60217977T2 (de) 2002-01-11 2002-12-17 Halbleiterwafer und verfahren zu dessen herstellung

Country Status (8)

Country Link
US (1) US6900522B2 (de)
EP (1) EP1465242B1 (de)
JP (1) JP4162892B2 (de)
KR (1) KR100536932B1 (de)
CN (1) CN1269185C (de)
DE (1) DE60217977T2 (de)
TW (1) TWI291724B (de)
WO (1) WO2003060965A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580311B1 (ja) * 2003-03-28 2004-10-20 住友電気工業株式会社 表裏識別した矩形窒化物半導体基板
US20050161808A1 (en) * 2004-01-22 2005-07-28 Anderson Douglas G. Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile
US8710665B2 (en) * 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
US20120028555A1 (en) * 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Grinding Tool For Trapezoid Grinding Of A Wafer
JP2013008769A (ja) * 2011-06-23 2013-01-10 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
TWI473283B (zh) * 2011-09-21 2015-02-11 Nat Univ Tsing Hua 晶片
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
JP2015018960A (ja) * 2013-07-11 2015-01-29 三菱電機株式会社 半導体装置の製造方法
JP6045542B2 (ja) * 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
US10199216B2 (en) * 2015-12-24 2019-02-05 Infineon Technologies Austria Ag Semiconductor wafer and method
JP6750592B2 (ja) * 2017-08-15 2020-09-02 信越半導体株式会社 シリコンウエーハのエッジ形状の評価方法および評価装置、シリコンウエーハ、ならびにその選別方法および製造方法
JP7067465B2 (ja) * 2018-12-27 2022-05-16 株式会社Sumco 半導体ウェーハの評価方法及び半導体ウェーハの製造方法
CN116097404A (zh) 2021-09-07 2023-05-09 Jx金属株式会社 磷化铟基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504544B1 (de) * 1970-12-21 1975-02-20
JPH0624179B2 (ja) * 1989-04-17 1994-03-30 信越半導体株式会社 半導体シリコンウェーハおよびその製造方法
JP2719855B2 (ja) * 1991-05-24 1998-02-25 信越半導体株式会社 ウエーハ外周の鏡面面取り装置
JP3027882B2 (ja) * 1992-07-31 2000-04-04 信越半導体株式会社 ウエーハ面取部研磨装置
JP2825048B2 (ja) 1992-08-10 1998-11-18 信越半導体株式会社 半導体シリコン基板
JP2827885B2 (ja) * 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
JPH09251934A (ja) * 1996-03-18 1997-09-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハ
JP3328193B2 (ja) * 1998-07-08 2002-09-24 信越半導体株式会社 半導体ウエーハの製造方法
JP3516203B2 (ja) * 1999-11-08 2004-04-05 株式会社日鉱マテリアルズ 化合物半導体ウェハ
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法

Also Published As

Publication number Publication date
US20040113236A1 (en) 2004-06-17
JP4162892B2 (ja) 2008-10-08
KR20040064612A (ko) 2004-07-19
EP1465242A4 (de) 2005-08-17
JP2003209033A (ja) 2003-07-25
DE60217977D1 (de) 2007-03-22
KR100536932B1 (ko) 2005-12-14
CN1502117A (zh) 2004-06-02
WO2003060965A1 (fr) 2003-07-24
TWI291724B (en) 2007-12-21
CN1269185C (zh) 2006-08-09
TW200301931A (en) 2003-07-16
EP1465242A1 (de) 2004-10-06
US6900522B2 (en) 2005-05-31
EP1465242B1 (de) 2007-01-31

Similar Documents

Publication Publication Date Title
DE60217977T2 (de) Halbleiterwafer und verfahren zu dessen herstellung
DE19905737C2 (de) Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
DE69731019T2 (de) Verfahren zu Herstellung eines monokristallinen Halbleiterwafers mit hochglanzpolierter Oberfläche, unter Benutzung eines Gasphasen-Ätz- und eines Aufwärm-Schrittes, und durch dieses Verfahren hergestellter Wafer
DE69900210T2 (de) Einkristallines Siliziumwafer und Verfahren zu seiner Herstellung
DE68923920T2 (de) Spannungs- und defektfreie fehlangepasste Epitaxialheterostrukturen und deren Herstellungsverfahren.
EP3390698B1 (de) Verfahren zum epitaktischen beschichten von halbleiterscheiben
DE69029596T2 (de) Halbleitendes Siliciumwafer und sein Herstellungsverfahren
DE69802887T2 (de) Verfahren zur Herstellung Silicium Einkristall mit geringen Fehlstellen und dadurch hergestellte Silicium Einkristall und Silicium Scheiben
DE69838566T2 (de) III-V-Verbindungshalbleiter-Scheibe
DE3686548T2 (de) Verfahren zur herstellung von scheiben.
DE102008026784A1 (de) Epitaxierte Siliciumscheibe mit &lt;110&gt;-Kristallorientierung und Verfahren zu ihrer Herstellung
DE69029913T2 (de) Verfahren zur Behandlung eines Substrats für Halbleiter-Bauelemente
DE2819420A1 (de) Verfahren zum zersaegen eines harten einkristall-rohlings in scheiben
DE69802864T2 (de) Silizium-Impfkristall, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Silizium-Einkristalls unter Verwendung des Silizium-Impfkristalls
DE112012002597T5 (de) Verfahren zur Herstellung eines Siliciumcarbidsubstrats
DE112019005268T5 (de) Verfahren zur herstellung eines lasermarkierten siliziumwafers und lasermarkierter siliziumwafer
DE112012002299T5 (de) Verfahren zum Herstellen eines Siliziumkarbidsubstrates
DE112016003032T5 (de) Verfahren zum Herstellen eines Halbleiterwafers
EP2947702B1 (de) Solarzellenstapel
DE112007002287B4 (de) Verfahren und Einspannvorrichtung zum Halten eines Siliciumwafers
DE112008001309B4 (de) Verfahren zum Ziehen eines Silizium-Einkristalls
DE112017005752B4 (de) SiC-Einkristallverbund und SiC-Block
DE112018001919T5 (de) Verfahren zum herstellen eines siliziumepitaxialwafers und siliziumepitaxialwafer
DE4033683A1 (de) Verfahren zur herstellung von wafern mit einer epitaxialen schicht
DE60209988T2 (de) Impf-Kristall für die Herstellung von Siliciumeinkristallen und Verfahren zur Herstellung von Siliciumeinkristallen

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
R082 Change of representative

Ref document number: 1465242

Country of ref document: EP

Representative=s name: MEISSNER, BOLTE & PARTNER GBR, 86199 AUGSBURG, DE