DE60205997T2

DE60205997T2 - Linearer Phasendetektor für Hochgeschwindigkeitstakt- und Datenrückgewinnung

Info

Publication number: DE60205997T2
Application number: DE60205997T
Authority: DE
Inventors: Jun Irvine Cao
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2001-09-18
Filing date: 2002-07-23
Publication date: 2006-06-22
Anticipated expiration: 2022-07-24
Also published as: US7092474B2; DE60205997D1; US20030053576A1; EP1294123A1; US20030091139A1; EP1294123B1

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich im Allgemeinen auf phasengekoppelte Regelkreise, insbesondere auf lineare Phasendetektoren für Hochgeschwindigkeits-Taktwiederherstellung und -Datenwiederherstellung.
Die Datenvernetzung ist in den vergangenen Jahren explodiert und hat die Art und Weise, in der die Menschen arbeiten, Informationen beziehen und ihre Freizeit gestalten, verändert. Lokale Netzwerke (local area networks) im Büro ermöglichen zentralisierten gemeinsamen Datenzugriff und Datenarchivierung. Mit drahtlosem Anwendungsprotokoll (Wireless Application Protocol) aktivierte mobile Telefone, die über ein Fernnetzwerk (wide area network) arbeiten, ermöglichen es den Benutzern, auf die neuesten Nachrichten und auf Börsennotierungen zuzugreifen. Das Internet hat das Einkaufen verändert und eine neue Freizeitaktivität geschaffen, das Web-Surfing. Viele Rechner werden hauptsächlich als Schnittstellen für diese Netzwerke verwendet; so wurde der Ausdruck „das Netzwerk ist der Rechner" geprägt.
Vorrichtungen wie Netzwerkkarten (network interface cards; NICs), Brücken, Router, Switches und Hubs bewegen Daten zwischen Benutzern, zwischen Benutzern und Servern, oder zwischen Servern. Die Daten bewegen sich über eine Vielzahl von Medien wie Faseroptik oder verdrillte Kabelpaare und die Luft. Diese Medien verzerren Daten und machen es schwer, sie zu lesen. Lichtwellen, die ein Faseroptikkabel durchlaufen, werden an der den Kern umhüllenden Schnittstelle reflektiert und dispergieren. Verdrillte Kabelpaare filtern höhere Frequenzen. Drahtlose Signale prallen von Oberflächen ab, ein Phänomen, das als Mehrweg bekannt ist, wobei ein Datenbit in das nächste geschoben wird.
Diese Vorrichtungen, NICs, Brücken, Router, Switches und Hubs empfangen demnach verzerrte Daten und säubern sie – oder stellen sie wieder her (retiming) – zur Benutzung entweder durch die Vorrichtung selbst oder zur Rückübertragung. Ein nützliches Bauelement hierfür ist der phasengekoppelte Regelkreis (Phase Locked Loop; PLL). Phasengekoppelte Regelkreise nehmen verzerrte Daten auf und liefern ein Taktsignal und wiederhergestellte Daten als Ausgabe.
Die Ansprüche an phasengekoppelte Regelkreise sind durch dieses phänomenale Ansteigen der Vernetzung erhöht worden. Ausrüstungen, die mit Datenraten von 10 Gigabit pro Sekunde arbeiten, ersetzen 1 Gigabit- Vorrichtungen, die erst kürzlich 100 Megabit-Einheiten ersetzt haben. Die Situation wird noch erschwert durch die Wettbewerbsnatur des Vernetzungsgeschäfts selbst. Der Preisdruck ist enorm, aber die Verwendung spezialisierter Hochgeschwindigkeitsprozesse erhöht die Systemkosten. Somit besteht eine Notwendigkeit für Phasendetektoren, die mit all diesen Datenraten arbeiten können, die jedoch unter Verwendung relativ kostengünstiger Prozesstechnologien hergestellt werden können.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren und einen Phasendetektor der oben genannten Art mit optimaler Leistung bereitzustellen. Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 und einen Phasendetektor mit den Merkmalen des Anspruchs 4 gelöst.
Die US-6,121,804 bezieht sich auf eine integrierte Schaltung des CMOS (Complementary Metal-Oxide Semiconductor)-Typs, die eine Taktwiederherstellungs-Schaltung aufweist. Die Taktwiederherstellungs-Schaltung gleicht einen Takt automatisch richtig an die Daten an. Ein Signalspeicher (latch) wird verwendet, um die Funktion eines Flip-Flops auszuführen. Da der Flip-Flop im Wesentlichen zwei Signalspeicher ist, führt die Verwendung des Signalspeichers anstelle des Flip-Flops dazu, dass man eine Schaltung mit einem Signalspeicher weniger hat. Als Folge hiervon weist die Schaltung geringere Übertragungsverzögerungen auf, was eine Operation mit höherer Frequenz ermöglicht. Die Verwendung des Signalspeichers reduziert auch die Last für den Takt und spart Energie. Außerdem verwendet die Taktwiederherstellungs-Schaltung Differentiallogik, was die Rauschempfindlichkeit reduziert und eine Operation mit höherer Frequenz ermöglicht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm eines beispielhaften optischen Transceivers, der eine Ausführungsform der vorliegenden Erfindung aufnehmen kann;
2 ist ein Blockdiagramm einer Takt- und Datenwiederherstellungs-Schaltung, die einer Ausführungsform der vorliegenden Erfindung entspricht;
3 zeigt ein Blockdiagramm eines linearen Phasendetektors, der einer Ausführungsform der vorliegenden Erfindung entspricht;
4A ist ein Schema eines Flip-Flops, der bei dem linearen Phasendetektor der 3 verwendet werden kann, und 4B ist ein Bode-Diagramm einer seiner Stufen;
5 ist ein Schema eines Signalspeichers, der bei dem linearen Phasendetektor der 3 verwendet werden kann;
6 ist ein Schema einer XOR Schaltung, die bei dem Hochgeschwindigkeits-Phasendetektor der 3 verwendet werden kann;
7 ist ein Schema eines Verzögerungsblocks, der bei dem Hochgeschwindigkeits-Phasendetektor der 3 verwendet werden kann;
8 ist ein verallgemeinertes Zeitdiagramm eines Phasendetektors, der einer Ausführungsform der vorliegenden Erfindung entspricht;
9 ist ein spezifisches Zeitdiagramm einer Datenübertragung ohne Phasenfehler;
10 ist ein verallgemeinertes Zeitdiagramm mit einem vorauseilenden Phasenfehler;
11 ist ein spezifisches Zeitdiagramm einer Datenübertragung mit einem vorauseilenden Phasenfehler;
12 ist ein verallgemeinertes Zeitdiagramm mit einem nacheilenden Phasenfehler;
13 ist ein spezifisches Zeitdiagramm einer Datenübertragung mit einem nacheilenden Phasenfehler;
14 zeigt die Fehler- und Referenzspannungen in Abhängigkeit des Phasenfehlers für einen Hochgeschwindigkeits-Phasendetektor entsprechend einer Ausführungsform der vorliegenden Erfindung; und
15 ist ein Flussdiagramm eines Verfahrens zum Wiederherstellen von Daten- und Taktsignalen entsprechend der vorliegenden Erfindung.
BESCHREIBUNG SPEZIFISCHER AUSFÜHRUNGSFORMEN
1 ist ein beispielhaftes Blockdiagramm eines optischen Transceivers, der eine Ausführungsform der vorliegenden Erfindung aufnehmen kann. Diese Figur dient, wie alle hier enthaltenen Figuren, nur illustrativen Zwecken und schränkt weder die möglichen Anwendungen der vorliegenden Erfindung noch die beigefügten Ansprüche ein. Dieser optische Transceiver kann sich auf einem NIC mit einem Media Access Controller, einem Speicher, und anderen Schaltungen, befinden, oder in einem Hub, Router, Switch oder einem anderen Ausrüstungsteil.
Er weist eine Empfangsleitung mit einer Photodiode 110, einen Sense-Widerstand 112, einen Vorverstärker 120, einen Verstärker 130, eine Gleichstrom (DC)-Offset-Korrektur-Schaltung 150, eine Takt- und Datenwiederherstellungs-Schaltung 140 und einen Link- und Datenermittlungsblock 160. Eine Übertragungsleitung weist einen Verstärker 170, einen Leuchtdioden(LED)-Treiber 180, einen Multiplexer 175, einen Oszillator 185 und eine Leuchtdiode 190 auf. Anstelle des Leuchtdioden-Treibers 180 und der Leuchtdiode 190 kann das optische Übertragungs-Untersystem auch einen Lasertreiber und eine Laserdiode aufweisen.
Ein Faseroptik-Empfangskabel 105 überträgt ein optisches Datensignal zu der Photodiode 110 mit Sperrspannung. Die Photodiode 110 fühlt die Lichtmenge des Faseroptikkabels 105 ab und ein proportionaler Leckstrom fließt von der Kathode der Vorrichtung zu der Anode. Dieser Strom fließt durch den Sense-Widerstand 112 und erzeugt eine Spannung. Diese Spannung wird durch den Vorverstärker 120 und den Verstärker 130 verstärkt. Offsets werden durch die Gleichstrom-Korrektur-Schaltung 150 reduziert. Der Ausgang des Verstärkers 130 treibt die Takt- und Datenwiederherstellungs-Schaltung 140 sowie den Link- und Datenermittlungsblock 160. Die Takt- und Datenwiederherstellungs-Schaltungen extrahieren das in den Daten, die auf der Leitung 135 durch den Verstärker bereitgestellt werden, eingebettete Taktsignal und stellen damit die Daten zur Ausgabe auf den Leitungen 143 wieder her (retiming). Wenn der Link- und Datenermittlungsblock 160 entweder ein Daten- oder ein Link-Signal an der Datenleitung 135 abfühlt, wird ein gültiges Link-Signal auf der Leitung 167 bestätigt. Wenn der Link- und Datenermittlungsblock 160 ein Datensignal an der Datenleitung 135 abfühlt, wird auf der Leitung 163 die Bestätigung für ein Rauschunterdrückungs-Empfangssignal aufgehoben.
Übertragungsdaten werden auf der Leitung 173 zu dem Verstärker 170 übermittelt. Der Verstärker 170 wird durch das Übertragungsaktivierungssignal auf der Leitung 177 aktiviert oder deaktiviert. Wenn der Verstärker 170 aktiviert ist, werden Übertragungsdaten an den Multiplexer 175 weitergeleitet. Der Multiplexer 175 leitet die Übertragungsdaten an den Leuchtdioden-Treiber 180 weiter, der wiederum einen Strom durch die Leuchtdiode 190 erzeugt. Wenn Strom durch die Leuchtdiode 190 getrieben wird, wird Licht ausgesendet und auf dem Faseroptikkabel 195 übertragen. Wenn der Leuchtdioden-Treiber 180 keinen Strom durch die Leuchtdiode 190 treibt, ist die Leuchtdiode aus und das Faseroptikkabel 195 dunkel. Wenn der Verstärker 170 deaktiviert ist, wählt der Multiplexer 175 das Leerlaufsignal aus dem Oszillatorblock 185 aus. Der Oszillatorblock 185 stellt durch den Multiplexer 175 ein Leerlaufsignal für den Leuchtdioden-Treiber 180 bereit. Dieses Leerlaufsignal wird von einem fernen Empfänger benutzt um sicherzustellen, dass an beiden Enden des Faseroptikkabels 105 eine gültige optische Verbindung hergestellt worden ist.
Wieder verzerren die physikalischen Beschränkungen des Faseroptikmediums das empfangene Signal. Außerdem kann es sein, dass die Verzögerung durch den Verstärker 170, den Multiplexer 175, den Leuchtdioden-Treiber 180 und die Leuchtdiode 190 für Licht-nach-Dunkel- und Dunkel-nach-Licht-Übertragungen nicht gleich ist. Dieses Missverhältnis führt zu Arbeitszyklus-Verzerrungen. Des Weiteren erzeugen thermales Rauschen im Transistor und elektrisches Rauschen im der Energiezufuhr- und im Datenpfad Jitter und Phasenrauschen, wodurch sich die Verzögerung durch den Sender in Abhängigkeit von der Zeit ändert. Takt- und Datenwiederherstellungs-Schaltungen wie z.B. der Block 140 stellen Daten wieder her (retiming), so dass sie sich zur weiteren Verarbeitung in einer geeigneteren Form befinden, und stellen einen Takt bereit, der zu den wiederhergestellten (retimed) Daten synchron ist.
2 ist ein vereinfachtes Blockdiagramm einer Takt- und Datenwiederherstellungs-Schaltung bzw. eines phasengekoppelten Regelkreises entsprechend einer Ausführungsform der vorliegenden Erfindung. Dieser Aufbau ist nur als Beispiel gezeigt und schränkt weder die möglichen Anwendungen der vorliegenden Erfindung noch die beigefügten Ansprüche ein.
In dieser Figur enthalten sind der Wiederherstellungs(retiming)-Block 210, der Phasendetektor 220, der Frequenzdetektor 230, das Schleifenfilter 240 und der spannungsgesteuerte Oszillator (voltage controlled oscillator; VCO) 250. Andere Strukturen sind für den Fachmann selbstverständlich. Bei einer bestimmten Ausführungsform ist beispielsweise der Wiederherstellungs(retiming)-Block 210 in dem Phasendetektor 220 enthalten. Des Weiteren können der Phasendetektor 220 und der Frequenzdetektor 230 dieselbe, durch einen Betriebsartwahlschalter gesteuerte Schaltung sein.
Bei Inbetriebnahme stellt der Regelkreis den spannungsgesteuerten Oszillator (VCO) 250 auf eine korrekte Frequenz ein. Die Inbetriebnahme kann initiiert werden durch das Einschalten der Energieversorgung, durch das Empfangen eines gültigen Links durch den Empfänger, oder durch ein anderes geeignetes Ereignis. Ein Referenztakt wird auf den Leitungen 235 für den Frequenzdetektor 230 bereitgestellt. Der Referenztakt ist häufig ein vergleichsweise niederfrequentes Signal, das von einer stabilen Schwingungsquelle, beispielsweise einem Kristall, erzeugt wird. Die Ausgabe des spannungsgesteuerten Oszillators (VCO) 250, das CLOCK (TAKT) Signal auf den Leitungen 255, wird typischerweise durch einen Integralwert geteilt und durch den Frequenzdetektor 230 mit dem Referenztakt verglichen. Das CLOCK Signal kann unsymmetrisch (single-ended) oder differential sein. Wenn das CLOCK Signal unsymmetrisch ist, sind die Leitungen 255 nur eine Leitung. Der Frequenzdetektor 230 stellt auf der Leitung 226 ein Ausgangssignal bereit, das durch das Schleifenfilter 240 gefiltert wird und dem spannungsgesteuerten Oszillator (VCO) 250 als Einstell(Tuning)-Spannung VTUNE 245 bereitgestellt wird. Wenn die Frequenz des CLOCK Signals auf den Leitungen 255 zu hoch ist, ändert der Frequenzdetektor 230 seine Ausgangsspannung auf der Leitung 226 und somit VTUNE auf der Leitung 245, in einer Richtung, in der die Frequenz des CLOCK Signals erniedrigt wird. Umgekehrt ändert, wenn das CLOCK Signal auf den Leitungen 255 zu niedrige Frequenz hat, der Frequenzdetektor 230 seine Ausgangsspannung auf der Leitung 226, und somit VTUNE auf der Leitung 245, in einer Richtung, in der die Frequenz des CLOCK Signals erhöht wird.
Sobald das CLOCK Signal auf den Leitungen 255 auf die korrekte Frequenz eingestellt ist, wird der Phasendetektor 220 aktiv und der Frequenzdetektor 230 inaktiv. Dass das Taktsignal die richtige Frequenz hat, kann ermittelt werden durch Überwachen von Vtune, durch den Ablauf einer vorgegebenen Zeitspanne, durch ein anderes Ereignis, oder durch eine Kombination dieser Ereignisse. Ein DATA (DATEN) Signal auf der Leitung 205 wird durch den Datenwiederherstellungs(retiming)-Block 210 und den Phasendetektor 220 auf den Leitungen 205 empfangen. Das DATA Signal kann unsymmetrisch oder differential sein. Wenn das DATA Signal unsymmetrisch ist, ist die Leitung 205 nur eine Leitung. Der Phasendetektor 220 vergleicht Übergänge in dem DATA Signal auf den Leitungen 205 mit den aufsteigenden Flanken des CLOCK Signals auf den Leitungen 255 und erzeugt ein ERROR (FEHLER) Signal auf der Leitung 222, das proportional zu dem Phasenverhältnis zwischen ihnen ist. Alternativ kann der Phasendetektor 220 so ausgestaltet sein, dass die Übergänge in dem DATA Signal mit den absteigenden Flanken des CLOCK Signals verglichen werden. Das ERROR Signal kann unsymmetrisch oder differential sein. Wenn das ERROR Signal unsymmetrisch ist, sind die Leitungen 222 nur eine Leitung. Der Phasendetektor 220 erzeugt auch ein REFERENCE (REFERENZ) Signal auf der Leitung 224, das von dem ERROR Signal subtrahiert werden kann, um ein datenmusterunabhängiges Korrektursignal zu erzeugen. Das REFERENCE Signal kann unsymmetrisch oder differential sein. Wenn das REFERENCE Signal unsymmetrisch ist, sind die Leitungen 224 nur eine Leitung. Die ERROR und REFERENCE Signale werden subtrahiert und von dem Schleifenfilter 240 gefiltert, was zu einer Spannung VTUNE 245 führt.
Wie der Name schon sagt, ist der spannungsgesteuerte Oszillator ein Oszillator, dessen Frequenz von einer Spannung, in diesem Beispiel VTUNE, gesteuert wird. Wenn sich VTUNE ändert, ändert sich die Oszillatorfrequenz. Wenn das DATA Signal auf den Leitungen 205 und das CLOCK Signal auf den Leitungen 255 nicht das gewünschte Phasenverhältnis aufweisen, ändert sich die Fehlerspannung, und somit VTUNE, in der Richtung, die erforderlich ist, um den spannungsgesteuerten Oszillator (VCO) einzustellen, damit er den Phasenfehler korrigiert. Bei einer bestimmten Ausführungsform erhöht der Phasendetektor die ERROR Spannung auf der Leitung 222, wenn das DATA Signal auf den Leitungen 205 zu schnell ist, d.h. in Bezug auf das CLOCK Signal auf den Leitungen 255 zeitlich vorangeht. Dies führt zu einer Veränderung der VTUNE Spannung 245, die die Frequenz von CLOCK 255 erhöht. Wenn sich die Frequenz des CLOCK Signals auf den Leitungen 255 erhöht, sind seine Flanken zeitlich schneller, d.h. sie gehen voran. Dies wiederum gleicht die aufsteigenden Taktflanken an die Übergänge in dem Datensignal auf den Leitungen 205 an. Wenn sich die Flanken angleichen, verringert sich das Fehlersignal auf der Leitung 222 und ändert VTUNE 245, wodurch die Frequenz des CLOCK Signals auf den Leitungen 255 erniedrigt wird. Diese Rückkopplung stellt sicher, dass die DATA und CLOCK Signale das richtige Phasenverhältnis zur Wiederherstellung (retiming) der Daten durch den Wiederherstellungs(retiming)-Block 210 aufweisen. In diesem Zustand ist der Regelkreis gekoppelt (locked). Daher werden diese Takt- und Datenwiederherstellungs-Schaltungen als phasengekoppelte Regelkreise bezeichnet.
Das ERROR Signal auf der Leitung 222 und das REFERENCE Signal auf der Leitung 224 stellen ein relativ niederfrequentes, im Wesentlichen differentiales, Korrektursignal bereit. Dies hat mehrere wichtige Vorteile. Die Verwendung eines REFERENCE Signals gibt beispielsweise dem ERROR Signal einen Zusammenhang, wodurch die datenabhängigen Phasenfehler, die anderenfalls auftreten würden, reduziert werden. Wenn keine Datenübergänge vorhanden sind, braucht dieser Regelkreis sich nicht an ERROR oder REFERENCE Signal-Informationen anzukoppeln, aber da keine Daten wiederherzustellen sind, ist dieser spezielle Fall nicht von Interesse.
Herkömmliche Systeme verwenden oft einen sogenannten „Bang-Bang" Phasendetektor. Bei Bang-Bang Detektoren wird für jede Datenflanke, abhängig von ihrem Verhältnis zu dem Takt, ein Auflade- oder Entladesignal an eine Ladungspumpe geschickt. Derartige Detektoren alternieren zwischen einem Vorantreiben und einem Verzögern des Taktsignals aus dem spannungsgesteuerten Oszillator (VCO), erreichen jedoch nie einen stabilen Punkt. Demgemäß weisen Bang-Bang Detektoren eine gewisse Menge an systematischem Jitter auf. Außerdem weisen diese Impulse schnelle Flanken mit hochfrequenten Komponenten auf, die sich an die Versorgungsspannung ankoppeln und Rauschen in andere Schaltungen einkoppeln. Das Reduzieren dieses Rauschens erfordert entweder Filtern oder die Verwendung getrennter, voneinander abgekoppelter Versorgungsleitungen. Durch Verwenden eines niederfrequenten, effektiv differentialen Ausgangssignals weist der lineare Full-Rate Phasendetektor der vorliegenden Erfindung diesen systematischen Jitter nicht auf und stört die Energieversorgung und andere Schaltungen nicht in diesem Umfang.
3 zeigt ein Blockdiagramm 300 eines Phasendetektors entsprechend einer Ausführungsform der vorliegenden Erfindung. Dieser Phasendetektor kann wie der Phasendetektor 220 in 2 verwendet werden. Alternativ kann er in anderen phasengekoppelten Regelschleifen-Strukturen verwendet werden. Er kann beispielsweise bei einer Struktur verwendet werden, die eine Ladungspumpe zwischen dem Phasendetektor und dem Schleifenfilter aufweist. Der gezeigte Phasendetektor kann in einem phasengekoppelten Regelkreis in einem optischen Transceiver verwendet werden, wie in 1 gezeigt ist. Alternativ kann er in einem phasengekoppelten Regelkreis in anderen Systemen verwendet werden. Phasengekoppelte Regelkreise sind besonders wichtig, wenn ein Datenverarbeitungssystem mit einem physikalischen Medium gekoppelt ist. Demgemäß kann dieser Phasendetektor in phasengekoppelten Regelkreisen in Transceivern mit verdrillten Leitungspaaren oder in koaxialen Transceivern, Disketten-Antriebs- oder anderen Massespeicher-Lesekanälen, drahtlosen Empfängern, Routern, NICs, Brücken, Switches, Hubs und anderen elektronischen Geräten, Schaltungen und Systemen verwendet werden.
In dem Blockdiagramm 300 sind ein Flip-Flop 310, ein Signalspeicher 320, ein Verzögerungselement 330 und Exclusive-OR(XOR)Schaltungen 340 und 350 enthalten. Der Flip-Flop ist eine negativ flankengesteuerte Vorrichtung. Insbesondere ändert der Flip-Flop 310 seinen Zustand bei absteigenden Taktflanken, während der Signalspeicher 320 Daten weiterleitet, wenn der Takt hoch ist, und Daten latcht, wenn der Takt niedrig ist. Wenn ein negativ flankengesteuerter Flip-Flop verwendet wird, gleicht der Phasendetektor die Datenübergänge an die aufsteigenden Taktflanken an. Auf diese Weise wird die absteigende Taktflanke in der Mitte jedes Datenbits zentriert, was eine optimale Datenwiederherstellung ermöglicht. Dieses „Fenster-Zentrieren" („window centering") stellt sicher, dass die Datenwiederherstellung auch noch stattfindet, wenn sich das Datenauge (data eye) aufgrund von Rauschen, Jitter und Ähnlichem schließt. Bei anderen Ausführungsformen kann ein positiv flankengesteuerter Flip-Flop verwendet werden. Wenn eine positiv flankengesteuerte Vorrichtung verwendet wird, gleicht der Phasendetektor die Datenübergänge an die absteigenden Taktflanken an.
Alle gezeigten Signalpfade können differential oder unsymmetrisch sein. Beispielsweise kann Q1 ein Differentialsignal sein, das die Flip-Flop 310 Ausgangssignale Q und ihr Gegenstück QBAR aufweist. Bei einer bestimmten Ausführungsform sind alle Signalpfade differential, außer den Fehler- und Referenzausgängen, die zusammen im Wesentlichen ein Differentialsignal bilden. Die Verwendung von Differentialsignalen reduziert den durch Rauschen von Quellen wie der Energiezufuhr und Vorspannungsleitungen verursachten Jitter.
Modifikationen dieses Blockdiagramms sind für den Fachmann offensichtlich. Beispielsweise kann eine Kombination aus AND und OR Schaltungen die XOR Schaltungen ersetzen, oder zwei Signalspeicher können den Flip-Flop ersetzen.
DATA auf der Leitung 305 werden von dem Flip-Flop 310 und dem Verzögerungselement 330 empfangen. Der Flip-Flop 310 wird durch das CLOCK Signal auf den Leitungen 355 von einem spannungsgesteuerten Oszillator (VCO) oder einer Taktquelle getaktet. Bei jeder absteigenden Flanke von CLOCK werden die Daten auf der Leitung 305 von dem Flip-Flop 310 gelatcht und an dem Q-Ausgang als Signal Q1 auf der Leitung 315 gehalten. Das Signal Q1 auf der Leitung 315 wird von dem Signalspeicher 320 weitergeleitet, wenn der Takt hoch ist, und wird gelatcht, wenn der Takt niedrig ist. Der Signalspeicher 320 stellt ein Ausgangssignal Q2 auf der Leitung 356 bereit. Das Verzögerungselement 330 verzögert das Datensignal und stellt einen Ausgang DLY auf der Leitung 323 bereit. Bei einer bestimmten Ausführungsform ist die Verzögerung durch das Verzögerungselement 330 ungefähr gleich der „clock-to-Q" Verzögerung des Flip-Flops 310. Die „clock-to-Q" Verzögerung für einen Flip-Flop ist die Verzögerung des Ausgangs, die sich im Ansprechen auf eine Taktflanke ändert. Die XOR Schaltung 340 hat Q1 auf der Leitung 315 und Q2 auf der Leitung 356 als Eingänge. Der Ausgang der XOR Schaltung 340 ist das REFERENCE Signal auf der Leitung 324. Die XOR Schaltung 350 hat Q1 auf der Leitung 315 und DLY auf der Leitung 323 als Eingänge. Der Ausgang der XOR Schaltung 350 ist das ERROR Signal auf der Leitung 322.
Zur Verbesserung der Leistung sind wenigstens drei Verzögerungen in dieser Schaltung abgestimmt. Eine richtige Abstimmung stellt sicher, dass, wenn die DATA Signalübergänge an die ansteigenden Flanken von CLOCK angeglichen sind, die resultierenden ERROR und REFERENCE Signale gleiche Werte haben. Insbesondere entspricht die Verzögerung von dem Flip-Flop 310 zu den XOR Schaltungen 340 und 350 der Verzögerung von dem Signalspeicher 320 zu der XOR Schaltung 340. Diese wiederum entsprechen der Verzögerung durch das Verzögerungselement 330 zu der XOR Schaltung 350. Genau genommen ist die Verzögerung von dem Flip-Flop zu den XOR Schaltungen 340 und 350 zwei Verzögerungen, aber bei einem sorgfältigen Layout sind diese beiden Verzögerungen sehr gut abgestimmt.
Diese Verzögerungen sind von zwei Faktoren abhängig. Erstens von den Treiberschaltungen selbst, d.h. der verwendeten Schaltungskonfiguration, und der für die Schaltung verfügbaren Energie. Zweitens von der Länge der Verbindung zu der nächsten Zelle und von der nächsten Zelle selbst- der kapazitiven Last gesehen von der Treiberschaltung aus. Somit sind bei einer bestimmten Ausführungsform die Ausgänge des Flip-Flops 310, der Signalspeicher 320 und das Verzögerungselement 330 so ausgelegt, dass sie zusammenpassen, und die Stränge, die sie mit den XOR Schaltungen 340 und 350 verbinden, sind abgestimmt. Des Weiteren wurde dafür Sorge getragen, dass die Eingänge der XOR Schaltungen abgestimmt sind. Um diese Verzögerungen einzustellen, weist eine Ausführungsform der vorliegenden Erfindung Extravorrichtungen auf, die als kapazitive Widerstände konfiguriert werden können. Diese kapazitiven Widerstände können mit einem Signalpfad verbunden werden, um ein Signal zu verlangsamen, so dass es exakter mit einem anderen Signal übereinstimmt.
Ein kritischer Zeitpfad bei dieser Struktur besteht von dem Flip-Flop 310 zu dem Signalspeicher 320. Nach einer absteigenden Taktflanke werden Daten aus dem Flip-Flop ausgegeben und in den Signalspeicher 320 eingegeben. Für optimale Leistung ist es erwünscht, dass die Daten an dem Signalspeicher-Eingang anliegen, so dass sie den Signalspeicher-Ausgang treiben können, wenn der Takt wieder hoch wird. Um diese Zeit-Einschränkung zu erleichtern, ist es bevorzugt, dass der Flip-Flop sehr schnell ist, d.h. eine große Bandbreite aufweist. Da bei einer bestimmten Ausführungsform der Signalspeicher 320 und das Verzögerungselement 330 Ausgänge haben, die so ausgelegt sind, dass sie dem Ausgang des Flip-Flops entsprechen, müssen diese Ausgangsstufen ebenfalls eine große Bandbreite haben.
Wird jedoch kein spezielles Verfahren verwendet, führt eine große Bandbreite im Allgemeinen zu einer hohen Verlustleistung. Ausführungsformen der vorliegenden Erfindung stellen jedoch Schaltungen mit großer Bandbreite zur Verfügung, die dieses Zeiterfordernis mit hohen Takt- und Datenfrequenzen erfüllen können, ohne mit einem großen Energieverbrauch einherzugehen. Bei einer bestimmten Ausführungsform werden in Reihe geschaltete Induktoren und Widerstände als Last verwendet.
4A ist ein Schema für eine beispielhafte Implementierung eines negativ flankengesteuerten Flip-Flops auf der Grundlage von stromgesteuerter CMOS (C³MOS) Logik mit induktivem „Broadbanding", das als Flip-Flop 310 in 3 verwendet werden kann. Das Konzept der C³MOS Logik mit induktivem „Broadbanding" ist im Einzelnen in der „commonly assigned" U.S.-Patentanmeldung Nr. 09/610,905 vom 6. Juli 2000 mit dem Titel „Current-Controlled CMOS Circuits With Inductive Broadbanding" von Michael Green beschrieben, auf die hier Bezug genommen wird. Dem Fachmann ist bekannt, dass andere Flip-Flops verwendet werden können, z.B. ein bipolarer Flip-Flop, ein Flip-Flop aus GaAs auf Silizium, oder andere Arten von Flip-Flops. Eine weitere Ausführungsform eines Flip-Flops ist in der „commonly assigned" US- Patentanmeldung Nr. 09/784,419 vom 15. Februar 2001 mit dem Titel „Linear Full-Rate Phase Detector & Clock & Data Recovery Circuit" von Jun Cao beschrieben, auf die hier Bezug genommen wird. Alternativ könnten, wie bei allen enthaltenen Schemata, Stromquellen-Lasten, p-Kanal-Lasten, die in ihren Triodenbereichen arbeiten, oder „Source Follower" Ausgänge verwendet werden. N-Kanal Metal Oxide Semiconductor Field Effect Transistors (MOSFET oder NMOS) sind gezeigt, aber es könnten alternativ, wie bei allen enthaltenen Schemata, P-Kanal(PMOS)-Vorrichtungen verwendet werden. Der Flip-Flop besteht aus zwei Signalspeichern, einem Master und einem Slave, die in Reihe geschaltet sind. Bei diesem Beispiel weist ein Master-Signalspeicher ein Eingangs-Differential-Paar M1 410 und M2 415, Signalspeicher-Vorrichtungen M3 420 und M4 425, ein Takt-Paar M9 450 und M10 455, eine Stromquelle M14 470 und in Reihe kombinierte Lasten L1 481 und R1 485 sowie L2 483 und R2 490 auf. Ein Slave-Signalspeicher weist ein Eingangs-Differential-Paar M5 430 und M6 436, ein Signalspeicher-Paar M7 440 und M8 445, ein Takt-Paar M11 460 und M12 465, eine Stromquelle M15 480 und in Reihe kombinierte Lasten L3 487 und R3 495 sowie L4 491 und R 497 auf. Die Dateneingänge DIP und DIN werden auf den Leitungen 402 und 407 empfangen, die Takteingänge CKP und CKN auf den Leitungen 409 und 411, eine Vorspannung BIASN auf der Leitung 479, und die Ausgänge QP (echt) und QN (komplementär) werden auf den Leitungen 417 und 419 bereitgestellt.
Die Energieversorgungen sind hier als VDD auf der Leitung 407 und VSS auf der Leitung 417 gezeigt. Die VDD- und VSS-Spannungen für diese und alle hier enthaltenen Figuren sind typischerweise gleich, sind aber nicht hierauf beschränkt. VDD kann eine positive Versorgung über Massepotential sein. VDD kann z.B. 5,0, 3,3, 2,5, 1,8 oder eine andere Versorgungsspannung sein. Alternativ kann VDD auf Massepotential liegen. VSS kann auf Massepotential liegen. Alternativ kann VSS unter Massepotential liegen, z.B. -1,8, -2,5, -3,3, -5,0 oder eine andere Spannung sein. Bei anderen Ausführungsformen können andere Spannungen verwendet werden.
Die Vorspannung BIASN wird an die Schaltungen von M14 470 und M15 480 relativ zu ihren Quellen angelegt, die mit der Leitung 417 gekoppelt sind. Diese Vorspannung erzeugt Ströme in den Drains von M14 470 und M15 480. Wenn das Taktsignal hoch ist, ist der Signalpegel von CKP auf der Leitung 409höher als der Signalpegel von CKN auf der Leitung 411 und der Master-Signalspeicher befindet sind im Weiterleitungsmodus und der Slave- Signalspeicher im gelatchten Modus. Insbesondere wird der Drainstrom von M14 470 durch M9 450 zu dem Eingangs-Differential-Paar M1 410 und M2 415 geleitet, und der Drainstrom von M15 wird durch die Vorrichtung M12 465 zu dem Signalspeicher-Paar M7 440 und M8 445 geleitet. Wenn die Spannung bei D hoch ist, ist die Spannung auf der Leitung DIP 402 höher als die Spannung DIN auf der Leitung 407, und der Drainstrom von M9 fließt durch die Vorrichtung M1 410 in den Lastwiderstand R 486 und den Lastinduktor L1 481, wodurch die Spannung an dem Drain von M1 410 erniedrigt wird. Die Vorrichtung M2 415 ist aus und die Spannung an ihrem Drain ist hoch. Wenn die Spannung bei QN auf der Leitung 419 hoch ist, geht der Drainstrom von M12 465 durch die Vorrichtung M7 440 über den Lastwiderstand R3 495 und den Lastinduktor L3 487, und das Signal QP auf der Leitung 417 ist niedrig.
Wenn das Taktsignal niedrig ist, ist der Signalpegel von CKN auf der Leitung 411 höher als das Signal CKP auf der Leitung 409, und der Master ist gelatcht und der Slave leitet Daten weiter. Der Drainstrom von M14 470 geht durch M10 455 und der Drainstrom von M15 480 geht durch die Vorrichtung M11 460. Wenn der Signalpegel bei DIP vorher hoch gewesen ist, so dass die Spannung an dem Drain von M1 410 niedrig ist, geht der Drainstrom von M10 455 durch die Vorrichtung M3 420 über den Lastresistor R1 485 und den Lastinduktor L1 481, wodurch die Spannung an dem Drain von M1 410 niedrig gehalten wird. Des Weiteren ist das Signalspeicher-Paar M7 440 und M8 445 aus, und das Eingangspaar M5 430 und M6 435 ist an und folgt dem von dem Signalspeicher-Paar M3 420 und M4 425 bereitgestellten Datensignal. Bei diesem Beispiel ist M6 435 an und leitet den Drainstrom von M11 460 zu dem Lastwiderstand R4 597 und dem Lastinduktor L4 491, wodurch QN auf der Leitung 419 nach unten gezogen wird und es QP auf 417 ermöglicht wird, wieder hoch zu werden. Daher übersteigt nach jeder absteigenden Taktflanke die Signalspannung CKN auf der Leitung 411 die Signalspannung CKP auf der Leitung 409, und die Daten an dem Eingangsport DIP 402 und DIN 407 werden durch den Master-Signalspeicher gelatcht und durch den Slave-Signalspeicher auf den Leitungen QP 417 und QN 419 ausgegeben.
Wenn dieser Flip-Flop als Flip-Flop in 3 verwendet wird, sollte das Folgende beachtet werden. Wenn die Signale differential sind, entsprechen DIP, CKP und QP den D-, Takt- und Q-Ports des Flip-Flops in 3. Wenn unsymmetrische Signale verwendet werden, sind DIN und CKN an Vorspannungen gekoppelt, die vorzugsweise eine Gleichstromspannung aufweisen, die gleich der durchschnittlichen Signalspannung bei DIP und CKP ist. Diese Schaltung kann in einen positiv flankengesteuerten Flip-Flop geändert werden, indem die CKP und CKN Leitungen umgedreht werden.
Die „clock-to-Q" Verzögerung für diese Schaltung kann qualitativ mittels eines Beispiels beschrieben werden. Die Anfangsbedingungen seien so, dass der Takteingang CKP hoch ist, die Ausgangsspannung QP auf der Leitung 417 niedrig, und der D-Eingang DIP hoch. Der Drainstrom von M15 480 fließt durch M12 465 durch M7 400 in den Lastwiderstand R3 495 und den Lastinduktor L3 487. Ebenso fließt der Drainstrom von M14 470 durch M9 450 und durch die Vorrichtung M1 410 durch den Lastwiderstand R1 485 und den Lastinduktor 481. Demgemäß ist die Spannung auf der Leitung 423 niedriger als die Spannung auf der Leitung 421. Nach der folgenden Flanke des Taktsignals ist CKN auf der Leitung 411 höher als CKP auf der Leitung 409. Somit schaltet der Drainstrom von M15 480 von M12 465 auf M11 460. M11 460 führt den Strom durch M6 435, wo er durch den Lastwiderstand R4 497 und den Lastinduktor L4 491 fließt. QP auf der Leitung 417 wird hoch und QN auf der Leitung 419 wird niedrig. Somit ist die „clock-to-Q" Verzögerung die Verzögerungszeit, die benötigt wird, bis sich M11 460 einschaltet und den Strom von M15 480 leitet, plus die Zeit, die benötigt wird, bis sich M6 einschaltet und Strom leitet, wodurch die Spannung QN auf der Leitung 419 und QP auf der Leitung 417 geändert wird.
Die Induktoren in den Lasten erhöhen den hohen Frequenzgewinn dieses Flip-Flops und unterstützen den Phasendetektor von 3 dabei, seine Zeiterfordernisse zu erfüllen. Die Induktoren stellen Gewinn bei hoher Frequenz bereit, was zur Kompensierung des Gewinnverlusts beiträgt, der durch die begrenzte Bandbreite der Vorrichtung auftritt, sowie durch Fehlerprotokollierung und Parasitärkapazitäten. Dieser zusätzliche Gewinn stellt sicher, dass Signalpegel auf hohen Frequenzen groß genug bleiben, um die Vorrichtungen in den folgenden Signalspeichern und Eingangspaaren zu schalten. Dies ermöglicht die Realisierung konsistenter Verzögerungszeiten, was den Abgleich erlaubt, der für eine gute Leistung erforderlich ist.
4B ist ein Bode-Diagramm, das den Gewinn eines Signalspeichers in dem Flip-Flop der 4A in Abhängigkeit von Frequenz zeigt. Gewinn wird entlang einer X-Achse 410B, die der Frequenz entspricht, und einer Y- Achse 420B, die dem Gewinn in dB entspricht, aufgezeichnet. Der Gewinnbeitrag, der von dem Widerstandsteil der Reihenlast bereitgestellt wird, ist als Kurve 430B gezeigt. Somit ist bei niedrigen Frequenzen der Gewinn flach und beginnt bei höheren Frequenzen aufgrund der kapazitiven Effekte an den Drains der Differential- und Signalspeicher-Paare abzufallen. Der Beitrag zu dem Gesamtgewinn, der von den Lastinduktoren bereitgestellt wird, ist als Kurve 440B gezeigt. Da der Induktor bei DC ein Kurzschluss ist, gibt es bei niedrigen Frequenzen keinen Gewinn. Bei Erhöhung der Frequenz erhöht sich der Gewinn, bis die Einschränkungen der Transistoren, die Drainkapazität und die Verbindungs-Parasiten wirksam werden. Die kombinierten Gewinnbeiträge von Widerstand und Induktor sind als Kurve 450B gezeigt. Wie ersichtlich ist, wird bei niedrigen Frequenzen der Gewinn von dem Widerstand bereitgestellt, und die Kurve 450B stimmt mit der Kurve 430B überein. Bei höheren Frequenzen bleibt der Gewinn länger hoch als bei dem Widerstand allein, und nimmt dann ab. Somit vergrößert das Hinzufügen eines Induktors zu den Lasten in dem Flip-Flop die Bandbreite der Schaltung. Demgemäß ermöglicht bei hohen Frequenzen das Hinzufügen von Induktoren ein geeignetes Schalten in dem Flip-Flop und den nachgeschalteten (downstream) Logikschaltungen. Bei einer bestimmten Ausführung hat jeder Induktor einen Wert von ca. 2,2 nH und ein Q im Bereich von 4–20. Der von den induktiven und resistiven Teilen der Lasten bereitgestellte relative Gewinn kann variieren, der in dieser Figur gezeigte stellt nur ein Beispiel dar.
5 ist ein Schema 500 eines Signalspeichers mit induktivem „Broadbanding", der als Signalspeicher 320 in 3 verwendet werden kann. Alternativ können andere Arten von Signalspeichern verwendet werden, z.B. kreuzgekoppelte Logikschaltungen. Enthalten sind das Differential-Paar M1 510 und M2 515, das Signalspeicher-Paar M3 520 und M4 525, das Takt-Paar M5 550 und M6 555, die Stromquelle M7 570 und Reihenlasten des Induktors L1 581 und des Widerstands R1 585 sowie des Induktors L2 538 und des Widerstands R2 590. Die Dateneingänge DIP und DIN werden auf den Leitungen 502 und 507 empfangen, die Takteingänge CKP und CKN werden auf den Leitungen 509 und 511 empfangen, die Vorspannung BIASN wird auf der Leitung 579 empfangen, und die Ausgänge QP (echt) und QN (komplementär) werden auf den Leitungen 517 und 519 bereitgestellt.
Die Vorspannung BIASN wird auf der Leitung 579 an die Schaltung von M7 570 relativ zu der Quelle, die mit der Leitung 517 gekoppelt ist, angelegt.
Wenn das Takteingangssignal hoch ist, ist die Signalspannung CKP auf der Leitung 509 höher als die Signalspannung CKN auf 511, und der Drainstrom von M7 570 fließt durch M5 550 an das Eingangs-Differential-Paar M1 510 und M2 515. Wenn der D-Eingang hoch ist, ist die Signalspannung DIP auf der Leitung 502 höher als die Signalspannung DIN auf der Leitung 507, und der Drainstrom von M5 550 fließt durch die Vorrichtung M1 510 durch den Lastinduktor L1 581 und den Widerstand R1 585 und zieht die Signalspannung QN auf der Leitung 519 nach unten und ermöglicht es der Signalspannung QP auf der Leitung 517, hoch zu werden. Wenn das Taktsignal nach unten geht, ist die Spannung CKN auf der Leitung 511 hoch und die Signalspannung CKP auf der Leitung 509 niedrig. Somit leitet die Vorrichtung M6 den Drainstrom von M7 570 zudem Signalspeicher-Paar M3 520 und M4 525, das die Daten an den QP 517 und QN 519 Ausgängen latcht.
Die „clock-to-Q" Verzögerung durch diese Schaltung ist die Verzögerung von M5 530, die einschaltet und leitet, plus M1 510, die einschaltet und leitet, wodurch das Signal QN auf der Leitung 519 nach unten gezogen wird. Wie ersichtlich ist, ist dies der „clock-to-Q" Verzögerung des Flip-Flops in 4A sehr ähnlich.
Wenn dieser Signalspeicher als der Signalspeicher in 3 verwendet wird, sollte folgendes beachtet werden. Wenn die Signale differential sind, entspricht DIP, CKP und QP den D-, Takt- und Q-Ports des Signalspeichers in 3. Wenn unsymmetrische Signale verwendet werden, werden DIN und CKN an Vorspannungen gekoppelt, die vorzugsweise eine Gleichstromspannung aufweisen, die gleich der durchschnittlichen Signalspannung bei DIP und CKP ist.
6 ist eine beispielhaftes Hochgeschwindigkeits-XOR-Schaltung, die unter Verwendung von C³MOS-Logik implementiert ist und bei verschiedenen Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Diese XOR Schaltung kann beispielsweise als XOR Schaltungen 340 und 350 in 3 verwendet werden. Alternativ können andere XOR Schaltungen verwendet werden, beispielsweise eine bipolare XOR Schaltung. Enthalten sind B-Eingangspuffer M9 605 und M10 610 sowie M11 615 und M12 620 und A-Eingangspuffer M7 675 und M8 680. Ein XOR-Kern, der aus den Vorrichtungen M1 630, M2 635, M3 640, M4 645, M5 660 und M6 665 besteht, ist ebenfalls gezeigt. Die Eingänge AP und AN werden auf den Leitungen 676 und 677 empfangen, die Eingänge BP und BN auf den Lei tungen 607 und 609, die Vorspannung BIASN wird auf der Leitung 619 empfangen, und die QP (echt) und QN (komplementär) Ausgänge werden auf den Leitungen 612 und 614 bereitgestellt. Die Stromquellen M14 650, M15 655, M16 670 und M17 685 werden mit BIASN so vorgespannt, dass ein Strom in ihren Drains erzeugt wird. Die an alle diese Vorrichtungen angelegte BIASN-Spannung kann gleich sein. Alternativ können für die Puffer und den Kern verschiedene BIASN-Spannungen verwendet werden. Des Weiteren können die Puffer unterschiedliche BIASN-Spannungen aufweisen. Ebenso kann diese BIASN-Spannung die gleiche Spannung oder eine andere Spannung sein wie/als die BIASN-Spannung in den 4 und 5.
Signale an dem A-Eingang lenken die Drainströme von M16 670 entweder durch M5 660 oder durch M6 665. Das Signal an dem B-Eingang lenkt den Strom zu den Lastwiderständen und erzeugt so Spannungsausgänge bei QP und QN auf den Leitungen 612 und 614. Die Verbindungen sind so, dass QP hoch ist, wenn das Signal entweder an dem A-Eingang oder an dem B-Eingang, jedoch nicht an beiden, hoch ist. Um die Verzögerung vom Eingang zum Ausgang anzugleichen, werden in dem B-Pfad zwei Puffer verwendet, und ein Puffer wird in dem A-Pfad verwendet. Denn der A-Eingang lenkt die unteren Vorrichtungen M5 und M6, die dann die oberen Vorrichtungen M1 bis M4 treiben. Der B-Eingang jedoch treibt die Vorrichtungen M1 bis M4 direkt. Somit wird, um die Verzögerung durch M5 660 und M6 665 auszugleichen, ein Extra-Puffer in dem B-Pfad eingefügt. Der Widerstand R7 682 erniedrigt die Gleichtaktspannung des Ausgangs des A-Eingangs-Puffers, was das Einschwingverhalten des unteren Differential-Paars M5 660 und M6 665 verbessert.
Eine alternative Ausführungsform für eine XOR Schaltung findet sich in der „commonly assigned" U.S.-Patentanmeldung Nr. 09/782,687 vom 12. Februar 2001 mit dem Titel „Linear Half-Rate Phase Detector and Clock and Data Recovery Circuit" von Jafar Savoj, auf die hier Bezug genommen wird. Andere Strukturen, die verwendet werden können, um einige der vorliegenden Schaltungen zu implementieren, finden sich auch in der „commonly assigned" U.S.-Patentanmeldung Nr. 09/484,856 vom 18. Januar 2000 mit dem Titel „C³MOS Logic Family" von Armond Hairapetian, auf die hier Bezug genommen wird.
7 ist ein Schema einer beispielhaften Schaltungs-Implementierung für eine Verzögerungsschaltung mit induktivem „Broadbanding", die als Verzögerungselement 330 in 3 verwendet werden kann. Dem Fachmann ist bekannt, dass dieser Verzögerungsblock auf mehrere verschiedene Arten ausgestaltet werden kann. Ein RC-Netzwerk könnte beispielsweise verwendet werden. Enthalten sind Eingangspaar-Vorrichtungen M1 730 und M2 740, Kaskadenvorrichtungen M3 710 und M4 720, Reihenlasten des Induktors L1 765 und R1 760 sowie L2 775 und R2 770, und die Stromquellen-Vorrichtung M5 750. Die Eingänge AP und AN werden auf den Leitungen 735 und 745 empfangen, die Vorspannungen BIASN und VBIASC auf den Leitungen 753 und 715, und die Ausgänge XP (echt) und XN (komplementär) werden auf den Leitungen 757 und 755 bereitgestellt.
VBIASC kann mit VDD oder einem anderen geeigneten Vorspannungspunkt verbunden sein. Ein Eingangssignal wird an dem A-Port, AP auf der Leitung 735 und AN auf der Leitung 745, an das erste Eingangspaar M1 740 und M2 740 angelegt. Die Vorspannung BIASN wird an die Schaltung von M5 relativ zu ihrem Sourceanschluss, der mit der Leitung 717 gekoppelt ist, angelegt. BIASN kann dieselbe Vorspannungsleitung sein, die in 4A verwendet worden ist, oder kann eine andere Vorspannung sein. Diese Spannung erzeugt einen Strom in dem Drain von M5 750. Wenn die Spannung an dem A-Eingangsport hoch ist, ist die Signalspannung AP auf der Leitung 735 höher als der Signalpegel von AN auf der Leitung 745, und der Drainstrom von M5 750 fließt durch die Vorrichtung M1 730, durch die Kaskadenvorrichtung M3 710, zu dem Lastwiderstand R1 760 und dem Lastinduktor L1 765 und zieht die Spannung XN auf der Leitung 755 nach unten. Umgekehrt ist, wenn das Signal an dem A-Port niedrig ist, das Spannungssignal bei AP niedriger als der Signalpegel bei AN, und der Drainstrom von M5 730 fließt durch die Vorrichtung M2 740, durch die Kaskadenvorrichtung M4 720, zu dem Lastwiderstand R2 770 und dem Lastinduktor L2 775 und zieht den Ausgang XP auf der Leitung 757 nach unten. Auf diese Weise führt ein auf den Leitungen 735 und 745 an den Eingangsport A angelegtes Signal zu einem verzögerten Signal, das an Leitungen bei XP 757 und XN 755 erscheint.
Durch Angleichen des Drainstroms von M5 750 an den Drainstrom von M7 570 des Signalspeichers von 5 und den Drainstrom von M15 480 des Flip-Flops von 4A kann die Ausgangsverzögerung dieser drei Schaltungen angeglichen werden.
Bei einer speziellen Ausführungsform wird Plättchenbereich gespart, indem die Induktoren L1 765 und L2 775 nicht in den Lasten aufgenommen werden. Vielmehr sind die Lastwiderstände R1 760 und R2 770 direkt zwischen die VDD-Leitung 707 und die Drains von M3 710 und M3 720 geschaltet. Bei dieser Ausführungsform wird die Breite der Vorrichtung M5 750 und somit ihr Drainstrom reduziert, und der Wert der Widerstände R1 760 und R2 770 wird relativ zu dem Flip-Flop und dem Signalspeicher so erhöht, dass die Verzögerung durch diesen Block den „clock-to-Q" Verzögerungen der Speicherelemente entspricht. Somit ist die Spannungsschwankung des Verzögerungsblocks im Wesentlichen gleich dem Signalspeicher und dem Flip-Flop. Auf diese Weise kann ausreichende Angleichung erhalten werden, während der Bereich, den anderenfalls zwei Induktoren einnehmen würden, gespart wird.
Wenn dieses Verzögerungselement als das Verzögerungselement in 3 verwendet wird, sollte folgendes beachtet werden. Wenn die Signale differential sind, entsprechen AP und XP den A- und X-Ports des Signalspeichers in 3. Wenn unsymmetrische Signale verwendet werden, wird AN an eine Vorspannung gekoppelt, die vorzugsweise eine Gleichstromspannung aufweist, die gleich der durchschnittlichen Signalspannung bei AP ist.
8 ist ein verallgemeinertes Zeitdiagramm von Signalen in einem Phasendetektor entsprechend einer Ausführungsform der vorliegenden Erfindung, z.B. des Blockdiagramms von 3. Dieses und die folgenden Zeitdiagramme sind jedoch nicht auf die Schaltung von 3 beschränkt und können von anderen Schaltungen erzeugt werden, die der vorliegenden Erfindung entsprechen. Enthalten sind die Eingänge CLOCK 810 und DATA 820 sowie die resultierenden Signale Q1, 840, Q2 840, DLY 850, ERROR 860 und REFERENCE 870. Datenbits wie 804 und 805 haben eine Dauer von einem Taktzyklus. Jedes Datenbit kann hoch oder niedrig sein und das DATA Signal 820 kann von einem Bit zu dem nächsten transient sein oder konstant bleiben.
Q1 830 ist DATA 820 wiederhergestellt (retimed). Es gibt typischerweise eine Verzögerung zwischen einem Übergang von Q1 830 verglichen mit den absteigenden Flanken von CLOCK 810, insbesondere wenn Q1 von einem Flip-Flop erzeugt wird, der durch absteigende Flanken des CLOCK Signals 810 getaktet wird und DATA 820 als D-Eingang hat. Q2 840 ist Q1 830 um einen halben Taktzyklus verzögert. Es kann eine Verzögerung zwischen einem Übergang von Q2 840 verglichen mit der ansteigenden Flanke von CLOCK 810 geben, insbesondere wenn Q2 von einem Signalspeicher erzeugt wird, der Daten weiterleitet, wenn das CLOCK Signal 810 hoch ist und Q1 830 als D-Eingang hat. Das Signal DLY 850 ist eine verzögerte Version von DATA 820.
DLY 850 kann durch Verzögern von DATA 820 um einen Betrag, der ungefähr gleich der Verzögerung des Signals Q1 830 verglichen mit CLOCK 810 ist, erzeugt werden. ERROR 860 wird erzeugt durch XORen von Q1 830 und DLY 850. REFERENCE 870 wird erzeugt durch XORen von Q1 830 und Q2 840.
Wenn Übergänge in dem DATA Signal 820 ungefähr zwischen absteigenden Taktflanken zentriert werden, ist ERROR 860 für eine Zeitspanne, die ungefähr jeder absteigenden Flanke von CLOCK 810 folgt, niedrig. Denn nach jeder absteigenden Flanke von CLOCK 810 folgt Q1 830 auf DATA 820. Demgemäß sind für eine Zeitspanne, die jeder absteigenden Taktflanke folgt, Q1 830 und DATA 820 im Wert gleich. Beispielsweise befinden sich zu der Zeit 811 vor dem ERROR Impuls 812 sowohl Q1 als auch DLY in dem Zustand D2. Etwas später geht DATA 820 entweder auf einen neuen Pegel über oder behält denselben Wert bei. Wenn DATA 820 in einen neuen Zustand wechselt, werden DLY 850 und Q1 830 ungleich und das ERROR Signal 860 ist hoch. Wenn jedoch das Datensignal 820 seinen Wert beibehält, bliebt ERROR 820 niedrig. Insbesondere ist, wenn die Datenbits D2 und D3 gleich sind, das ERROR Bit 812 niedrig. Wenn jedoch die Datenbits D2 und D3 nicht gleich sind, dann ist das ERROR Bit 812 hoch.
Das ERROR Signal 860 ist auf folgende Art und Weise abhängig von der Phasenbeziehung zwischen DATA 820 und CLOCK 810. Wenn das Datenbit 804 – D2 – niedrig ist und das Datenbit 805 – D3 hoch ist, ist der ERROR Impuls 812 hoch. Wenn das DATA Signal 820 beschleunigt wird, d.h. nach links verschoben wird, erweitert sich der Impuls 812 in dem ERROR Signal 870 (wird länger). Wenn das DATA Signal 820 verzögert wird, d.h. nach rechts verschoben wird, verengt sich der Impuls 812 des ERROR Signals 860 (wird kürzer).
Es ist jedoch zu beachten, dass, wie oben erwähnt, wenn D2 und D3 gleich sind, der ERROR Impuls 812 niedrig ist. Daher hängt die durchschnittliche ERROR Spannung nicht nur von dem Phasenfehler zwischen CLOCK 810 und DATA 820 ab, sondern von dem Datenmuster von DATA 820. Aus diesem Grund ist das ERROR Signal 860 im Zusammenhang mit dem REFERENCE Signal 870 am aussagefähigsten.
Denn der Durchschnittswert des REFERENCE Signals ist auch datenabhängig. Für eine Zeitspanne, die jeder ansteigenden Flanke des CLOCK Signals 810 folgt, ist das REFERENCE Signal 870 niedrig, da an jeder ansteigenden Flanke von CLOCK 810 Q1 830 gleich Q2 840 ist. Beispielsweise sind zu der Zeit vor 816 vor dem Referenzimpuls 817 sowohl Q1 830 als auch Q2 840 im Zustand D2. In dem nächsten halben CLOCK Zyklus hat Q1 den Wert des nächsten Datenbits D3, während Q2 unverändert bleibt. Daher ist, wenn die Datenbits D2 und D3 gleich sind, der REFERENCE Impuls 817 niedrig. Wenn jedoch die Datenbits D2 und D3 nicht gleich sind, ist das REFERENCE Bit 817 hoch.
Für Zufallsdaten kann jedes Datenbit mit gleicher Wahrscheinlichkeit hoch oder niedrig sein und kann ebenfalls mit gleicher Wahrscheinlichkeit seinen Zustand bei jedem Übergang ändern oder kann gleich bleiben. Somit hat jeder ERROR Impuls, beispielsweise 812, dieselbe Wahrscheinlichkeit, hoch oder niedrig zu sein. Auch jeder REFERENCE Signalimpuls, beispielsweise 817, ist ebenso oft hoch wie ERROR 860. Wenn die DATA Übergänge an die ansteigende Flanke von CLOCK 810 angeglichen sind, sind das ERROR Signal 870 und das REFERENCE Signal 880 jeweils die Hälfte der Zeit niedrig und mit gleicher Wahrscheinlichkeit die andere Hälfte hoch oder niedrig. Dies bedeutet, dass das ERROR Signal 870 und das REFERENCE Signal 880 jeweils einen durchschnittlichen Wechselstrom(AC)-Wert aufweisen, der gleich einem Viertel ihres Wechselstrom(AC)-Spitzenwerts ist.
Wenn die Daten nicht zufällig sind, z.B. wenn DATA 820 aus einem langen String von entweder hohen oder niedrigen Datenbits besteht, dann sind Fehlerimpuls wie 812 und REFERENCE Impulse wie 817 niedrig. Die Durchschnittswerte der Fehler- und Referenzsignale liegen bei einem Minimum. Aber wenn sich die Daten bei jedem Bit ändern, ist jeder Fehlersignal-Impuls und jedes Referenzbit hoch. Daher sind die Fehler- und Referenzsignale gleich der Hälfte ihrer Spitzenwerte. Somit haben die Fehler- und Referenzsignale dieselbe Datenmuster-Abhängigkeit, während das Fehlersignal auch den Phasenfehler aufspürt. Dies bedeutet, dass die Datenabhängigkeit des ERROR Signals 870 durch Subtrahieren des REFERENCE Signals 880 korrigiert werden kann. Das Differenzsignal zwischen Fehler und Referenz hängt nicht von dem Datenmuster ab, sondern von dem Phasenfehler. Das resultierende Signal hat ungefähr einen Nullwert, wenn die Flanken des Datensignals an die ansteigenden Taktflanken angeglichen sind. Mit der Verzögerung der Daten wird der Differentialwert negativ. Mit der Beschleunigung der Daten wird die Differenz positiv.
Jedes Datenbit hat eine Dauer t₁ 843. Der Kehrwert der Datenbit-Dauer t₁ 843 wird als Datenrate bezeichnet. Jede Taktperiode hat eine Dauer t₂ 847, wobei t₂ gleich t₁ ist. Die Taktfrequenz ist der Kehrwert der Dauer t₂ 847. Somit ist die Taktfrequenz gleich der Datenrate.
Verschiedene Modifikationen sind für den Fachmann offensichtlich. Beispielsweise kann ein Taktsignal mit umgekehrter Polarität verwendet werden, so dass sich die Übergänge der Daten an die absteigenden Taktflanken angleichen.
9 ist ein Zeitdiagramm einer Ausführungsform der vorliegenden Erfindung, das einen spezifischen Datenübergang 905 zeigt. Enthalten sind die Eingänge CLOCK 910 und DATA 920 und die resultierenden Signale Q1 930, Q2 940, DLY 950, ERROR 960 und REFERENCE 970. Bei diesem Beispiel tritt der DATA 920 Übergang 905 zu einem Zeitpunkt ein, der der ansteigenden Flanke 902 von CLOCK 910 entspricht. Q1 ist das wiederhergestellte (retimed) DATA Signal 920, das auf die nächste absteigende Flanke von CLOCK 910 folgt. Q2 940 ist Q1 930 um einen halben Taktzyklus verzögert. DLY 950 ist DATA 920 zeitverzögert. Wiederum kann DATA 920 um eine Zeit verzögert werden, die annähernd gleich der Phasenverzögerung zwischen einem Übergang in Q1 930 und einer absteigenden Flanke von CLOCK 910 zur Erzeugung von DLY 950 ist. ERROR 960 ist das XOR von Q1 930 und Q2 940. Bei einigen Anwendungen braucht DATA 920 nicht verzögert zu werden und das DATA Signal 920 kann mit Q1 930 XORed werden, um ERROR 960 zu erzeugen. REFERENCE 970 ist das XOR zwischen Q1 930 und Q2 940.
Wie aus diesem Diagramm ersichtlich ist, resultieren aus dem Datenübergang 950 ein ERROR Impuls 915 und ein REFERENCE Impuls 925. Insbesondere beginnt der ERROR Impuls 915, oder geht hoch, an der ansteigenden Flanke 935 von DLY 950 und endet an der ansteigenden Flanke 945 von Q1 930. Ähnlich beginnt der REFERENCE Impuls 925 an der Flanke 945 von Q1 930 und endet, wenn Q2 940 an der Flanke 955 hoch geht. Da die Flanken 902 und 905 angeglichen sind, sind die Impulse 915 und 925 ungefähr gleich.
10 ist ein verallgemeinertes Zeitdiagramm von Signalen in einem Phasendetektor entsprechend einer Ausführungsform der vorliegenden Erfindung, z.B. des Blockdiagramms von 3. Dieses Zeitdiagramm ist jedoch nicht auf die Schaltung von 3 beschränkt und kann von anderen Schaltungen, die der vorliegenden Erfindung entsprechen, erzeugt werden. Enthalten sind die Eingänge CLOCK 1010 und DATA 1020 und die resultierenden Signale Q1 1030, Q2 1040, DLY 1050, ERROR 1060 und REFERENCE 1070. Datenbits wie 1004 und 1005 haben eine Dauer von einem Taktzyklus. Jedes Datenbit kann hoch oder niedrig sein, und das DATA Signal 1020 kann von einem Bit zu dem nächsten transient sein oder konstant bleiben.
Q1 1030 ist DATA 1020 wiederhergestellt (retimed). Es gibt typischerweise eine Verzögerung zwischen einem Übergang von Q1 verglichen mit den ansteigenden Flanken von CLOCK 1010, insbesondere wenn Q1 von einem Flip-Flop erzeugt wird, der durch die absteigenden Flanken des CLOCK Signals 1010 getaktet wird und DATA 1020 als D-Eingang hat. Q2 1040 ist Q1 1030 um einen halben Taktzyklus verzögert. Es kann eine Verzögerung zwischen einem Übergang von Q2 1040 verglichen mit der ansteigenden Flanke von CLOCK 1010 geben, insbesondere wenn Q2 von einem Signalspeicher erzeugt wird, der Daten weiterleitet, wenn das CLOCK Signal 1010 hoch ist und Q1 1030 als D-Eingang hat. Das Signal DLY 1050 ist eine verzögerte Version von DATA 1020.
DLY 1050 kann erzeugt werden, indem DATA 1020 um einen Betrag verzögert wird, der annähernd gleich der Verzögerung des Signals Q1 1030 verglichen mit CLOCK 1010 ist. ERROR 1060 wird durch XORen von Q1 1030 und DLY 1050 erzeugt. REFERENCE 1070 wird durch XORen von Q1 1030 und Q2 1040 erzeugt.
In diesem Zeitdiagramm wird DATA 1020 um eine Zeit t₅ 1015 in Bezug auf die ansteigenden Flanken von CLOCK 1010 beschleunigt oder nach links verschoben. Eine Folge hiervon ist, dass DLY 1050 zeitlich beschleunigt wird. Da ERROR Impulse an den Übergängen in DLY beginnen, beginnen die ERROR Impulse früher. Insbesondere beginnt der ERROR Impuls 1012 früher als der ERROR Impuls 812 in 8. Wieder ist Q1 1030 DATA 1020 wiederhergestellt (retimed) zu CLOCK 1010, so dass Q1 1030 an Q1 830 in 8 angeglichen ist. Da der ERROR Impuls 1012 endet, wenn Q1 1030 übergeht, endet der Impuls 1012 zu derselben relativen Zeit wie der Impuls 812. Demgemäß beginnt der ERROR Impuls 1012 früher und endet zu derselben relativen Zeit wie der ERROR Impuls 812 und ist somit breiter.
Das ERROR Signal 1060 hängt auf folgende Weise von der Phasenbeziehung zwischen DATA 1020 und CLOCK 1010 ab. Wenn das Datenbit 1004 – D2 – niedrig ist und das Datenbit 1005 – D3 – hoch ist, ist der ERROR Impuls 1012 hoch. Wenn das DATA Signal 1020 beschleunigt wird, d.h. nach links verschoben wird, wird der Impuls 1012 in dem ERROR Signal 1070 breiter (wird länger).
11 zeigt dies für einen spezifischen DATA Übergang 1105. Gezeigt ist ein Zeitdiagramm mit einem Phasenfehler t₆ 1115, der zwischen einem Datenübergang 1105 und einer ansteigenden CLOCK Flanke 1102 eingeführt ist. Enthalten sind die Eingänge CLOCK 1110 und DATA 1120 und die resultierenden Signale Q1 1130, Q2 1140, DLY 1150, ERROR 1160 und REFERENCE 1170. Wiederum resultiert der Übergang 1105 bei DATA 1120 in einem Impuls in der ERROR Wellenform 1170, insbesondere 1115, und einem REFERENCE Bit 1125. Aber dieses Mal ist, da DATA 1120 beschleunigt wird, der ERROR Impuls 1115 breiter als der entsprechende Impuls 915 in 9. Insbesondere ist der ERROR Impuls 1115 um einen Betrag, der hier als t₇ 1117 gezeigt ist, breiter. In den meisten Fällen ist t₇ ungefähr gleich t₆. Demgemäß ist der Durchschnittswert des ERROR Signals 1160 größer als der Durchschnittswert des ERROR Signals 960 in 9. Aber wiederum ändert sich, da der REFERENCE Impuls 1126 durch Signale definiert ist, die an die absteigenden und ansteigenden Flanken von CLOCK 1110 zeitlich abgestimmt sind, seine Breite verglichen mit dem REFERENCE Impuls 925 in 9 nicht. Daher hat sich der Unterschied zwischen dem ERROR Signal und dem REFERENCE Signal geändert, und dieses Differenzsignal kann verwendet werden, um den Phasenfehler zwischen DATA Übergängen wie 1105 und den ansteigenden Flanken von CLOCK 1110 zu korrigieren.
12 ist ein verallgemeinertes Zeitdiagramm von Signalen in einem Phasendetektor entsprechend einer Ausführungsform der vorliegenden Erfindung, z.B. des Blockdiagramms von 3. Dieses Zeitdiagramm ist jedoch nicht auf die Schaltung von 3 beschränkt und kann von anderen Schaltungen, die der vorliegenden Erfindung entsprechen, erzeugt werden. Enthalten sind die Eingänge CLOCK 1201 und DATA 1220 und die resultierenden Signale Q1 1230, Q2 1240, DLY 1250, ERROR 1260 und REFERENCE 1270. Datenbits wie 1204 und 1205 haben eine Dauer von einem Taktzyklus. Jedes Datenbit kann hoch oder niedrig sein, und das DATA Signal 1220 kann von einem Bit zum nächsten transient sein oder konstant bleiben.
Q1 1230 ist DATA 1220 wiederhergestellt (retimed). Es gibt typischerweise eine Verzögerung zwischen einem Übergang von Q1 1230 verglichen mit den absteigenden Flanken von CLOCK 1210, insbesondere wenn Q1 von einem Flip-Flop erzeugt wird, der von absteigenden Flanken des CLOCK Signals 1210 getaktet wird und DATA 1220 als D-Eingang hat. Q2 1240 ist Q1 1230 um einen halben Taktzyklus verzögert. Es kann eine Verzögerung zwischen einem Übergang von Q2 1240 verglichen mit der ansteigenden Flanke von CLOCK 1210 geben, insbesondere wenn Q2 von einem Signalspeicher erzeugt wird, der Daten weiterleitet, wenn das CLOCK Signal 1210 hoch ist und Q1 1230 als D-Eingang hat. Das Signal DLY 1250 ist eine verzögerte Version von DATA 1220.
DLY 1250 kann durch Verzögerung von DATA 1220 um einen Betrag erzeugt werden, der annähernd gleich der Verzögerung des Signals Q1 1230 verglichen mit CLOCK 1210 ist. ERROR 1260 wird durch XORen von Q1 1230 und DLY 1250 erzeugt. REFERENCE 1270 wird durch XORen von Q1 1230 und Q2 1240 erzeugt.
In diesem Zeitdiagramm wird DATA 1220 um eine Zeit t₈ 1215 in Bezug auf die ansteigenden Flanken von CLOCK 1210 verzögert oder nach rechts verschoben. Eine Folge hiervon ist, dass DLY 1250 ebenfalls verzögert wird. Da die ERROR Impulse bei Übergängen in DLY beginnen, beginnen die ERROR Impulse spät. Insbesondere beginnt der ERROR Impuls 1212 später als der ERROR Impuls 812 in 8. Wiederum ist Q1 1230 DATA 1220 wiederhergestellt (retimed) zu CLOCK 1210, so dass Q1 1230 an Q1 830 in 8 angeglichen ist. Da der ERROR Impuls 1212 endet, wenn Q1 1230 übergeht, endet der Impuls 1212 zu derselben relativen Zeit wie der Impuls 812. Demgemäß beginnt der ERROR Impuls 1212 später und endet zu derselben relativen Zeit wie der ERROR Impuls 812 und ist somit enger.
Das ERROR Signal 1260 hängt auf folgende Weise von der Phasenbeziehung zwischen DATA 1220 und CLOCK 1210 ab. Wenn das Datenbit 1204 – D2 – niedrig ist und das Datenbit 1205 – D3 – hoch ist, dann ist der ERROR Impuls 1212 hoch. Wenn das DATA Signal 1220 verzögert ist, d.h. nach rechts verschoben ist, verengt sich der Impuls 1212 in dem ERROR Signal 1270 (wird kürzer).
13 zeigt dies für einen spezifischen DATA Übergang 1305. Gezeigt ist ein Zeitdiagramm mit einem Phasenfehler t₉ 1315, der zwischen einem Datenübergang 1305 und einer ansteigenden CLOCK Flanke 1302 eingeführt ist. Enthalten sind die Eingänge CLOCK 1310 und DATA 1320 und die resultierenden Signale Q1 1330, Q2 1340, DLY 1350, ERROR 1360 und REFERENCE 1370. Der Übergang 1305 bei DATA 1320 resultiert in einem Impuls in der ERROR Wellenform 1370, insbesondere 1315, und einem REFERENCE Bit 1325. Aber dieses Mal ist, da DATA 1320 verzögert worden ist, der ERROR Impuls 1315 enger als der entsprechende Impuls 915 in 9. Insbesondere ist der ERROR Impuls 1315 um einen Betrag enger, der hier als t₁₀ 1317 gezeigt ist. In den meisten Fällen ist t₁₀ annähernd gleich t₉. Demgemäß ist der Durchschnittswert des ERROR Signals 1360 größer als der Durchschnittswert des ERROR Signals 960 in 9. Aber wiederum ändert sich, da der REFERENCE Impuls 1325 durch Signale definiert ist, die auf die absteigenden und ansteigenden Flanken von CLOCK 1310 zeitlich abgestimmt sind, seine Breite im Vergleich zu dem REFERENCE Impuls 925 in 9 nicht. Daher hat sich der Unterschied zwischen dem ERROR Signal und dem REFERENCE Signal geändert, und dieses Differenzsignal wird verwendet, um den Phasenfehler zwischen DATA Übergängen wie 1305 und den ansteigenden Flanken von CLOCK 1310 zu korrigieren.
14 stellt die ERROR Spannungs- und REFERENCE Spannungs-Ausgänge für einen Full-Rate Phasendetektor entsprechend einer Ausführungsform der vorliegenden Erfindung graphisch dar. Die Spannungen des ERROR Signals 1410 und des REFERENCE Signals 1420 sind in Abhängigkeit des Phasenfehlers zwischen den Daten- und CLOCK Signalen graphisch dargestellt. Das ERROR Signal 1410 ist proportional zu dem Phasenfehler. Das ERROR Signal 1410 kann linear sein. Alternativ kann das ERROR Signal nichtlineare Eigenschaften aufweisen. Das REFERENCE Signal 1420 ist annähernd unabhängig von dem Phasenfehler, hängt jedoch von dem Datenmuster ab. Das ERROR Signal 1410 und das REFERENCE Signal 1420 können diskontinuierlich oder „notched" werden, wenn der Phasenfehler nahe plus oder minus 180 Grad liegt.
15 ist ein Flussdiagramm für ein Verfahren zum Ermitteln von Phasenfehlern zwischen einem Datensignal und einem Taktsignal entsprechend einer Ausführungsform der vorliegenden Erfindung. Bei Schritt 1510 werden ein Dateneingang und ein Takteingang mit ansteigenden und absteigenden Flanken, die zwischen hohen und niedrigen Pegeln alternieren, empfangen. Der Dateneingang wird in einer ersten Speichereinheit, beispielsweise einem Flip-Flop, an den absteigenden Taktflanken bei Schritt 1520 gespeichert. Bei Schritt 1530 wird ein Ausgang der ersten Speichereinheit durch eine zweite Speichereinheit, beispielsweise einen Signalspeicher, empfangen und während eines niedrigen Takts gelatcht und während eines hohen Takts (oder in einer alternativen Ausführungsform eines niedrigen Takts) weitergeleitet. Der Dateneingang wird bei Schritt 1540 verzögert. Der Ausgang der ersten Speichereinheit und ein Ausgang der zweiten Speichereinheit werden XORed, um ein Referenzsignal bei Schritt 1550 zu erzeugen. Bei Schritt 1560 werden ein Ausgang der ersten Speichereinheit und der verzögerte Dateneingang XORed, um ein Fehlersignal zu erzeugen.
Es ist für den Fachmann offensichtlich, dass verschiedene Modifikationen und Hinzufügungen bei diesem Flussdiagramm vorgenommen werden können. Beispielsweise können die Fehler- und Referenzsignale an eine Ladungspumpe oder direkt an ein Schleifenfilter angelegt werden, um eine VCO Steuerspannung zu erzeugen. Auch kann die erste Speichereinheit Daten an den ansteigenden Taktflanken speichern, oder die zweite Speichereinheit kann während eines hohen Takts latchen und während eines niedrigen Takts Daten weiterleiten.
Die vorstehende Beschreibung bestimmter Ausführungsformen der Erfindung wurde zu Zwecken der Illustration und Beschreibung vorgelegt. Sie beabsichtigt nicht, erschöpfend zu sein oder die Erfindung auf die genau beschriebene Form zu beschränken; im Lichte der vorstehenden Lehre sind viele Modifikationen und Variationen möglich. Die Ausführungsformen wurden ausgewählt und beschrieben, um die Grundlagen der Erfindung und ihre praktische Anwendung am besten zu erläutern, um es dadurch weiteren Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die für den bestimmten vorgesehenen Gebrauch geeignet sind, zu verwenden. Es ist beabsichtigt, dass der Umfang der Erfindung durch die nachfolgenden Ansprüche definiert wird.

Claims

Verfahren zur Wiederherstellung von Daten aus einem digitalen Signal, aufweisend: Empfangen eines Taktsignals (810) mit einer ersten Taktfrequenz, welches zwischen einem ersten Level und einem zweiten Level wechselt; Empfangen des Datensignals (820) mit einer ersten Datenrate, wobei die erste Datenrate gleich groß ist wie die erste Taktfrequenz; Liefern eines ersten Signals (830), indem das Datensignal (820) gespeichert wird, wenn das Taktsignal (810) von dem ersten Level zu dem zweiten Level wechselt, wobei das erste Signal (830) von einem Flip-Flop (310) geliefert wird; Liefern eines zweiten Signals (840), indem das erste Signal (830) weitergeleitet wird, wenn das Taktsignal (810) sich auf dem ersten Level befindet, und das erste Signal (830) gespeichert wird, wenn das Taktsignal (810) sich auf dem zweiten Level befindet, wobei das zweite Signal (840) von einem Signalspeicher (320) geliefert wird; Liefern eines dritten Signals (850), indem das Datensignal (820) um eine Zeitspanne verzögert wird, wobei das dritte Signal (850) von einem Verzögerungselement (330) geliefert wird und die Verzögerung gleich groß wie die „clock-to-Q" Verzögerung des Flip-Flops (310) ist; Liefern eines Fehlersignals (860), indem das erste Signal (830) mit dem dritten Signal (850) kombiniert wird, wobei das Liefern des Fehlersignals (860) von einer ersten XOR Schaltung (350) ausgeführt wird; und Liefern eines Referenzsignals (870), indem das erste Signal (830) mit dem zweiten Signal (840) kombiniert wird, wobei das Liefern des Referenzsignals (870) von einer zweiten XOR Schaltung (340) ausgeführt wird; dadurch gekennzeichnet, dass das Verfahren weiter aufweist: Angleichen von mindestens vier Verzögerungen in der Schaltung, indem kapazitive Widerstände mit vier zugehörigen Signalpfaden in der Weise verbunden werden, dass die Verzögerung, die ein Signal auf jedem Signalpfad erfährt, an die anderen Verzögerungen angeglichen ist, wobei eine erste Verzögerung die Verzögerung darstellt, welche ein Signal auf dem Pfad von dem Ausgang des Flip-Flops (310) zu dem Eingang der ersten XOR Schaltung (350) erfährt, eine zweite Verzögerung die Verzögerung darstellt, welche ein Signal auf dem Pfad von dem Ausgang des Flip-Flops (310) zu dem Eingang der zweiten XOR Schaltung (340) erfährt, eine dritte Verzögerung die Verzögerung darstellt, welche ein Signal auf dem Pfad von dem Ausgang des Signalspeichers (320) zu dem Eingang der zweiten XOR Schaltung (340) erfährt, und eine vierte Verzögerung die Verzögerung darstellt, welche ein Signal auf dem. Pfad von dem Ausgang des Verzögerungselements zu dem Eingang der ersten XOR Schaltung (350) erfährt.
Das Verfahren gemäß Anspruch 1, weiter aufweisend: Anlegen des Fehlersignals (860) und des Referenzsignals (870) an einen Schleifenfilter, um eine Schleifenfilterausgabe zu erzeugen.
Verfahren gemäß Anspruch 1, wobei der Flip-Flop (310) und der Signalspeicher (320) Induktoren als Last aufweisen.
Phasendetektor zur Wiederherstellung von Daten aus einem Datensignal, aufweisend: eine erste Speichervorrichtung, darauf ausgelegt, das Datensignal (820) zu empfangen und zu speichern, ein Taktsignal (810) mit einer Taktfrequenz, welche gleich groß wie die Datenrate des Datensignals (820) ist, und welches zwischen einem ersten und einem zweiten Level wechselt, zu empfangen und ein erstes Signal (830) zu erzeugen, wobei die erste Speichervorrichtung ein Flip-Flop (310) ist; eine zweite Speichervorrichtung, darauf ausgelegt, das erste Signal (830) zu empfangen und zu speichern, das Taktsignal zu empfangen und ein zweites Signal (840) zu erzeugen, wobei die zweite Speichervorrichtung ein Signalspeicher (320) ist; einen Verzögerungsblock (330), darauf ausgelegt, das Datensignal (820) zu empfangen und zu verzögern und ein drittes Signal (850) zu erzeugen, wobei die Verzögerung durch den Verzögerungsblock gleich groß wie eine „clock-to-Q" Verzögerung des Flip-Flops (310) ist; eine erste Logikschaltung, darauf ausgelegt, die ersten und zweiten Signale (830, 840) zu kombinieren und ein Referenzsignal (870) zu liefern, wobei die erste Logikschaltung eine XOR Schaltung (340) ist; und eine zweite Logikschaltung, darauf ausgelegt, die ersten und dritten Signale (830, 850) zu kombinieren und ein Fehlersignal (860) zu liefern, wobei die zweite Logikschaltung eine XOR Schaltung (350) ist; dadurch gekennzeichnet, dass der Phasendetektor weiter aufweist: kapazitive Widerstände, welche mit mindestens vier Signalpfaden in der Weise verbunden sind, dass die Verzögerung, welche ein Signal auf jedem Signalpfad erfährt, an die Verzögerungen angeglichen ist, welche ein Signal auf den anderen Signalpfaden erfährt, wobei die Schaltung in der Weise ausgebildet ist, dass die Verzögerung, welche ein Signal auf einem ersten Pfad von dem Ausgang des Flip-Flops (310) zu dem Eingang der ersten XOR Schaltung (350) erfährt, die Verzögerung, welche ein Signal auf einem zweiten Pfad von dem Ausgang des Flip-Flops (310) zu dem Eingang der zweiten XOR Schaltung (340) erfährt, die Verzögerung, welche ein Signal auf einem dritten Pfad von dem Ausgang des Signalspeichers (320) zu dem Eingang der zweiten XOR Schaltung (340) erfährt, und die Verzögerung, welche ein Signal auf einem vierten Pfad von dem Ausgang des Verzöge rungselements zu dem Eingang der ersten XOR Schaltung (350) erfährt, alle aneinander angeglichen sind.
Phasendetektor gemäß Anspruch 4, wobei das Taktsignal (810) erste Flanken von dem ersten Level zu dem zweiten Level und zweite Flanken von dem zweiten Level zum ersten Level aufweist.
Phasendetektor gemäß Anspruch 5, wobei der Flip-Flop (310) das auf den ersten Flanken des Taktes empfangene Datensignal (820) speichert und der Signalspeicher (820) das erste Signal (830) speichert, wenn der Takt sich auf dem zweiten Level befindet.
Phasendetektor gemäß Anspruch 6, wobei die ersten Flanken absteigende Flanken sind und die zweiten Flanken aufsteigende Flanken sind.