DE60131334T2

DE60131334T2 - Halbleiterbauelement mit zweifachem gate und dessen herstellungsverfahren

Info

Publication number: DE60131334T2
Application number: DE60131334T
Authority: DE
Inventors: Youri Ponomarev
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2000-02-29
Filing date: 2001-01-31
Publication date: 2008-09-11
Anticipated expiration: 2021-02-01
Also published as: TW478116B; JP2003526210A; DE60131334D1; US6621124B2; MY124533A; CN1366713A; US20010017388A1; KR100694331B1; WO2001065609A1; CN1208841C; EP1179218B1; ATE378692T1; KR20010112468A; EP1179218A1

Description

Die Erfindung betrifft ein Halbleiterbauelement mit einem Silizium-Halbleiterkörper, welcher eine erste Fläche aufweist und eine zweite Fläche, welche von der ersten abgewandt ist, versehen mit einem Feldeffekttransistor, welcher eine Source, einen Drain, einen dazwischen angelegten Kanal und ein erstes Gate umfasst, welches gegenüber dem Kanal auf der ersten Fläche angeordnet ist, wobei das Gate eine Ausdehnung entlang der ersten Fläche aufweist, und versehen mit einem zweiten Gate, welches auf der zweiten Fläche gegenüber dem ersten Gate vorgesehen ist.
Die Erfindung betrifft ebenfalls ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem Silizium-Halbleiterkörper, welcher eine erste Fläche aufweist und eine zweite Fläche, welche von der ersten abgewandt ist, und welcher versehen ist mit einem Feldeffekttransistor, welcher eine Source, einen Drain, einen dazwischen angelegten Kanal und ein erstes Gate umfasst, welches auf der ersten Fläche gegenüber dem Kanal vorgesehen ist, und mit einem zweiten Gate aus einem zweiten Gatematerial, welches auf der zweiten Fläche gegenüber dem Kanal vorgesehen ist.
Ein derartiges Halbleiterbauelement ist aus JP-A-04 307972 bekannt.
Das bekannte Halbleiterbauelement ist mit einem zweiten Gate versehen.
Der Nutzen eines zweiten Gates besteht im Unterdrücken von Kurzkanaleffekten in Feldeffekttransistoren (FETs) mit einem vergleichsweise kurzen ersten Gate. Wenn das erste Gate vergleichsweise kurz ist, ist der Kanal zwischen Source und Drain vergleichsweise kurz. Kurzkanaleffekte sind Effekte in einem Feldeffekttransistor, welcher einen kurzen Kanal aufweist, welche durch die Ausdehnung der Verarmungsregion des Drain in den Kanal unter dem Einfluss einer Spannung auf dem Drain verursacht werden. Um diese Kurzkanaleffekte zu unterdrücken, ist ein zweites Gate vorhanden, und dieses zweite Gate muss exakt positioniert sein, gegenüber dem Kanal des FET. Feldeffekttransistoren werden immer kleiner hergestellt, mit einem kürzeren ersten Gate und entsprechend mit einem kürzeren Kanal, besonders, um die Geschwindigkeit und die Strombelastbarkeit zu steigern. Es besteht ein weltweiter Bedarf, die Leistung und die Zuverlässigkeit von FETs zu verbessern, durch das Unterdrücken von Kurzkanaleffekten.
In dem bekannten Halbleiterbauelement wird das zweite Gate durch Lithographie und Ätzen hergestellt. Allerdings ist es praktisch unmöglich, lithographische Verfahren auf der zweiten Fläche an Stellen durchzuführen, welche exakt ausgerichtet sind, im Bezug zur ersten Fläche.
Wenn die Gates von FETs kürzer sind, werden Ausrichtungsfehler und Unterschiede in Ausdehnungen des zweiten Gates relativ ansteigend größer. In kleinen FETs, mit Gatelängen < 100 nm, ist das Funktionieren weitgehend bestimmt durch die Position und die Ausdehnung des zweiten Gates, im Bezug zum ersten Gate. Wenn das zweite Gate nicht korrekt ausgerichtet ist, im Bezug zum ersten Gate des FET, besteht eine unzureichende Kontrolle über den Kanal, sodass Kurzkanaleffekte unzureichend unterdrückt werden. Wenn das erste Gate sich weiter erstreckt als nur gegenüber dem Kanal, wird es darüber hinaus unerwünschte Überlappkapazitäten zwischen dem zweiten Gate und dem Halbleiterkörper geben, wodurch die Geschwindigkeit des Transistors gravierend reduziert wird. Die Streuung in den Eigenschaften der Produkte steigt verhältnismäßig an, wenn die Gatelängen geringer sind.
Ein Hauptnachteil des bekannten Bauelements besteht darin, dass Produkte aus ein und derselben Serie divergierende Eigenschaften aufweisen, als Ergebnis des Verfahrens, durch welches sie hergestellt worden sind. Die Position des zweiten Gates ist nicht exakt definiert, im Bezug zum ersten Gate des FET, und variiert von einem Bauelement zum nächsten, in Bauelementen, die zu einer Serie gehören. Ein weiterer Nachteil besteht darin, dass die Ausdehnung des zweiten Gates ebenfalls variiert.
Ein FET mit zweifachem Gate, mit einem Gate, welches in einer Vertiefung eines Halbleiterkörpers ausgebildet ist, ist aus US-A-5,763,435 bekannt (gemäß dem Oberbegriff von Anspruch 1).
Es ist eine Aufgabe der Erfindung, ein Halbleiterbauelement vorzulegen von der Art, wie es im einleitenden Absatz beschrieben ist, in welchem ein zweites Gate eine exakt definierte Position, im Bezug auf das erste Gate, aufweist.
Die Erfindung hat ebenfalls zur Aufgabe, ein Verfahren zur Herstellung des Bauelements vorzulegen, welches im einleitenden Absatz beschrieben ist, welches das zweite Gate, im Bezug zum ersten Gate, exakt positioniert.
Diese Aufgabe ist erfüllt, in dem Bauelement gemäß den Ansprüchen, dadurch, dass der Halbleiterkörper eine Vertiefung aufweist, mit einer Tiefe in der zweiten Fläche, wobei die Vertiefung konzentrisch ist mit einer im Wesentlichen senkrechten Projektion des ersten Gates, und wobei das zweite Gate in der Vertiefung vorhanden ist.
Da der Halbleiterkörper eine Vertiefung in der zweiten Fläche aufweist, welche konzentrisch ist mit einer im Wesentlichen senkrechten Projektion des ersten Gates, wobei das zweite Gate in der Vertiefung vorhanden ist, liegt das zweite Gate dem Kanal im Halbleiterkörper näher, als wenn keine derartige Vertiefung im Halbleiterkörper vorhanden wäre. Zusätzlich ist die Entfernung vom zweiten Gate zum Kanal kürzer, da das zweite Gate im Wesentlichen senkrecht unterhalb des ersten Gates liegt, verglichen mit der Situation, in welcher das zweite Gate seitlich verschoben ist.
Als Resultat besteht eine bessere Kontrolle über den Kanal, wodurch Kurzkanaleffekte besser unterdrückt werden. Niedrigere Source-Drain-Serienwiderstände sind ebenfalls verwirklicht, und die Überlappkapazitäten zwischen einem Abschnitt des zweiten Gates, welcher neben dem Kanal vorhanden sein kann, und dem Halbleiterkörper, sind reduziert. Die Leistung des FET ist dadurch besser. Die Strombelastbarkeit und die Geschwindigkeit sind insbesondere gesteigert. Die Streuung unter Produkten einer Serie ist ebenfalls enger.
Die Ausdehnung des zweiten Gates kann von der des ersten Gates abweichen, jedoch weist in einer bevorzugten Ausführungsform das zweite Gate eine Ausdehnung entlang der zweiten Fläche auf, gemittelt über die Tiefe der Vertiefung, welche im Wesentlichen höchstens der Ausdehnung des ersten Gates entspricht.
Überlappkapazitäten zwischen Abschnitten des zweiten Gates seitlich einer senkrechten Projektion des ersten Gates und dem Halbleiterkörper sind im Wesentlichen minimiert. Dadurch ist die Geschwindigkeit des Transistors verbessert.
Der Ort des zweiten Gates ist entsprechend eingegrenzt, und die Ausdehnung des zweiten Gates ist entsprechend exakt definiert, im Bezug zu dem ersten Gate des FET, sodass die Eigenschaften des Halbleiterbauelements innerhalb enger Grenzen festgelegt sind.
Die Vertiefung kann nur teilweise gefüllt sein, jedoch ist es zu bevorzugen, wenn die Vertiefung vollständig durch das zweite Gate gefüllt ist.
Das Material, aus welchem das zweite Gate hergestellt ist, kann vergleichsweise stark dotiertes polykristallines Silizium oder ein Metall sein. Eine geschlossene Schicht von Gatematerial in der Vertiefung, zum Beispiel eine Schicht, welche die Bodenwand der Vertiefung bedeckt, ist bereits ausreichend für ein zufrieden stellendes Funktionieren des zweiten Gates. Um den Widerstand des zweiten Gates zu reduzieren, ist es zu bevorzugen, wenn die Vertiefung vollständig mit dem zweiten Gate gefüllt ist. Allerdings ist es alternativ möglich, dass das zweite Gate nur einen Abschnitt der Bodenwand bedeckt und kleiner ist als das erste Gate.
Ein Gate-Dielektrikum kann zwischen dem ersten Gate und der ersten Fläche vorhanden sein, sodass der Feldeffekttransistor als ein Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET) funktioniert. Ein Feldeffekttransistor mit einem Gate-Dielektrikum weist einen niedrigeren Gate-Leckstrom auf als ein Feldeffekttransistor ohne Gate-Dielektrikum.
Ein Gate-Dielektrikum kann in der Vertiefung vorhanden sein, zwischen dem zweiten Gate und dem Halbleiterkörper, sodass das zweite Gate kapazitiv gekoppelt ist mit dem Halbleiterkörper. Ein wesentlicher Vorteil einer kapazitiven Kopplung ist ein niedriger Gate-Leckstrom. Die Kontrolle des zweiten Gates über den Kanal ist verhältnismäßig besser, wenn das Gate-Dielektrikum dünner ist.
Der Halbleiterkörper liegt auf einer Oxidschicht und, zum Beispiel, einem Siliziumsubstrat, während der Herstellung des Halbleiterbauelements. Es ist zu bevorzugen, wenn der Halbleiterkörper eine niedrigstmögliche parasitäre kapazitive Kopplung mit dem Substrat aufweist. Wenn ein zweites Substrat gegen das erste Gate und die Fläche des Halbleiterkörpers vorhanden ist, wird das Bauelement eine zusätzliche Stabilität aufweisen, zum Zwecke des Entfernens des ursprünglichen Siliziumsubstrats und der Oxidschicht. Wenn das zweite Substrat eine Dielektrizitätskonstante aufweist, welche niedriger ist als die effektive Dielektrizitätskonstante der Oxidschicht mit dem Siliziumsubstrat, wird die parasitäre Kopplung zwischen dem Halbleiterkörper und dem zweiten Substrat reduziert.
Die Aufgabe der Erfindung, was das Verfahren angeht, ist – gemäß der Erfindung – dadurch verwirklicht, dass der Halbleiterkörper mit dem ersten Gate auf der ersten Fläche und einer Siliziumoxidschicht auf der zweiten Fläche mit Dotierionen implantiert wird, in einer Richtung im Wesentlichen senkrecht zu der ersten Fläche und durch die erste Fläche, um so eine implantierte Region hinter dem ersten Gate in dem Silizium-Halbleiterkörper und eine implantierte Zone in der Siliziumoxidschicht rund um die Region zu bilden, woraufhin Siliziumoxid durch Dopant-Enhanced Oxidation in der implantierten Region gebildet wird, und das Siliziumoxid in der Region und die Siliziumoxidschicht entfernt werden, derart, dass eine Vertiefung in der zweiten Fläche in dem Bereich dieser Region geschaffen wird, und das zweite Gatematerial in dieser Vertiefung vorgesehen wird, wobei aus dem Material das zweite Gate gebildet wird.
Das Verfahren gemäß der Erfindung beruht im Wesentlichen auf der Erkenntnis, dass die Oxidationsgeschwindigkeit von dem lokalen Dotierungsniveau abhängt. Dotierionen, z. B. Sb, As, P oder B, werden in einer Richtung im Wesentlichen senkrecht zu der ersten Fläche sowohl durch das erste Gate als auch durch die erste Fläche implantiert. Die Dotierionen verlieren einen Teil ihrer Energie in dem Bereich des ersten Gates auf Grund von Kollisionsvorgängen im ersten Gate, sodass die implantierte Region hinter dem Gate im Halbeiter liegt, während dieser Energieverlust in der Zone rund um das erste Gate nicht auftritt, und die Dotierionen tiefer implantiert werden, d. h. in der Oxidschicht. Die implantierte Region in dem Halbleiterkörper liegt im Wesentlichen senkrecht hinter dem ersten Gate und ist vergleichsweise stark dotiert. Die implantierte Region weist ein steileres Konzentrationsprofil der Dotierionen an den Rändern auf, wenn die Implantation mit schweren Ionen erfolgt ist, wie etwa Arsen und Antimon, als wenn die Implantation mit leichteren Ionen erfolgt ist, wie etwa Bor oder Phosphor. Da die Oxidationsgeschwindigkeit vom Dotierungsniveau abhängt, wächst die Oxidschicht in dem Bereich hinter dem ersten Gate in der vergleichsweise stark dotierten Region des Siliziumhalbleiterkörpers während des Oxidationsprozesses schneller als in der vergleichsweise schwach dotierten umgebenden Siliziumzone. Das bewirkt eine Vertiefung einer gewissen Tiefe, welche konzentrisch ist mit einer im Wesentlichen senkrechten Projektion des ersten Gates in der zweiten Fläche des Halbleiterkörpers in dem Bereich der implantierten Region. Während der Oxidation bleiben die Dotierionen, welche in die Zone der Oxidschicht implantiert sind, in der Oxidschicht.
Nachdem ein zweites Substrat auf der ersten Fläche des Si-Halbleiterkörpers und dem ersten Gate vorgesehen worden ist, wird das gesamte Produkt mit der Oberseite nach unten gewendet. Die Siliziumoxidschicht, mit dem Siliziumoxid, welches während der Dopant-Enhanced Oxidation gebildet ist, wird entfernt.
Das zweite Gate kann auf verschiedene Arten vorgesehen sein. So kann das zweite Gate dadurch hergestellt werden, dass eine Schicht eines zweiten Gatematerials, zum Beispiel polykristallines Silizium oder Metall, auf der zweiten Fläche mit der Vertiefung aufgebracht wird, und darauf folgend die Schicht seitlich der Vertiefung von der zweiten Fläche entfernt wird, zum Beispiel durch Polieren.
Das zweite Gatematerial bleibt in der Vertiefung, im Bereich der Vertiefung, sodass wenigstens die Bodenwand der Vertiefung bedeckt ist, oder die gesamte Vertiefung mit dem zweiten Gate aufgefüllt ist, abhängig von der Dicke der Schicht und der Tiefe der Vertiefung.
Ein zweites Gate wird auf diese Weise hergestellt, welches sich im Wesentlichen senkrecht unter dem ersten Gate befindet und im Wesentlichen dieselben Ausdehnungen aufweist wie das erste Gate.
Das zweite Gate kann alternativ wie folgt hergestellt werden. Eine Schicht zweiten Gatematerials, zum Beispiel polykristallines Silizium oder Metall, wird auf der zweiten Fläche mit der Vertiefung aufgebracht. Eine Photoresistschicht ist über dem Gatematerial vorgesehen. Der Photresist ist ein Negativresist. Der Photoresist wird Licht ausgesetzt. Das Licht wird von dem zweiten Gatematerial reflektiert. Der Photoresist, welcher sich oberhalb der Mitte der Vertiefung befindet, wird am stärksten belichtet. Nach Entwick lung der Photoresistschicht bleibt das Pattern des zweiten Gates in statu nascendi im Resist. Dieses Pattern im Resist liegt exakt zentriert, im Bezug auf die Mitte der Vertiefung, und dient als eine Maske im folgenden Ätzen des zweiten Gatematerials. Der Resist wird entfernt, und das zweite Gate ist vollständig.
Optional kann ein Gate-Dielektrikum in der Vertiefung vorgesehen sein, bevor das zweite Gatematerial vorgesehen ist.
Das Gate-Dielektrikum in der Vertiefung der zweiten Fläche zwischen dem zweiten Gate und der zweiten Fläche dient dazu, einen niedrigen Gate-Leckstrom zu verwirklichen.
Das Halbleiterbauelement kann eine CMOS-Logikschaltung, Speicher oder eine Kombination der beiden umfassen. In Logikanwendungen sind der Spannungsgewinn und das Funktionieren im Verarmungsmodus von Bedeutung, während es in Speicheranwendungen von Bedeutung ist, in der Lage zu sein, den Strom über unterschiedliche Größenordnungen anzupassen. Ein zusätzlicher Vorteil besteht darin, dass das zweite Gate sowohl in CMOS-Logik als auch in Speichern verwendet werden kann. Es ist möglich, Logikanwendungen mit Speicheranwendungen zu kombinieren, wobei die Möglichkeit besteht, das zweite Gate in der Vertiefung in einem Vorgang herzustellen, gleichzeitig für alle Transistoren des Halbleiterbauelements.
Zusätzlich ist es möglich, zweidimensionale Effekte im Inversionskanal mit dem zweiten Gate in der Vertiefung des Silizium-Halbleiterkörpers zu manipulieren. Die Breite des Inversionskanals ist so gering, dass er im Grunde ein Quantentopf mit einem zweidimensionalen Elektronengas ist. Diese Einschränkung macht es möglich, ein Bauelement herzustellen, beruhend auf Coulomb-Blockade, Einelektroneneffekten oder Quanteneffekten, wie etwa Ladungsquantisierung.
Diese und andere Aspekte der Erfindung sind ausführlicher zu beschreiben, mit Bezug auf die Zeichnungen, dabei zeigen:
1 eine Ausführungsform des Halbleiterbauelements im Querschnitt;
2 eine Folge von Schritten im Verfahren zur Herstellung des Halbleiterbauelements,
2a bis 2e Querschnitte von Vorprodukten; dabei zeigen
2a eine Querschnittsansicht des Vorprodukts nach Implantation, wodurch eine stark dotierte Region im Bereich hinter dem ersten Gate gebildet worden ist;
2b eine Querschnittsansicht des Vorprodukts, nach Dopant-Enhanced Oxidation, wodurch eine Vertiefung in der zweiten Fläche des Halbleiterkörpers gebildet worden ist;
2c eine Querschnittsansicht des Vorprodukts, in welchem die Source und der Drain hergestellt worden sind, und ein Substrat gegen das erste Gate und die erste Fläche des Halbleiterkörpers vorgesehen worden ist;
2d eine Querschnittsansicht des Vorprodukts, nach dem Entfernen der Siliziumoxidschicht und einem Wenden des Vorprodukts;
2e eine Querschnittsansicht des Vorprodukts, in welchem die Vertiefung in dem Halbleiterkörper vollständig durch das zweite Gate gefüllt worden ist;
3 eine Folge von Schritten in einer Modifikation des Verfahrens zur Herstellung des zweiten Gates; dabei zeigen
3a eine Querschnittsansicht des Vorprodukts, in welchem der Photoresist belichtet wird;
3b eine Querschnittsansicht des Vorprodukts, nach dem Entwickeln des Photoresist und dem Ätzen des zweiten Gatematerials; und
3c eine Querschnittsansicht des Halbleiterbauelements mit dem zweiten Gate in der Vertiefung.
Das Halbleiterbauelement in 1 weist einen Silizium-Halbleiterkörper 1 auf, mit einer ersten Fläche 2 und einer zweiten Fläche 3, welche von der ersten abgewandt ist, und einen Feldeffekttransistor 4. Der Feldeffekttransistor 4 umfasst eine Source 5, einen Drain 6, einen dazwischen angelegten Kanal 7 und ein erstes Gate 8, welches gegenüber dem Kanal 7 auf der ersten Fläche 2 vorgesehen ist. Das Gate 8 weist eine Ausdehnung 9 entlang der ersten Fläche 2 auf. Ein zweites Gate 10 ist auf der zweiten Fläche 3 gegenüber dem ersten Gate 8 vorgesehen. Das zweite Gate 10 liegt in einer Vertiefung 11, welche eine Tiefe 12 aufweist. Die Vertiefung 11 ist in der zweiten Fläche 3 des Halbleiterkörpers 1 vorhanden, um so konzentrisch zu sein mit einer im Wesentlichen senkrechten Projektion des ersten Gates 8.
Das zweite Gate 10 in der gezeigten Ausführungsform weist eine mittlere Ausdehnung 13 auf, entlang der zweiten Fläche 3 über die Tiefe 12 der Vertiefung 11, welche im Wesentlichen gleich ist der Ausdehnung 9 des ersten Gates 8.
Die mittlere Ausdehnung 13 des zweiten Gates 10 in der gezeigten Ausführungsform ist im Wesentlichen höchstens gleich der Ausdehnung 9 des ersten Gates 8. Die Vertiefung 11 in der Figur ist im Wesentlichen vollständig gefüllt durch das zweite Gate 10. Zwischen dem ersten Gate 8 und der ersten Fläche 2 befindet sich ein Gate-Dielektrikum 14 in der gezeigten Ausführungsform. Ein zweites Gate-Dielektrikum 15 ist zwischen dem zweiten Gate 10 und der zweiten Fläche 3 in der gezeigten Ausführungsform vorhanden. Ein Substrat 16 liegt gegen das erste Gate 8 und den ersten Halbleiterkörper 1.
In 2 sind entsprechenden Teilen dieselben Bezugszeichen gegeben wie in
1.
In 2a weist der Halbleiterkörper 1 eine Siliziumoxidschicht 17 auf der zweiten Fläche 3 auf. Der Halbleiterkörper 1 kann, zum Beispiel, das Silizium eines Silizium-auf-Isolator-(SOI-)Wafers sein, und die Siliziumoxidschicht 17 auf der zweiten Fläche 3 kann, zum Beispiel, das vergrabene Oxid des SOI-Wafers sein. Vorzugsweise ist der Silizium-Halbleiterkörper 1 dünn, etwa 100 nm.
Das erste Gate 8 ist auf der ersten Fläche 2 des Halbleiterkörpers 1 vorhanden. Das Material des ersten Gates 8 kann, zum Beispiel, polykristallines Silizium oder ein Metall sein. Es ist auch möglich, dass das erste Gate in diesem Stadium des Herstellungsprozesses ein so genanntes Dummy-Gate ist. Das Material des Dummy-Gates kann, zum Beispiel, polykristallines Silizium, Nitrid, Oxid oder ein Resist sein, oder eine Kombination dieser Materialien. Das Material des Dummy-Gates wird, zum Beispiel, ersetzt durch hoch dotiertes polykristallines Silizium oder ein Metall, in einem so genannten Replacement-Gate-Verfahren, in einem späteren Stadium im Herstellungsprozess.
Der Halbleiterkörper 1 mit dem ersten Gate 8 auf der ersten Fläche 2 und der Siliziumoxidschicht 17 auf der zweiten Fläche 3 wird mit Dotierionen implantiert, in einer Richtung im Wesentlichen senkrecht zur ersten Fläche 2 und durch die erste Fläche 2 hindurch.
Eine implantierte Region 18 wird in situ hinter dem ersten Gate 8 in dem Silizium-Halbleiterkörper 1 gebildet, mit einem typischen Dotierungsniveau von, zum Beispiel, 10²⁰ at/cm³, und eine implantierte Zone 19 wird in der Siliziumoxidschicht 17, welche die Region umgibt, gebildet. Die Dotierionen werden thermisch aktiviert, zum Beispiel durch Rapid Thermal Processing.
2b ist eine Querschnittsansicht des Halbleiterkörpers 1 mit einem Gate-Dielektrikum 14, einem ersten Gate 8 und einer Oxidschicht 17 nach Dopant-Enhanced Oxidation. Da die Oxidationsgeschwindigkeit vom Dotierungsniveau abhängt, wächst die Oxidschicht 17 in dem Bereich hinter dem ersten Gate 8 in der vergleichsweise stark dotierten Region 18 des Siliziumhalbleiterkörpers 1 während des Oxidationsprozesses schneller, als sie in dem Si-Halbleiterkörper 1 rund um die stark dotierte Region 18 wächst. Wenn, zum Beispiel, die P-Dotierung in der stark dotierten Region 18 etwa 3 × 10²⁰ at/cm³ beträgt, und die P-Dotierung für 20 s bei 1030°C elektrisch aktiviert wird, wird ein zusätzliches Siliziumoxid mit einer Dicke von etwa 30 nm aus der Siliziumoxidschicht 17 wachsen, im Falle einer thermischen Oxidation bei 700°C, für 15 min in 0₂, in der stark P-dotierten Region 18 des Si-Halbleiterkörpers, während nicht mehr als 3 nm Siliziumoxid rund um die stark dotierte Region gebildet wird. Das bewirkt eine Vertiefung 11 einer Tiefe 12 in der zweiten Fläche 3 des Halbleiterkörpers 1 in dem Bereich der implantierten Region 18, wobei die Vertiefung konzentrisch ist mit einer im Wesentlichen senkrechten Projektion des ersten Gates 8 und nach wie vor gefüllt ist mit Siliziumoxid.
2c ist eine Querschnittsansicht des Vorprodukts, nachdem die Source 5 und der Drain 6 implantiert worden sind, und die Dotierung durch Rapid Thermal Processing aktiviert worden ist. Ein Kanal 7 ist vorhanden, zwischen der Source 5 und dem Drain 6 unterhalb des ersten Gates 8 des Feldeffekttransistors 4. Ein Substrat 16 ist vorgesehen gegen das erste Gate 8 und die erste Fläche 2 des Halbleiterkörpers 1. Das Substrat 16 weist eine niedrige Dielektrizitätskonstante auf, wie das für Glas der Fall ist.
2d ist eine Querschnittsansicht des Vorprodukts, nachdem das gesamte Produkt mit der Oberseite nach unten gewendet worden ist, und die Oxidschicht 17 entfernt worden ist, zum Beispiel durch chemisches Nassätzen, wodurch die Vertiefung 11 geschaffen worden ist.
2e ist eine Querschnittsansicht des Vorprodukts nach dem Anbringen des zweiten Gates 10. Das zweite Gate 10 ist aus zweitem Gatematerial hergestellt, zum Beispiel aus einem Metall wie etwa Aluminium, oder aus Titannitrid. Ein zweites Gate-Dielektrikum 15 ist vorgesehen zwischen dem zweiten Gate 10 und dem Halbleiterkörper 1, zum Beispiel durch Chemical Vapor Deposition, in der gezeigten Ausführungsform.
In 3 sind entsprechenden Teilen dieselben Bezugszeichen gegeben wie in 1 und 2.
3a ist eine Querschnittsansicht des Vorprodukts, in welchem der Photoresist belichtet wird. Eine Photoresistschicht 21 wurde über einer Schicht zweiten Gatematerials 20 vorgesehen. Der Photoresist ist ein Negativresist. Die Photoresistschicht 21 wird zur Gänze belichtet. Das Licht wird von der Schicht zweiten Gatematerials 20 reflektiert. Der Photoresist, welcher sich in der Mitte der Vertiefung 11 befindet, wird am stärksten belichtet, auf Grund von Reflexion.
3b ist eine Querschnittsansicht des Vorprodukts, nach dem Entwickeln des Photoresists und dem Ätzen des zweiten Gatematerials 20, um so das zweite Gate 10 zu bilden. Nach Entwicklung der Photoresistschicht 21 bleibt das Pattern 22 des zweiten Gates im Resist vorhanden. Dieses Pattern 22 im Resist liegt exakt zentriert, im Bezug auf die Mitte der Vertiefung 11, und dient als eine Maske während Ätzens der Gatematerialschicht 20 zum Erhalten des zweiten Gates 10.
3c ist eine Querschnittsansicht des Halbleiterbauelements. Das Pattern 22 des zweiten Gates im Resist ist entfernt worden, und das zweite Gate 10 ist in der Vertiefung 11 hergestellt.

Claims

Halbleiterbauelement mit einem Silizium-Halbleiterkörper (1), welcher eine erste Fläche (2) aufweist und eine zweite Fläche (3), welche von der ersten abgewandt ist, versehen mit einem Feldeffekttransistor (4), welcher eine Source (5), einen Drain (6), einen dazwischen angelegten Kanal (7) und ein erstes Gate (8) umfasst, welches gegenüber dem Kanal (7) auf der ersten Fläche (2) angeordnet ist, wobei das erste Gate (8) eine Ausdehnung (9) entlang der ersten Fläche (2) aufweist, und versehen mit einem zweiten Gate (10), welches auf der zweiten Fläche (3) gegenüber dem ersten Gate (8) vorgesehen ist, wobei der Halbleiterkörper (1) eine Vertiefung (11) aufweist, mit einer Tiefe (12) in der zweiten Fläche (3), wobei die Vertiefung (11) konzentrisch ist mit einer im Wesentlichen senkrechten Projektion des ersten Gates (8), und wobei in der Vertiefung (11) das zweite Gate (10) vorhanden ist, wobei ein Substrat (16) gegen das erste Gate (8) und die erste Fläche (2) des Halbleiterkörpers (1) liegt, dadurch gekennzeichnet dass das Substrat eine niedrige Dielektrizitätskonstante aufweist.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Gate (10) eine Ausdehnung (13) entlang der zweiten Fläche (3) aufweist, gemittelt über die Tiefe (12) der Vertiefung (11), welche im Wesentlichen höchstens der Ausdehnung (9) des ersten Gates (8) entspricht.
Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Vertiefung (11) im Wesentlichen zur Gänze durch das zweite Gate (10) gefüllt ist.
Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Gate-Dielektrikum (14) zwischen dem ersten Gate (8) und der ersten Fläche (2) vorhanden ist.
Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass ein Gate-Dielektrikum (15) zwischen dem zweiten Gate (10) und der zweiten Fläche (3) vorhanden ist.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat aus Glas hergestellt ist.
Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1, mit einem Silizium-Halbleiterkörper (1), welcher eine erste Fläche (2) aufweist und eine zweite Fläche (3), welche von der ersten abgewandt ist, und welcher versehen ist mit einem Feldeffekttransistor (4), welcher eine Source (5), einen Drain (6), einen dazwischen angelegten Kanal (7) und ein erstes Gate (8) umfasst, welches auf der ersten Fläche (2) gegenüber dem Kanal (7) vorgesehen ist, und mit einem zweiten Gate (10) aus einem zweiten Gatematerial, welches auf der zweiten Fläche (3) gegenüber dem Kanal vorgesehen ist, dadurch gekennzeichnet, dass der Halbleiterkörper (1) mit dem ersten Gate (8) auf der ersten Fläche (2) und einer Siliziumoxidschicht (17) auf der zweiten Fläche (3) mit Dotierionen implantiert wird, in einer Richtung im Wesentlichen senkrecht zu der ersten Fläche (2) und durch die erste Fläche (2), um so eine implantierte Region (18) hinter dem ersten Gate (8) in dem Silizium-Halbleiterkörper (1) und eine implantierte Zone (19) in der Siliziumoxidschicht (17) rund um die Region (18) zu bilden, woraufhin Siliziumoxid durch Dopant-Enhanced Oxidation in der implantierten Region (18) gebildet wird, und das Siliziumoxid in der Region (18) und die Siliziumoxidschicht (17) entfernt werden, derart, dass eine Vertiefung (11) in der zweiten Fläche (3) im Bereich der Region (18) geschaffen wird, und das zweite Gatematerial (20) in der Vertiefung (11) vorgesehen wird, wobei aus dem Material das zweite Gate (10) gebildet wird.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass ein Gate-Dielektrikum (15) in der Vertiefung (11) vorgesehen wird, bevor das zweite Gatematerial (20) vorgesehen wird.