DE60126383T2 - Nichtflüchtige Halbleiterspeicheranordnung - Google Patents

Nichtflüchtige Halbleiterspeicheranordnung Download PDF

Info

Publication number
DE60126383T2
DE60126383T2 DE60126383T DE60126383T DE60126383T2 DE 60126383 T2 DE60126383 T2 DE 60126383T2 DE 60126383 T DE60126383 T DE 60126383T DE 60126383 T DE60126383 T DE 60126383T DE 60126383 T2 DE60126383 T2 DE 60126383T2
Authority
DE
Germany
Prior art keywords
error
data
memory cell
charge
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60126383T
Other languages
English (en)
Other versions
DE60126383D1 (de
Inventor
Takahiro Fukuyama-shi Saeki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of DE60126383D1 publication Critical patent/DE60126383D1/de
Application granted granted Critical
Publication of DE60126383T2 publication Critical patent/DE60126383T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Memory System (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

  • 1. Gebiet der Erfindung:
  • Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung wie zum Beispiel eine EEPROM (Electrically Erasable and Programmable Read-Only Memory)-Anordnung.
  • 2. Beschreibung des Verwandten Standes der Technik:
  • Konventionell akkumuliert eine Speicheranordnung vom Typ EEPROM Ladungen in einem potenzialfreien Gate eines nach dem Prinzip eines potenzialfreien Gate arbeitenden MOS-Transistors (nachstehend einfach als ein "Transistor" bezeichnet), der eine Speicherzelle bildet, und speichert Daten unter Verwendung einer Änderung in dem Schwellenspannungswert des Transistors, welche durch eine Änderung in der Menge der in dem potenzialfreien Gate akkumulierten Ladungen verursacht wird. Bei der tatsächlichen Verwendung tritt jedoch ein Phänomen dahingehend auf, dass die in dem potenzialfreien Gate akkumulierten Ladungen über eine Isolationsschicht ausströmen, die zum Isolieren des potenzialfreien Gates gegenüber einer Elektrode des Transistors bereitgestellt ist. Ein solches Phänomen tritt auf, weil sich zum Beispiel die Isolationsschicht mit der Zeit verschlechtert und einen Datenspeicherfehler erzeugt.
  • Um dieses Phänomen zu verhindern, werden im allgemeinen die folgenden Verfahren verwendet: (i) die Isolationsschicht der Speicherzelle wird während des Produktionsprozesses der Speicheranordnung vom Typ EEPROM verstärkt; und (ii) die Spannungsbedingungen zum Löschen und Schreiben von Daten werden optimiert, um eine die Isolationsschicht beaufschlagende Belastung zu minimieren, wenn Daten gelöscht oder geschrieben werden.
  • Ein Beispiel der Verfahren (I.) und (I. I.) ist in der japanischen offen gelegten Veröffentlichung Nr. 8-190796 mit dem Titel "Flash Memory Having Data Refreshing Function and Data Refreshing Method for Flash Memory" beschrieben.
  • Die vorstehend erwähnte Veröffentlichung offenbart ein Verfahren zum Erfassen einer Speicherzelle unter einer Vielzahl von Speicherzellen, in welcher Ladungen aus dem po tenzialfreien Gate ausgeströmt sind, und dann Zurückschreiben von Daten in die erfasste Speicherzelle. In Übereinstimmung mit diesem Verfahren werden eine Referenzzelle zum Löschen und eine Referenzzelle zum Schreiben verwendet. Wenn unter Verwendung der Referenzzelle zum Löschen ermittelt wird, dass eine Speicherzelle auf einem Schreibpegel liegt, und wenn unter Verwendung der Referenzzelle zum Schreiben ermittelt wird, dass eine Speicherzelle auf einem Löschpegel liegt, wird ermittelt, dass diese Speicherzelle die fehlerhafte Speicherzelle ist, in welcher Ladungen aus dem potenzialfreien Gate ausgeströmt sind.
  • Im allgemeinen tritt das Ausströmen von Ladungen aus dem potenzialfreien Gate am häufigsten unter den Fehlern auf, die das potenzialfreie Gate einer Speicheranordnung vom Typ EEPROM involvieren. Andere Fehler beinhalten eine zu starke Zunahme an Ladungen, die in dem potenzialfreien Gate in der Speicherzelle akkumuliert sind. Durch das vorstehend beschriebene konventionelle Verfahren zum Erfassen eines Speicherfehlers eines Speichers kann eine Zelle, in welcher die Ladungen zugenommen haben, nicht klar von einer Zelle unterschieden werden, in welcher die Ladungen ausgeströmt sind, so dass folglich eine Zunahme der Ladungen als ein Ausströmen von Ladungen ermittelt wird. In dieser Spezifikation wird der Fehler, dass Ladungen aus einem potenzialfreien Gate einer Speicherzelle ausströmen, als ein "Ladungsausströmfehler" bezeichnet, und wird der Fehler, dass Ladungen in einem potenzialfreien Gate einer Speicherzelle zu stark erhöht sind, als ein "Ladungserhöhungsfehler" bezeichnet. Der Ladungsausströmfehler und der Ladungserhöhungsfehler sind beides Datenspeicherfehler.
  • In dem Fall, in denen keine Maßnahme gegen den Ladungsausströmfehler oder den Ladungserhöhungsfehler ergriffen wird, tritt der folgende Nachteil auf. Die Datenspeichercharakteristik der Speicheranordnung hat einen vorgeschriebenen Pegel unmittelbar nach dem die Speicheranordnung produziert ist, jedoch neigt die Isolationsschicht des potenzialfreien Gates dazu, sich zu verschlechtern, wenn die Anordnung verwendet wird, insbesondere wenn zunehmend Daten aus der Anordnung gelöscht oder in diese geschrieben werden. Der Pegel der Datenspeichercharakteristik der Speicheranordnung nimmt allmählich ab. Um eine Speicheranordnung bereitzustellen, welche für eine verlängerte Zeitspanne mit Sicherheit verlässlich ist, ist es notwendig, eine riesige Menge an Know-How oder Erfahrung hinsichtlich sowohl Entwurf als auch Produktion anzusammeln, welches sehr schwierig zu realisieren ist.
  • Die Druckschrift US 5835413 offenbart eine Einrichtung zum Verbessern der Datenhaltung in einem nichtflüchtigen beschreibbaren Speicher. Eine erste Gruppe von Speicherzelle wird identifiziert, die eine gespeicherte Ladung über einem ersten Schwellenwert hat. Ein Untersatz der ersten Gruppe von Speicherzellen mit einer gespeicherten Ladung klei ner als ein zweiter Schwellenwert wird ermittelt. Der Untersatz der Speicherzelle wird programmiert, bis jede der Speicherzellen des Untersatzes eine gespeicherte Ladung über dem zweiten Schwellenwert hat.
  • Die Druckschrift US 5652720 offenbart einen elektrisch programmierbaren Speicher und ein Verfahren zum Schreiben in diesen Speicher. Um die Verschlechterung von Informationen in einer Speicherzelle folgend auf eine Anzahl von Schreibzyklen in den anderen Zellen derselben Reihe zu vermeiden, beinhaltete das Verfahren eine Sequenz, die vor jedem Schreibzyklus eines Wortes innerhalb einer Reihe auszuführen ist. Ein Systematisches Lesen aller Wörter einer Reihe unter Verwendung von drei unterschiedlichen Lesereferenzpotenzialen wird durchgeführt, um eine Zelle zu finden, die Nichtkompatibilitätsergebnisse zwischen beliebigen zwei der drei Lesezyklen ergibt. Die Wörter der Reihe werden in einem Register gespeichert. Falls ein nicht kompatibles Ergebnis gefunden wird, welches eine Verschlechterung von Informationen in der Reihe anzeigt, wird ein systematisches Zurückschreiben aller Wörter der Reihe ausgeführt.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • In Übereinstimmung mit einem Aspekt der Erfindung umfasst eine nichtflüchtige Halbleiterspeicheranordnung zum Ermöglichen eines Datenschreibvorgangs zu, eines Datenlesevorgangs aus, und eines Datenlöschvorgangs von einer Vielzahl von nichtflüchtigen Speicherzellen einen Datenvergleichabschnitt zum Ausgeben eines ersten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen gelesenen Daten und unter Verwendung eines Referenzelements zum Lesen gelesenen Daten erhalten wurde, eines zweiten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen gelesenen Daten und aus einem Referenzelement zum Schreiben gelesenen Daten erhalten wurde, und eines dritten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen gelesenen Daten und aus einem Referenzelement zum Löschen gelesenen Daten erhalten wurde; einen Datenspeicherfehler-Erfassungsabschnitt zum Erfassen eines Datenspeicherfehlers einer Speicherzelle unter der Vielzahl von Speicherzellen auf der Grundlage des ersten, des zweiten und des dritten Vergleichsergebnisses, die von dem Datenvergleichabschnitt erhalten wurden; und einen Sicherungskapazitätsabschnitt zum Aufnehmen von Ladungen und ausgelegt zum Durchführen eines Hintergrund-Datenzurückschreibvorgangs, wenn der Speicher in eine Betriebsart mit niedrigem Leistungsverbrauch übergeht, in der die Versorgungsspannung verringert ist.
  • In einem Ausführungsbeispiel der Erfindung schließt der Datenvergleichabschnitt eine Referenzelementgruppe ein, beinhaltend das Referenzelement zum Lesen, das Referenz element zum Schreiben und das Referenzelement zum Löschen; und einen abtastenden Differentialverstärkerabschnitt, der an einem Eingangsende des Abschnitts mit jeder der Vielzahl von Speicherzellen, welche von einem EEPROM-Typ sind, verbunden ist, und darüber hinaus an dem anderen Eingangsende des Abschnitts mit der Referenzelementgruppe verbunden ist.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements für Lesen und einem Schwellenspannungswert des Referenzelements für Schreiben liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungsausströmfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements zum Lesen und einem Schwellenspannungswert des Referenzelements zum Löschen liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungserhöhungsfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung erfasst der Datenspeicherfehler-Erfassungsabschnitt den Datenspeicherfehler bei zumindest einem von: während einer Nichtauswahlperiode jeder Speicherzelle, während einer freien Periode, während normales Datenlesen aus jeder Speicherzelle durchgeführt wird, und wenn die Leistung eingeschaltet wird.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements für Lesen und einem Schwellenspannungswert des Referenzelements für Schreiben liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungsausströmfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements zum Lesen und einem Schwellenspannungswert des Referenzelements zum Löschen liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungserhöhungsfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements zum Lesen und einem Schwellenspan nungswert des Referenzelements zum Löschen liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungserhöhungsfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner einen Aufzeichnungsinformations-Speicherabschnitt zum Speichern von Speicherzelleninformationen entsprechend dem Ladungsausströmfehler und Speicherzelleninformationen entsprechend dem Ladungserhöhungsfehler als Aufzeichnungsinformationen.
  • In einem Ausführungsbeispiel der Erfindung ermittelt dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen zwischen einem Schwellenspannungswert des Referenzelements zum Lesen und einem Schwellenspannungswert des Referenzelements zum Löschen liegt, der Datenspeicherfehler-Erfassungsabschnitt, dass die Speicherzelle einen Ladungserhöhungsfehler aufweist.
  • In einem Ausführungsbeispiel der Erfindung umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner einen Aufzeichnungsinformations-Speicherabschnitt zum Speichern von Speicherzelleninformationen entsprechend dem Ladungsausströmfehler und Speicherzelleninformationen entsprechend dem Ladungserhöhungsfehler als Aufzeichnungsinformationen.
  • In einem Ausführungsbeispiel der Erfindung umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner einen Datenzurückschreibabschnitt zum dann, wenn eine Speicherzelle unter der Vielzahl von Speicherzellen den Ladungssausströmfehler aufweist, Durchführen eines Datenzurückschreibvorgangs in die Speicherzelle.
  • In einem Ausführungsbeispiel der Erfindung führt der Datenzurückschreibabschnitt den Datenzurückschreibvorgang durch, wenn die Speicherzelle aus einer Betriebsart mit extra geringem Leistungsverbrauch in eine Betriebsart mit normalem Leistungsverbrauch zurückkehrt.
  • In einem Ausführungsbeispiel der Erfindung führt der Datenzurückschreibabschnitt den Datenzurückschreibvorgang durch, wenn die Speicheranordnung in die Betriebsart mit extra geringem Leistungsverbrauch übergeht.
  • In einem Ausführungsbeispiel der Erfindung führt der Datenzurückschreibabschnitt den Datenzurückschreibvorgang durch Zuführen von Leistung aus dem Sicherungskapazitäts abschnitt durch, wenn die Speicheranordnung in die Betriebsart mit extra geringem Leistungsverbrauch übergeht.
  • In einem Ausführungsbeispiel der Erfindung umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner einen Versorgungsspannungs-Überwachungsabschnitt zum Ausgeben eines Schreibhaltsignals zum Anhalten des Datenzurückschreibvorgangs, wenn die von dem Sicherungskapazitätsabschnitt zugeführte Leistung ein vorgeschriebenes Niveau oder darunter erreicht.
  • In einem Ausführungsbeispiel der Erfindung umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner einen Letzte-Adresse-Speicherabschnitt zum Speichern einer letzten Adresse einer letzten Speicherzelle unter der Vielzahl von Speicherzellen, aus welchen der Datenlesevorgang zum Erfassen des Datenspeicherfehlers durchgeführt wurde. Der Datenspeicherfehler-Erfassungsabschnitt verwendet die in dem Letzte-Adresse-Speicherabschnitt gespeicherte Adresse dazu, die Erfassung des Datenspeicherfehlers durch Durchführen des Datenlesevorgangs unter Verwendung der letzten Adresse wieder aufzunehmen.
  • In Übereinstimmung mit einem anderen Aspekt der Erfindung verwendet eine Informationsvorrichtung die vorstehend beschriebene nichtflüchtige Halbleiterspeicheranordnung zum Erfassen eines Datenspeicherfehlers einer Speicherzelle.
  • Wie vorstehend beschrieben wurde, wird ein Datenspeicherfehler auf der Grundlage eines Vergleichsergebnisses zwischen den aus einer Speicherzelle gelesenen Daten und aus jedem von einem Referenzelement zum Lesen, einem Referenzelement zum Schreiben, und einem Referenzelement zum Löschen gelesenen Daten erfasst. Daher können ein Ladungsausströmfehler und ein Ladungserhöhungsfehler klar voneinander unterschieden werden. Somit kann eine hoch zuverlässige Datenspeicherung realisiert werden, ohne dass insgesamt eine riesige Menge von Know-how angesammelt werden muss.
  • Somit kann ein Datenvergleichabschnitt leicht und zufrieden stellend unter Verwendung einer Referenzelementgruppe und eines abtastenden Differenzialverstärkerabschnitts ausgebildet werden.
  • Eine Speicherzelle mit einer abnormalen oder fehlerhaften Datenspeichercharakteristik wird unter Verwendung eines Referenzelements zum Lesen und eines Referenzelements zum Schreiben erfasst. Daher kann ein Ladungsausströmfehler mit hoher Genauigkeit erfasst werden.
  • Daher wird eine Speicherzelle mit einer abnormalen oder defekten Datenspeichercharakteristik unter Verwendung eines Referenzelements zum Lesen und eines Referenzelements zum Löschen erfasst. Daher kann ein Ladungserhöhungsfehler mit hoher Genauigkeit erfasst werden.
  • Ob die Datenspeicherung normal durchgeführt wird oder nicht, kann überprüft werden, wenn die Speicheranordnung eingeschaltet wird. Üblicherweise wird dann, wenn die Speicheranordnung eingeschaltet wird, ein Speichersystem einschließlich der Speicheranordnung mit einer Verzögerungsperiode für stabilen Start versehen. Die Verzögerungsperiode kann dazu verwendet werden, einen Hintergrund-Datenzurückschreibvorgang durchzuführen. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden. Ein Datenspeicherfehler kann auch während einer Nichtauswahl-Zeitspanne der Speicheranordnung und einer freien Periode, während ein normales Datenlesen aus der Speicherzelle durchgeführt wird, erhalten werden.
  • Bevorzugt können dann, wenn eine Speicherzelle einen Ladungsausströmfehler aufweist, die Daten in die Speicherzelle zurück geschrieben werden, um den Fehler zu kompensieren.
  • Wenn das Speichersystem aus einer Betriebsart mit extra geringem Leistungsverbrauch zu einer Betriebsart mit normalem Leistungsverbrauch zurückkehrt, ist das Speichersystem normalerweise mit einer Verzögerungsperiode für eine stabile Rückkehr versehen. Diese Verzögerungsperiode wird dazu verwendet, einen Hintergrund-Datenzurückschreibvorgang durchzuführen. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden.
  • Wenn das Speichersystem in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, ist das Speichersystem normalerweise mit einer Verzögerungsperiode für eine stabile Rückkehr versehen. In Übereinstimmung mit der Erfindung wird diese Verzögerungsperiode dazu verwendet, einen Hintergrund-Datenzurückschreibvorgang durchzuführen. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden.
  • Die Speicheranordnung hat einen eingebauten Sicherungskapazitätsabschnitt, wie beispielsweise einen Kondensator zum Erhalten von Energie, die erforderlich ist, um einen Hintergrundvorgang in der Betriebsart mit extra geringem Leistungsverbrauch durchzuführen. Daher wird der stabile Hintergrundvorgang erhalten, und kann die Zeitspanne, in welcher der stabile Hintergrundvorgang durchgeführt werden kann, erweitert werden.
  • Wenn die Versorgungsspannung auf einen vorbestimmten Wert oder darunter absinkt, wird der Datenzurückschreibvorgang angehalten. Somit kann der Datenzurückschreibvorgang stabiler durchgeführt werden.
  • Informationen bezüglich eines Speichers mit einem Ladungsausströmfehler oder einem Ladungserhöhungsfehler werden als Aufzeichnungsinformationen gespeichert. Ein Aufzeichnungsinformationen-Speicherabschnitt kann unter Verwendung eines dedizierten Speichers ausgebildet werden, welcher es erlaubt, Daten nur einmal zu schreiben. Durch späteres Entfernen der Informationen aus dem Aufzeichnungsinformationen-Speicherabschnitt können Informationen (beispielsweise Parameter), welche für die Entwicklung einer Anordnung mit nochmals höherer Zuverlässigkeit wichtig sind, erhalten werden.
  • Wenn ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers unterbrochen wird, werden Adressinformationen der letzten Speicherzelle, welche abgetastet wurde, in zum Beispiel einem Arbeits-RAM-Bereich gespeichert. Wenn der Hintergrundvorgang erneut durchgeführt werden darf, wird die Adresse der Speicherzelle, bei welcher der Hintergrundvorgang zu beginnen ist, auf der Grundlage der Informationen bestimmt. Somit kann ein effizienter Hintergrund-Lesevorgang durchgeführt werden. Wenn die Leistung abgeschaltet wird, während ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers durchgeführt wird, werden Adressabtastinformationen in zum Beispiel einem EEPROM-Bereich gespeichert. Wenn die Leistung wieder eingeschaltet und der Hintergrund-Lesevorgang wieder aufgenommen wird, können die Adressabtastinformationen bis zu dem vorangehenden Hintergrund-Lesevorgang aus dem EEPROM-Bereich gelesen werden, und wird der Hintergrundvorgang unter Verwendung der Adresse, an welcher der vorangehende Hintergrund-Lesevorgang beendet wurde, begonnen. Somit kann ein effizienter Hintergrund-Lesevorgang durchgeführt werden.
  • Somit ermöglichen die hierin beschriebenen Ausführungsbeispiele den Vorteil des Bereitstellens einer nichtflüchtigen Halbleiterspeicheranordnung zum klaren Unterscheiden eines Ladungsausströmfehlers von einem Ladungserhöhungsfehler, um relativ leicht einen hoch verlässlichen Datenspeicher zu realisieren, ohne dass insgesamt eine riesige Menge von Know-how angesammelt werden muss.
  • Zum leichteren Verständnis der vorliegenden Erfindung werden nun bestimmte Ausführungsbeispiele derselben unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm, das eine Struktur einer Speicheranordnung vom Typ EEPROM gemäß einem Beispiel der vorliegenden Erfindung darstellt;
  • 2 ist eine Schnittansicht einer Speicherzelle vom Typ EEPROM, die in 1 gezeigt ist;
  • 3 ist eine Grafik, die die V-I-Kennlinie eines Transistors darstellt, der die in 2 gezeigte Speicherzelle bildet;
  • 4 ist eine Grafik, die eine Verteilung einer Schwellenspannung einer Speicherzelle darstellt, und zum Beschreiben eines Gate-Ausströmfehlers und eines Gate-Erhöhungsfehlers einer Speicherzelle verwendet wird;
  • 5 ist ein Blockdiagramm, das eine beispielhafte Struktur einer Ladungsverlustkompensations-Steuerlogikschaltung darstellt, die in 1 gezeigt ist;
  • 6 ist ein Zeitverlaufsdiagramm, das einen Betriebsablauf der in 1 gezeigten Speicheranordnung vom Typ EEPROM darstellt;
  • 7 ist ein Zeitverlaufsdiagramm, das einen Betriebsablauf einer in 5 gezeigten Hotline-Schaltung zum sofortigen Zurückführen der Speicheranordnung zu normalem Datenlesen darstellt;
  • 8 ist ein Zeitverlaufsdiagramm, das einen Betriebsablauf der in 1 gezeigten Speicheranordnung vom Typ EEPROM zum Durchführen eines Hintergrund-Lesevorgangs und eines Hintergrund-Schreibvorgangs während einer langen Betriebszykluszeit darstellt; und
  • 9 ist ein Blockdiagramm, das eine grundlegende Struktur einer Informationsvorrichtung darstellt, die eine nichtflüchtige Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung integriert.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • 1 ist ein Blockdiagramm, das eine Struktur einer Speicheranordnung 1 vom Typ EEPROM gemäß einem Beispiel der vorliegenden Erfindung darstellt. 1 zeigt nur Elemente, die sich auf die vorliegende Erfindung beziehen, und verzichtet aus Gründen der Einfachheit auf die anderen Elemente. Zum Beispiel erfordert eine Speicheranordnung vom Typ EEPROM Schaltungen bzw. Schaltkreise, die in normales Datenschreiben und -löschen (beispielsweise eine geschaltete Kondensatorschaltung und dergleichen) involviert sind, jedoch sind diese Schaltungen und dergleichen in 1 nicht gezeigt. Hierin wird hauptsächlich die Erfassung eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers sowie die Kompensation des Ladungsausströmfehlers beschrieben.
  • Wie in 1 gezeigt ist, beinhaltet die Speicheranordnung 1 vom Typ EEPROM (nachstehend einfach als die "Speicheranordnung 1" bezeichnet) ein Speicherzellenfeld 2, einen Reihendecoder 3X, einen Spaltendecoder 3Y, einen Datenvergleichabschnitt 4, eine Anordnungs-Steuerlogikschaltung 5, eine Ladungsverlustkompensations-Steuerlogikschaltung 6, einen Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7, einen Pegelüberwachungsabschnitt 8 als einen Versorgungsspannungs-Überwachungsabschnitt, und eine Adressübertragungs-Erfassungsschaltung 9.
  • Das Speicherzellenfeld 2 beinhaltet eine Vielzahl von Speicherzellen 21, die in einer Matrix angeordnet sind. Jede Speicherzelle 21 ist eine Speicherzelle vom Typ EEPROM und beinhaltet einen MOS-Transistor mit potenzialfreien Gate als einen nichtflüchtigen Speichertransistor. Die Speicherzelle 21 beinhaltet ein Steuer-Gate CG und ein potenzialfreies Gate FG, das unter dem Steuer-Gate CG bereitgestellt ist. Ladungen werden in dem potenzialfreien Gate FG akkumuliert, und Daten werden unter Verwendung einer Änderung in des Schwellenspannungswerts des Transistors, welche durch eine Änderung in der Menge der in dem potenzialfreien Gate FG akkumulierten Ladungen verursacht wird, gespeichert. Steuer-Gates CG der Speicherzellen 21 in jeder Reihe sind gemeinsam verbunden, um eine Wortleitung W zu bilden. Drain-Anschlüsse bzw. Drains D der Speicherzellen 21 in jeder Spalte sind gemeinsam verbunden, um eine Bitleitung B zu bilden. Source-Anschlüsse bzw. Sources S aller in einer Matrix angeordneten Speicherzellen 21 sind gemeinsame mit der Masse verbunden. Bezug nehmend auf 2 ist der Ausdruck "Schwellenspannungswert Vt" in dieser Spezifikation als ein an ein Steuer-Gate CG angelegter Wert definiert, welcher erforderlich ist, um einen Strom mit einem vorbestimmten Wert (beispielsweise 1 μA) bereitzustellen, der zwischen dem Drain D und der Source S einer Speicherzelle 21 fließt, wenn eine Spannung von etwa 1 V zwischen dem Drain D und der Source S angelegt wird.
  • Zu 1 zurückkehrend, ist der Reihendecoder 3X mit den Wortleitungen W verbunden, die mit den Speicherzellen 21 wie vorstehend beschrieben verbunden sind, und gibt ein vorbestimmtes Wortleitungs-Auswahlsignal in Übereinstimmung mit einem Reihen- Auswahlsignalwert von jedem von Adresseingangssignalen A0 bis An aus, welche einem Eingangsanschluss 31 zugeführt werden. Der Spaltendecoder 3Y ist mit den Bitleitungen B verbunden, die mit den Speicherzellen 21 wie vorstehend beschriebenen verbunden sind, und verbindet eine ausgewählte Bitleitung B mit einem Datenbus in Übereinstimmung mit einem Spalten-Auswahlsignalwert von jedem der Adresseingangsignale A0 bis An (welche einem Eingangsanschluss 31 zugeführt werden), wenn Daten in jede Speicherzelle 21 geschrieben oder aus jeder Speicherzelle 21 gelesen werden.
  • Bevor der Datenvergleichabschnitt 4 beschrieben wird, werden ein Ladungsausströmfehler und ein Ladungserhöhungsfehler im Einzelnen unter Bezugnahme auf die 3 und 4 beschrieben. In der folgenden Erklärung werden die für die Elemente der Speicheranordnung 1 gemäß der vorliegenden Erfindung verwendeten Bezugszeichen zum leichteren Verständnis verwendet. Zum Beispiel zeigt in einem allgemeinen Flash-Speicher vom Typ NOR eine Speicherzelle 21 Strom-Spannungs-Kennlinien wie in 3 gezeigt. In dem Zustand, in dem Daten aus der Speicherzelle 21 gelöscht sind (einem Löschzustand), ist keine Ladung in dem potenzialfreien Gate FG der Speicherzelle 21 gespeichert. Folglich zeigt die Speicherzelle 211 Strom-Spannungs-Kennlinie, die durch den Verlauf 211 in 3 angegeben ist. In dem Fall, in dem Daten in die Speicherzelle 21 geschrieben sind (einem Schreibzustand), sind Ladungen in dem potenzialfreien Gate FG der Speicherzelle 21 akkumuliert, und wird eine Vorspannung angelegt, um einer positiven Spannung entgegen zu wirken, die an das Steuer-Gate CG angelegt ist. Folglich zeigt die Speicherzelle 211 Strom-Spannungs-Kennlinie, die durch den Verlauf 212 in 3 angegeben ist. Das heißt, wie in 3 gezeigt ist, der Schwellenspannungswert Vt der Speicherzelle 21 in dem Löschzustand liegt auf einem Spannungspunkt 213. Der Schwellenspannungswert Vt der Speicherzelle 21 in dem Schreibzustand liegt auf einem Spannungspunkt 214.
  • 4 zeigt eine Verteilung von Schwellenspannungswerten Vt in dem gesamten Speicherzellenfeld 2 einschließlich der Vielzahl von Speicherzellen 21. In 4 sind etwa 50% aller Speicherzellen 21 in dem Löschzustand (solche Speicherzellen 21 werden kollektiv als eine "Löschzellengruppe" bezeichnet und durch das Bezugszeichen 215 angegeben werden), und sind etwa 50% aller Speicherzellen 21 in dem Schreibzustand (solche Speicherzellen 21 werden kollektiv als eine "Schreibzellengruppe" bezeichnet und durch das Bezugszeichen 216 angegeben werden). Um zu garantieren, dass der Spannungswert der Schreibzelle und der Spannungswert der Löschzelle gelesen werden, während sie klar voneinander unterschieden werden, müssen die Löschzellengruppe 215 und die Schreibzellengruppe 216 innerhalb eines gewissen Bereichs (Spannungsbereich) auf jeder der positiven Seite und der negativen Seite in Bezug auf einen Bezugs-Schwellenspannungswert Vt1 zum Lesen verteilt sein. Das heißt, ein Spannungsbereich 217 zum Löschen und ein Span nungsbereich 218 zum Schreiben sind erforderlich, wie in 4 gezeigt ist. Demgemäß sind die Löschzellengruppe 215 und die Schreibzellengruppe 216 vorwiegend verteilt, wobei der Spannungsbereich 217 zum Löschen und dem Spannungsbereich 218 zum Schreiben dazwischen eingefügt ist.
  • Ein Ladungsausströmfehler ist ein Phänomen dahin gehend, dass die in dem potenzialfreien Gate FG der Speicherzelle 21 akkumulierten Ladungen in dem Schreibzustand aufgrund von zum Beispiel einer Verschlechterung in der Isolationsschicht aus der Speicherzelle 21 ausströmen beziehungsweise entweichen. Infolgedessen verringert sich der Schwellenspannungswert Vt, und wird ein Teil der Speicherzellen 21 im Hinblick auf die Verteilung in der durch einen Pfeil A in 4 angegebenen Richtung versetzt (eine Zellengruppe 216a). Ein Ladungserhöhungsfehler ist ein Phänomen dahin gehend, dass die Ladungen in dem Löschzustand in dem potenzialfreien Gate FG der Speicherzelle 21 akkumuliert werden. Infolgedessen wird ein Teil der Speicherzellen 21 im Hinblick auf die Verteilung in der durch einen Pfeil B in 4 angegebenen Richtung versetzt (eine Zellengruppe 215a). Die in der Zellengruppe 215a enthaltenen Speicherzellen 21 weisen einen Ladungserhöhungsfehler auf, und die in der Zellengruppe 216a enthaltenen Speicherzellen 21 weisen einen Ladungsausströmfehler auf.
  • Mit dem vorstehenden Phänomen als einer Voraussetzung wird der Datenvergleichabschnitt 4 beschrieben werden, wobei erneut auf 1 Bezug genommen wird.
  • Der Datenvergleichabschnitt 4 beinhaltet eine Referenztransistorgruppe (als eine Referenzelementgruppe), beinhaltend Referenztransistoren PT, RT und ET, und einen abtastenden Differentialverstärker 41 (abtastender Differentialverstärkerabschnitt). Der abtastende Differenzialverstärker 41 vergleicht sequenziell eine Abtastspannung mit jeder von Referenzspannungen, um erste bis dritte Vergleichsergebnisse zu erhalten, und gibt die ersten bis dritten Vergleichsergebnisse über einen Datenausgangsanschluss 42 an eine externe Einrichtung aus. Die Abtastspannung wird auf der Grundlage von Daten erhalten, welche aus der Speicherzelle 21 gelesen werden, die durch den Reihendecoder 3X und den Spaltendecoder 3Y in Übereinstimmung mit der zugeführten Adresse ausgewählt ist, und dann einer hochgezogenen Abtastleitung SL zugeführt. Die Referenzspannungen werden sequenziell einer hochgezogenen Referenzleitung Re über die Referenztransistoren PT, RT und ET zugeführt. Eine "hochgezogene" Leitung bezieht sich auf eine Leitung mit einer Spannung, welche als ein Ergebnis einer Verbindung der Leitung mit einer Leistungsversorgung über einen Widerstand angehoben ist.
  • Der Referenztransistor PT ist ein Referenztransistor zum Schreiben und wird zum Bestimmen eines Schwellenspannungs-Referenzwerts zum Schreiben (Schwellenspannungswert Vt2) verwendet. In diesem Beispiel wird der Referenztransistor PT zum Erfassen eines Ladungsausströmfehlers der Speicherzelle 21 verwendet. Der Referenztransistor RT ist ein Referenztransistor zum Lesen und wird zum Bestimmen eines Schwellenspannungs-Referenzwerts zum Lesen (Schwellenspannungswert Vt1) verwendet. In diesem Beispiel wird der Referenztransistor RT sie zum Erfassen eines Ladungsausströmfehlers der Speicherzelle 21 und eines Ladungserhöhungsfehlers der Speicherzelle 21 verwendet. Der Referenztransistor ET ist ein Referenztransistor zum Löschen und wird zum Bestimmen eines Schwellenspannungs-Referenzwerts zum Löschen (Schwellenspannungswert Vt3) verwendet. In diesem Beispiel wird der Referenztransistor ET zum Erfassen eines Ladungserhöhungsfehlers der Speicherzelle 21 verwendet.
  • Die Anordnungs-Steuerlogikschaltung 5 erfasst, ob sich die Speicheranordnung 1 in einer Betriebsart mit extra geringem Leistungsverbrauch oder in einer Betriebsart mit normalem Leistungsverbrauch befindet, und führt darüber hinaus verschiedene Steuerungen der Speicheranordnung 1 durch Erfassen, ob sich die Speicheranordnung 1 in einer Auswahlbetriebsart oder in einer Nichtauswahlbetriebsart befindet, durch.
  • Die Ladungsverlustkompensations-Steuerlogikschaltung 6 beinhaltet einen Datenspeicherfehler-Erfassungsabschnitt 67, einen Daten-Zurückschreibabschnitt 68, und einen Letzte-Adresse-Speicherabschnitt 69. Der Datenspeicherfehler-Erfassungsabschnitt 67 gibt sequenziell Steuersignale an Steuer-Gates CG der Referenztransistoren RT, PT und ET aus, um die ersten bis dritten Vergleichsergebnisse von dem abtastenden Differentialverstärker 41 zu erhalten, und erfasst einen Datenspeicherfehler einer Speicherzelle 21 auf der Grundlage der ersten bis dritten Vergleichsergebnisse. Wenn erfasst wird, dass eine Speicherzelle 21 einen Ladungsausströmfehler aufweist, schreibt der Daten-Zurückschreibabschnitt 68 Daten in die so erfasste Speicherzelle 21 zurück. Der Letzte-Adresse-Speicherabschnitt 69 speichert eine Adresse der letzten Speicherzelle 21, aus welcher ein Datenlesevorgang durchgeführt wurde, um einen Datenspeicherfehler zu erfassen. Ein Signal, das anzeigt, dass sich die Speicheranordnung 1 in der Auswahlbetriebsart befindet, wird über eine Leitung 66 gesendet.
  • Der Datenspeicherfehler-Erfassungsabschnitt 67 arbeitet zum Beispiel auf die folgende Art und Weise.
  • Aus einer Speicherzelle 21 in einem normalen Speichervorgang gelesene Daten werden mit Daten verglichen, die aus dem Referenztransistor RT zum Lesen gelesen wurden. Das Ergebnis wird als ein erstes Vergleichsergebnis bereitgestellt, welches wie folgt bestimmt wird. Wenn der durch normales Datenlesen der Speicherzelle 21 erhaltene Schwellenspannungswert Vt niedriger ist als der Schwellenspannungswert des Referenztransistoren RT (Schwellenspannungswert Vt1), ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass sich die Speicherzelle 21 in einem Löschzustand befindet. Wenn der Schwellenspannungswert Vt höher ist als der Schwellenspannungs-Referenzwert des Referenztransistors RT (Schwellenspannungswert Vt1), ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass sich die Speicherzelle in einem Schreibzustand befindet.
  • Das zweite Vergleichsergebnis wird aus dem Datenlesen aus der Speicherzelle 21 und dem Datenlesen aus dem Referenztransistor PT zum Schreiben erhalten. Wenn das erste Vergleichsergebnis der Schreibzustand ist und das zweite Vergleichsergebnis nicht der Schreibzustand ist, das heißt, wenn der Schwellenspannungswert Vt der Speicherzelle 21 zwischen dem Schwellenspannungswert Vt1 des Referenztransistors RT zum Lesen und dem Schwellenspannungswert Vt2 des Referenztransistors PT zum Schreiben liegt, ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass die Speicherzelle 21 einen Ladungsausströmfehler aufweist. Wenn das erste Vergleichsergebnis der Schreibzustand ist und dass zweite Vergleichsergebnis ebenfalls der Schreibzustand ist, ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass sich die Speicherzelle in einem normalen Datenspeicherzustand befindet.
  • Das dritte Vergleichsergebnis wird aus dem Datenlesen aus der Speicherzelle 21 und dem Datenlesen aus dem Referenztransistor ET zum Löschen erhalten. Wenn das erste Ergebnis der Löschzustand ist und das dritte Ergebnis nicht der Löschzustand ist, das heißt, wenn der Schwellenspannungswert Vt der Speicherzelle 21 zwischen dem Schwellenspannungswert Vt1 des Referenztransistors RT zum Lesen und dem Schwellenspannungswert Vt3 des Referenztransistors ET zum Löschen liegt, ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass die Speicherzelle 21 einen Ladungserhöhungsfehler aufweist. Wenn das erste Vergleichsergebnis der Löschzustand ist und das dritte Vergleichsergebnis ebenfalls der Löschzustand ist, ermittelt der Datenspeicherfehler-Erfassungsabschnitt 67, dass sich die Speicherzelle 21 in einem normalen Datenspeicherzustand des Löschzustands befindet.
  • Der Datenspeicherfehler-Erfassungsabschnitt 67 kann einen Datenspeicherfehler zum Beispiel während einer Nichtauswahlperiode der Speicheranordnung 1 (der Speicherzelle 21), einer Austastperiode in einer Auswahlperiode, oder wenn die Leistung eingeschaltet wird, erfassen. In dieser Spezifikation bezieht sich die "Nichtauswahlperiode" auf eine Periode, in welcher die Speicheranordnung 1 nicht ausgewählt ist zum z.B. normalen Lesen aus einer, schreiben in eine, oder Löschen von einer Speicherzelle 21. Die "Auswahlperiode" ist eine Periode, in welcher die Speicheranordnung 1 ausgewählt ist für z.B. normales Datenlesen aus einer, schreiben in eine oder Löschen von einer Speicherzelle 21. Eine "Austastperiode" bezieht sich auf eine Periode in der Auswahlperiode, nach dem ein normales Datenlesen aus einer, ein normales Datenschreiben in eine, ein normales Datenlöschen von einer, oder ein beliebiger anderer Speichervorgang in Bezug auf eine Speicherzelle 21 oder ein beliebiger anderer Speichervorgang beendet ist und bevor ein normales Datenlesen aus einer, ein normales Datenschreiben in eine, ein normales Datenlöschen von einer, oder ein beliebiger anderer Speichervorgang in Bezug auf die nächste Speicherzelle 21 begonnen wird. Ein "normaler Speichervorgang", ein "normales Datenschreiben", und ein "normales Datenlesen" beziehen sich auf einen normalen Speichervorgang des Lesens von Daten aus einer, des Schreibens von Daten in eine, des Löschens von Daten von einer, oder des Durchführens eines beliebigen anderen Speichervorgangs in Bezug auf eine Speicherzelle, welches nicht für einen Datenspeicherfehler durchgeführt wird.
  • Der Daten-Zurückschreibabschnitt 68 kann zum Beispiel einen Daten-Zurückschreibvorgang durchführen, wenn die Speicheranordnung 1 aus der Betriebsart mit extra geringem Leistungsverbrauch auf die Betriebsart mit normalem Leistungsverbrauch umgeschaltet wird, oder wenn die Speicheranordnung 1 in die Betriebsart mit extra geringem Leistungsverbrauch übergeht.
  • Der Datenspeicherfehler-Erfassungsabschnitt 67 beginnt die Erfassung eines Datenspeicherfehlers, nachdem ein normales Datenlesen aus den Speicherzelle 21 unterbrochen ist, und bevor das normale Datenlesen wieder aufgenommen wird. Der Datenspeicherfehler-Erfassungsabschnitt 67 beginnt die Erfassung durch Lesen von Daten mit der Speicherzelle 21 an der letzten Adresse, die in dem Letzte-Adresse-Speicherabschnitt 69 gespeichert ist.
  • In dem Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 werden Datenspeicherfehler-Informationen bezüglich eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers einer Speicherzelle 21 durch die Ladungsverlustkompensations-Steuerlogikschaltung 6 gespeichert, wenn ein solcher Fehler erfasst wird. Der Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 und die Ladungsverlustkompensations-Steuerlogikschaltung 6 bilden einen Aufzeichnungsinformationen-Speicherabschnitt. Die Datenspeicherfehler-Informationen beinhalten zum Beispiel eine Adresse der Speicherzelle 21, bei der ein Fehler erfasst wurde, das Datum (Jahr/Monat/Tag) und die Zeit, zu denen der Fehler auftrat, und die Art des Fehlers (beispielsweise einen Ladungsausströmfehler oder einen Ladungserhöhungsfehler). Die Datenspeicherfehler-Informationen werden festgelegt, um durch einen speziellen Befehl von einer externen Einrichtungen gelesen zu werden, wenn ein Produkt, wie beispielsweise eine Informationsvorrichtung oder dergleichen, die die Speicheranordnung 1 verwendet, von einem Kunden oder dergleichen zurückgegeben wird. Der Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 kann ein beliebiger Speicher sein, welcher nichtflüchtig ist und es ermöglicht, dass Daten nur einmal geschrieben werden.
  • Der Pegelüberwachungsabschnitt 8 beinhaltet einen Sicherungskondensator 81 als einen Sicherungskapazitätsabschnitt zum Aufnehmen von Ladungen, die zum Durchführen eines Hintergrund-Schreibvorgangs verwendet wurden, und einen Pegelüberwachungsabschnitt (Pegelüberwachungsschaltung) 82 zum Überwachen, ob sich eine Anschlussspannung des Sicherungskondensators 81 auf einen vorbestimmten Spannungswert oder niedriger verringert hat. Der Pegelüberwachungsabschnitt 82 gibt ein Versorgungsspannungsverringerungs-Erfassungssignal an den Daten-Zurückschreibabschnitt 68 der Ladungsverlustkompensations-Steuerlogikschaltung 6 aus, wenn sich die Anschlussspannung des Sicherungskondensators 81 auf den vorbestimmten Spannungswert oder niedriger verringert hat, und steuert den Hintergrund-Schreibvorgang so, dass dieser angehalten wird, wenn der Daten-Zurückschreibabschnitt 68 das Versorgungsspannungsverringerungs-Erfassungssignal empfängt.
  • Die Adressübertragungs-Erfassungsschaltung 9 arbeitet wie folgt. In einer Austastperiode erfasst die Adressübertragungs-Erfassungsschaltung 9, dass ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers abgeschlossen ist. Wenn die Adressübertragung durch die Adressübertragungs-Erfassungsschaltung 9 erfasst wird, nachdem die Datenlesevorgangsperiode beendet ist, gibt die Adressübertragungs-Erfassungsschaltung 9 ein Übertragungserfassungssignal an die Ladungsverlustkompensations-Steuerlogikschaltung 6 aus, um die Ladungsverlustkompensations-Steuerlogikschaltung 6 so zu steuern, dass der Hintergrundvorgang angehalten wird. In dieser Spezifikation bezieht sich ein "Hintergrund-Lesevorgang" auf einen Lesevorgang, der durchgeführt wird, um einen Datenspeicherfehler zu erfassen. Ein "Hintergrund-Schreibvorgang" und ein "Hintergrund-Zurückschreibvorgang" beziehen sich auf einen Vorgang des Schreibens von Daten, um den Ladungsausströmfehler zu kompensieren.
  • 5 zeigt eine beispielhafte Struktur der Ladungsverlustkompensations-Steuerlogikschaltung 6, die in 1 gezeigt ist. Wie in 5 gezeigt ist, beinhaltet die Ladungsverlustkompensations-Steuerlogikschaltung 6 einen Ladungsverlustkompensations-Steuerlogikschaltungskern 60, eine ODER-Gatter-Logikschaltung 65, und eine Hotline-Schaltung 63. In anderen Worten beinhaltet die Ladungsverlustkompensations-Steuerlogikschaltung 61 eine Gatter-Logikschaltung, die die ODER-Gatter-Logikschaltung 65 und die Hotline-Schaltung 63 beinhaltet. Durch die Gatter-Logikschaltung kann ein Hintergrund-Lesevorgang angehalten werden, so dass der normale Speichervorgang unmittelbar begonnen werden kann, wenn die Speicheranordnung 1 von der Nichtauswahlperiode zu der Auswahlperiode geschaltet wird. Eine Einrichtungs-Auswahlsignalleitung 511 zum Zuführen eines Einrichtungsauswahlsignals von einer externen Einrichtung zu der Speicheranordnung 1 und eine Lese-Freigabesignalleitung 512 zum Zuführen eines Lesesignals von einer externen Einrichtung zu der Speicheranordnung 1 sind mit Eingängen der Einrichtungs-Steuerlogikschaltung 5 verbunden.
  • Ein Betriebsablauf der Speicheranordnung 1 mit der vorstehend beschriebenen Struktur wird beschrieben werden, zunächst kurz und dann im Einzelnen.
  • Bevor die Speicheranordnung 1 betrieben wird, wird eine Menge von in jedem Speicherelement (Transistor) akkumulierten Ladungen als ein Hintergrundvorgang überwacht. Wenn festgestellt wird, dass die Ladungen aus irgendeinem Grund aus dem potenzialfreien Gate FG der Speicherzelle 21 ausströmen, werden Daten in die Speicherzelle 21 mit dem Ladungsausströmfehler zurück geschrieben, um das Ausströmen der Ladungen zu kompensieren, das heißt, die Ladungen werden reinjiziert (dieser Schreibvorgang wird auch als ein "Auffrischvorgang" bezeichnet).
  • Die Erfassung eines Ladungsausströmfehlers erfordert keinerlei Betriebsablauf von einer externen Einrichtung. Der Ladungsausströmfehler kann mit hoher Genauigkeit und mit hoher Geschwindigkeit durch Durchführen eines Hintergrund-Lesevorgangs erfasst werden, während sich die Speicherzelle 21 in einem Wartezustand oder einem Nichtauswahlzustand befindet. Dieser Datenlesevorgang wird wie folgt durchgeführt. Daten aus jeder Speicherzelle 21 werden mit Daten aus dem Referenztransistor RT zum Lesen und mit Daten aus dem Referenztransistor PT zum Schreiben. Wenn eine Speicherzelle 21 mit einem Schwellenspannungswert Vt, welcher höher ist als der Schwellenspannungswert Vt1 des Referenztransistors RT zum Lesen und niedriger ist als der Schwellenspannungswert Vt2 des Referenztransistors PT zum Schreiben, erfasst wird, kann ermittelt werden, dass diese Speicherzelle 21 einen Ladungsausströmfehler aufweist. Der Grund hierfür ist, dass ein solcher Schwellenspannungswert Vt nicht existieren kann. Die vorstehend beschriebene Erfassung eines Ladungsausströmfehlers kann in zum Beispiel den folgenden Perioden durchgeführt werden.
  • Erstens kann die Erfassung eines Ladungsausströmfehlers einer Speicherzelle 21 während einer Nichtauswahlperiode der Speicheranordnung 1 erfasst werden. In diesem Fall muss die Nichtauswahlperiode der Speicheranordnung 1 ausreichend lang sein, um einen Hin tergrund-Lesevorgang durchzuführen. Demgemäß wird in einer Nichtauswahlperiode, die eine vorbestimmte Zeitspanne überschreitet, ein Lesevorgang zum Erfassen eines Ladungsausströmfehlers während der Nichtauswahlperiode durchgeführt.
  • Zweitens kann die Erfassung eines Ladungsausströmfehlers einer Speicherzelle 21 während einer Austastperiode in der Auswahlperiode der Speicherzelle 21 durchgeführt werden. Daten werden aus der Speicherzelle 21, dem Referenztransistor PT zum Schreiben, und dem Referenztransistor RT zum Lesen gelesen. Wenn eine Speicherzelle 21 mit einem Schwellenspannungswert Vt, welcher höher ist als der Schwellenspannungswert des Referenztransistors RT zum Lesen und niedriger ist als der Schwellenspannungswert des Referenztransistors PT zum Schreiben erfasst wird, kann ermittelt werden, dass diese Speicherzelle 21 einen Ladungsausströmfehler aufweist. Der Grund hierfür ist, dass ein solcher Schwellenspannungswert Vt nicht existieren kann.
  • Wenn ein Ladungsausströmfehler einer Speicherzelle 21 wie vorstehend beschrieben erfasst wird, werden Daten auf die folgende Art und Weise als ein Auffrischvorgang in dieselbe Speicherzelle 21 zurück geschrieben. Verglichen mit einem Datenlesevorgang erfordert ein Datenschreibvorgang eine größere Energiemenge und braucht mehr Zeit. Daher ist es schwierig, einen Hintergrund-Datenschreibvorgang durchzuführen.
  • Die Häufigkeit, mit welcher der Ladungsausströmfehler auftritt, ist jedoch sehr niedrig, so dass folglich die Häufigkeit, mit welcher ein Hintergrund-Datenschreibvorgang zur Kompensation erforderlich ist, ebenfalls sehr niedrig ist. Demgemäß können die Daten in einer Periode geschrieben werden, in welcher sich die Speicheranordnung 1 mit Sicherheit in einem Nichtauswahlzustand befindet, und welche ausreichend lang zum Durchführen eines Schreibvorgangs zum Kompensieren des Ladungsausströmfehlers der Speicherzelle 21 ist. Ein Hintergrund-Auffrischvorgang kann durch Durchführen eines Schreibvorgangs in dem Moment realisiert werden, wenn die Speicheranordnung 1 in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, oder aus der Betriebsart mit extra geringem Leistungsverbrauch zu der Betriebsart mit normalem Leistungsverbrauch zurückgekehrt. Der "Moment" hier liegt in der Größenordnung von Mikrosekunden.
  • Nachdem der Ladungsausströmfehler durch den Datenzurückschreibvorgang kompensiert wurde, kann ein Kennzeichen, das anzeigt, dass der Ladungsausströmfehler kompensiert ist, in den Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 (EEPROM-Bereich) der Speichereinrichtung 1 geschrieben werden. Auf diese Art und Weise ist es möglich, einige Informationen über die Korrelation zwischen dem Ladungsausströmfehler und einem in der tatsächlichen Verwendung auftretenden Fehler zu erhalten, wenn ein Produkt, wie eine Informationsvorrichtung oder dergleichen, die die Speicheranordnung 1 verwendet, aufgrund des Fehlers von dem Kunden zurückgegeben wird. Darüber hinaus sollte die Speicheranordnung 1 grundlegend keinerlei Ladungsausströmfehler erzeugen. Aus dem Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 einschließlich des Kennzeichens ist es ebenfalls möglich, die Häufigkeit zu erhalten, mit welcher der Ladungsausströmfehler in der tatsächlichen Verwendung auftrat. Auf der Grundlage dieser Informationen kann die wahre Datenspeichercharakteristik der Speicheranordnung 1 bestimmt werden, welches zu einer Ansammlung von Know-how zum Realisieren einer Anordnung mit nochmals höherer Zuverlässigkeit führt.
  • In Übereinstimmung mit dem vorstehend beschriebenen Verfahren des Hintergrund-Schreibvorgangs muss Leistung zum Schreiben von Daten von einem Speichersystem (beinhaltend die Speicheranordnung 1) geliefert werden. In manchen Arten von Speichersystemen wird gegenüber während dem des normalen Speicherbetriebs der Speicheranordnung 1 während des Hintergrund-Schreibvorgangs ein unterschiedliches Leistungsniveau zugeführt, beispielsweise während der Betriebsart mit extra geringem Leistungsverbrauch. Genauer gesagt können sich manche Arten der Speichersysteme während des Hintergrund-Schreibvorgangs in einer Betriebsart mit geringem Leistungsverbrauch befinden. In einem solchen Fall kann von dem Speichersystem zusätzliche Leistung nicht geliefert werden. Um einen Hintergrund-Schreibvorgang in eine fehlerhafte Speicherzelle 21 unter solchen Betriebsumständen durchzuführen, kann ein Akkumulationsabschnitt für elektrische Energie (Sicherungskapazitätsabschnitt) zum Schreiben von Daten bereitgestellt sein. Im einzelnen kann der Sicherungskapazitätsabschnitt der Sicherungskondensator 81 (1) zum Akkumulieren von Ladungen in der Speicheranordnung 1 sein. Während eines normalen Speicherbetriebs werden Ladungen in dem Sicherungskondensator 81 akkumuliert. Wenn zum Beispiel das Speichersystem in die Betriebsart mit extra geringem Leistungsverbrauch übergeht und die Speicheranordnung 1 ebenfalls in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, werden die Ladungen in dem Sicherungskondensator 81 akkumuliert gehalten, ohne entladen zu werden. Während die Speicheranordnung 1 die Erfassung eines Ladungsausströmfehlers einer Speicherzelle 21 als Hintergrundvorgang durchführt, oder einen Hintergrund-Schreibvorgang zu einer Speicherzelle 21, bei der ein Ladungsausströmfehler erfasst wurde, durchführt, kann die in dem Sicherungskondensator 81 akkumulierte elektrische Energie verwendet werden.
  • Soweit wurde der Ladungsausströmfehler beschrieben. Ein Ladungserhöhungsfehler tritt ebenfalls dahin gehend auf, dass eine Menge von Ladungen in dem potenzialfreien Gate einer Speicherzelle 21 der Speicheranordnung 1, welche sich in einem Löschzustand befindet, zunimmt. Da eine Speicherzelle 21 üblicherweise nicht selektiv aus einer Spei cheranordnung vom Typ Flash EEPROM gelöscht werden kann, ist es unmöglich, einen solchen Fehler zu kompensieren. Nichtsdestotrotz kann ein solcher Fehler erfasst werden, wenn der Schwellenspannungswert der Speicherzelle 21 zwischen dem Schwellenspannungswert Vt1 (4) des Referenztransistor RT zum Lesen und dem Schwellenspannungswert Vt3 (4) des Referenztransistor ET zum Lesen liegt. Der Ladungserhöhungsfehler, ebenso wie der Ladungsausströmfehler, ist ein Parameter, der anzeigt, dass die Zuverlässigkeit der Speicheranordnung 1 beeinträchtigt ist. Der Ladungserhöhungsfehler kann nicht kompensiert werden, wie vorstehend beschrieben wurde, aber die Informationen über den Ladungserhöhungsfehler können aufgezeichnet werden. Wenn ein Produkt, wie beispielsweise eine Informationsvorrichtung oder dergleichen, die die Speicheranordnung 1 verwendet, von einem Kunden zurückgegeben wird, ist es möglich zu erkennen, ob der Ladungserhöhungsfehler aufgetreten ist oder nicht, welches als ein Parameter zum Verbessern des Produktionsprozesses der Speicheranordnung 1 sehr nützlich ist.
  • Nachstehend wird ein Betriebsablauf der Speicheranordnung 1 sequenziell im Einzelnen unter Bezugnahme auf die 1 bis 9 beschrieben werden.
  • Es wird angenommen, dass die Speicheranordnung 1 bei der Anforderung des Speichersystems in eine Betriebsart mit extra geringem Leistungsverbrauch übergeht. Üblicherweise wird die Speicheranordnung 1 durch das Steuersystem über einen Steuereingangsanschluss 51 dazu gesteuert, in die Betriebsart mit extra geringem Leistungsverbrauch überzugehen. An diesem Punkt versetzt die Einrichtungs-Steuerlogikschaltung 5 die Speicheranordnung 1 in die Betriebsart mit extra geringem Leistungsverbrauch, und gibt darüber hinaus ein Startsignal zum Beginnen der Erfassung eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers über eine Leitung 52 an die Ladungsverlustkompensations-Steuerlogikschaltung 6 aus. Dieser Ausgabevorgang des Startsignals benachrichtigt auch die Ladungsverlustkompensations-Steuerlogikschaltung 6 darüber, dass die Speicheranordnung 1 in die Betriebsart mit extra geringem Leistungsverbrauch versetzt worden ist. Bei Empfang des Startsignals beginnt die Ladungsverlustkompensations-Steuerlogikschaltung 6 sofort einen Hintergrund-Lesevorgang aus dem Speicherzellenfeld 2. Dieser Vorgang wird genauer unter Bezugnahme auf 6 beschrieben.
  • 6 ist ein Zeitverlaufsdiagramm, das einen Betriebsablauf der in 1 gezeigten Speicheranordnung 1 darstellt. Wie in 6 gezeigt ist, beginnt dann, wenn ein Startsignal 521 aus der Leitung 52 zugeführt wird, die Ladungsverlustkompensations-Steuerlogikschaltung 6 die Erfassung eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers. Genauer gesagt beginnt die Ladungsverlustkompensations-Steuerlogikschaltung 6 bei Empfang des Startsignals 521, eine interne Adresse zu generieren. Die La dungsverlustkompensations-Steuerlogikschaltung 6 wählt darüber hinaus sequenziell jeweils die drei Auswahlleitungen 61 zur Verbindung zu den Referenztransistoren PT, RT und ET, um einen Ladungsausströmfehler und einen Ladungserhöhungsfehler zu erfassen.
  • Genauer gesagt gibt die Ladungsverlustkompensations-Steuerlogikschaltung 6 die generierte interne Adresse an den Reihendecoder 3X und den Spaltendecoder 3Y über eine Leitung 62 aus, und beginnt dadurch einen Hintergrund-Lesevorgang aus dem Speicherzellenfeld 2. Wenn der Hintergrund-Lesevorgang gestartet ist, wählt die Ladungsverlustkompensations-Steuerlogikschaltung 6 sequenziell die Referenztransistoren PT, ET und RT über die Auswahlleitungen 61 aus. Die Reihenfolge der Auswahl ist nicht wichtig, jedoch werden hierin der Referenztransistor ET zum Löschen, der Referenztransistor PT zum Schreiben, und der Referenztransistor RT zum Lesen in dieser Reihenfolge ausgewählt. Bezüglich der von dem abtastenden Differenzialverstärker 41 ausgegebenen Daten zeigt ein Wert "1" ein Löschen an, und zeigt ein Wert "0" ein Schreiben an.
  • In 6 erhält die Ladungsverlustkompensations-Steuerlogikschaltung 6 einen Wert "0", der unter Verwendung des Referenztransistors ET zum Löschen gelesen wurde, einen Wert "1 ", der unter Verwendung des Referenztransistor PT zum Schreiben gelesen wurde, und einen Wert "0", der unter Verwendung des Referenztransistor RT zum Lesen gelesen wurde, wenn die interne Adresse generiert ist und die Referenztransistoren ET, PT und RT sequenziell ausgewählt werden. Es wird davon ausgegangen, dass die Speicherzelle, die in 6 gezeigt ist, einen Ladungsausströmfehler aufweist. Wenn sich die Speicherzelle 21 in dem normalen Datenspeicherzustand befindet, haben die Daten aus einer Ausgangsleitung 43 einen Wert "0", der unter Verwendung des Referenztransistor ET zum Löschen gelesen wurde, einen Wert "0", der unter Verwendung des Referenztransistor PT zum Schreiben gelesen wurde, und einen Wert "0", der unter Verwendung des Referenztransistor RT zum Lesen gelesen wurde.
  • Wenn kein Ladungsausströmfehler oder Ladungserhöhungsfehlers gefunden wird, führt die Ladungsverlustkompensations-Steuerlogikschaltung 6 ein automatisches Inkrement durch, um die nächste interne Adresse zu generieren. Somit werden alle Speicherzellen 21 in dem Speicherzellenfeld 2 sequenziell abgetastet, um zu überprüfen, ob der Datenspeicherzustand derselben normal oder fehlerhaft ist.
  • Wenn ein Ladungsausströmfehler gefunden wird, kann die Ladungsverlustkompensations-Steuerlogikschaltung 6 entweder in einen Hintergrund-Zurückschreibvorgang gehen, oder dort die Adresse der Speicherzelle 21 mit dem dortigen Fehler speichern, so dass ein Hintergrund-Schreibvorgang zu einer geeigneten Zeit durchgeführt werden kann. Üblicherwei se erfordert der Schreibvorgang Leistung zum Indizieren von Ladungen in das potenzialfreie Gate FG der Speicherzelle 21. In z. B. einem Speichersystem eines Mobiltelefons oder dergleichen kann die Last des Lieferns der Leistung zu groß sein. Wenn das gesamte Speichersystem in die Betriebsart mit dem extra geringem Leistungsverbrauch übergeht, könnte ein notwendiges Leistungsniveau der Speicheranordnung 1 nicht geliefert werden. Um mit einer solchen Situation zurecht zu kommen, kann die Leistung anhand der folgenden drei Verfahren zugeführt werden.
  • In Übereinstimmung mit einem ersten Leistungszufuhrverfahren (Betriebszustandbeispiel 1 in 6) weist die Speicheranordnung 1 einen eingebauten Sicherungskapazitätsabschnitt einschließlich des Sicherungskondensators 81 auf. Ein Hintergrundschreibvorgang wird unter Verwendung der Leistung aus dem Kondensator 81 durchgeführt. Wenn jedoch der Hintergrund-Schreibvorgang fortgesetzt wird, nimmt die Anschlussspannung des Sicherungskondensators 81 ab. Das Niveau der Anschlussspannung wird durch den Pegelüberwachungsabschnitt (Pegelüberwachungsschaltung) 82 überwacht. Wenn die Anschlussspannung des Kondensators 81 ein bestimmter Wert oder kleiner wird, gibt der Pegelüberwachungsabschnitt 82 ein Signal, das die Pegelverringerung anzeigt, über eine Leitung 83 an die Ladungsverlustkompensations-Steuerlogikschaltung 6 aus. Folglich wird die Ladungsverlustkompensations-Steuerlogikschaltung 6 über die Verringerung der Anschlussspannung des Sicherungskondensators 81 informiert. Dann steuert der Pegelüberwachungsabschnitt 82 die Ladungsverlustkompensations-Steuerlogikschaltung 6 dazu, den Hintergrund-Schreibvorgang anzuhalten.
  • In Übereinstimmung mit einem zweiten Leistungszufuhrverfahren (Betriebszustandbeispiel 2 in 6) wird ein Hintergrund-Schreibvorgang während einer Periode durchgeführt, in welcher der Hintergrund-Schreibvorgang möglich ist, beispielsweise in dem Moment, in dem die Speicheranordnung 1 aus der Betriebsart mit extra geringem Leistungsverbrauch zu der Betriebsart mit normalem Leistungsverbrauch zurückkehrt, unter Verwendung der letzten Adresse in der Ladungsverlustkompensations-Steuerlogikschaltung 6. Wenn die Speicheranordnung 1 aus der Betriebsart mit extra geringem Leistungsverbrauch zu der Betriebsart mit normalem Leistungsverbrauch zurückkehrt, muss die Speicheranordnung 1 üblicherweise mit einer Verzögerungszeitperiode für stabile Rückkehr versorgt werden. Während der Verzögerungszeitperiode kann der Hintergrund-Schreibvorgang durchgeführt werden, ohne dass dem Speichersystem (einschließlich der Speicheranordnung 1) eine Last des Lieferns von Leistung auferlegt wird, hinsichtlich der Leistung, da die Leistungsversorgung des Speichersystems in dieser Periode eine normale Leistungsversorgungsfähigkeit hat.
  • In Übereinstimmung mit einem dritten Leistungszufuhrverfahren wird die Adresse der Speicherzelle 21 mit dem Datenspeicherfehler in der Ladungsverlustkompensations-Steuerlogikschaltung 6 gespeichert, wie vorstehend beschrieben wurde. Anders als bei dem Betriebszustandbeispiel 2 in 6 wird der Hintergrund-Schreibvorgang durchgeführt, wenn die Speicheranordnung 1 in die Betriebsart mit extra geringem Leistungsverbrauch übergeht. Allgemein wird für einen stabilen Betrieb des Speichersystems die Leistungsversorgungsfähigkeit des Speichersystems in dem Moment, in dem das Speichersystem in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, nicht reduziert, sondern nach einer gewissen Verzögerungszeitperiode. Unter Verwendung dieser Verzögerungszeitperiode kann der Hintergrund-Schreibvorgang durchgeführt werden.
  • Nach dem der Hintergrund-Schreibvorgang in einem beliebigen der vorstehend beschriebenen Verfahren durchgeführt ist, kann eine Aufzeichnung bezüglich der Speicherzelle 21 wie folgt festgehalten werden. Wenn zumindest einer eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers gefunden wird, speichert die Ladungsverlustkompensations-Steuerlogikschaltung 6 in dem Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 Datenspeicherfehler-Informationen, zum Beispiel eine Adresse der Speicherzelle 21 mit dem Datenspeicherfehler und den Typ des Datenspeicherfehlers (beispielsweise einen Ladungsausströmfehler und/oder einen Ladungserhöhungsfehler). Die Datenspeicherfehler-Informationen können durch eine externe Einrichtung unter Verwendung eines speziellen Befehls ausgelesen werden, wenn ein Produkt, wie beispielsweise eine Informationsvorrichtung oder dergleichen, die die Speicheranordnung 1 verwendet, von einem Kunden zurückgegeben wird.
  • In dem Fall, in dem die Speicherzelle 21 einen Ladungserhöhungsfehler aufweist, haben die Daten aus der Datenausgangsleitung 43 einen Wert "0", der unter Verwendung des Referenztransistors ET zum Löschen gelesen wurde, einen Wert "1 ", der unter Verwendung des Referenztransistors PT zum Schreiben gelesen wurde, und einen Wert "1 ", der unter Verwendung des Referenztransistor RT zum Lesen gelesen wurde. Anders als der Ladungsausströmfehler kann der Ladungserhöhungsfehler durch Zurückschreiben von Daten nicht kompensiert werden. Der Grund hierfür besteht darin, dass, da die Speicheranordnung 1 vom Typ Flash-EEPROM nur das stapelweise Löschen von Daten in einem Speicherblock erlaubt, Ladungen nicht erzwungen aus einer wahlfreien Speicherzelle 21 entfernt werden können. Jedoch können die Informationen über das Auftreten des Ladungserhöhungsfehlers, welche in dem Ladungsverlust/Verstärkungs-Aufzeichnungsspeicher 7 gespeichert sind, später auf die vorstehend beschriebene Art und Weise verwendet werden.
  • Wenn die Speicheranordnung 1 in eine Tiefschlafbetriebsart übergeht, nachdem sie einmal aus der Betriebsart mit extra geringem Leistungsverbrauch zu der Betriebsart mit normalem Leistungsverbrauch zurückgekehrt war, ohne dass die Leistungsversorgung zu der Speicheranordnung 1 unterbrochen wird, kann der Vorgang bzw. Betrieb mit der letzten Speicherzelle 21 begonnen werden, aus welcher der vorangehende Hintergrund-Datenlesevorgang durchgeführt wurde. Alternativ kann der Vorgang mit einer Speicherzelle 21 unmittelbar nach der letzten Speicherzelle 21 begonnen werden. Um dies zu realisieren, ist ein Arbeits-RAM-Bereich in der Ladungsverlustkompensations-Steuerlogikschaltung 6 bereitgestellt, und wird die letzte Adresse in dem Arbeits-RAM-Bereich gespeichert. Der Inhalt des Speichers wird nicht gelöscht, bis die Leistungsversorgung der Speicheranordnung 1 ausgeschaltet wird. Wenn die Speicheranordnung 1 erneut in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, wird der in dem Arbeits-RAM-Bereich gespeicherte Inhalt (das heißt, die letzte Adresse) gelesen, und kann der Lesevorgang zum Erfassen eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers mit der letzten Speicherzelle 21 an der letzten Adresse begonnen werden.
  • Anstelle des Verwendens des Arbeits-RAM kann eine Speicherzelle vom Typ EEPROM verwendet werden. In diesem Fall ist es möglich, die letzte Adresse auch dann zu speichern, nachdem die Leistungsversorgung der Speicheranordnung 1 ausgeschaltet ist. Folglich kann ein Lesevorgang zum Erfassen eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers unabhängig davon, ob die Leistungsversorgung der Speicheranordnung 1 ein oder aus ist, mit der letzten Speicherzelle 21 an der letzten Adresse begonnen werden.
  • Zusätzlich zu einem Vorgang bzw. Betrieb während der Betriebsart mit extra geringem Leistungsverbrauch kann der Hintergrund-Schreibvorgang in einer Nichtauswahlperiode der Speicheranordnung 1 durchgeführt werden. Wenn die Nichtauswahlperiode der Speicheranordnung 1 eine vorbestimmte Zeitspanne überschreitet, geht das Speichersystem (einschließlich der Speicheranordnung 1) in eine Betriebsart über, welche die Speicheranordnung 1 nicht erfordert, und ermittelt folglich, dass ein Hintergrund-Schreibvorgang problemlos durchgeführt werden kann. Folglich gibt das Speichersystem den Hintergrund-Schreibvorgang frei.
  • Während dieser Periode können ein Ladungsausströmfehler und ein Ladungserhöhungsfehler zusätzlich zu dem Durchführen des Hintergrund-Schreibvorgangs erfasst werden. Wenn die Speicheranordnung 1 in einen Auswahlzustand übergeht, während sie einen Erfassungsvorgang für einen Ladungsausströmfehler oder einen Ladungserhöhungsfehler durchführt, oder einen Hintergrund-Schreibvorgang durchführt, muss die Speicheranordnung 1 sofort zu der Betriebsart normalem Speicherbetriebs zurückkehren. Um dies zu realisieren gibt, wenn die Einrichtungs-Steuerlogikschaltung 5 erfasst, dass sich die Speicheranordnung 1 in einem Auswahlzustand befindet, die Einrichtungs-Steuerlogikschaltung 5 sofort ein Signal an die Ladungsverlustkompensations-Steuerlogikschaltung 6 aus, das anzeigt, dass erfasst wird, dass sich die Speicheranordnung 1 in dem Auswahlzustand befindet.
  • In dem Fall, in dem die interne Schaltungskonfiguration der Ladungsverlustkompensations-Steuerschaltung 6 wie in 5 gezeigt ist, kann die Speicheranordnung 1 sofort zu dem normalen Speicherbetrieb zurückkehren. Wenn die Speicheranordnung 1 zu einer Befehlseingabebetriebsart zurückkehrt, welche nur durch die Einrichtungs-Steuerlogikschaltung 5 gehandhabt werden kann, kann der Hintergrundvorgang durch die Ladungsverlustkompensations-Steuerlogikschaltung 6 angehalten werden, während die Befehlseingabe durch die Einrichtungs-Steuerlogikschaltung 5 gehandhabt wird.
  • Dieser Betriebsablauf wird im Einzelnen unter Bezugnahme auf die 7 beschrieben werden. Es wird angenommen, dass in der Periode D in 7 die Speicheranordnung 1 einen Hintergrund-Schreibvorgang zum Kompensieren eines Ladungsausströmfehlers einer Speicherzelle 21 durchführt. An diesem Punkt wird vorausgesetzt, dass ein Einrichtungsauswahlsignal und ein Lesesignal aktiv bzw. freigegeben sind. Folglich sollte die Speichereinrichtung 1 sofort den Hintergrundvorgang anhalten und ein normales Datenlesen durchführen. Dies wird durch die Gatter-Logikschaltung einschließlich der ODER-Gatter-Logikschaltung 65 und der Hotline-Schaltung 63 realisiert. Wenn das Einrichtungsauswahlsignal aktiv wird und das Lesesignal aktiv wird, sollte eine Hintergrund-Freigabeleitung 64 (5) sofort gesperrt werden. Die Hintergrund-Freigabeleitung 64 wird jedoch durch eine komplizierte Logikschaltung gebildet, so dass es folglich im Wesentlichen unmöglich ist, die Hintergrund-Freigabeleitung 64 sofort zu sperren bzw. zu deaktivieren, ohne den Betrieb der Speicheranordnung 1 zu beeinflussen. Demgemäß wird in der Periode E in 7 die Hintergrund-Freigabeleitung 64 für eine gewisse Zeitspanne aktiviert gehalten, selbst nachdem die Nichtauswahlperiode vorbei ist. Ein Direkt-Lesesignal wird aus dem Auswahlsignal und dem Lese-Freigabesignal der Speicheranordnung 1 generiert, und das Direkt-Lesesignal wird direkt dem Referenztransistor RT zum Lesen zugeführt. Die Hotline-Schaltung 63 erlaubt es der Speicheranordnung 1, sofort zu dem normalen Speicherbetrieb zurückzukehren. In der Periode F geht, wenn der Ladungsverlustkompensations-Steuerlogikkern 60 als eine Hintergrund-Steuerschaltung komplett stabilisiert ist, das Signal aus der Hintergrund-Freigabeleitung 64 in einen Sperrzustand, und werden die Auswahlleitungen 61 für die Referenztransistoren PT, ET und RT nun durch eine Schaltung zum Durchführen einer normalen Einrichtungssteuerung gesteuert.
  • In dem vorstehend beschriebenen Betriebsablauf kann die Speicheranordnung 1 sofort aus einem Hintergrundvorgang in den normalen Speicherbetrieb überführt werden. Wenn die Speichereinrichtung 1 zu einem normalen Datenlesen zurückkehrt, muss die Hotline-Schaltung 63 wie vorstehend beschrieben zusätzlich bereitgestellt sein. Wenn die Speicheranordnung 1 zu irgend einer anderen Art von normalem Speicherbetrieb zurückkehrt, ist die Hotline-Schaltung 63 nicht speziell erforderlich. Der Grund hierfür besteht darin, dass die anderen Arten von normalem Speicherbetrieb außer dem Datenlesen, beispielsweise Datenschreiben, Datenlöschen, und Zustandlesen, alle durch das Speichersystem unter Verwendung eines Befehls ausgeführt werden. Der Befehl wird unabhängig von einer Einrichtungs-Steueranordnung zum Durchführen einer normalen Einrichtungssteuerung empfangen, welche von dem Ladungsverlustkompensations-Steuerlogikschaltung 6 getrennt ist. Die Einrichtungs-Steueranordnung analysiert den Befehl und führt den nächsten Vorgang (löschen, schreiben oder dergleichen) durch. Dieser Vorgang erfordert eine gewisse Zeitspanne. Daher ist irgend eine spezielle Hotline-Schaltung 63 zum sofortigen Umschalten des Betriebs der Referenztransistoren in die Betriebsart für normalen Speicherbetrieb nicht speziell erforderlich.
  • In 7 bezieht sich "PV" auf Programm verifizieren (Program Verify).
  • In dem Fall, in dem die Speicheranordnung 1 eine sehr lange Datenleseperiode (beispielsweise in der Größenordnung von einigen 10 Mikrosekunden) hat, während die Speichereinrichtung 21 nicht grundlegend arbeitet, nachdem das normale Datenlesen abgeschlossen ist, werden Daten in jeder Speicherzelle 21 gelesen, im Vergleich zu dem Referenztransistor RT zum Lesen, im Vergleich zu dem Referenztransistor PT zum Schreiben, und im Vergleich zu dem Referenztransistor ET zum Löschen. Dieser Betriebsablauf wird mit dem Zeitverlaufsdiagramm in 8 beschrieben werden.
  • Wie in 8 gezeigt ist, werden die Adressen an Punkt G übertragen. Danach werden die Einrichtungsauswahlleitung 511 und die Lese-Freigabeleitung 512 freigegeben bzw. aktiviert. In der Periode H in 8 wird ein Datenlesen innerhalb der Speicheranordnung 1 durchgeführt. Die Zykluszeit des Datenlesens beträgt mehrere 10 Mikrosekunden, wohingegen eine Periode, die für das Datenlesen erforderlich ist, mehrere 100 Nanosekunden beträgt. Demgemäß ist das Datenlesen in der Speicheranordnung 1 in einer kürzeren Zeitspanne als der Zykluszeit beendet, wie in Periode H von 8 gezeigt ist. In einer Austastperiode, nachdem das Datenlesen beendet ist, wird ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers einer Speicherzelle 21 durchgeführt. Die Adressübertragungs-Erfassungsschaltung 9 erfasst, dass die Datenlesevorgangsperiode (Datenleseperiode) beendet ist. Wenn die Adressübertragung durch die Adressübertragungs-Erfassungsschaltung 9 nach der Datenlesevorgangsperiode erfasst wird, wird der Hintergrundvorgang angehalten (Punkt I in 8).
  • Während der Leerlaufperiode K, nachdem das normale Datenlesen abgeschlossen ist, wird ein Hintergrund-Schreibvorgang zum Kompensieren des Ladungsausströmfehlers durchgeführt (Periode J in 8). Der Schreibvorgang wird anders als der Lesevorgang bevorzugt in derselben Datenleseperiode abgeschlossen. Demgemäß muss ein Algorithmus, welcher den Hintergrund-Schreibvorgang verbietet, wenn die für den Hintergrundschreibvorgang erforderliche Periode länger als die Leerlaufperiode K ist, angewandt werden.
  • Wie vorstehend beschrieben wurde, ermittelt in Übereinstimmung mit der vorliegenden Erfindung die Ladungsverlustkompensations-Steuerlogikschaltung 6, dass die Speicherzelle 21 einen Ladungsausströmfehler aufweist, wenn der Schwellenspannungswert der Speicherzelle 21 zwischen dem Schwellenspannungswert des Referenztransistors RT zum Lesen und dem Schwellenspannungswert des Referenztransistors PT zum Schreiben liegt. Die Ladungsverlustkompensations-Steuerlogikschaltung 6 ermittelt darüber hinaus, dass die Speicherzelle 21 einen Ladungserhöhungsfehler aufweist, wenn der Schwellenspannungswert der Speicherzelle 21 zwischen dem Schwellenspannungswert des Referenztransistors RT zum Lesen und dem Schwellenspannungswert des Referenztransistors ET zum Löschen liegt. Daher kann der Ladungsausströmfehler klar von dem Ladungserhöhungsfehler unterschieden werden. Folglich kann eine hoch genaue Erfassung eines Datenspeicherzustands, zum Beispiel ob die Speicherzelle 21 einen Ladungsausströmfehler oder einen Ladungserhöhungsfehler aufweist, durchgeführt werden.
  • Wenn die Speicheranordnung 1 eine Nichtauswahlperiode hat, welche ausreichend lang ist, um einen Hintergrund-Schreibvorgang in die Speicheranordnung 1 durchzuführen (zum Beispiel wenn die Zykluszeit relativ lang ist, wenn sich die Speicheranordnung 1 in einer Nichtauswahlperiode befindet) kann ein Zurückschreibvorgang in die Speicherzelle 21 mit dem Ladungsausströmfehler durchgeführt werden. Auf diese Art und Weise kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang erhalten werden. Wenn die Speicheranordnung 1 eine Betriebszykluszeit hat, welche ausreichend lang ist, um einen Hintergrund-Schreibvorgang in die Speicheranordnung 1 durchzuführen, und während das normale Datenlesen durch die Speicheranordnung 1 durchgeführt wird, kann ein Zurückschreibvorgang in die Speicherzelle mit dem Ladungsausströmfehler durchgeführt werden. Auf diese Art und Weise kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang erhalten werden. In dem Fall, in dem das Speichersystem ein normales Datenlesen durchführt und die Zykluszeit zum Betreiben der Speicheranordnung 1 ausreichend lang ist, können ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers und eines Ladungserhöhungsfehlers durchgeführt werden, nachdem das normale Datenlesen aus der Speicheranordnung 1 beendet ist. Auf diese Art und Weise kann der Hintergrund-Lesevorgang effizient durchgeführt werden.
  • Wie vorstehend beschrieben wurde, wird ein Datenspeicherfehler auf der Grundlage eines Vergleichsergebnisses zwischen dem Datenlesen aus einer Speicherzelle und dem Datenlesen aus jedem eines Referenzelements zum Lesen, eines Referenzelements zum Schreiben, und eines Referenzelements zum Löschen erfasst. Daher können ein Ladungsausströmfehler und ein Ladungserhöhungsfehler klar voneinander unterschieden werden. Folglich kann ein hoch zuverlässiger Datenspeicher realisiert werden, ohne insgesamt eine riesige Menge von Know-How ansammeln zu müssen.
  • Somit kann ein Datenvergleichabschnitt leicht und zufrieden stellend unter Verwendung einer Referenzelementgruppe und eines abtastenden Differentialverstärkerabschnitts ausgebildet werden.
  • Daher wird eine Speicherzelle mit einer abnormalen oder fehlerhaften Datenspeichercharakteristik unter Verwendung eines Referenzelements zum Lesen und eines Referenzelements zum Schreiben erfasst. Daher kann ein Ladungsausströmfehler mit hoher Genauigkeit erfasst werden.
  • Somit wird eine Speicherzelle mit einer abnormalen oder fehlerhaften Datenspeichercharakteristik unter Verwendung eines Referenzelements zum Lesen und eines Referenzelements zum Löschen erfasst. Daher kann ein Ladungserhöhungsfehler mit hoher Genauigkeit erfasst werden.
  • Somit kann dann, wenn die Speicheranordnung eingeschaltet wird, geprüft werden, ob die Datenspeicherung normal durchgeführt wird oder nicht. Üblicherweise wird das Speichersystem dann, wenn die Speicheranordnung eingeschaltet wird, mit einer Verzögerungsperiode für einen stabilen Start versorgt. Diese Verzögerungszeitperiode kann zum Durchführen eines Hintergrund-Datenzurückschreibvorgangs verwendet werden. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden. Ein Datenspeicherfehler kann auch während einer Nichtauswahlperiode der Speicheranordnung und einer Austastperiode erfasst werden, während ein normales Datenlesen aus der Speicherzelle durchgeführt wird.
  • Wenn eine Speicherzelle einen Ladungsausströmfehler aufweist, können die Daten in die Speicherzelle zurück geschrieben werden, um den Fehler zu kompensieren.
  • Wenn das Speichersystem aus einer Betriebsart mit extra geringem Leistungsverbrauch zu einer Betriebsart mit normalem Leistungsverbrauch zurückkehrt, wird das Speichersystem üblicherweise mit einer Verzögerungsperiode für eine stabile Rückkehr versehen. Diese Verzögerungsperiode wird zum Durchführen eines Hintergrund-Datenzurückschreibvorgangs verwendet. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden.
  • Wenn das Speichersystem in die Betriebsart mit extra geringem Leistungsverbrauch übergeht, ist das Speichersystem üblicherweise mit einer Verzögerungsperiode für eine stabile Rückkehr versehen. Diese Verzögerungsperiode wird zum Durchführen eines Hintergrund-Datenzurückschreibvorgangs verwendet. Somit kann eine schwierig zu erhaltende Zeitspanne für den Hintergrund-Zurückschreibvorgang mit Sicherheit erhalten werden.
  • Die Speicheranordnung hat einen eingebauten Sicherungskapazitätsabschnitt, wie beispielsweise einen Kondensator, zum Erhalten von Energie, die erforderlich ist, um einen Hintergrundvorgang in der Betriebsart mit extra geringem Leistungsverbrauch durchzuführen. Daher wird der stabile Hintergrundvorgang erhalten, und kann die Zeitspanne, in welcher der stabile Hintergrundvorgang durchgeführt werden kann, erstreckt werden.
  • Wenn die Versorgungsspannung auf einen vorbestimmten Wert oder darunter absinkt, wird der Datenzurückschreibvorgang angehalten. Somit kann der Datenzurückschreibvorgang stabiler durchgeführt werden.
  • Somit werden Informationen bezüglich eines Speichers mit einem Ladungsausströmfehler oder einem Ladungserhöhungsfehler als Aufzeichnungsinformationen gespeichert. Ein Aufzeichnungsinformationen-Speicherabschnitt kann unter Verwendung eines dedizierten Speichers ausgebildet werden, welcher es erlaubt, Daten nur einmal zu schreiben. Durch späteres Entfernen der Informationen aus dem Aufzeichnungsinformationen-Speicherabschnitt können Informationen (beispielsweise Parameter), welche für die Entwicklung einer Anordnung mit nochmals höherer Zuverlässigkeit wichtig sind, erhalten werden.
  • Wenn ein Hintergrund-Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers unterbrochen wird, werden Adressinformationen der letzten Speicherzelle, welche abgetastet wurde, in zum Beispiel einem Arbeits-RAM-Bereich gespeichert. Wenn der Hintergrundvorgang erneut durchgeführt werden darf, wird die Adresse der Speicherzelle, bei welcher der Hintergrundvorgang zu beginnen ist, auf der Grundlage der Informationen bestimmt. Somit kann ein effizienter Hintergrund-Lesevorgang durchgeführt werden. Wenn die Leistung abgeschaltet wird, während ein Hintergrund- Lesevorgang zum Erfassen eines Ladungsausströmfehlers oder eines Ladungserhöhungsfehlers durchgeführt wird, werden Adressabtastinformationen in zum Beispiel einem EEPROM-Bereich gespeichert. Wenn die Leistung wieder eingeschaltet und der Hintergrund-Lesevorgang wieder aufgenommen wird, können die Adressabtastinformationen bis zu dem vorangehenden Hintergrund-Lesevorgang aus dem EEPROM-Bereich gelesen werden, und wird der Hintergrundvorgang unter Verwendung der Adresse, an welcher der vorangehende Hintergrund-Lesevorgang beendet wurde, begonnen. Somit kann ein effizienter Hintergrund-Lesevorgang durchgeführt werden.
  • In dem vorstehenden Beispiel ist eine nichtflüchtige Halbleiterspeicheranordnung beschrieben. Eine nichtflüchtige Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung kann leicht in eine Informationsvorrichtung, wie beispielsweise ein Mobiltelefon oder einen Computer, integriert werden, um die Wirkung der vorliegenden Erfindung bereitzustellen. Zum Beispiel kann, wie in 9 gezeigt ist, eine Informationsvorrichtung 100 einen Informationsspeicherabschnitt, wie beispielsweise ein RAM oder ein ROM (beispielsweise ein Flash-Speicher), einen Steuerungseingabeabschnitt, einen Anzeigeabschnitt zum Anzeigen eines Anfangsbildschirms oder eines Informationsverarbeitungsergebnisses wie beispielsweise eine Flüssigkristall-Anzeigeeinrichtung, und eine CPU (zentrale Verarbeitungseinheit; Central Processing Unit) beinhalten. Die CPU für verschiedene Arten von Informationsverarbeitung durch Lesen von Informationen aus dem oder Schreiben von Informationen in den Informationsspeicherabschnitt (Speicherbetrieb) oder Übertragen von Daten bei Empfang einer Steueranweisung von dem Steuerungseingabeabschnitt auf der Grundlage eines vorbestimmten Informationsverarbeitungsprogramms oder von Daten desselben durch. In diesem Fall kann die nichtflüchtige Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung leicht in dem Informationsspeicherabschnitt verwendet werden.

Claims (21)

  1. Nichtflüchtige Halbleiterspeicheranordnung zum Ermöglichen eines Datenschreibvorgangs zu, eines Datenlesevorgangs aus, und eines Datenlöschvorgangs von einer Vielzahl von nichtflüchtigen Speicherzellen (21), wobei die nichtflüchtige Halbleiterspeicheranordnung umfasst: einen Datenvergleichabschnitt (4) zum Ausgeben eines ersten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen (21) gelesenen Daten und unter Verwendung eines Referenzelements zum Lesen (RT) gelesenen Daten erhalten wurde, eines zweiten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen (21) gelesenen Daten und aus einem Referenzelement zum Schreiben (PT) gelesenen Daten erhalten wurde, und eines dritten Vergleichsergebnisses, das durch Vergleichen von aus jeder der Vielzahl von Speicherzellen (21) gelesenen Daten und aus einem Referenzelement zum Löschen (ET) gelesenen Daten erhalten wurde; und einen Datenspeicherfehler-Erfassungsabschnitt (67) zum Erfassen eines Datenspeicherfehlers einer Speicherzelle unter der Vielzahl von Speicherzellen (21) auf der Grundlage des ersten, des zweiten und des dritten Vergleichsergebnisses, die von dem Datenvergleichabschnitt (4) erhalten wurden; und gekennzeichnet ist durch einen Sicherungskapazitätsabschnitt (81) zum Aufnehmen von Ladungen, und ausgelegt zum Durchführen eines Sicherungs-Datenzurückschreibvorgangs, um einen erfassten Ladungsausströmfehler zu kompensieren, wenn der Speicher in eine Betriebsart mit niedrigem Leistungsverbrauch übergeht, in der die Versorgungsspannung verringert ist.
  2. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der der Datenvergleichabschnitt (4) einschließt: eine Referenzelementgruppe, beinhaltend das Referenzelement zum Lesen, das Referenzelement zum Schreiben und das Referenzelement zum Löschen; und einen abtastenden Differentialverstärkerabschnitt (41), der an einem Eingangsende des Abschnitts mit jeder der Vielzahl von Speicherzellen (21), welche von einem EEPROM-Typ sind, verbunden ist, und darüber hinaus an dem anderen Eingangsende des Abschnitts mit der Referenzelementgruppe verbunden ist.
  3. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements für Lesen (RT) und einem Schwellenspannungswert des Referenzelements für Schreiben (PT) liegt, der Daten speicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungsausströmfehler aufweist.
  4. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements zum Lesen (RT) und einem Schwellenspannungswert des Referenzelements zum Löschen (ET) liegt, der Datenspeicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungserhöhungsfehler aufweist.
  5. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der der Datenspeicherfehler-Erfassungsabschnitt (67) den Datenspeicherfehler erfasst bei zumindest einem von: während einer Nichtauswahlperiode jeder Speicherzelle, während einer freien Periode, während normales Datenlesen aus jeder Speicherzelle durchgeführt wird, und wenn die Leistung eingeschaltet wird.
  6. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 2, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements für Lesen (RT) und einem Schwellenspannungswert des Referenzelements für Schreiben (PT) liegt, der Datenspeicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungsausströmfehler aufweist.
  7. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 2, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements zum Lesen (RT) und einem Schwellenspannungswert des Referenzelements zum Löschen (ET) liegt, der Datenspeicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungserhöhungsfehler aufweist.
  8. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 6, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements zum Lesen (RT) und einem Schwellenspannungswert des Referenzelements zum Löschen (ET) liegt, der Datenspeicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungserhöhungsfehler aufweist.
  9. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 8, ferner umfassend einen Aufzeichnungsinformations-Speicherabschnitt (7) zum Speichern von Speicherzelleninformationen entsprechend dem Ladungsausströmfehler und Speicherzelleninformationen entsprechend dem Ladungserhöhungsfehler als Aufzeichnungsinformationen.
  10. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 3, bei der dann, wenn ein Schwellenspannungswert einer Speicherzelle unter der Vielzahl von Speicherzellen (21) zwischen einem Schwellenspannungswert des Referenzelements zum Lesen (RT) und einem Schwellenspannungswert des Referenzelements zum Löschen (ET) liegt, der Datenspeicherfehler-Erfassungsabschnitt (67) ermittelt, dass die Speicherzelle den Ladungserhöhungsfehler aufweist.
  11. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 10, ferner umfassend einen Aufzeichnungsinformations-Speicherabschnitt (7) zum Speichern von Speicherzelleninformationen entsprechend dem Ladungsausströmfehler und Speicherzelleninformationen entsprechend dem Ladungserhöhungsfehler als Aufzeichnungsinformationen.
  12. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 3, ferner umfassend einen Datenzurückschreibabschnitt (68) zum dann, wenn eine Speicherzelle unter der Vielzahl von Speicherzellen den Ladungssausströmfehler aufweist, Durchführen eines Datenzurückschreibvorgangs in die Speicherzelle.
  13. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 12, bei der der Datenzurückschreibabschnitt (68) den Datenzurückschreibvorgang durchführt, wenn die Speicherzelle aus einer Betriebsart mit extra geringem Leistungsverbrauch in eine Betriebsart mit normalem Leistungsverbrauch zurückkehrt.
  14. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 12, bei der der Datenzurückschreibabschnitt (68) den Datenzurückschreibvorgang durchführt, wenn die Speicheranordnung in die Betriebsart mit extra geringem Leistungsverbrauch übergeht.
  15. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 14, bei der der Datenzurückschreibabschnitt (68) den Datenzurückschreibvorgang durch Zuführen von Leistung aus dem Sicherungskapazitätsabschnitt (81) durchführt, wenn die Speicheranordnung in die Betriebsart mit extra geringem Leistungsverbrauch übergeht.
  16. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 15, ferner umfassend einen Versorgungsspannungs-Überwachungsabschnitt (8) zum Ausgeben eines Schreib haltsignals zum Anhalten des Datenzurückschreibvorgangs, wenn die von dem Sicherungskapazitätsabschnitt (81) zugeführte Leistung ein vorgeschriebenes Niveau oder darunter erreicht.
  17. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, ferner umfassend einen Letzte-Adresse-Speicherabschnitt (69) zum Speichern einer letzten Adresse einer letzten Speicherzelle unter der Vielzahl von Speicherzellen (21), aus welchen der Datenlesevorgang zum Erfassen des Datenspeicherfehlers durchgeführt wurde, wobei der Datenspeicherfehler-Erfassungsabschnitt (67) die in dem Letzte-Adresse-Speicherabschnitt (69) gespeicherte Adresse dazu verwendet, die Erfassung des Datenspeicherfehlers durch Durchführen des Datenlesevorgangs unter Verwendung der letzten Adresse wieder aufzunehmen.
  18. Informationsvorrichtung, verwendend die nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1 zum Erfassen eines Datenspeicherfehlers einer Speicherzelle.
  19. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, bei der ein Ladungsausströmfehler und ein Ladungserhöhungsfehler auf der Grundlage des ersten, des zweiten und des dritten Vergleichsergebnisses, die von dem Datenvergleichabschnitt erhalten wurden, unterschieden werden können.
  20. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, ferner umfassend einen Aufzeichnungsinformations-Speicherabschnitt (7) zum Speichern von Informationen entsprechend dem Datenspeicherfehler, wobei die dem Datenspeicherfehler entsprechenden Informationen zumindest eine Adresse des Fehlers, ein Datum, an welchem der Fehler auftrat, oder eine Art des Fehlers beinhalten.
  21. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, ferner umfassend einen Aufzeichnungsinformations-Speicherabschnitt (7) zum Speichern von Informationen entsprechend dem Datenspeicherfehler, wobei der Aufzeichnungsinformations-Speicherabschnitt (7) nur einmal beschrieben werden kann.
DE60126383T 2000-08-23 2001-08-23 Nichtflüchtige Halbleiterspeicheranordnung Expired - Lifetime DE60126383T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000253194A JP2002074999A (ja) 2000-08-23 2000-08-23 不揮発性半導体記憶装置
JP2000253194 2000-08-23

Publications (2)

Publication Number Publication Date
DE60126383D1 DE60126383D1 (de) 2007-03-22
DE60126383T2 true DE60126383T2 (de) 2007-10-31

Family

ID=18742325

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60126383T Expired - Lifetime DE60126383T2 (de) 2000-08-23 2001-08-23 Nichtflüchtige Halbleiterspeicheranordnung

Country Status (6)

Country Link
US (1) US6483745B2 (de)
EP (1) EP1182669B1 (de)
JP (1) JP2002074999A (de)
KR (1) KR100465122B1 (de)
DE (1) DE60126383T2 (de)
TW (1) TW522400B (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4260434B2 (ja) 2002-07-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ及びその動作方法
JP2004103089A (ja) 2002-09-06 2004-04-02 Sharp Corp 不揮発性半導体記憶装置およびその再書き込み方法
JP3820230B2 (ja) * 2003-03-07 2006-09-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報処理装置並びに省電力方法及びプログラム
EP1473739A1 (de) * 2003-04-29 2004-11-03 Dialog Semiconductor GmbH Flash-Speicher mit Datenverlust-Früherkennung
US7699232B2 (en) 2004-02-06 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7663473B2 (en) * 2004-02-12 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, bills, securities, passport, electronic apparatus, bag, and clothes
JP2005321658A (ja) * 2004-05-10 2005-11-17 International Display Technology Kk 回路検査方法、液晶表示装置の製造方法および回路検査装置
JP2005353110A (ja) * 2004-06-08 2005-12-22 Nec Electronics Corp 不揮発性メモリ装置
KR100697776B1 (ko) 2005-06-07 2007-03-20 주식회사 유니테스트 반도체 테스트 장치
JP4796360B2 (ja) * 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置
JP2007317170A (ja) * 2006-04-28 2007-12-06 Renesas Technology Corp Ｉｃモジュールおよび携帯電話
US7286409B1 (en) 2006-05-09 2007-10-23 Macronix International Co., Ltd. Method and apparatus to improve nonvolatile memory data retention
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7639542B2 (en) 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7613043B2 (en) 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7852690B2 (en) 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7551486B2 (en) 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7639531B2 (en) 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7911834B2 (en) 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7511646B2 (en) 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7701797B2 (en) 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
KR100830580B1 (ko) 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
US7580302B2 (en) * 2006-10-23 2009-08-25 Macronix International Co., Ltd. Parallel threshold voltage margin search for MLC memory application
JP5145720B2 (ja) 2007-01-31 2013-02-20 富士通セミコンダクター株式会社 チャージロス修復方法及び半導体記憶装置
US7663926B2 (en) * 2007-07-27 2010-02-16 Micron Technology, Inc. Cell deterioration warning apparatus and method
US7646643B1 (en) * 2008-01-07 2010-01-12 Lattice Semiconductor Corporation Process charging monitor for nonvolatile memory
US8102713B2 (en) * 2008-08-04 2012-01-24 Triune Ip Llc Non-volatile memory monitor
KR101588293B1 (ko) * 2009-02-17 2016-01-26 삼성전자주식회사 비휘발성 메모리 장치의 읽기 방법
CN101615145B (zh) * 2009-07-24 2011-12-07 中兴通讯股份有限公司 一种提高存储器数据缓存可靠性的方法和装置
US8228753B2 (en) * 2009-07-29 2012-07-24 Stec, Inc. System and method of maintaining data integrity in a flash storage device
JP5039193B2 (ja) * 2010-09-22 2012-10-03 株式会社東芝 半導体記憶装置および制御方法
US8649215B2 (en) * 2010-12-22 2014-02-11 HGST Netherlands B.V. Data management in flash memory using probability of charge disturbances
FR2977047B1 (fr) 2011-06-22 2013-08-16 Starchip Procede de gestion de l'endurance de memoires non volatiles.
US10885583B2 (en) * 2013-12-19 2021-01-05 Chicago Mercantile Exchange Inc. Deterministic and efficient message packet management
US9720769B2 (en) 2014-12-03 2017-08-01 Sandisk Technologies Llc Storage parameters for a data storage device
US9983820B2 (en) * 2016-03-29 2018-05-29 Nxp B.V. Method for performing data updates
US10832793B2 (en) * 2018-08-21 2020-11-10 Micron Technology, Inc. Defective memory cell detection circuitry including use in automotive control systems
DE102019203351A1 (de) * 2019-03-12 2020-09-17 Robert Bosch Gmbh Verfahren und Vorrichtung zum Betreiben einer nichtflüchtigen Speichereinrichtung
US11204883B1 (en) * 2020-06-22 2021-12-21 Seagate Technology Llc Data storage system with access completion uniformity
US11640252B2 (en) 2021-03-18 2023-05-02 Western Digital Technologies, Inc. Idle-power mitigation circuit
FR3138536A1 (fr) * 2022-07-28 2024-02-02 Idemia Identity & Security France Procédé de gestion d’une mémoire d’un élément sécurisé

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509297B2 (ja) * 1987-08-31 1996-06-19 沖電気工業株式会社 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP3450456B2 (ja) * 1994-08-31 2003-09-22 株式会社東芝 半導体記憶装置
FR2728380A1 (fr) * 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
JPH08190796A (ja) 1995-01-09 1996-07-23 Mitsubishi Denki Semiconductor Software Kk データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法
US5835413A (en) * 1996-12-20 1998-11-10 Intel Corporation Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels
US6108241A (en) * 1999-07-01 2000-08-22 Micron Technology, Inc. Leakage detection in flash memory cell

Also Published As

Publication number Publication date
DE60126383D1 (de) 2007-03-22
JP2002074999A (ja) 2002-03-15
KR20020015981A (ko) 2002-03-02
TW522400B (en) 2003-03-01
EP1182669A3 (de) 2003-04-02
EP1182669B1 (de) 2007-01-31
EP1182669A2 (de) 2002-02-27
KR100465122B1 (ko) 2005-01-05
US20020024844A1 (en) 2002-02-28
US6483745B2 (en) 2002-11-19

Similar Documents

Publication Publication Date Title
DE60126383T2 (de) Nichtflüchtige Halbleiterspeicheranordnung
DE69826955T2 (de) Nichtflüchtige Halbleiterspeicheranordnung
DE69824145T2 (de) Programmierspannungsschutz für nichtflüchtige speichersysteme
DE4207934C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung und Programmierverfahren für eine nichtflüchtige Halbleiterspeichervorrichtung
DE68921018T2 (de) EPROM mit 2 Zellen pro bit.
DE4433098C2 (de) Halbleiter-Permanentspeichervorrichtung
DE60017838T2 (de) Nichtflüchtiger Speicher Typ NAND
DE4493150C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE4110371C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE4309814C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE69122537T2 (de) EEPROM mit Schwellwertmessschaltung
DE102005063166B4 (de) Nicht-flüchtiges Speicherelement und Verfahren zur Programmierüberprüfung in einem nicht-flüchtigen Speicherelement
DE102006020180B3 (de) Verfahren zum Programmieren eines Blocks von Speicherzellen, nicht-flüchtiger Speicher und Speicherkarte
DE60318659T2 (de) Nichtflüchtiger Speicher und Auffrischungsverfahren
DE60015770T2 (de) Flashspeicheranordnung mit extern ausgelöster erfassung und heilung von fehlerhaften zellen
DE10026993B4 (de) Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
DE102007041845A1 (de) Verfahren zum Betreiben eines integrierten Schaltkreises mit mindestens einer Speicherzelle
DE69825853T2 (de) Ferroelektrische Speicheranordnung mit Hochgeschwindigkeitsleseschaltung
DE102006016247A1 (de) Speicher, Datenverarbeitungssystem, Steuereinheit und Steuerverfahren
DE69930439T2 (de) Elektrische Vorrichtung mit integriertem Flashspeicher
DE10329627B4 (de) Flash-Speicherbaustein
DE4040492C2 (de)
DE102007039844A1 (de) Flashspeicherelement und Speichersystem
DE102007061406A1 (de) Verfahren zum Betreiben eines nichtflüchtigen Speicherelements, nichtflüchtiges Speicherelement und Speicherkarte
DE102005057112A1 (de) Nichtflüchtiges Speicherbauelement und Programmierverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition