DE4223313A1

DE4223313A1 - Halbleitervorrichtung und verfahren zu deren herstellung

Info

Publication number: DE4223313A1
Application number: DE4223313A
Authority: DE
Inventors: Kazuaki Miyata; Masayuki Masuda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-16
Filing date: 1992-07-15
Publication date: 1993-01-21
Anticipated expiration: 2012-07-16
Also published as: JP3119902B2; DE4223313C2; US5327000A; JPH0521734A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor richtung und ein Verfahren zu deren Herstellung und insbesonde re auf eine integrierte Halbleiterschaltungseinrichtung mit einem Feldeffekttransistor, der mit einer niedrigen Versor gungsspannung betrieben wird, welche mit einem Analog-IC (einer analogen integrierten Schaltung - speziell einer linearen Schaltung) verbunden werden kann, die mit einer hohen Stromver sorgungsspannung betrieben wird. Die Erfindung ist besonders nützlich für eine Halbleitervorrichtung vom CMOS (komplemen tären Metall-Oxid-Halbleiter)-Typ. Die Erfindung bezieht sich auch auf ein Verfahren zur Herstellung einer solchen Halblei tervorrichtung.

Wenn die vorliegende Erfindung auf eine LSI-Schaltung (hochin tegrierte Schaltung) vom MOS-Typ angewandt wird, die mit einem Analog-IC-Chip verbunden werden kann, wird das vorteilhafteste Ergebnis erzielt. Die LSI-Schaltung vom MOS-Typ (im folgenden als MOS-LSI bezeichnet) enthält eine logische Schaltung. Fig. 20 ist ein Blockschaltbild, das schematisch einen MOS-LSI, der mit einem Analog-IC verbunden ist, zeigt. Fig. 21 ist eine Draufsicht, die die planare Anordnung eines MOS-LSI nach Fig. 20 zeigt. Fig. 22 ist eine Querschnittsdarstellung längs der Linie XXII-XXII in Fig. 21. Ein Aufbau eines herkömmlichen MOS-LSI wird nachfolgend unter Bezugnahme auf diese Figuren beschrieben.

Wie Fig. 20 zeigt, ist ein MOS-LSI 100 mit einem Analog-IC 200 verbunden, wobei ein Hochziehwiderstand R, der mit einer Strom versorgungsspannung (12 V) verbunden ist, zwischengeschaltet ist. Der MOS-LSI 100 hat eine Anschlußfläche 55 als Verbin dungsanschluß zum Analog-IC 200. Die Anschlußfläche 55 ist mit der Drain des n-Kanal-Transistors mit offener Drain 50 verbun den. Der n-Kanal-Transistor mit offener Drain ist ein Transi stor, mit dessen Drain eine Ausgangs-Anschlußfläche verbunden ist. Das Gate des n-Kanal-Transistors 50 empfängt ein Signal ("H" oder "L") über einem CMOS-Inverter von einer internen lo gischen Schaltung 80. Der CMOS-Inverter besteht aus einem n- Kanal-MOS-Transistor 60 und einem p-Kanal-MOS-Transistor 70.

Wie Fig. 21 zeigt, hat der n-Kanal-Transistor 50 mit offener Drain eine Gateelektrode 56, ein Source-Gebiet 57 und ein Draingebiet 58. Der n-Kanal-MOS-Transistor 60 hat eine Gate elektrode 61, ein Sourcegebiet 62 und ein Draingebiet 63. Ein p-Kanal-MOS-Transistor 70 hat eine Gateelektrode 71, ein Source-Gebiet 72 und ein Draingebiet 73. Das Sourcegebiet, das Draingebiet und die Gateelektrode jedes Transistors ist über Kontaktlöcher ch mit einer Verbindung verbunden.

Wie Fig. 22 zeigt, sind alle Transistoren 50, 60 und 70 in einem p-Siliziumsubstrat 1 gebildet. Im p-Siliziumsubstrat 1 sind eine p-Wanne 2 und eine n-Wanne 3 gebildet. Der n-Kanal- Transistor 50 mit offener Drain und der n-Kanal-MOS-Transistor (NMOS-Transistor) 60 sind in der p-Wanne 2 gebildet. Der p-Ka nal-MOS-Transistor (PMOS-Transistor) 70 ist in der n-Wanne 3 gebildet. Ein p⁺-Inversionsverhinderungsgebiet 4 und eine dicke Trennoxidschicht 5 darauf sind so gebildet, daß sie die Tran sistoren 50, 60 und 70 elektrisch voneinander isolieren. Die Gateelektrode jedes Transistors ist aus einer polykristallinen Siliziumschicht 7 und einer Molybdän-Silizium-Schicht 8 gebil det. Die polykristalline Siliziumschicht 7 ist auf der Ober fläche der p-Wanne 2 oder der n-Wanne 3 mit einer dazwischen gelegten Gateoxidschicht 6 gebildet. Die Source/Drain-Gebiete des n-Kanal-Transistors 50 mit offener Drain und des MOS-Tran sistors 60 sind aus dem n⁻-Source/Drain-Gebiet 9 und dem n⁺- Source/Drain-Gebiet 10 gebildet. Ein Source/Drain-Gebiet des PMOS-Transistors 70 ist aus einem p⁺-Source/Drain-Gebiet 22 gebildet. Ein Zwischenschichtisolierfilm 11 ist so gebildet, daß er alle Transistoren 50, 60 und 70 bedeckt. Eine Verbin dungsschicht 12 ist so angeordnet, daß sie durch jeweils ein im Zwischenschichtisolierfilm 11 gebildetes Kontaktloch mit jedem der Source/Drain-Gebiete in Kontakt steht.

Nachfolgend wird der wie oben beschrieben aufgebaute MOS-LSI beschrieben. Wie Fig. 20 zeigt, wird, wenn ein Signalausgang von der internen logischen Schaltung 80 über einen CMOS-Inver ter "H" ist, an das Gate des n-Kanal-Transistors 50 mit offener Drain eine hohe Spannung angelegt. Zu dieser Zeit wird der n- Kanal-Transistor 50 mit offener Drain eingeschaltet. Ein Strom fließt von der Anschlußfläche 55 zur Drain des n-Kanal-Transi stors 50. Zu dieser Zeit wird eine Stromversorgungsspannung (12 V) entsprechend den Werten des Hochziehwiderstandes R und eines Widerstandes r des n-Kanal-Transistors mit offener Drain geteilt und an den Analog-IC übertragen.

Umgekehrt wird, wenn der Signalausgang von der internen logi schen Schaltung 80 über den CMOS-Inverter "L" ist, an das Gate des n-Kanal-Transistors 50 mit offener Drain eine niedrige Spannung angelegt, so daß der n-Kanal-Transistor 50 mit offener Drain ausgeschaltet wird. Von der Anschlußfläche 55 fließt kein Strom zur Drain des n-Kanal-Transistors 50. Im Ergebnis dessen wird die Stromversorgungsspannung (12 V) an den Analog-IC 200 übertragen.

Wie oben beschrieben, sollte die Durchbruchsspannung des n-Ka nal-Transistors 50 mit offener Drain größer als 12 V sein.

Fig. 25 beinhaltet eine teilweise Draufsicht (A), die eine vergrößerte Ansicht des n-Kanal-Transistors 50 mit offener Drain oder des NMOS-Transistors 60 gibt, und eine teilweise Querschnittsdarstellung (B), die einen Querschnitt längs der Linie B-B der teilweisen Draufsicht (A) zeigt. Wie Fig. 25(A) zeigt, weist das Draingebiet 58 (63) ein n⁺-Störstellendiffu sionsgebiet 58a (63a) auf, dessen Grenzgebiet etwas nach außen erstreckt ist, wie durch die gestrichelte Linie gezeigt. Daher überlappt das n⁺-Störstellendiffusionsgebiet 58a (63a) mit dem p⁺-Inversionsverhinderungsgebiet 4, wie in Fig. 25(B) gezeigt. Im Ergebnis dessen ist die Draindurchbruchsspannung verringert und durch den überlappten Abschnitt bestimmt.

Bei einem MOS-LSI herkömmlicher Art haben, wie in Fig. 22 ge zeigt, der NMOS-Transistor 60, der mit der internen Logikschal tung 80 verbunden ist, und der n-Kanal-Transistor 50 mit offe ner Drain, der mit der Anschlußfläche 55 verbunden ist, den selben Aufbau. Das heißt, der n-Kanal-Transistor 50 mit offener Drain ist so ausgebildet, daß er durch eine Stromversorgungs spannung von 5 V betrieben wird, wie der NMOS-Tranistor 60. Dies führt zu dem Problem, daß es für den n-Kanal-Transistor 50 mit offener Drain nur einen kleinen Spielraum bzw. Betriebs rahmen bezüglich der Durchbruchsspannung gibt. Beispielsweise kann die Stoßdurchbruchsspannung, die mittels eines Kondensa toraufladungsverfahrens (das ein Stoßdurchbruchs-Testverfahren ist) gemessen wird, unter den Bedingungen von 200 pF und 0 Ω nicht ± 300 V oder mehr erreichen.

Fig. 24 ist eine vergrößerte teilweise Querschnittsdarstel lung, die einen Teil des NMOS-Transistors 50 oder 60 zeigt. Die polykristalline Siliziumschicht 7 und die Molybdänsilizid schicht 8 sind auf dem Gateoxidfilm 6 gebildet. Eine Oxid schicht 20 ist auf Seitenwänden der polykristallinen Silizium schicht 7 und der Molybdänsilizidschicht 8, die eine Gateelek trode bildet, ausgebildet. Unter einer Seitenwandoxidschicht 20 ist das n⁻-Source/Drain-Gebiet 9 gebildet. Das n⁺-Source/Drain- Gebiet 10 ist so gebildet, daß es mit dem n-Source/Drain-Ge biet 9 verbunden ist. Bei der in Fig. 24 gezeigten Struktur ist die Seitenwandoxidschicht 20 aus einem Film mit feiner Stu fenbedeckung, etwa einem TEOS-Film (einem Siliziumoxidfilm, der durch ein CVD-Verfahren unter Verwendung von Tetraethylortho silikat als Ausgangsmaterial gebildet ist) gebildet. Der TEOS- Film hat jedoch die Eigenschaft, eine hohe Dichte eingefangener bzw. angelagerter Ladungsträger aufzuweisen, so daß es das Pro blem gibt, daß die erwähnte Stoßdurchbruchsspannung des n- Kanal-Transistors mit offener Drain noch mehr absinkt.

Weiterhin hat die Gateelektrode einen Zweischichtaufbau, der eine polykristalline Siliziumschicht 7 und eine Molybdänsili zidschicht 8 aufweist. Infolge des Unterschiedes der Ätzge schwindigkeiten für die polykristalline Siliziumschicht und die Molybdänsilizidschicht ist häufig der seitliche Abschnitt der polykristallinen Siliziumschicht 7a, die die untere Schicht bildet, in einem höheren Maße geätzt als die Molybdänsilizid schicht 8, die die obere Schicht bildet, wie in Fig. 23 ge zeigt. Die polykristalline Siliziumschicht 7a ist "seitenge ätzt". Auch dadurch wird die Stoßdurchbruchsspannung weiter abgesenkt.

Die Drain des n-Kanal-Transistors mit offener Drain 50 ist mit einer Anschlußfläche 55 verbunden. Die Anschlußfläche 55 ist mit dem externen Analog-IC 200 verbunden, der sich vom MOS-LSI 100 unterscheidet. Ein extern angelegter (Spannungs-)Stoß wird über die Anschlußfläche 55 direkt an die Drain des n-Kanal- Transistors mit offener Drain 50 angelegt. Deshalb sollte die Stoßdurchbruchsspannung des n-Kanal-Transistors 50 höher als die Durchbruchsspannung des NMOS-Transistors 60, der den CMOS- Inverter bildet, oder des NMOS-Transistors, der die interne Logikschaltung 80 bildet, sein. Jedoch ist jeder der NMOS- Transistoren, die den MOS-LSI 100 bilden, auf dem gleichen p- Siliziumsubstrat 1 ausgebildet, daß heißt in der gleichen p- Wanne 2. Im Ergebnis dessen haben alle NMOS-Transistoren ein schließlich des n-Kanal-Transistors 50 mit offener Drain die gleichen Durchbruchsspannungscharakteristiken.

Wenn der Integrationsgrad einer integrierten Halbleiterschal tungseinrichtung höher wird, werden die die interne Logik schaltung 80 bildende Transistoren mehr und mehr miniaturi siert. Die Kanallängen der miniaturisierten MOS-Transistoren werden kürzer. Um eine vorbestimmte Draindurchbruchsspannung in einem MOS-Transistor mit einer solch kurzen Kanallänge zu erhalten, hat der MOS-Transistor eine LDD-Struktur. Beispiels weise hat in Fig. 22 der NMOS-Transistor 50 oder 60 eine LDD- Struktur, die aus dem n⁻-Source/Drain-Gebiet 9 und dem n⁺- Source/Drain-Gebiet 10 als Source- oder Drain-Gebiet gebildet ist. Außerdem wird als Maßnahme zur Verhinderung des nachtei ligen Effektes von in einem Feldeffekttransistor mit kurzer Ka nallänge erzeugten heißen Elektronen die Störstellenkonzentra tion des n^--Source/Drain-Gebietes 9 auf einen niedrigen Wert begrenzt. Unter diesen Umständen gibt es das Problem, daß es schwierig wird, bezüglich der Draindurchbruchsspannung und der Stoßdurchbruchsspannung des mit einem externen IC verbundenen n-Kanal-Transistors mit offener Drain eine vorgeschriebene Spezifikation zu erreichen.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halblei tervorrichtung mit verbesserter Zuverlässigkeit bereitzustel len, die einen durch eine niedrige Versorgungsspannung betrie benen Feldeffekttransistor aufweist und mit einem durch eine hohe Stromversorgungsspannung betriebenen Analog- IC verbunden werden kann. Insbesondere ist es Aufgabe der Erfindung, eine Einrichtung mit erhöhter Stoßdurchbruchsspannung und/oder Draindurchbruchsspannung eines mit einem externen Analog-IC verbundenen Feldeffekttransistors bereitzustellen. Eine weitere besondere Aufgabe der Erfindung ist es, eine Halbleitervorrich tung bereitzustellen, die Feldeffekttransistoren mit zwei unterschiedlichen Stoßdurchbruchsspannungen aufweist. Schließlich ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung anzugeben.

Eine Halbleitervorrichtung nach einem Aspekt der Erfindung weist ein Halbleitergebiet eines ersten Leitungstyps und einen in dem Halbleitergebiet gebildeten ersten und zweiten Feldef fekttransistor auf. Der erste Feldeffekttransistor weist ein erstes und ein zweites Störstellengebiet eines zweiten Lei tungstyps und eine erste Elektrode auf. Das erste und das zwei te Störstellengebiet sind voneinander getrennt in dem Halblei tergebiet gebildet. Eine erste Gateelektrode ist zwischen dem ersten und dem zweiten Störstellengebiet auf dem Halbleiterge biet mit einer dazwischengelegten Isolierschicht so gebildet, daß sie das erste Störstellengebiet umgibt. Mindestens das erste Störstellengebiet enthält ein erstes Gebiet niedriger Konzentration und ein erstes Gebiet hoher Konzentration. Das Gebiet niedriger Konzentration ist in der Nachbarschaft der ersten Gateelektrode gebildet und hat eine erste Störstellen konzentration. Das erste Gebiet hoher Konzentration, das in einem von der ersten Gateelektrode getrennten Gebiet gebildet ist, ist mit dem ersten Gebiet niedriger Konzentration verbun den und hat eine zweite Störstellenkonzentration, die höher als die erste Störstellenkonzentration ist. Der zweite Feldeffekt transistor weist ein drittes und ein viertes Störstellengebiet des zweiten Leitungstyps und eine zweite Gateelektrode auf. Das dritte und das vierte Störstellengebiet sind getrennt voneinan der in dem Halbleitergebiet gebildet. Die zweite Gateelektrode ist zwischen dem dritten und dem vierten Störstellengebiet auf dem Halbleitergebiet mit einer dazwischengelegten Isolier schicht gebildet. Mindestens das dritte Störstellengebiet ent hält ein zweites Gebiet niedriger Konzentration und ein zweites Gebiet hoher Konzentration. Das zweite Gebiet niedriger Konzen tration ist in der Nachbarschaft der zweiten Gateelektrode gebildet und hat eine dritte Störstellenkonzentration, die nie driger als die erste Störstellenkonzentration ist. Das zweite Gebiet hoher Konzentration, das in einem Gebiet getrennt von der zweiten Gateelektrode gebildet ist, ist mit dem zweiten Ge biet niedriger Konzentration verbunden und hat eine vierte Störstellenkonzentration, die höher als die dritte Störstellen konzentration ist.

Bei einem Herstellungsverfahren für eine Halbleitervorrichtung nach einem weiteren Aspekt der Erfindung wird auf einem Halb leitergebiet des ersten Leitungstyps ein Gateisolierfilm ge bildet. Erste und zweite Gebiete werden im Halbleitergebiet so gebildet, daß sie voneinander getrennt sind, und eine erste Gateelektrode wird zwischen dem ersten und zweiten Gebiet auf dem Gateisolierfilm so gebildet, daß sie das erste Gebiet um gibt. Eine zweite Gateelektrode wird zwischen dem dritten und dem vierten Gebiet auf dem Gateisolierfilm so gebildet, daß das dritte und vierte Gebiet so gebildet werden, daß sie voneinan der im Halbleitergebiet getrennt sind. Ein erster Dotierungsbe trag von Dotierungsstoffen des zweiten Leitungstyps wird selek tiv in die Umgebung der ersten Gateelektrode mindestens des ersten Gebietes dotiert, so daß ein erstes Gebiet niedriger Konzentration gebildet wird. Dotierungsstoffe des zweiten Lei tungstyps mit einem zweiten Dotierungsbetrag, der kleiner als der erste Dotierungsbetrag ist, werden selektiv in die Nähe der zweiten Gateelektrode mindestens des dritten Gebietes dotiert, so daß ein zweites Gebiet niedriger Konzentration gebildet wird. Dotierungsstoffe vom zweiten Leitungstyp mit einem dritten Dotierungsbetrag, der größer als der erste Dotierungs betrag ist, werden selektiv in das erste Gebiet, getrennt von der ersten Gateelektrode und mit dem ersten Gebiet niedriger Konzentration verbunden, dotiert, so daß ein erstes Gebiet hoher Konzentration gebildet wird. Dotierungsstoffe des zwei ten Leitungstyps mit einem vierten Dotierungsbetrag, der größer als der zweite Dotierungsbetrag ist, werden selektiv in das dritte Gebiet, getrennt von der zweiten Gateelektrode und verbunden mit dem zweiten Gebiet niedriger Konzentration, dotiert, so daß ein zweites Gebiet hoher Konzentration gebildet wird.

Bei einer Halbleitervorrichtung gemäß der vorliegenden Erfin dung enthält mindestens das erste Störstellengebiet eines ersten Feldeffekttransistors ein erstes Gebiet niedriger Kon zentration und ein erstes Gebiet hoher Konzentration. Minde stens ein drittes Störstellengebiet eines zweiten Feldeffekt transistors enthält ein zweites Gebiet niedriger Konzentration und ein zweites Gebiet hoher Konzentration. Die Störstellen konzentration des ersten Gebietes niedriger Konzentration ist höher als die Störstellenkonzentration des zweiten Gebietes niedriger Konzentration. Damit werden bei zwei Feldeffekttran sistoren des gleichen Leitungstyps, die eine Halbleitervor richtung bilden, die Störstellenkonzentrationen der Gebiete niedriger Konzentration einer LDD-Struktur unterschiedlich ge macht. Im Ergebnis dessen kann der erste Feldeffekttransistor mit einer LDD-Struktur mit Gebieten niedriger Konzentration, deren Störstellenkonzentration (vergleichsweise) hoch ist, über eine Stoßdurchbruchsspannung verfügen, die höher als diejenige des zweiten Feldeffekttransistors ist. Folglich kann bei Be nutzung des ersten Feldeffekttransistors als Transistor mit offener Drain, an den direkt ein externer Spannungsstoß ange legt wird, die Zuverlässigkeit der Halbleitervorrichtung ver bessert werden.

Bei einer Halbleitervorrichtung gemäß der vorliegenden Erfin dung ist eine erste Gateelektrode eines ersten Feldeffekttran sistors so gebildet, daß sie ein erstes Störstellengebiet um gibt, so daß das erste Störstellengebiet nicht in Kontakt mit dem Inversionsverhinderungsgebiet eines Trenngebietes, sondern nur mit dem Kanalgebiet unter der Gateelektrode steht. Im Er gebnis dessen kann die Draindurchbruchsspannung des ersten Feldeffekttransistors erhöht werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild einer Halbleitervorrichtung nach einer Ausführungsform, die mit einem Analog- IC verbunden ist,

Fig. 2 ein Blockschaltbild, das schematisch die Struktur der Halbleitervorrichtung nach der Ausführungsform zeigt,

Fig. 3 eine Draufsicht, die die planare Anordnung der Halbleitervorrichtung entsprechend der Ausfüh rungsform zeigt,

Fig. 4 eine Querschnittsdarstellung längs der Linie IV- IV in Fig. 3,

Fig. 5 eine grafische Darstellung, die die Beziehung zwischen einer Stoßdurchbruchsspannung eines NMOS-Transistors, der in einer erfindungsgemäßen Halbleitervorrichtung verwendet wird, und der Implantationsmenge von Phosphorionen in einem n^--Gebiet zeigt,

Fig. 6 bis 18 Querschnittsdarstellungen, die aufeinanderfolgend jeweilige Schritte eines Herstellungsverfahrens einer Halbleitervorrichtung entsprechend der Aus führungsform zeigen,

Fig. 19 eine Prinzipdarstellung, die den Aufbau einer Halbleitervorrichtung nach einer Ausführungsform zeigt,

Fig. 20 ein Blockschaltbild, das eine herkömmliche, mit einem Analog-IC verbundene Halbleitervorrichtung zeigt,

Fig. 21 eine Draufsicht, die die planare Anordnung der herkömmlichen Halbleitervorrichtung zeigt,

Fig. 22 eine Querschnittsdarstellung längs einer Linie XXII-XXII nach Fig. 1,

Fig. 23 eine teilweise Querschnittsdarstellung, die einen seitengeätzten Seitenwandabschnitt einer Gate elektrode bei der herkömmlichen Halbleitervor richtung zeigt,

Fig. 24 eine teilweise Querschnittsdarstellung, die einen Seitenwandabschnitt der Gateelektrode bei der her kömmlichen Halbleitervorrichtung zeigt, und

Fig. 25 eine teilweise Draufsicht (A), die eine vergrößer te Darstellung des n-Kanal-Transistors nach Fig. 21 gibt, und eine teilweise Querschnittsdarstel lung (B), die einen Querschnitt längs der Linie B-B in Fig. 25(a) zeigt.

Wie Fig. 1 zeigt, ist ein MOS-LSI 100 über eine Integrations schaltung 150 mit einem Analog-IC 200 verbunden. Eine logische Schaltung des MOS-LSI 100 ist über einen n-Kanal-Transistor 50 mit offener Drain mit der Integrationsschaltung 150 verbunden. Das Gate des n-Kanal-Transistors 50 mit offener Drain empfängt ein Signal ("H" oder "L"), das von der logischen Schaltung aus gegeben wird. Der n-Kanal-Transistor 50 mit offener Drain wird in Reaktion auf das Signal von der logischen Schaltung ein- und ausgeschaltet. In Abhängigkeit vom Taktverhältnis des Ein- und Aus-Zustandes wird sukzessive eine Spannung von nicht mehr als 12 V in den Analog-IC 200 eingegeben. Der in Fig. 1 gezeigte Analog-IC 200 wird verwendet, um eine Lautstärke o. ä. zu steuern.

Wie in Fig. 2 gezeigt, ist der Analog-IC 200 nach Fig. 1 mit einer Anschlußfläche 55 verbunden. Die Anschlußfläche 55 ist mit der Drain des n-Kanal-Transistors mit offener Drain 50 ver bunden. Ein Signalausgang von einem CMOS-Inverter, der beispielsweise aus einem NMOS-Transistor 60 und einem PMOS- Transistor 70 besteht, wird an das Gate des n-Kanal-Transistors mit offener Drain 50 angelegt. In diesem Falle wird ein Signal von der internen Logikschaltung 80 in den CMOS-Inverter eingegeben.

Wie in Fig. 3 gezeigt, enthält der n-Kanal-Transistor mit offener Drain 50 eine Gateelektrode 51, ein Sourcegebiet 52 und ein Draingebiet 53. Die Gateelektrode 51 ist so gebildet, daß sie das Draingebiet 53 umgibt. Das Sourcegebiet 52 ist in einem Gebiet gebildet, das die ringförmige Gateelektrode 51 umgibt. Die Anschlußfläche 55 als Verbindungsanschluß zum Analog-IC ist über ein Kontaktloch ch mit dem Draingebiet 53 verbunden. Der NMOS-Transistor 60 enthält eine Gateelektrode 61, ein Source gebiet 62 und ein Draingebiet 63. Der PMOS-Transistor 70 ent hält eine Gateelektrode 71, ein Sourcegebiet 72 und ein Drain gebiet 73. Das Potential der Sourcegebiete 52 und 62 des NMOS- Transistors 60 und des n-Kanal-Transistors 50 mit offener Drain wird auf Massepotential gehalten. Das Potential des Sourcege bietes 52 des PMOS-Transistors 70 wird auf Stromversorgungspo tential (5 V) gehalten.

Wie Fig. 4 zeigt, ist jeder der Transistoren 50, 60 und 70 im gleichen p-Siliziumsubstrat 1 gebildet. Eine p-Wanne 2 und eine n-Wanne 3 sind im p-Siliziumsubstrat 1 gebildet. Der n-Kanal- Transistor 50 mit offener Drain und der NMOS-Transistor 60 sind in der p-Wanne 2 gebildet. Der PMOS-Transistor 70 ist in der n- Wanne 3 gebildet. Die Gateelektroden aller Transistoren 50, 60 und 70 haben eine Zweischichtstruktur, die aus einer polykri stallinen Siliziumschicht 7 und einer mit n-Dotierungsstoffen dotierten Molybdänsilizidschicht 8 besteht. Jede Gateelektrode ist auf der p-Wanne 2 bzw. der n-Wanne 3 mit einem dazwischen gelegten Gateoxidfilm 6 gebildet.

Wie die Fig. 3 und 4 zeigen, haben die Source/Drain-Gebiete 52 und 53 des n-Kanal-Transistors 50 mit offener Drain eine LDD-Struktur, die aus einem n^--Source/Drain-Gebiet 9b und einem n⁺-Source/Drain-Gebiet 10 gebildet ist. Die Source/Drain- Gebiete 62 und 63 des NMOS-Transistors 60 haben eine LDD-Struk tur, die aus einem n^--Source/Drain-Gebiet 9a und dem n⁺-Source/ Drain-Gebiet 10 gebildet ist. Die Störstellenkonzentration des n^--Source/Drain-Gebietes 9b ist höher als die Störstellen konzentration des n^--Source/Drain-Gebietes 9a. Im Ergebnis des sen kann sich auch dann, wenn an das Draingebiet 53 über die Anschlußfläche 55 direkt ein externer Spannungsstoß angelegt wird, nicht ohne weiteres ein Stoßdurchbruch ereignen. Das be deutet, daß im Vergleich zum NMOS-Transistor 60 der n-Kanal- Transistor mit offener Drain 50 eine höhere Stoßdurchbruchs spannung aufweist.

Das Draingebiet 53 des n-Kanal-Transistors mit offener Drain 50 ist von einer ringförmigen Gateelektrode 51 umgeben, so daß das Draingebiet 53 nicht in Kontakt mit dem unter der Trennoxid schicht 5 gebildeten p⁺-Inversionsverhinderungsgebiet 4 steht. Infolgedessen ist die Draindurchbruchsspannung des n-Kanal- Transistors mit offener Drain 50 höher als diejenige des NMOS- Transistors 60. Das heißt, wie in den Fig. 1 und 2 gezeigt, es ist möglich, bezüglich der Durchbruchsspannungscharakteri stiken für eine an die Drain des n-Kanal-Transistors 50 mit offener Drain über die Anschlußfläche 55 angelegte Spannung (eine Spannung von 12 V) einen größeren Betriebsrahmen zu realisieren.

Fig. 5 ist eine grafische Darstellung, die eine Beziehung zwi schen der Stoßdurchbruchsspannung des n-Kanal-Transistors 50 mit offener Drain in einer Halbleitervorrichtung gemäß der Aus führungsform und der Implantationsmenge bzw. -dosis von Phosphorionen aufgrund von Meßergebnissen zeigen. Die Stoß durchbruchsspannung wurde sowohl für positive als auch für ne gative Spannungsstöße gemessen. Die Meßwerte der Implantations dosis von Phosphorionen (/cm²) sind A=3×10¹³, B=5×10¹³, C= 6,5×10¹³, D=8,5×10¹³, E=1×10¹⁴ und F=2×10¹⁴. Die Stoß durchbruchsspannung wurde unter Anwendung eines Kondensator aufladungsverfahrens mit den Randbedingungen von 200 pF und 0 Ω gemessen. Gleichstrom(DC)-Durchbruchsspannungen sind Indices der Draindurchbruchsspannung. Die DC-Durchbruchsspannungen sind Drainspannungen unter der Bedingung eines Drainstromes I_DS von 0,1 µA, wobei das Potential der Source, des Substrates und des Gates auf Massepotential gehalten ist. Die Implantationsmengen der Phosphorionen in der grafischen Darstellung sind Dosen von Phosphorionen, die in das n⁻-Gebiet 9b im Draingebiet 53 des n- Kanal-Transistors 50 nach Fig. 3 und 4 implantiert wurden. Die eine Seitenwand der Gateelektrode 51 bildende Siliziumoxid schicht ist aus einem TEOS-Film gebildet.

Wie aus Fig. 5 klar zu erkennen, kann, wenn die Störstellen konzentration des n⁻-Gebietes 9b hoch ist, eine Stoßdurch bruchsspannung von nicht weniger als ±300 V erhalten werden. Die DC-Durchbruchsspannung ist im Bereich von 14,5 V (Mittel wert). Eine gemessene DC-Durchbruchsspannung eines NMOS-Tran sistors mit nicht ringförmiger Gateelektrode als NMOS-Tran sistor 60 liegt - zum Vergleich - bei 13,5 V (Mittelwert).

Wie oben beschrieben wurde, kann auch dann, wenn eine Seiten wandoxidschicht - etwa ein TEOS-Film -, in der die Dichte eingefangener Ladungsträger hoch ist, verwendet wird, eine Stoßdurchbruchsspannung von nicht weniger als 300 V erhalten werden. Zudem kann durch Bildung einer ringförmigen Gate elektrode bezüglich der DC-Durchbruchsspannung, das heißt der Drain-Durchbruchsspannung, ein weiterer Betriebsrahmen für die Stromversorgungsspannung (12 V) vorgegeben werden.

Wie in Fig. 5 gezeigt, kann durch Einstellen einer höheren Störstellenkonzentration des n⁻-Gebietes die Stoßdurchbruchs spannung erhöht werden, so daß beispielsweise auch dann, wenn die einen Bestandteil einer Gateelektrode bildende untere Schicht seitengeätzt wird - wie in Fig. 23 gezeigt -, zur Kompensation des sich daraus ergebenden Einflusses die Stoß durchbruchsspannung hinreichend hoch gemacht werden kann.

Obgleich bei der beschriebenen Ausführungsform die Anwendung der Erfindung auf einen Transistor mit offener Drain vom n- Kanal-Typ beschrieben wurde, kann die Erfindung analog auf einen Transistor mit offener Drain vom p-Kanal-Typ angewandt werden. Obgleich im beschriebenen Fall die Gateelektrode eine Zweischichtstruktur aus einer polykristallinen Siliziumschicht und einer Molybdänsilizidschicht aufweist, kann die Erfindung analog etwa auf eine Zweischichtstruktur aus einer polykri stallinen Siliziumschicht und einer Wolframsilizidschicht, eine Einschichtstruktur etwa aus Wolfram o. ä. angewandt werden. Weiterhin kann, obgleich in der beschriebenen Ausführungsform sowohl für das Source- als auch das Drain-Gebiet eine LDD- Struktur angewandt wird, der Effekt der vorliegenden Erfindung noch erreicht werden, wenn die LDD-Struktur nur für das Drain- Gebiet benutzt wird.

Nachfolgend wird ein Beispiel des Herstellungsverfahrens für die Halbleitervorrichtung gemäß der Erfindung beschrieben.

Wie Fig. 6 zeigt, werden im p-Siliziumsubstrat 1 eine p-Wanne 2 und n-Wanne 3 gebildet.

Wie Fig. 7 zeigt, wird auf den gesamten Oberflächen der p- Wanne 2 und der n-Wanne 3 ein Oxidfilm 13 ausgebildet. Eine Re sistschicht 15 und eine Nitridschicht 14, die strukturiert werden, um nur die Oberflächen von Trenngebieten freizulegen, werden auf der Oxidschicht 13 ausgebildet. Eine Resistschicht 16 wird auf der n-Wanne 3 gebildet. Unter Verwendung der Re sistschichten 15 und 16 als Masken wird Bor in die p-Wanne 2 implantiert, wie durch die Pfeile angedeutet.

Wie Fig. 8 zeigt, werden die Resistschichten 15 und 16 ent fernt. Ein Borionen-Implantationsgebiet 17 wird in der p-Wanne 2 gebildet. Danach wird ein thermischer Oxidationsprozeß aus geführt.

Als Folge dessen werden dicke Trennoxidschichten 5 gebildet, wie in Fig. 9 gezeigt. Unter den Trennoxidschichten 5 werden p⁺-Inversionsverhinderungsgebiete 4 gebildet.

Wie in Fig. 10 gezeigt, wird durch ein thermisches Oxidations verfahren der Gateoxidfilm 6 mit einer Dicke von 250 Å gebildet. Auf dem Gateoxidfilm 6 wird unter Anwendung eines CVD-Verfahrens eine polykristalline Siliziumschicht mit einer Dicke von 280 Å gebildet. Phosphor wird in die polykristalline Siliziumschicht dotiert, und damit wird eine polykristalline Siliziumschicht von n-Typ gebildet. Auf der polykristallinen n- Siliziumschicht wird durch ein Sputterverfahren eine Molybdän silizidschicht mit einer Dicke von 2300 Å gebildet. Danach wird mittels Photolithographie und anisotropem Ätzen eine Strukturierung ausgeführt, und die Gateelektroden 51, 61 und 71 mit einer aus der polykristallinen Siliziumschicht 7 und der Molybdänsilizidschicht 8 bestehenden Zweischichtstruktur werden so gebildet, wie in Fig. 10 gezeigt. In diesem Falle wird eine Mustergebung der Gateelektrode 51 des n-Kanal-Transistors mit offener Drain so vorgenommen, daß eine Ringgestalt erhalten wird, wie sie in Fig. 3 gezeigt ist.

Danach wird, wie in Fig. 11 gezeigt, entsprechend einem vor bestimmten Muster eine Resistschicht 18 ausgebildet. Unter Verwendung der Resistschicht 18 und der Molybdänsilizidschicht 8 als Masken werden - wie durch die Pfeile angegeben - Phosphorionen mit einer Beschleunigungsspannung von 50 kV mit einer Implantationsdosis von 3,0×10¹³/cm² in die p-Wanne 2 implantiert. Damit wird das n⁻-Source/Drain-Gebiet 9a gebildet.

Wie in Fig. 12 gezeigt, wird eine Resistschicht 19 so gebil det, daß sie nur das Bildungsgebiet des n-Kanal-Transistors mit offener Drain freiläßt. Unter Verwendung der Resistschicht 19 und der Molybdänsilizidschicht 8 als Masken werden Phosphor ionen mit einer Beschleunigungsspannung von 50 kV und einer Im plantationsdosis von 7,0×10¹³/cm² nur in die Source/Drain-Ge biete des n-Kanal-Transistors mit offener Drain implantiert, wodurch die n⁻-Source/Drain-Gebiete 9b mit relativ hoher Kon zentration gebildet werden.

Danach wird auf der gesamten Oberfläche mit einer Dicke von 3000 Å unter Anwendung eines CVD-Verfahrens eine Siliziumoxid schicht - z. B. eine TEOS-Schicht - ausgebildet. Die Silizium oxidschicht wird einem anisotropen Ätzprozeß ausgesetzt, und Seitenwandoxidschichten 20 werden auf den Seitenwänden der po lykristallinen Siliziumschicht 7 und der Molybdänsilizidschicht 8 gebildet, wie in Fig. 13 gezeigt.

Wie in Fig. 14 gezeigt, wird eine Resistschicht 21 nach einem vorbestimmten Muster ausgebildet. Unter Verwendung der Resist schicht 21 und der Seitenwandoxidschicht 20 als Masken werden Arsenionen mit einer Beschleunigungsspannung von 50 kV und einer Implantationsdosis von 4,0×10¹⁵/cm² in die p-Wanne 2 im plantiert, so daß das n⁺-Source/Drain-Gebiet 10 gebildet wird.

Danach wird, wie in Fig. 15 gezeigt, eine Resistschicht 21 so gebildet, daß sie nur die Gebiete der n-Wanne 3 freiläßt. Bor ionen werden mit einer Beschleunigungsspannung von 300 kV und einer Implantationsdosis von 1,2×10¹⁵/cm² in die n-Wanne 3 im plantiert - wie durch die Pfeile angegeben -, so daß das p⁺- Source/Drain-Gebiet 22 gebildet wird.

Wie in Fig. 16 gezeigt, wird eine Wärmebehandlung zur Aktivie rung des Gebietes, in das die Dotierungsionen implantiert wur den, ausgeführt, und ein Zwischenschichtisolierfilm 11 aus BPSG (Borphosphorsilikatglas) wird mit einer Dicke von 10 000 Å ge bildet. Im Zwischenschichtisolierfilm 11 werden unter Verwen dung vom Photolithographie und anisotropem Ätzen Kontaktlöcher ausgebildet.

Wie in Fig. 17 gezeigt, wird eine Verbindungsschicht 12 aus Aluminium-Silizium mit einer Dicke von 8500 Å unter Verwendung eines Sputterverfahrens so gebildet, daß die durch die jeweili gen Kontaktlöcher in Kontakt mit den entsprechenden Source/ Drain-Gebieten steht.

Wie in Fig. 18 gezeigt, wird eine Schutzschicht 23 aus Si₃N₄ o. ä. mit einer Dicke von 7500 Å so gebildet, daß sie die ge samte Oberfläche bedeckt. Danach werden in der Schutzschicht 23 unter Verwendung von Photolithographie und Ätzen zur Verbindung mit externen Leitungen Löcher gebildet, die die Oberfläche der Verbindungsschicht 12 erreichen. Kontaktflächen aus einer Alu minium-Silizium-Legierung werden so gebildet, daß sie durch die Löcher mit der Verbindungsschicht 12 verbunden sind. Damit ist die Halbleitervorrichtung gemäß der beschriebenen Ausführungs form fertiggestellt.

Das Konzept des erfindungsgemäßen Aufbaues der Halbleitervor richtung ist in Fig. 19 dargestellt. In Fig. 19 bezeichnen C₁, C₂, C₃ und C₄ die Störstellenkonzentrationen eines ersten Gebietes niedriger Konzentration, eines ersten Gebietes hoher Konzentration, eines zweiten Gebietes niedriger Konzentration bzw. eines zweiten Gebietes hoher Konzentration.

Wie oben beschrieben, ist es gemäß der Erfindung möglich, die Stoßdurchbruchsspannung durch Einstellen der Konzentration der Störstellengebiete mit niedriger Konzentration in der LDD- Struktur bei einem der beiden Feldeffekttransistoren des glei chen Leitungstyps auf einen relativ hohen Wert zu erhöhen. Zu dem ist die Gateelektrode so gebildet, daß sie das eine der Störstellengebiete des einen Feldeffekttransistors umgibt, so daß dessen Draindurchbruchsspannung erhöht werden kann. Schließlich kann die Zuverlässigkeit der Halbleitervorrichtung verbessert werden.

Claims

1. Halbleitervorrichtung (100) mit einem Ausgangstransistor mit hoher Durchbruchsspannung mit
einem Halbleitergebiet (2) eines ersten Leitungstyps und
einem ersten und einem zweiten Feldeffekttransistor (50, 60), die im Halbleitergebiet (2) gebildet sind,
wobei der erste Feldeffekttransistor (50) aufweist:
ein erstes und ein zweites Störstellengebiet (53, 52) eines zweiten Leitungstyps, die getrennt voneinander im Halblei tergebiet gebildet sind, und
eine erste Gateelektrode (51), die zwischen dem ersten und dem zweiten Störstellengebiet (53, 52) auf dem Halbleiter gebiet (2) mit einer dazwischengelegten Isolierschicht (6) gebildet ist, wobei die erste Gateelektrode (51) das erste Störstellengebiet (53) umschließt und mindestens das erste Störstellengebiet (53) ein benachbart zur ersten Gateelek trode (51) gebildetes und eine erste Störstellenkonzen tration aufweisendes erstes Gebiet niedriger Konzentration (9b) und ein in einem von der ersten Gateelektrode (51) entfernten Gebiet und in Kontakt mit dem ersten Gebiet nie driger Konzentration gebildetes und eine zweite Störstel lenkonzentration, die höher als die erste Störstellenkon zentration ist, aufweisendes erstes Gebiet hoher Konzentra tion (10) aufweist, und
der zweite Feldeffekttransistor (60) aufweist:
ein drittes und ein viertes Störstellengebiet (63, 62) des zweiten Leitungstyps, die getrennt voneinander im Halblei tergebiet (2) gebildet sind, und
eine zwischen dem dritten und vierten Störstellengebiet (63, 62) auf dem Halbleitergebiet (2) mit einer dazwischen gelegten Isolierschicht (6) gebildete zweite Gateelektrode, wobei die zweite Gateelektrode eine im wesentlichen recht eckige Gestalt hat und mindestens das dritte Störstellenge biet (63) ein benachbart zur zweiten Gateelektrode (61) ge bildetes und eine dritte Störstellenkonzentration, die nie driger als die erste Störstellenkonzentration ist, aufwei sendes zweites Gebiet niedriger Konzentration (9a) und ein in einem entfernten Gebiet, getrennt von der zweiten Gate elektrode und verbunden mit dem zweiten Gebiet niedriger Konzentration gebildetes und eine vierte Störstellenkonzen tration, die höher als die dritte Störstellenkonzentration ist, aufweisendes zweites Gebiet hoher Konzentration (10) aufweist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeich net, daß die erste Gateelektrode (51) derart ringförmig ist, daß sie das erste Störstellengebiet (53) umgibt.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch ein Halbleitersubstrat (1), das das Halbleitergebiet (2) des ersten Leitungstyps und das Halbleitergebiet (3) des zwei ten Leitungstyps enthält.

4. Halbleitervorrichtung nach Anspruch 3, gekennzeichnet durch einen dritten Feldeffekttransistor (70), der im Halbleiterge biet des zweiten Leitungstyps (3) gebildet ist, und aufweist:
ein fünftes und ein sechstes Störstellengebiet (73, 72) des ersten Leitungstyps, die getrennt voneinander im Halbleiterge biet des zweiten Leitungstyps (3) gebildet sind, und
eine dritte Gateelektrode (71), die zwischen dem fünften und dem sechsten Störstellengebiet (73, 72) mit einer Isolier schicht (6) dazwischen auf dem Halbleitergebiet des zweiten Leitungstyps (3) gebildet ist.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeich net, daß das erste Störstellengebiet (53) mit einem Analog-IC (55, 200) verbunden ist, das zweite störstellengebiet (52) und das vierte Störstellengebiet (62) mit einem ersten Stromver sorgungspotential verbunden sind, die erste Gateelektrode (51), das erste Störstellengebiet (63) und das sechste Störstellen gebiet (73) miteinander verbunden sind, das sechste Störstel lengebiet (72) mit einem zweiten Stromversorgungspotential ver bunden ist und die zweite Gateelektrode (61) und die dritte Gateelektrode (71) mit einer internen Logikschaltung (80) ver bunden sind.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das zweite Störstellengebiet (52) die erste Gateelektrode (51) umgibt.

7. Halbleitervorrichtung (100) mit
einem Halbleitergebiet (2) eines ersten Leitungstyps und einem im Halbleitergebiet (2) gebildeten ersten und einem zweiten Feldeffekttransistor (50, 60),
wobei der erste Feldeffekttransistor (50) aufweist:
ein erstes und ein zweites Störstellengebiet (53, 52) eines zweiten Leitungstyps, die voneinander getrennt im Halbleitergebiet (2) gebildet sind, und
eine zwischen dem ersten und dem zweiten Störstellengebiet (53, 52) auf dem Halbleitergebiet (2) mit einer dazwischen gelegten Isolierschicht (6) gebildete erste Gateelektrode (51), die das erste Störstellengebiet (53) umschließt, wobei das erste Störstellengebiet (53) eine erste niedrige Konzentration aufweist, und
wobei der zweite Feldeffekttransistor (60) aufweist:
ein drittes und ein viertes Störstellengebiet (63, 62) des zweiten Leitungstyps, die voneinander getrennt im Halblei tergebiet (2) gebildet sind, und
eine zwischen dem dritten und dem vierten Störstellengebiet (63, 62) auf dem Halbleitergebiet (2) mit einer dazwischen gelegten Isolierschicht (6) gebildete zweite Gateelektrode (61), wobei das dritte Störstellengebiet (63) eine zweite Störstellenkonzentration aufweist, die niedriger als die erste Störstellenkonzentration ist.

8. Verfahren zur Herstellung einer Halbleitervorrichtung (100) mit den Schritten:
Bilden einer Gateisolierschicht (6) auf einem Halbleitergebiet (2) eines ersten Leitungstyps,
Bilden einer ersten Gateelektrode (51) auf dem Gateisolierfilm (6) derart, daß ein erstes und ein zweites Gebiet voneinander getrennt im Halbleitergebiet (2) gebildet wird, wobei die erste Gateelektrode (51) das erste Gebiet zwischen dem ersten und zweiten Gebiet umgibt,
Bilden einer zweiten Gateelektrode (61) auf der Gateisolier schicht (6) zwischen einem dritten und einem vierten Gebiet derart, daß das dritte und vierte Gebiet auf einander gegen überliegenden Seiten der zweiten Gateelektrode (61) im Halb leitergebiet (2) gebildet werden,
Bilden eines ersten Gebietes niedriger Konzentration (9b) durch selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit einer ersten Dotierungsdosis in einen zur ersten Gate elektrode (51) benachbarten Abschnitt des ersten Gebietes,
Bilden eines zweiten Gebietes niedriger Konzentration (9a) durch selektives Dotieren von Dotierungsstoffen des zweiten Leitungstyps mit einer zweiten Dotierungsdosis, die kleiner als die erste Dotierungsdosis ist, in einen zur zweiten Gateelek trode (61) benachbarten Abschnitt des dritten Gebietes,
Bilden eines ersten Gebietes hoher Konzentration (10) durch selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit einer dritten Dotierungsdosis, die größer als die erste Dotierungsdosis ist, in das erste Gebiet, entfernt von der ersten Gateelektrode (51) und verbunden mit dem ersten Ge biet niedriger Konzentration (9b), und
Bilden eines zweiten Gebietes hoher Konzentration (10) durch selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit einer vierten Dotierungsdosis, die größer als die zweite Dotierungsdosis ist, in das dritte Gebiet, entfernt von der zweiten Gateelektrode (61) und verbunden mit dem zweiten Gebiet niedriger Konzentration (9a).

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt des Bildens des ersten Gebietes niedriger Konzentration (9b) und der Schritt des Bildens des zweiten Gebietes niedriger Konzentration (9a) die Schritte aufweisen:
selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit der zweiten Dotierungsdosis in die Nähe der ersten Gateelektrode (51) mindestens im ersten Gebiet und in die Nähe der zweiten Gateelektrode (61) mindestens im dritten Gebiet und
selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs nur in die Nähe der ersten Gateelektrode (51) mindestens im ersten Gebiet.

10. Verfahren zur Herstellung einer Halbleitereinrichtung (100) mit den Schritten:
Abscheiden eines Gateisoliermaterials auf ein Substrat (1) zur Bildung einer Gateisolierschicht (6) auf einem Halbleitergebiet (2) eines ersten Leitungstyps,
Abscheiden eines ersten Gatematerials auf der ersten Gateiso lierschicht zur Bildung einer ersten Gateelektrode (51) auf der Gateisolierschicht (6) derart, daß erste und zweite Gebiete entfernt voneinander im Halbleitersubstrat gebildet werden, wobei die erste Gateelektrode (51) das erste Gebiet zwischen dem ersten und dem zweiten Gebiet umgibt,
Abscheiden eines zweiten Gatematerials auf die Gateisolier schicht zur Bildung einer zweiten Gateelektrode (61) auf der Gateisolierschicht (6) zwischen einem dritten und einem vierten Gebiet derart, daß das dritte und das vierte Gebiet auf gegen überliegenden Seiten der zweiten Gateelektrode (61) im Halblei tergebiet (2) gebildet werden,
selektives Dotieren eines Abschnittes des ersten Gebietes be nachbart zur ersten Gateelektrode (51) mit Dotierungsstoffen eines zweiten Typs mit einer ersten Dotierungsdosis zur Bildung eines ersten Gebietes niedriger Konzentration (9b),
selektives Dotieren eines Abschnittes des dritten Gebietes be nachbart zur zweiten Gateelektrode (61) mit Dotierungsstoffen des zweiten Leitungstyps mit einer zweiten Dotierungsdosis, die kleiner als die erste Dotierungsdosis ist, zur Bildung eines zweiten Gebietes niedriger Konzentration (9a),
selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit einer dritten Dotierungsdosis, die größer als die erste Dotierungsdosis ist, in das erste Gebiet, das entfernt von der ersten Gateelektrode liegt und mit dem ersten Gebiet niedriger Konzentration (9b) verbunden ist, zur Bildung eines ersten Gebietes hoher Konzentration (10) und
selektives Dotieren von Dotierungsstoffen des zweiten Leitungs typs mit einer vierten Dotierungsdosis, die größer als die zweite Dotierungsdosis ist, in das dritte Gebiet, das von der zweiten Gateelektrode (61) entfernt und mit dem zweiten Gebiet niedriger Konzentration (9a) verbunden ist, zur Bildung eines zweiten Gebietes hoher Konzentration (10).