JPH0521734A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0521734A JPH0521734A JP3175249A JP17524991A JPH0521734A JP H0521734 A JPH0521734 A JP H0521734A JP 3175249 A JP3175249 A JP 3175249A JP 17524991 A JP17524991 A JP 17524991A JP H0521734 A JPH0521734 A JP H0521734A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- drain
- impurity
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 230000005669 field effect Effects 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 49
- 238000000034 method Methods 0.000 description 96
- 239000010410 layer Substances 0.000 description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 21
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 21
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000002265 prevention Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高い電圧で駆動するアナログＩＣに接続する
ことが可能なｎチャネル・オープン・ドレイン・トラン
ジスタを備えたＭＯＳ型ＬＳＩにおいて、オープン・ド
レイン・トランジスタのサージ破壊耐圧とドレイン耐圧
を向上させ、信頼性を高める。 【構成】 ｎチャネル・オープン・ドレイン・トランジ
スタ５０はリング状のゲート電極５１とドレイン領域５
３とを含む。ドレイン領域５３はゲート電極５１によっ
て囲まれている。ドレイン領域５３はｎ- 領域９ｂとｎ
+ 領域１０とを含む。ｎチャネルＭＯＳトランジスタ６
０はゲート電極６１とドレイン領域６３とを含む。ドレ
イン領域６３はｎ- 領域９ａとｎ+ 領域１０とを含む。
ｎ- ドレイン領域９ｂの不純物濃度はｎ- ドレイン領域
９ａの不純物濃度よりも高い。
ことが可能なｎチャネル・オープン・ドレイン・トラン
ジスタを備えたＭＯＳ型ＬＳＩにおいて、オープン・ド
レイン・トランジスタのサージ破壊耐圧とドレイン耐圧
を向上させ、信頼性を高める。 【構成】 ｎチャネル・オープン・ドレイン・トランジ
スタ５０はリング状のゲート電極５１とドレイン領域５
３とを含む。ドレイン領域５３はゲート電極５１によっ
て囲まれている。ドレイン領域５３はｎ- 領域９ｂとｎ
+ 領域１０とを含む。ｎチャネルＭＯＳトランジスタ６
０はゲート電極６１とドレイン領域６３とを含む。ドレ
イン領域６３はｎ- 領域９ａとｎ+ 領域１０とを含む。
ｎ- ドレイン領域９ｂの不純物濃度はｎ- ドレイン領域
９ａの不純物濃度よりも高い。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には大規模集
積回路装置（ＬＳＩ）等の半導体装置に関し、より特定
的には高い電源電圧で駆動するアナログＩＣ（リニアＩ
Ｃ）に相互接続することが可能であり、低い電源電圧で
駆動する電界効果トランジスタを有する半導体集積回路
装置に関するものである。この発明は、いわゆるＣＭＯ
Ｓ（Complementary-Metal OxideSemiconductor ）型の
半導体装置に関して特に有用である。また、この発明
は、そのような半導体装置の製造方法に関する。
積回路装置（ＬＳＩ）等の半導体装置に関し、より特定
的には高い電源電圧で駆動するアナログＩＣ（リニアＩ
Ｃ）に相互接続することが可能であり、低い電源電圧で
駆動する電界効果トランジスタを有する半導体集積回路
装置に関するものである。この発明は、いわゆるＣＭＯ
Ｓ（Complementary-Metal OxideSemiconductor ）型の
半導体装置に関して特に有用である。また、この発明
は、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】この発明は、アナログＩＣチップに接続
することが可能なＭＯＳ型ＬＳＩに適用されたとき、最
も好ましい効果が得られる。ＭＯＳ型ＬＳＩは、その内
部にロジック回路を有する。図１９は、アナログＩＣに
接続されたＭＯＳ型ＬＳＩを概略的に示すブロック図で
ある。図２０は、図１９に示されたＭＯＳ型ＬＳＩの平
面的配置を示す平面図である。図２１は、図２０のＸＸ
Ｉ−ＸＸＩ線における断面図である。以下、これらの図
を参照して、従来のＭＯＳ型ＬＳＩの構造について説明
する。
することが可能なＭＯＳ型ＬＳＩに適用されたとき、最
も好ましい効果が得られる。ＭＯＳ型ＬＳＩは、その内
部にロジック回路を有する。図１９は、アナログＩＣに
接続されたＭＯＳ型ＬＳＩを概略的に示すブロック図で
ある。図２０は、図１９に示されたＭＯＳ型ＬＳＩの平
面的配置を示す平面図である。図２１は、図２０のＸＸ
Ｉ−ＸＸＩ線における断面図である。以下、これらの図
を参照して、従来のＭＯＳ型ＬＳＩの構造について説明
する。
【０００３】図１９を参照して、ＭＯＳ型ＬＳＩ１００
は、電源電圧（１２Ｖ）に接続されたプルアップ抵抗Ｒ
を介在してアナログＩＣ２００に接続されている。ＭＯ
Ｓ型ＬＳＩ１００はアナログＩＣ２００との接続端子と
してパッド５５を有する。パッド５５はｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレインに接続
されている。ｎチャネル・オープン・ドレイン・トラン
ジスタ５０のゲートは内部ロジック回路８０からＣＭＯ
Ｓインバータを介して信号（“Ｈｉｇｈ”または“Ｌｏ
ｗ”）を受ける。ＣＭＯＳインバータはｎチャネルＭＯ
Ｓトランジスタ６０とｐチャネルＭＯＳトランジスタ７
０とから構成される。
は、電源電圧（１２Ｖ）に接続されたプルアップ抵抗Ｒ
を介在してアナログＩＣ２００に接続されている。ＭＯ
Ｓ型ＬＳＩ１００はアナログＩＣ２００との接続端子と
してパッド５５を有する。パッド５５はｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレインに接続
されている。ｎチャネル・オープン・ドレイン・トラン
ジスタ５０のゲートは内部ロジック回路８０からＣＭＯ
Ｓインバータを介して信号（“Ｈｉｇｈ”または“Ｌｏ
ｗ”）を受ける。ＣＭＯＳインバータはｎチャネルＭＯ
Ｓトランジスタ６０とｐチャネルＭＯＳトランジスタ７
０とから構成される。
【０００４】図２０を参照して、ｎチャネル・オープン
・ドレイン・トランジスタ５０はゲート電極５６とソー
ス領域５７とドレイン領域５８とを有する。ｎチャネル
ＭＯＳトランジスタ６０はゲート電極６１とソース領域
６２とドレイン領域６３とを有する。ｐチャネルＭＯＳ
トランジスタ７０はゲート電極７１とソース領域７２と
ドレイン領域７３とを有する。各トランジスタのソース
領域、ドレイン領域およびゲート電極はコンタクトホー
ルｃｈを通じて配線に接続されている。
・ドレイン・トランジスタ５０はゲート電極５６とソー
ス領域５７とドレイン領域５８とを有する。ｎチャネル
ＭＯＳトランジスタ６０はゲート電極６１とソース領域
６２とドレイン領域６３とを有する。ｐチャネルＭＯＳ
トランジスタ７０はゲート電極７１とソース領域７２と
ドレイン領域７３とを有する。各トランジスタのソース
領域、ドレイン領域およびゲート電極はコンタクトホー
ルｃｈを通じて配線に接続されている。
【０００５】図２１に示すように、各トランジスタ５
０，６０，７０は１つのｐ型シリコン基板１に形成され
ている。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウ
ェル３が形成されている。ｎチャネル・オープン・ドレ
イン・トランジスタ５０とｎチャネルＭＯＳトランジス
タ６０とはｐ型ウェル２に形成されている。ｐチャネル
ＭＯＳトランジスタ７０はｎ型ウェル３に形成されてい
る。各トランジスタ５０，６０，７０を相互に電気的に
分離するためにｐ+ 反転防止領域４と、その上に厚い分
離酸化膜５が形成されている。各トランジスタを構成す
るゲート電極は多結晶シリコン層７とモリブデンシリサ
イド層８とから構成される。多結晶シリコン層７はｐ型
ウェル２またはｎ型ウェル３の表面上にゲート酸化膜６
を介在して形成されている。ｎチャネル・オープン・ド
レイン・トランジスタ５０とｎチャネルＭＯＳトランジ
スタ６０のソースまたはドレイン領域は、ｎ- ソース／
ドレイン領域９とｎ+ ソース／ドレイン領域１０とから
構成される。ｐチャネルＭＯＳトランジスタ７０のソー
スまたはドレイン領域はｐ+ ソース／ドレイン領域２２
から構成される。各トランジスタ５０，６０，７０を被
覆するように層間絶縁膜１１が形成されている。この層
間絶縁膜１１に設けられた各コンタクトホールを通じて
ソースまたはドレイン領域に接触するように配線層１２
が設けられている。
０，６０，７０は１つのｐ型シリコン基板１に形成され
ている。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウ
ェル３が形成されている。ｎチャネル・オープン・ドレ
イン・トランジスタ５０とｎチャネルＭＯＳトランジス
タ６０とはｐ型ウェル２に形成されている。ｐチャネル
ＭＯＳトランジスタ７０はｎ型ウェル３に形成されてい
る。各トランジスタ５０，６０，７０を相互に電気的に
分離するためにｐ+ 反転防止領域４と、その上に厚い分
離酸化膜５が形成されている。各トランジスタを構成す
るゲート電極は多結晶シリコン層７とモリブデンシリサ
イド層８とから構成される。多結晶シリコン層７はｐ型
ウェル２またはｎ型ウェル３の表面上にゲート酸化膜６
を介在して形成されている。ｎチャネル・オープン・ド
レイン・トランジスタ５０とｎチャネルＭＯＳトランジ
スタ６０のソースまたはドレイン領域は、ｎ- ソース／
ドレイン領域９とｎ+ ソース／ドレイン領域１０とから
構成される。ｐチャネルＭＯＳトランジスタ７０のソー
スまたはドレイン領域はｐ+ ソース／ドレイン領域２２
から構成される。各トランジスタ５０，６０，７０を被
覆するように層間絶縁膜１１が形成されている。この層
間絶縁膜１１に設けられた各コンタクトホールを通じて
ソースまたはドレイン領域に接触するように配線層１２
が設けられている。
【０００６】上述のように構成されたＭＯＳ型ＬＳＩの
動作について説明する。図１９を参照して、内部ロジッ
ク回路８０からＣＭＯＳインバータを介して出力される
信号が“Ｈｉｇｈ”のときは、ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートに高い電圧が印加
される。このとき、ｎチャネル・オープン・ドレイン・
トランジスタ５０はオン状態となる。ｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレインにパッド
５５から電流が流れる。このとき、アナログＩＣ２００
には、電源電圧（１２Ｖ）をプルアップ抵抗Ｒとｎチャ
ネル・オープン・ドレイン・トランジスタの抵抗ｒで抵
抗分割した電位が伝達される。
動作について説明する。図１９を参照して、内部ロジッ
ク回路８０からＣＭＯＳインバータを介して出力される
信号が“Ｈｉｇｈ”のときは、ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートに高い電圧が印加
される。このとき、ｎチャネル・オープン・ドレイン・
トランジスタ５０はオン状態となる。ｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレインにパッド
５５から電流が流れる。このとき、アナログＩＣ２００
には、電源電圧（１２Ｖ）をプルアップ抵抗Ｒとｎチャ
ネル・オープン・ドレイン・トランジスタの抵抗ｒで抵
抗分割した電位が伝達される。
【０００７】逆に内部ロジック回路８０からＣＭＯＳイ
ンバータを介して出力される信号が“Ｌｏｗ”のとき
は、ｎチャネル・オープン・ドレイン・トランジスタ５
０のゲートに低い電圧が印加される。そのため、ｎチャ
ネル・オープン・ドレイン・トランジスタ５０はオフ状
態となる。ｎチャネル・オープン・ドレイン・トランジ
スタ５０のドレインにパッド５５から電流が流れない。
その結果、アナログＩＣ２００には電源電圧（１２Ｖ）
が伝達される。
ンバータを介して出力される信号が“Ｌｏｗ”のとき
は、ｎチャネル・オープン・ドレイン・トランジスタ５
０のゲートに低い電圧が印加される。そのため、ｎチャ
ネル・オープン・ドレイン・トランジスタ５０はオフ状
態となる。ｎチャネル・オープン・ドレイン・トランジ
スタ５０のドレインにパッド５５から電流が流れない。
その結果、アナログＩＣ２００には電源電圧（１２Ｖ）
が伝達される。
【０００８】以上のことから、ｎチャネル・オープン・
ドレイン・トランジスタ５０のドレイン耐圧として１２
Ｖ以上の耐圧が要求される。
ドレイン・トランジスタ５０のドレイン耐圧として１２
Ｖ以上の耐圧が要求される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ型ＬＳＩにおいては、図２１に示されるように、
内部ロジック回路８０に接続されるｎチャネルＭＯＳト
ランジスタ６０と、パッド５５に接続されるｎチャネル
・オープン・ドレイン・トランジスタ５０は同一の構造
を有する。すなわち、ｎチャネル・オープン・ドレイン
・トランジスタ５０は、ｎチャネルＭＯＳトランジスタ
６０と同様に５Ｖの電源電圧で駆動するように構成され
ている。そのため、ｎチャネル・オープン・ドレイン・
トランジスタ５０の耐圧仕様に余裕が少ないという問題
点があった。たとえば、２００ｐＦ、０Ωの条件下のコ
ンデンサ・チャージ法（サージ破壊試験法の一種）によ
って測定されたサージ破壊耐圧が±３００Ｖ以上を満足
することができないという問題点があった。
ＭＯＳ型ＬＳＩにおいては、図２１に示されるように、
内部ロジック回路８０に接続されるｎチャネルＭＯＳト
ランジスタ６０と、パッド５５に接続されるｎチャネル
・オープン・ドレイン・トランジスタ５０は同一の構造
を有する。すなわち、ｎチャネル・オープン・ドレイン
・トランジスタ５０は、ｎチャネルＭＯＳトランジスタ
６０と同様に５Ｖの電源電圧で駆動するように構成され
ている。そのため、ｎチャネル・オープン・ドレイン・
トランジスタ５０の耐圧仕様に余裕が少ないという問題
点があった。たとえば、２００ｐＦ、０Ωの条件下のコ
ンデンサ・チャージ法（サージ破壊試験法の一種）によ
って測定されたサージ破壊耐圧が±３００Ｖ以上を満足
することができないという問題点があった。
【００１０】図２３はｎチャネルＭＯＳトランジスタ５
０または６０の一部分を拡大して示す部分断面図であ
る。ゲート酸化膜６の上に多結晶シリコン層７とモリブ
デンシリサイド層８が形成されている。ゲート電極を構
成する多結晶シリコン層７とモリブデンシリサイド層８
の側壁には酸化膜２０が形成されている。側壁酸化膜２
０の下にはｎ- ソース／ドレイン領域９が形成されてい
る。このｎ- ソース／ドレイン領域９に接続するように
ｎ+ソース／ドレイン領域１０が形成されている。図２
３に示される構造において、側壁酸化膜２０がＴＥＯＳ
膜（Tetra-Ethyl-Ortho-Silicateを原材料としてＣＶＤ
法によって形成されたシリコン酸化膜）のような段差被
覆性の良好な膜から構成される。しかしながら、ＴＥＯ
Ｓ膜は、その膜中にキャリアがトラップされる密度が高
い性質を有する。そのため、上記のｎチャネル・オープ
ン・ドレイン・トランジスタのサージ破壊耐圧が一層低
下するという問題点があった。
０または６０の一部分を拡大して示す部分断面図であ
る。ゲート酸化膜６の上に多結晶シリコン層７とモリブ
デンシリサイド層８が形成されている。ゲート電極を構
成する多結晶シリコン層７とモリブデンシリサイド層８
の側壁には酸化膜２０が形成されている。側壁酸化膜２
０の下にはｎ- ソース／ドレイン領域９が形成されてい
る。このｎ- ソース／ドレイン領域９に接続するように
ｎ+ソース／ドレイン領域１０が形成されている。図２
３に示される構造において、側壁酸化膜２０がＴＥＯＳ
膜（Tetra-Ethyl-Ortho-Silicateを原材料としてＣＶＤ
法によって形成されたシリコン酸化膜）のような段差被
覆性の良好な膜から構成される。しかしながら、ＴＥＯ
Ｓ膜は、その膜中にキャリアがトラップされる密度が高
い性質を有する。そのため、上記のｎチャネル・オープ
ン・ドレイン・トランジスタのサージ破壊耐圧が一層低
下するという問題点があった。
【００１１】さらに、ゲート電極は多結晶シリコン層７
とモリブデンシリサイド層８の２層構造を有する。この
場合、多結晶シリコン層とモリブデンシリサイド層のエ
ッチングされる速度の差により、図２２に示すように下
層を構成する多結晶シリコン層７ａの側部が上層のモリ
ブデンシリサイド層８に比べて多くエッチングされた状
態になる場合がある。いわゆる、多結晶シリコン層７ａ
がサイドエッチされた状態となる。このとき、サージ破
壊耐圧はさらに低下する。
とモリブデンシリサイド層８の２層構造を有する。この
場合、多結晶シリコン層とモリブデンシリサイド層のエ
ッチングされる速度の差により、図２２に示すように下
層を構成する多結晶シリコン層７ａの側部が上層のモリ
ブデンシリサイド層８に比べて多くエッチングされた状
態になる場合がある。いわゆる、多結晶シリコン層７ａ
がサイドエッチされた状態となる。このとき、サージ破
壊耐圧はさらに低下する。
【００１２】一方、ｎチャネル・オープン・ドレイン・
トランジスタ５０は、パッド５５に接続されたドレイン
を有する。パッド５５は、ＭＯＳ型ＬＳＩ１００と異な
る外部のアナログＩＣ２００に接続される。そのため、
ｎチャネル・オープン・ドレイン・トランジスタ５０の
ドレインにはパッド５５を通じて外部サージが直接印加
される。これにより、ｎチャネル・オープン・ドレイン
・トランジスタ５０のサージ破壊耐圧は、ＣＭＯＳイン
バータを構成するｎチャネルＭＯＳトランジスタ６０や
内部ロジック回路８０を構成するｎチャネルＭＯＳトラ
ンジスタに比べて、高い耐圧を備えることが必要であ
る。ところが、ＭＯＳ型ＬＳＩ１００を構成する各ｎチ
ャネルＭＯＳトランジスタは同一のｐ型シリコン基板
１、すなわち同一のｐ型ウェル２に形成される。そのた
め、ｎチャネル・オープン・ドレイン・トランジスタ５
０を含むすべてのｎチャネルＭＯＳトランジスタは同一
の耐圧仕様を有する。
トランジスタ５０は、パッド５５に接続されたドレイン
を有する。パッド５５は、ＭＯＳ型ＬＳＩ１００と異な
る外部のアナログＩＣ２００に接続される。そのため、
ｎチャネル・オープン・ドレイン・トランジスタ５０の
ドレインにはパッド５５を通じて外部サージが直接印加
される。これにより、ｎチャネル・オープン・ドレイン
・トランジスタ５０のサージ破壊耐圧は、ＣＭＯＳイン
バータを構成するｎチャネルＭＯＳトランジスタ６０や
内部ロジック回路８０を構成するｎチャネルＭＯＳトラ
ンジスタに比べて、高い耐圧を備えることが必要であ
る。ところが、ＭＯＳ型ＬＳＩ１００を構成する各ｎチ
ャネルＭＯＳトランジスタは同一のｐ型シリコン基板
１、すなわち同一のｐ型ウェル２に形成される。そのた
め、ｎチャネル・オープン・ドレイン・トランジスタ５
０を含むすべてのｎチャネルＭＯＳトランジスタは同一
の耐圧仕様を有する。
【００１３】半導体集積回路装置の高集積化に伴い、内
部ロジック回路８０を構成するトランジスタはますます
微細化されている。微細化されたＭＯＳトランジスタの
チャネル長はますます短くなっている。このように短く
されたチャネル長を有するＭＯＳトランジスタにおいて
所定のドレイン耐圧を得るために、ＭＯＳトランジスタ
はＬＤＤ構造を有する。たとえば、図２１に示されるよ
うに、ｎチャネルＭＯＳトランジスタ５０または６０
は、ソースまたはドレイン領域としてｎ- ソース／ドレ
イン領域９とｎ+ ソース／ドレイン領域１０からなるＬ
ＤＤ構造を備えている。また、短いチャネル長を有する
電界効果トランジスタにおいて発生するホットエレクト
ロンによる悪影響を防止する対策として、ｎ- ソース／
ドレイン領域９の不純物濃度は低い値に制限されてい
る。このような状況下で、外部のＩＣと接続されるｎチ
ャネル・オープン・ドレイン・トランジスタのドレイン
耐圧とサージ破壊耐圧が所定の仕様を満足することが困
難になるという問題点があった。
部ロジック回路８０を構成するトランジスタはますます
微細化されている。微細化されたＭＯＳトランジスタの
チャネル長はますます短くなっている。このように短く
されたチャネル長を有するＭＯＳトランジスタにおいて
所定のドレイン耐圧を得るために、ＭＯＳトランジスタ
はＬＤＤ構造を有する。たとえば、図２１に示されるよ
うに、ｎチャネルＭＯＳトランジスタ５０または６０
は、ソースまたはドレイン領域としてｎ- ソース／ドレ
イン領域９とｎ+ ソース／ドレイン領域１０からなるＬ
ＤＤ構造を備えている。また、短いチャネル長を有する
電界効果トランジスタにおいて発生するホットエレクト
ロンによる悪影響を防止する対策として、ｎ- ソース／
ドレイン領域９の不純物濃度は低い値に制限されてい
る。このような状況下で、外部のＩＣと接続されるｎチ
ャネル・オープン・ドレイン・トランジスタのドレイン
耐圧とサージ破壊耐圧が所定の仕様を満足することが困
難になるという問題点があった。
【００１４】そこで、この発明の目的は、以上のような
問題点を解消することであり、外部のＩＣと接続される
電界効果トランジスタのサージ破壊耐圧とドレイン耐圧
を向上させ、半導体装置の信頼性を高めることである。
問題点を解消することであり、外部のＩＣと接続される
電界効果トランジスタのサージ破壊耐圧とドレイン耐圧
を向上させ、半導体装置の信頼性を高めることである。
【００１５】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、主表面を有する第１導電型の半導
体領域と、半導体領域に形成された第１と第２の電界効
果トランジスタとを備える。第１の電界効果トランジス
タは、第２導電型の第１と第２の不純物領域と第１のゲ
ート電極とを含む。第１と第２の不純物領域は半導体領
域内に互いに間隔を隔てて形成されている。第１のゲー
ト電極は第１と第２の不純物領域の間でかつ第１の不純
物領域を囲むように半導体領域の上に絶縁膜を介在して
形成されている。少なくとも第１の不純物領域は、第１
低濃度領域と第１高濃度領域とを含む。第１低濃度領域
は第１のゲート電極の近傍に形成され、かつ第１の不純
物濃度を有する。第１高濃度領域は第１低濃度領域に接
続し、第１のゲート電極から離れた領域に形成され、か
つ第１の不純物濃度よりも高い第２の不純物濃度を有す
る。第２の電界効果トランジスタは、第２導電型の第３
と第４の不純物領域と、第２のゲート電極とを含む。第
３と第４の不純物領域は半導体領域内に互いに間隔を隔
てて形成されている。第２のゲート電極は第３と第４の
不純物領域の間で半導体領域の上に絶縁膜を介在して形
成されている。少なくとも第３の不純物領域は、第２低
濃度領域と第２高濃度領域とを含む。第２低濃度領域は
第２のゲート電極の近傍に形成され、かつ第１の不純物
濃度よりも低い第３の不純物濃度を有する。第２高濃度
領域は第２低濃度領域に接続し、第２のゲート電極から
離れた領域に形成され、かつ第３の不純物濃度よりも高
い第４の不純物濃度を有する。
従った半導体装置は、主表面を有する第１導電型の半導
体領域と、半導体領域に形成された第１と第２の電界効
果トランジスタとを備える。第１の電界効果トランジス
タは、第２導電型の第１と第２の不純物領域と第１のゲ
ート電極とを含む。第１と第２の不純物領域は半導体領
域内に互いに間隔を隔てて形成されている。第１のゲー
ト電極は第１と第２の不純物領域の間でかつ第１の不純
物領域を囲むように半導体領域の上に絶縁膜を介在して
形成されている。少なくとも第１の不純物領域は、第１
低濃度領域と第１高濃度領域とを含む。第１低濃度領域
は第１のゲート電極の近傍に形成され、かつ第１の不純
物濃度を有する。第１高濃度領域は第１低濃度領域に接
続し、第１のゲート電極から離れた領域に形成され、か
つ第１の不純物濃度よりも高い第２の不純物濃度を有す
る。第２の電界効果トランジスタは、第２導電型の第３
と第４の不純物領域と、第２のゲート電極とを含む。第
３と第４の不純物領域は半導体領域内に互いに間隔を隔
てて形成されている。第２のゲート電極は第３と第４の
不純物領域の間で半導体領域の上に絶縁膜を介在して形
成されている。少なくとも第３の不純物領域は、第２低
濃度領域と第２高濃度領域とを含む。第２低濃度領域は
第２のゲート電極の近傍に形成され、かつ第１の不純物
濃度よりも低い第３の不純物濃度を有する。第２高濃度
領域は第２低濃度領域に接続し、第２のゲート電極から
離れた領域に形成され、かつ第３の不純物濃度よりも高
い第４の不純物濃度を有する。
【００１６】この発明のもう１つの局面に従った半導体
装置の製造方法によれば、第１導電型の半導体領域の上
にゲート絶縁膜が形成される。半導体領域内に第１と第
２の領域が互いに間隔を隔てて形成され、かつ第１と第
２の領域の間で第１の領域を囲むようにゲート絶縁膜の
上に第１のゲート電極が形成される。半導体領域内に第
３と第４の領域が互いに間隔を隔てて形成されるよう
に、第３と第４の領域の間でゲート絶縁膜の上に第２の
ゲート電極が形成される。少なくとも第１の領域内で第
１のゲート電極の近傍に第２導電型の不純物が第１のド
ープ量で選択的にドープされる。これにより、第１の低
濃度領域が形成される。少なくとも第３の領域内で第２
のゲート電極の近傍に第２導電型の不純物が第１のドー
プ量よりも小さい第２のドープ量で選択的にドープされ
る。これにより、第２の低濃度領域が形成される。第１
の低濃度領域に接続し、かつ第１のゲート電極から離れ
た第１の領域内に第２導電型の不純物が第１のドープ量
よりも大きい第３のドープ量で選択的にドープされる。
これにより、第１の高濃度領域が形成される。第２の低
濃度領域に接続し、かつ第２のゲート電極から離れた第
３の領域内に第２導電型の不純物が第２のドープ量より
も大きい第４のドープ量で選択的にドープされる。これ
により、第２の高濃度領域が形成される。
装置の製造方法によれば、第１導電型の半導体領域の上
にゲート絶縁膜が形成される。半導体領域内に第１と第
２の領域が互いに間隔を隔てて形成され、かつ第１と第
２の領域の間で第１の領域を囲むようにゲート絶縁膜の
上に第１のゲート電極が形成される。半導体領域内に第
３と第４の領域が互いに間隔を隔てて形成されるよう
に、第３と第４の領域の間でゲート絶縁膜の上に第２の
ゲート電極が形成される。少なくとも第１の領域内で第
１のゲート電極の近傍に第２導電型の不純物が第１のド
ープ量で選択的にドープされる。これにより、第１の低
濃度領域が形成される。少なくとも第３の領域内で第２
のゲート電極の近傍に第２導電型の不純物が第１のドー
プ量よりも小さい第２のドープ量で選択的にドープされ
る。これにより、第２の低濃度領域が形成される。第１
の低濃度領域に接続し、かつ第１のゲート電極から離れ
た第１の領域内に第２導電型の不純物が第１のドープ量
よりも大きい第３のドープ量で選択的にドープされる。
これにより、第１の高濃度領域が形成される。第２の低
濃度領域に接続し、かつ第２のゲート電極から離れた第
３の領域内に第２導電型の不純物が第２のドープ量より
も大きい第４のドープ量で選択的にドープされる。これ
により、第２の高濃度領域が形成される。
【００１７】
【作用】この発明の半導体装置においては、第１電界効
果トランジスタを構成する少なくとも第１の不純物領域
は、第１低濃度領域と第１高濃度領域とを含む。第２の
電界効果トランジスタを構成する少なくとも第３の不純
物領域は、第２低濃度領域と第２高濃度領域とを含む。
第１低濃度領域の不純物濃度は第２低濃度領域の不純物
濃度よりも高い。このように、半導体装置を構成する同
一導電型の２つの電界効果トランジスタにおいて、ＬＤ
Ｄ構造の低濃度領域の不純物濃度を異ならせている。そ
のため、不純物濃度の高い低濃度領域を有するＬＤＤ構
造を備えた第１の電界効果トランジスタは、第２の電界
効果トランジスタよりも高いサージ破壊耐圧を備えるこ
とができる。したがって、第１の電界効果トランジスタ
を外部サージが直接印加されるオープン・ドレイン・ト
ランジスタとして用いることにより、半導体装置の信頼
性を高めることができる。
果トランジスタを構成する少なくとも第１の不純物領域
は、第１低濃度領域と第１高濃度領域とを含む。第２の
電界効果トランジスタを構成する少なくとも第３の不純
物領域は、第２低濃度領域と第２高濃度領域とを含む。
第１低濃度領域の不純物濃度は第２低濃度領域の不純物
濃度よりも高い。このように、半導体装置を構成する同
一導電型の２つの電界効果トランジスタにおいて、ＬＤ
Ｄ構造の低濃度領域の不純物濃度を異ならせている。そ
のため、不純物濃度の高い低濃度領域を有するＬＤＤ構
造を備えた第１の電界効果トランジスタは、第２の電界
効果トランジスタよりも高いサージ破壊耐圧を備えるこ
とができる。したがって、第１の電界効果トランジスタ
を外部サージが直接印加されるオープン・ドレイン・ト
ランジスタとして用いることにより、半導体装置の信頼
性を高めることができる。
【００１８】また、この発明の半導体装置においては、
第１の電界効果トランジスタを構成する第１のゲート電
極は第１の不純物領域を囲むように形成されている。そ
のため、第１の不純物領域は素子分離領域の反転防止領
域に接触せず、ゲート電極下のチャネル領域のみに接触
する。これにより、第１の電界効果トランジスタのドレ
イン耐圧を向上させることができる。
第１の電界効果トランジスタを構成する第１のゲート電
極は第１の不純物領域を囲むように形成されている。そ
のため、第１の不純物領域は素子分離領域の反転防止領
域に接触せず、ゲート電極下のチャネル領域のみに接触
する。これにより、第１の電界効果トランジスタのドレ
イン耐圧を向上させることができる。
【００１９】
【実施例】以下、この発明の一実施例について図を参照
して説明する。
して説明する。
【００２０】図１は、アナログＩＣに接続された本発明
の半導体装置の一実施例を示すブロック図である。図２
は、本発明の半導体装置の一実施例としてＭＯＳ型ＬＳ
Ｉの概略構成を示すブロック図である。図３は、本発明
の一実施例としてＭＯＳ型ＬＳＩの平面的配置を示す平
面図である。図４は図３のＩＶ−ＩＶ線における断面図
である。これらの図を参照して本発明の半導体装置の構
造について説明する。
の半導体装置の一実施例を示すブロック図である。図２
は、本発明の半導体装置の一実施例としてＭＯＳ型ＬＳ
Ｉの概略構成を示すブロック図である。図３は、本発明
の一実施例としてＭＯＳ型ＬＳＩの平面的配置を示す平
面図である。図４は図３のＩＶ−ＩＶ線における断面図
である。これらの図を参照して本発明の半導体装置の構
造について説明する。
【００２１】図１を参照して、ＭＯＳ型ＬＳＩ１００は
積分回路１５０を介してアナログＩＣ２００に接続され
ている。ＭＯＳ型ＬＳＩ１００のロジック回路はｎチャ
ネル・オープン・ドレイン・トランジスタ５０を介して
積分回路１５０に接続されている。ｎチャネル・オープ
ン・ドレイン・トランジスタ５０のゲートはロジック回
路から出力された信号（“Ｈｉｇｈ”または“Ｌｏ
ｗ”）を受ける。ロジック回路からの信号に応じて、ｎ
チャネル・オープン・ドレイン・トランジスタ５０がオ
ン状態とオフ状態になる。このオン状態とオフ状態との
比により、アナログＩＣ２００には１２Ｖ以下の電圧が
連続値として入力される。図１に示されるアナログＩＣ
２００は音量等のコントロールに使用される。
積分回路１５０を介してアナログＩＣ２００に接続され
ている。ＭＯＳ型ＬＳＩ１００のロジック回路はｎチャ
ネル・オープン・ドレイン・トランジスタ５０を介して
積分回路１５０に接続されている。ｎチャネル・オープ
ン・ドレイン・トランジスタ５０のゲートはロジック回
路から出力された信号（“Ｈｉｇｈ”または“Ｌｏ
ｗ”）を受ける。ロジック回路からの信号に応じて、ｎ
チャネル・オープン・ドレイン・トランジスタ５０がオ
ン状態とオフ状態になる。このオン状態とオフ状態との
比により、アナログＩＣ２００には１２Ｖ以下の電圧が
連続値として入力される。図１に示されるアナログＩＣ
２００は音量等のコントロールに使用される。
【００２２】図２に示すように、図１のアナログＩＣ２
００はパッド５５に接続される。パッド５５はｎチャネ
ル・オープン・ドレイン・トランジスタ５０のドレイン
に接続されている。また、ｎチャネル・オープン・ドレ
イン・トランジスタ５０のゲートには、たとえばｎチャ
ネルＭＯＳトランジスタ６０とｐチャネルＭＯＳトラン
ジスタ７０とからなるＣＭＯＳインバータから出力され
た信号が印加される。この場合、ＣＭＯＳインバータに
は内部ロジック回路８０からの信号が入力される。
００はパッド５５に接続される。パッド５５はｎチャネ
ル・オープン・ドレイン・トランジスタ５０のドレイン
に接続されている。また、ｎチャネル・オープン・ドレ
イン・トランジスタ５０のゲートには、たとえばｎチャ
ネルＭＯＳトランジスタ６０とｐチャネルＭＯＳトラン
ジスタ７０とからなるＣＭＯＳインバータから出力され
た信号が印加される。この場合、ＣＭＯＳインバータに
は内部ロジック回路８０からの信号が入力される。
【００２３】図３に示すように、ｎチャネル・オープン
・ドレイン・トランジスタ５０はゲート電極５１とソー
ス領域５２とドレイン領域５３とを備える。ゲート電極
５１はドレイン領域５３を囲むように形成されている。
また、ソース領域５２は、リング状のゲート電極５１を
囲む領域に形成されている。アナログＩＣの接続端子と
してのパッド５５はドレイン領域５３にコンタクトホー
ルｃｈを通じて配線接続されている。ｎチャネルＭＯＳ
トランジスタ６０はゲート電極６１とソース領域６２と
ドレイン領域６３とを含む。ｐチャネルＭＯＳトランジ
スタ７０はゲート電極７１とソース領域７２とドレイン
領域７３とを含む。ｎチャネルＭＯＳトランジスタ６０
とｎチャネル・オープン・ドレイン・トランジスタ５０
のソース領域５２と６２は接地電位に保持されている。
また、ｐチャネルＭＯＳトランジスタ７０のソース領域
７２は電源電位（５Ｖ）に保持されている。
・ドレイン・トランジスタ５０はゲート電極５１とソー
ス領域５２とドレイン領域５３とを備える。ゲート電極
５１はドレイン領域５３を囲むように形成されている。
また、ソース領域５２は、リング状のゲート電極５１を
囲む領域に形成されている。アナログＩＣの接続端子と
してのパッド５５はドレイン領域５３にコンタクトホー
ルｃｈを通じて配線接続されている。ｎチャネルＭＯＳ
トランジスタ６０はゲート電極６１とソース領域６２と
ドレイン領域６３とを含む。ｐチャネルＭＯＳトランジ
スタ７０はゲート電極７１とソース領域７２とドレイン
領域７３とを含む。ｎチャネルＭＯＳトランジスタ６０
とｎチャネル・オープン・ドレイン・トランジスタ５０
のソース領域５２と６２は接地電位に保持されている。
また、ｐチャネルＭＯＳトランジスタ７０のソース領域
７２は電源電位（５Ｖ）に保持されている。
【００２４】図４を参照して、各トランジスタ５０，６
０，７０は同一のｐ型シリコン基板１に形成されてい
る。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウェル
３が形成されている。ｐ型ウェル２にはｎチャネル・オ
ープン・ドレイン・トランジスタ５０とｎチャネルＭＯ
Ｓトランジスタ６０が形成されている。ｎ型ウェル３に
はｐチャネルＭＯＳトランジスタ７０が形成されてい
る。各トランジスタ５０，６０，７０のゲート電極は、
ｎ型の不純物がドープされた多結晶シリコン層７とモリ
ブデンシリサイド層８とからなる２層構造を有する。各
ゲート電極はｐ型ウェル２またはｎ型ウェル３の上にゲ
ート酸化膜６を介在して形成されている。
０，７０は同一のｐ型シリコン基板１に形成されてい
る。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウェル
３が形成されている。ｐ型ウェル２にはｎチャネル・オ
ープン・ドレイン・トランジスタ５０とｎチャネルＭＯ
Ｓトランジスタ６０が形成されている。ｎ型ウェル３に
はｐチャネルＭＯＳトランジスタ７０が形成されてい
る。各トランジスタ５０，６０，７０のゲート電極は、
ｎ型の不純物がドープされた多結晶シリコン層７とモリ
ブデンシリサイド層８とからなる２層構造を有する。各
ゲート電極はｐ型ウェル２またはｎ型ウェル３の上にゲ
ート酸化膜６を介在して形成されている。
【００２５】図３と図４を参照して、ｎチャネル・オー
プン・ドレイン・トランジスタ５０のソース／ドレイン
領域５２，５３は、ｎ- ソース／ドレイン領域９ｂとｎ
+ ソース／ドレイン領域１０とからなるＬＤＤ構造を有
する。また、ｎチャネルＭＯＳトランジスタ６０のソー
ス／ドレイン領域６２，６３は、ｎ- ソース／ドレイン
領域９ａとｎ+ ソース／ドレイン領域１０とからなるＬ
ＤＤ構造を有する。ｎ - ソース／ドレイン領域９ｂの不
純物濃度はｎ- ソース／ドレイン領域９ａの不純物濃度
よりも高い。そのため、パッド５５を通じて外部サージ
が直接、ドレイン領域５３に印加されたとしても、サー
ジ破壊され難い。すなわち、ｎチャネルＭＯＳトランジ
スタ６０に比べて、ｎチャネル・オープン・ドレイン・
トランジスタ５０のサージ破壊耐圧が高くなる。
プン・ドレイン・トランジスタ５０のソース／ドレイン
領域５２，５３は、ｎ- ソース／ドレイン領域９ｂとｎ
+ ソース／ドレイン領域１０とからなるＬＤＤ構造を有
する。また、ｎチャネルＭＯＳトランジスタ６０のソー
ス／ドレイン領域６２，６３は、ｎ- ソース／ドレイン
領域９ａとｎ+ ソース／ドレイン領域１０とからなるＬ
ＤＤ構造を有する。ｎ - ソース／ドレイン領域９ｂの不
純物濃度はｎ- ソース／ドレイン領域９ａの不純物濃度
よりも高い。そのため、パッド５５を通じて外部サージ
が直接、ドレイン領域５３に印加されたとしても、サー
ジ破壊され難い。すなわち、ｎチャネルＭＯＳトランジ
スタ６０に比べて、ｎチャネル・オープン・ドレイン・
トランジスタ５０のサージ破壊耐圧が高くなる。
【００２６】また、ｎチャネル・オープン・ドレイン・
トランジスタ５０のドレイン領域５３はリング状のゲー
ト電極５１によって囲まれている。そのため、ドレイン
領域５３は、分離酸化膜５の下に形成されたｐ+ 反転防
止領域４とは接触しない。これにより、ｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレイン耐圧
は、ｎチャネルＭＯＳトランジスタ６０に比べて高くな
る。すなわち、図１、図２に示されるように、ｎチャネ
ル・オープン・ドレイン・トランジスタ５０のドレイン
にパッド５５を通じて接続される電源（電圧１２Ｖ）に
対して耐圧仕様の余裕を大きくすることが可能になる。
トランジスタ５０のドレイン領域５３はリング状のゲー
ト電極５１によって囲まれている。そのため、ドレイン
領域５３は、分離酸化膜５の下に形成されたｐ+ 反転防
止領域４とは接触しない。これにより、ｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレイン耐圧
は、ｎチャネルＭＯＳトランジスタ６０に比べて高くな
る。すなわち、図１、図２に示されるように、ｎチャネ
ル・オープン・ドレイン・トランジスタ５０のドレイン
にパッド５５を通じて接続される電源（電圧１２Ｖ）に
対して耐圧仕様の余裕を大きくすることが可能になる。
【００２７】図５は、本発明の半導体装置におけるｎチ
ャネル・オープン・ドレイン・トランジスタ５０のサー
ジ破壊耐圧と、リンイオンの注入量との関係の測定結果
を示すグラフである。サージ破壊耐圧は正と負の両者の
サージに対して測定されている。リンイオン注入量（／
ｃｍ2 ）はＡ＝３×１０13、Ｂ＝５×１０13、Ｃ＝６．
５×１０13、Ｄ＝８．５×１０13、Ｅ＝１×１０14、Ｆ
＝２×１０14である。サージ破壊耐圧は２００ｐＦ、０
Ωの条件下でのコンデンサ・チャージ法を用いて測定さ
れたものである。ＤＣ耐圧はドレイン耐圧の指標となる
ものである。ＤＣ耐圧は、ソースと基板領域を接地電位
に保持した状態で、ドレイン電流ＩDSが０．１μＡのと
きのドレイン電圧である。なお、リンイオン注入量は、
図３と図４に示されるｎチャネル・オープン・ドレイン
・トランジスタ５０のドレイン領域５３におけるｎ- 領
域９ｂのリンイオン注入量を示す。また、ゲート電極５
１の側壁に形成されるシリコン酸化膜はＴＥＯＳ膜から
なる。
ャネル・オープン・ドレイン・トランジスタ５０のサー
ジ破壊耐圧と、リンイオンの注入量との関係の測定結果
を示すグラフである。サージ破壊耐圧は正と負の両者の
サージに対して測定されている。リンイオン注入量（／
ｃｍ2 ）はＡ＝３×１０13、Ｂ＝５×１０13、Ｃ＝６．
５×１０13、Ｄ＝８．５×１０13、Ｅ＝１×１０14、Ｆ
＝２×１０14である。サージ破壊耐圧は２００ｐＦ、０
Ωの条件下でのコンデンサ・チャージ法を用いて測定さ
れたものである。ＤＣ耐圧はドレイン耐圧の指標となる
ものである。ＤＣ耐圧は、ソースと基板領域を接地電位
に保持した状態で、ドレイン電流ＩDSが０．１μＡのと
きのドレイン電圧である。なお、リンイオン注入量は、
図３と図４に示されるｎチャネル・オープン・ドレイン
・トランジスタ５０のドレイン領域５３におけるｎ- 領
域９ｂのリンイオン注入量を示す。また、ゲート電極５
１の側壁に形成されるシリコン酸化膜はＴＥＯＳ膜から
なる。
【００２８】図５から明らかなように、ｎ- 領域９ｂの
不純物濃度を高くすると、±３００Ｖ以上のサージ破壊
耐圧を得ることができる。また、ＤＣ耐圧は１４〜１５
Ｖである。比較のため、ｎチャネルＭＯＳトランジスタ
６０のように非リング形状のゲート電極を有するｎチャ
ネルＭＯＳトランジスタのＤＣ耐圧を測定すると１３．
５Ｖである。
不純物濃度を高くすると、±３００Ｖ以上のサージ破壊
耐圧を得ることができる。また、ＤＣ耐圧は１４〜１５
Ｖである。比較のため、ｎチャネルＭＯＳトランジスタ
６０のように非リング形状のゲート電極を有するｎチャ
ネルＭＯＳトランジスタのＤＣ耐圧を測定すると１３．
５Ｖである。
【００２９】以上のことから、ＴＥＯＳ膜のようなキャ
リアのトラップ密度の多い側壁酸化膜が形成された場合
においても、±３００Ｖ以上のサージ破壊耐圧を得るこ
とができる。また、ゲート電極をリング形状にすること
により、ＤＣ耐圧、すなわちドレイン耐圧を電源電圧
（１２Ｖ）に対して余裕を大きくすることができる。
リアのトラップ密度の多い側壁酸化膜が形成された場合
においても、±３００Ｖ以上のサージ破壊耐圧を得るこ
とができる。また、ゲート電極をリング形状にすること
により、ＤＣ耐圧、すなわちドレイン耐圧を電源電圧
（１２Ｖ）に対して余裕を大きくすることができる。
【００３０】図５に示されるように、ｎ- 領域の不純物
濃度を高くすることにより、サージ破壊耐圧を向上させ
ることができる。これにより、たとえば、図２２に示さ
れるようにゲート電極を構成する下層がサイドエッチさ
れた状態においても、その影響を吸収することができる
だけのサージ破壊耐圧の向上を図ることができる。
濃度を高くすることにより、サージ破壊耐圧を向上させ
ることができる。これにより、たとえば、図２２に示さ
れるようにゲート電極を構成する下層がサイドエッチさ
れた状態においても、その影響を吸収することができる
だけのサージ破壊耐圧の向上を図ることができる。
【００３１】上記実施例では、オープン・ドレイン・ト
ランジスタをｎチャネル型の場合について説明したが、
本発明はｐチャネル型のオープン・ドレイン・トランジ
スタにも同様に適用することができる。また、ゲート電
極の構造を多結晶シリコン層とモリブデンシリサイド層
の２層構造としているが、多結晶シリコン層とタングス
テンシリサイド層の２層構造、タングステン等の単層構
造等にも同様に本発明は適用され得る。さらに、上記実
施例では、ソースとドレイン領域の両方にＬＤＤ構造を
用いているが、少なくともドレイン領域のみにＬＤＤ構
造を用いれば本発明の効果を得ることができる。
ランジスタをｎチャネル型の場合について説明したが、
本発明はｐチャネル型のオープン・ドレイン・トランジ
スタにも同様に適用することができる。また、ゲート電
極の構造を多結晶シリコン層とモリブデンシリサイド層
の２層構造としているが、多結晶シリコン層とタングス
テンシリサイド層の２層構造、タングステン等の単層構
造等にも同様に本発明は適用され得る。さらに、上記実
施例では、ソースとドレイン領域の両方にＬＤＤ構造を
用いているが、少なくともドレイン領域のみにＬＤＤ構
造を用いれば本発明の効果を得ることができる。
【００３２】次に、この発明の半導体装置の製造方法の
一実施例について説明する。図６〜図１８は、図４に示
された半導体装置の各製造工程における断面図である。
一実施例について説明する。図６〜図１８は、図４に示
された半導体装置の各製造工程における断面図である。
【００３３】図６を参照して、ｐ型シリコン基板１の上
にｐ型ウェル２とｎ型ウェル３が形成される。
にｐ型ウェル２とｎ型ウェル３が形成される。
【００３４】図７を参照して、ｐ型ウェル２とｎ型ウェ
ル３の全面上に酸化膜１３が形成される。素子分離領域
のみの表面を露出するようにパターニングされたレジス
ト膜１５と窒化膜１４が酸化膜１３の上に形成される。
さらに、ｎ型ウェル３の上にはレジスト膜１６が形成さ
れる。レジスト膜１５と１６をマスクとして用いてボロ
ンがｐ型ウェル２に矢印で示されるように注入される。
ル３の全面上に酸化膜１３が形成される。素子分離領域
のみの表面を露出するようにパターニングされたレジス
ト膜１５と窒化膜１４が酸化膜１３の上に形成される。
さらに、ｎ型ウェル３の上にはレジスト膜１６が形成さ
れる。レジスト膜１５と１６をマスクとして用いてボロ
ンがｐ型ウェル２に矢印で示されるように注入される。
【００３５】図８を参照して、レジスト膜１５と１６が
除去される。ｐ型ウェル２にはボロンイオン注入領域１
７が形成されている。窒化膜１４をマスクとして用いて
酸化膜１３に熱酸化処理が施される。
除去される。ｐ型ウェル２にはボロンイオン注入領域１
７が形成されている。窒化膜１４をマスクとして用いて
酸化膜１３に熱酸化処理が施される。
【００３６】それにより、図９に示すように厚い分離酸
化膜５が形成される。分離酸化膜５の下にはｐ+ 反転防
止領域４が形成される。
化膜５が形成される。分離酸化膜５の下にはｐ+ 反転防
止領域４が形成される。
【００３７】図１０に示すように、熱酸化法により、ゲ
ート酸化膜６が２５０堯の膜厚で形成される。ゲート酸
化膜６の上には多結晶シリコン層がＣＶＤ法を用いて２
８００堯の膜厚で形成される。多結晶シリコン層にはリ
ンがドープされることにより、ｎ型の多結晶シリコン層
が形成される。このｎ型多結晶シリコン層の上には、ス
パッタ法によりモリブデンシリサイド層が２３００堯の
膜厚で形成される。その後、フォトリソグラフィ技術と
異方性エッチング技術を用いてパターニングされること
により、図１０に示されるように多結晶シリコン層７と
モリブデンシリサイド層８とからなる２層構造のゲート
電極５１、６１、７１が形成される。この場合、ｎチャ
ネル・オープン・ドレイン・トランジスタのゲート電極
５１のパターンは図３に示されるようにリング形状であ
る。
ート酸化膜６が２５０堯の膜厚で形成される。ゲート酸
化膜６の上には多結晶シリコン層がＣＶＤ法を用いて２
８００堯の膜厚で形成される。多結晶シリコン層にはリ
ンがドープされることにより、ｎ型の多結晶シリコン層
が形成される。このｎ型多結晶シリコン層の上には、ス
パッタ法によりモリブデンシリサイド層が２３００堯の
膜厚で形成される。その後、フォトリソグラフィ技術と
異方性エッチング技術を用いてパターニングされること
により、図１０に示されるように多結晶シリコン層７と
モリブデンシリサイド層８とからなる２層構造のゲート
電極５１、６１、７１が形成される。この場合、ｎチャ
ネル・オープン・ドレイン・トランジスタのゲート電極
５１のパターンは図３に示されるようにリング形状であ
る。
【００３８】その後、図１１に示されるように、所定の
パターンに従ったレジスト膜１８が形成される。レジス
ト膜１８とモリブデンシリサイド層８とをマスクとして
用いて、リンイオンが加速電圧５０ｋＶ、注入量３．０
×１０13／ｃｍ2 の条件でｐ型ウェル２に矢印で示され
るように注入される。これにより、ｎ- ソース／ドレイ
ン領域９ａが形成される。
パターンに従ったレジスト膜１８が形成される。レジス
ト膜１８とモリブデンシリサイド層８とをマスクとして
用いて、リンイオンが加速電圧５０ｋＶ、注入量３．０
×１０13／ｃｍ2 の条件でｐ型ウェル２に矢印で示され
るように注入される。これにより、ｎ- ソース／ドレイ
ン領域９ａが形成される。
【００３９】図１２に示すように、ｎチャネル・オープ
ン・ドレイン・トランジスタの形成領域のみを露出する
ようにレジスト膜１９が形成される。レジスト膜１９と
モリブデンシリサイド層８とをマスクとして用いて、リ
ンイオンが加速電圧５０ｋＶ、注入量７．０×１０13／
ｃｍ2 の条件で、ｎチャネル・オープン・ドレイン・ト
ランジスタのソース／ドレイン領域のみに矢印で示され
るように注入される。これにより、比較的高い濃度を有
するｎ- ソース／ドレイン領域９ｂが形成される。
ン・ドレイン・トランジスタの形成領域のみを露出する
ようにレジスト膜１９が形成される。レジスト膜１９と
モリブデンシリサイド層８とをマスクとして用いて、リ
ンイオンが加速電圧５０ｋＶ、注入量７．０×１０13／
ｃｍ2 の条件で、ｎチャネル・オープン・ドレイン・ト
ランジスタのソース／ドレイン領域のみに矢印で示され
るように注入される。これにより、比較的高い濃度を有
するｎ- ソース／ドレイン領域９ｂが形成される。
【００４０】その後、ＣＶＤ法を用いてシリコン酸化
膜、たとえばＴＥＯＳ膜が３０００Åの膜厚で全面上に
形成される。このシリコン酸化膜に異方性エッチング処
理が施されることにより、多結晶シリコン層７とモリブ
デンシリサイド層８の側壁面に側壁酸化膜２０が形成さ
れる。
膜、たとえばＴＥＯＳ膜が３０００Åの膜厚で全面上に
形成される。このシリコン酸化膜に異方性エッチング処
理が施されることにより、多結晶シリコン層７とモリブ
デンシリサイド層８の側壁面に側壁酸化膜２０が形成さ
れる。
【００４１】図１４に示すように、所定のパターンに従
ったレジスト膜２１が形成される。このレジスト膜２１
と側壁酸化膜２０とをマスクとして用いて、砒素イオン
が加速電圧５０ｋＶ、注入量４．０×１０15／ｃｍ2の
条件でｐ型ウェル２に注入される。これにより、ｎ+ ソ
ース／ドレイン領域１０が形成される。
ったレジスト膜２１が形成される。このレジスト膜２１
と側壁酸化膜２０とをマスクとして用いて、砒素イオン
が加速電圧５０ｋＶ、注入量４．０×１０15／ｃｍ2の
条件でｐ型ウェル２に注入される。これにより、ｎ+ ソ
ース／ドレイン領域１０が形成される。
【００４２】その後、図１５に示すように、ｎ型ウェル
３の領域のみを露出するようにレジスト膜２１が形成さ
れる。ボロンイオンが加速電圧３０ｋＶ、注入量１．２
×１０15／ｃｍ2 の条件でｎ型ウェル３に矢印で示され
るように注入される。これにより、ｐ+ ソース／ドレイ
ン領域２２が形成される。
３の領域のみを露出するようにレジスト膜２１が形成さ
れる。ボロンイオンが加速電圧３０ｋＶ、注入量１．２
×１０15／ｃｍ2 の条件でｎ型ウェル３に矢印で示され
るように注入される。これにより、ｐ+ ソース／ドレイ
ン領域２２が形成される。
【００４３】図１６に示すように、不純物イオンが注入
された領域を活性化させるために熱処理を施した後、Ｂ
ＰＳＧ膜からなる層間絶縁膜１１が膜厚１００００Åで
形成される。フォトリソグラフィ技術と異方性エッチン
グ技術を用いて、層間絶縁膜１１にコンタクトホールが
形成される。
された領域を活性化させるために熱処理を施した後、Ｂ
ＰＳＧ膜からなる層間絶縁膜１１が膜厚１００００Åで
形成される。フォトリソグラフィ技術と異方性エッチン
グ技術を用いて、層間絶縁膜１１にコンタクトホールが
形成される。
【００４４】図１７に示すように、各コンタクトホール
を通じて各ソース／ドレイン領域に接触するようにアル
ミニウム−シリコンからなる配線層１２がスパッタ法を
用いて８５００Åの膜厚で形成される。
を通じて各ソース／ドレイン領域に接触するようにアル
ミニウム−シリコンからなる配線層１２がスパッタ法を
用いて８５００Åの膜厚で形成される。
【００４５】図１８に示すように、全面を覆うようにＳ
ｉ3 Ｎ4膜等からなる保護膜２３が７５００Åの膜厚で
形成される。その後、図示されていないが、フォトリソ
グラフィ技術とエッチング技術を用いて、外部リードと
の接続のために、配線層１２の表面に達する孔が保護膜
２３に形成される。その孔を通じて配線層１２に接続す
るように、アルミニウム−シリコン合金からなるパッド
部が形成される。このようにして、この発明の半導体装
置が製造される。
ｉ3 Ｎ4膜等からなる保護膜２３が７５００Åの膜厚で
形成される。その後、図示されていないが、フォトリソ
グラフィ技術とエッチング技術を用いて、外部リードと
の接続のために、配線層１２の表面に達する孔が保護膜
２３に形成される。その孔を通じて配線層１２に接続す
るように、アルミニウム−シリコン合金からなるパッド
部が形成される。このようにして、この発明の半導体装
置が製造される。
【００４６】
【発明の効果】以上のように、この発明によれば、同一
導電型の２つの電界効果トランジスタのうち、一方の電
界効果トランジスタのＬＤＤ構造において、低濃度の不
純物領域の濃度を比較的高くすることによって、サージ
破壊耐圧を向上させることが可能になる。また、一方の
電界効果トランジスタを構成する一方の不純物領域を囲
むようにゲート電極を形成したので、ドレイン耐圧を向
上させることができる。これにより、半導体装置の信頼
性を高めることが可能になる。
導電型の２つの電界効果トランジスタのうち、一方の電
界効果トランジスタのＬＤＤ構造において、低濃度の不
純物領域の濃度を比較的高くすることによって、サージ
破壊耐圧を向上させることが可能になる。また、一方の
電界効果トランジスタを構成する一方の不純物領域を囲
むようにゲート電極を形成したので、ドレイン耐圧を向
上させることができる。これにより、半導体装置の信頼
性を高めることが可能になる。
【図１】アナログＩＣに接続された本発明の一実施例に
よる半導体装置を示すブロック図である。
よる半導体装置を示すブロック図である。
【図２】この発明の一実施例による半導体装置の概略的
な構成を示すブロック図である。
な構成を示すブロック図である。
【図３】この発明の一実施例による半導体装置の平面的
配置を示す平面図である。
配置を示す平面図である。
【図４】図３のＩＶ−ＩＶ線における断面図である。
【図５】この発明の半導体装置に用いられるｎチャネル
ＭＯＳトランジスタのサージ破壊耐圧と、ｎ- 領域にお
けるリンイオン注入量との関係を示すグラフである。
ＭＯＳトランジスタのサージ破壊耐圧と、ｎ- 領域にお
けるリンイオン注入量との関係を示すグラフである。
【図６】この発明の一実施例による半導体装置の製造方
法の第１工程における断面図である。
法の第１工程における断面図である。
【図７】この発明の一実施例による半導体装置の製造方
法の第２工程における断面図である。
法の第２工程における断面図である。
【図８】この発明の一実施例による半導体装置の製造方
法の第３工程における断面図である。
法の第３工程における断面図である。
【図９】この発明の一実施例による半導体装置の製造方
法の第４工程における断面図である。
法の第４工程における断面図である。
【図１０】この発明の一実施例による半導体装置の製造
方法の第５工程における断面図である。
方法の第５工程における断面図である。
【図１１】この発明の一実施例による半導体装置の製造
方法の第６工程における断面図である。
方法の第６工程における断面図である。
【図１２】この発明の一実施例による半導体装置の製造
方法の第７工程における断面図である。
方法の第７工程における断面図である。
【図１３】この発明の一実施例による半導体装置の製造
方法の第８工程における断面図である。
方法の第８工程における断面図である。
【図１４】この発明の一実施例による半導体装置の製造
方法の第９工程における断面図である。
方法の第９工程における断面図である。
【図１５】この発明の一実施例による半導体装置の製造
方法の第１０工程における断面図である。
方法の第１０工程における断面図である。
【図１６】この発明の一実施例による半導体装置の製造
方法の第１１工程における断面図である。
方法の第１１工程における断面図である。
【図１７】この発明の一実施例による半導体装置の製造
方法の第１２工程における断面図である。
方法の第１２工程における断面図である。
【図１８】この発明の一実施例による半導体装置の製造
方法の第１３工程における断面図である。
方法の第１３工程における断面図である。
【図１９】アナログＩＣに接続された従来の半導体装置
を示すブロック図である。
を示すブロック図である。
【図２０】従来の半導体装置の平面的配置を示す平面図
である。
である。
【図２１】図２０のＸＸＩ−ＸＸＩ線における断面図で
ある。
ある。
【図２２】従来の半導体装置においてゲート電極の側壁
部がサイドエッチされた状態を示す部分断面図である。
部がサイドエッチされた状態を示す部分断面図である。
【図２３】従来の半導体装置においてゲート電極の側壁
部を示す部分断面図である。
部を示す部分断面図である。
２ ｐ型ウェル
９ａ 低濃度のｎ- ソース／ドレイン領域
９ｂ 高濃度のｎ- ソース／ドレイン領域
１０ ｎ+ ソース／ドレイン領域
５０ ｎチャネル・オープン・ドレイン・トランジスタ
５１，６１ ゲート電極
５２，６２ ソース領域
５３，６３ ドレイン領域
６０ ｎチャネルＭＯＳトランジスタ
１００ ＭＯＳ型ＬＳＩ
２００ アナログＩＣ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】この発明は、アナログＩＣチップに接続
することが可能なＭＯＳ型ＬＳＩに適用されたとき、最
も好ましい効果が得られる。ＭＯＳ型ＬＳＩは、その内
部にロジック回路を有する。図２０は、アナログＩＣに
接続されたＭＯＳ型ＬＳＩを概略的に示すブロック図で
ある。図２１は、図２０に示されたＭＯＳ型ＬＳＩの平
面的配置を示す平面図である。図２２は、図２１のＸＸ
ＩＩ−ＸＸＩＩ線における断面図である。以下、これら
の図を参照して、従来のＭＯＳ型ＬＳＩの構造について
説明する。
することが可能なＭＯＳ型ＬＳＩに適用されたとき、最
も好ましい効果が得られる。ＭＯＳ型ＬＳＩは、その内
部にロジック回路を有する。図２０は、アナログＩＣに
接続されたＭＯＳ型ＬＳＩを概略的に示すブロック図で
ある。図２１は、図２０に示されたＭＯＳ型ＬＳＩの平
面的配置を示す平面図である。図２２は、図２１のＸＸ
ＩＩ−ＸＸＩＩ線における断面図である。以下、これら
の図を参照して、従来のＭＯＳ型ＬＳＩの構造について
説明する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図２０を参照して、ＭＯＳ型ＬＳＩ１００
は、電源電圧（１２Ｖ）に接続されたプルアップ抵抗Ｒ
を介在してアナログＩＣ２００に接続されている。ＭＯ
Ｓ型ＬＳＩ１００はアナログＩＣ２００との接続端子と
してパッド５５を有する。パッド５５はｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレインに接続
されている。ｎチャネル・オープン・ドレイン・トラン
ジスタとは、出力端パッドが接続されたドレインを有す
るトランジスタのことをいう。ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートは内部ロジック回
路８０からＣＭＯＳインバータを介して信号（“Ｈｉｇ
ｈ”または“Ｌｏｗ”）を受ける。ＣＭＯＳインバータ
はｎチャネルＭＯＳトランジスタ６０とｐチャネルＭＯ
Ｓトランジスタ７０とから構成される。
は、電源電圧（１２Ｖ）に接続されたプルアップ抵抗Ｒ
を介在してアナログＩＣ２００に接続されている。ＭＯ
Ｓ型ＬＳＩ１００はアナログＩＣ２００との接続端子と
してパッド５５を有する。パッド５５はｎチャネル・オ
ープン・ドレイン・トランジスタ５０のドレインに接続
されている。ｎチャネル・オープン・ドレイン・トラン
ジスタとは、出力端パッドが接続されたドレインを有す
るトランジスタのことをいう。ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートは内部ロジック回
路８０からＣＭＯＳインバータを介して信号（“Ｈｉｇ
ｈ”または“Ｌｏｗ”）を受ける。ＣＭＯＳインバータ
はｎチャネルＭＯＳトランジスタ６０とｐチャネルＭＯ
Ｓトランジスタ７０とから構成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図２１を参照して、ｎチャネル・オープン
・ドレイン・トランジスタ５０はゲート電極５６とソー
ス領域５７とドレイン領域５８とを有する。ｎチャネル
ＭＯＳトランジスタ６０はゲート電極６１とソース領域
６２とドレイン領域６３とを有する。ｐチャネルＭＯＳ
トランジスタ７０はゲート電極７１とソース領域７２と
ドレイン領域７３とを有する。各トランジスタのソース
領域、ドレイン領域およびゲート電極はコンタクトホー
ルｃｈを通じて配線に接続されている。
・ドレイン・トランジスタ５０はゲート電極５６とソー
ス領域５７とドレイン領域５８とを有する。ｎチャネル
ＭＯＳトランジスタ６０はゲート電極６１とソース領域
６２とドレイン領域６３とを有する。ｐチャネルＭＯＳ
トランジスタ７０はゲート電極７１とソース領域７２と
ドレイン領域７３とを有する。各トランジスタのソース
領域、ドレイン領域およびゲート電極はコンタクトホー
ルｃｈを通じて配線に接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図２２に示すように、各トランジスタ５
０，６０，７０は１つのｐ型シリコン基板１に形成され
ている。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウ
ェル３が形成されている。ｎチャネル・オープン・ドレ
イン・トランジスタ５０とｎチャネルＭＯＳトランジス
タ６０とはｐ型ウェル２に形成されている。ｐチャネル
ＭＯＳトランジスタ７０はｎ型ウェル３に形成されてい
る。各トランジスタ５０，６０，７０を相互に電気的に
分離するためにｐ+ 反転防止領域４と、その上に厚い分
離酸化膜５が形成されている。各トランジスタを構成す
るゲート電極は多結晶シリコン層７とモリブデンシリサ
イド層８とから構成される。多結晶シリコン層７はｐ型
ウェル２またはｎ型ウェル３の表面上にゲート酸化膜６
を介在して形成されている。ｎチャネル・オープン・ド
レイン・トランジスタ５０とｎチャネルＭＯＳトランジ
スタ６０のソースまたはドレイン領域は、ｎ- ソース／
ドレイン領域９とｎ+ ソース／ドレイン領域１０とから
構成される。ｐチャネルＭＯＳトランジスタ７０のソー
スまたはドレイン領域はｐ+ ソース／ドレイン領域２２
から構成される。各トランジスタ５０，６０，７０を被
覆するように層間絶縁膜１１が形成されている。この層
間絶縁膜１１に設けられた各コンタクトホールを通じて
ソースまたはドレイン領域に接触するように配線層１２
が設けられている。
０，６０，７０は１つのｐ型シリコン基板１に形成され
ている。ｐ型シリコン基板１にはｐ型ウェル２とｎ型ウ
ェル３が形成されている。ｎチャネル・オープン・ドレ
イン・トランジスタ５０とｎチャネルＭＯＳトランジス
タ６０とはｐ型ウェル２に形成されている。ｐチャネル
ＭＯＳトランジスタ７０はｎ型ウェル３に形成されてい
る。各トランジスタ５０，６０，７０を相互に電気的に
分離するためにｐ+ 反転防止領域４と、その上に厚い分
離酸化膜５が形成されている。各トランジスタを構成す
るゲート電極は多結晶シリコン層７とモリブデンシリサ
イド層８とから構成される。多結晶シリコン層７はｐ型
ウェル２またはｎ型ウェル３の表面上にゲート酸化膜６
を介在して形成されている。ｎチャネル・オープン・ド
レイン・トランジスタ５０とｎチャネルＭＯＳトランジ
スタ６０のソースまたはドレイン領域は、ｎ- ソース／
ドレイン領域９とｎ+ ソース／ドレイン領域１０とから
構成される。ｐチャネルＭＯＳトランジスタ７０のソー
スまたはドレイン領域はｐ+ ソース／ドレイン領域２２
から構成される。各トランジスタ５０，６０，７０を被
覆するように層間絶縁膜１１が形成されている。この層
間絶縁膜１１に設けられた各コンタクトホールを通じて
ソースまたはドレイン領域に接触するように配線層１２
が設けられている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】上述のように構成されたＭＯＳ型ＬＳＩの
動作について説明する。図２０を参照して、内部ロジッ
ク回路８０からＣＭＯＳインバータを介して出力される
信号が“Ｈｉｇｈ”のときは、ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートに高い電圧が印加
される。このとき、ｎチャネル・オープン・ドレイン・
トランジスタ５０はオン状態となる。ｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレインにパッド
５５から電流が流れる。このとき、アナログＩＣ２００
には、電源電圧（１２Ｖ）をプルアップ抵抗Ｒとｎチャ
ネル・オープン・ドレイン・トランジスタの抵抗ｒで抵
抗分割した電位が伝達される。
動作について説明する。図２０を参照して、内部ロジッ
ク回路８０からＣＭＯＳインバータを介して出力される
信号が“Ｈｉｇｈ”のときは、ｎチャネル・オープン・
ドレイン・トランジスタ５０のゲートに高い電圧が印加
される。このとき、ｎチャネル・オープン・ドレイン・
トランジスタ５０はオン状態となる。ｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレインにパッド
５５から電流が流れる。このとき、アナログＩＣ２００
には、電源電圧（１２Ｖ）をプルアップ抵抗Ｒとｎチャ
ネル・オープン・ドレイン・トランジスタの抵抗ｒで抵
抗分割した電位が伝達される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】以上のことから、ｎチャネル・オープン・
ドレイン・トランジスタ５０のドレイン耐圧として１２
Ｖ以上の耐圧が要求される。図２５は図２１のｎチャネ
ル・オープン・ドレイン・トランジスタ５０またはｎチ
ャネルＭＯＳトランジスタ６０の部分を拡大して示す部
分平面図（Ａ）とその部分平面図（Ａ）のＢ−Ｂ線にお
ける部分断面図（Ｂ）である。図２５の（Ａ）を参照し
て、ドレイン領域５８（６２）は点線で示されるように
その境界が少し外側に広がったｎ+ 不純物拡散領域５８
ａ（６２ａ）を有する。そのため、図２５の（Ｂ）で示
すようにそのｎ+ 不純物拡散領域５８ａ（６２ａ）はｐ
+ 反転防止領域４に重なる。その結果、ドレイン耐圧は
その重なる部分によって弱められ、決定づけられる。
ドレイン・トランジスタ５０のドレイン耐圧として１２
Ｖ以上の耐圧が要求される。図２５は図２１のｎチャネ
ル・オープン・ドレイン・トランジスタ５０またはｎチ
ャネルＭＯＳトランジスタ６０の部分を拡大して示す部
分平面図（Ａ）とその部分平面図（Ａ）のＢ−Ｂ線にお
ける部分断面図（Ｂ）である。図２５の（Ａ）を参照し
て、ドレイン領域５８（６２）は点線で示されるように
その境界が少し外側に広がったｎ+ 不純物拡散領域５８
ａ（６２ａ）を有する。そのため、図２５の（Ｂ）で示
すようにそのｎ+ 不純物拡散領域５８ａ（６２ａ）はｐ
+ 反転防止領域４に重なる。その結果、ドレイン耐圧は
その重なる部分によって弱められ、決定づけられる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳ型ＬＳＩにおいては、図２２に示されるように、
内部ロジック回路８０に接続されるｎチャネルＭＯＳト
ランジスタ６０と、パッド５５に接続されるｎチャネル
・オープン・ドレイン・トランジスタ５０は同一の構造
を有する。すなわち、ｎチャネル・オープン・ドレイン
・トランジスタ５０は、ｎチャネルＭＯＳトランジスタ
６０と同様に５Ｖの電源電圧で駆動するように構成され
ている。そのため、ｎチャネル・オープン・ドレイン・
トランジスタ５０の耐圧仕様に余裕が少ないという問題
点があった。たとえば、２００ｐＦ、０Ωの条件下のコ
ンデンサ・チャージ法（サージ破壊試験法の一種）によ
って測定されたサージ破壊耐圧が±３００Ｖ以上を満足
することができないという問題点があった。
ＭＯＳ型ＬＳＩにおいては、図２２に示されるように、
内部ロジック回路８０に接続されるｎチャネルＭＯＳト
ランジスタ６０と、パッド５５に接続されるｎチャネル
・オープン・ドレイン・トランジスタ５０は同一の構造
を有する。すなわち、ｎチャネル・オープン・ドレイン
・トランジスタ５０は、ｎチャネルＭＯＳトランジスタ
６０と同様に５Ｖの電源電圧で駆動するように構成され
ている。そのため、ｎチャネル・オープン・ドレイン・
トランジスタ５０の耐圧仕様に余裕が少ないという問題
点があった。たとえば、２００ｐＦ、０Ωの条件下のコ
ンデンサ・チャージ法（サージ破壊試験法の一種）によ
って測定されたサージ破壊耐圧が±３００Ｖ以上を満足
することができないという問題点があった。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図２４はｎチャネルＭＯＳトランジスタ５
０または６０の一部分を拡大して示す部分断面図であ
る。ゲート酸化膜６の上に多結晶シリコン層７とモリブ
デンシリサイド層８が形成されている。ゲート電極を構
成する多結晶シリコン層７とモリブデンシリサイド層８
の側壁には酸化膜２０が形成されている。側壁酸化膜２
０の下にはｎ- ソース／ドレイン領域９が形成されてい
る。このｎ- ソース／ドレイン領域９に接続するように
ｎ+ ソース／ドレイン領域１０が形成されている。図２
４に示される構造において、側壁酸化膜２０がＴＥＯＳ
膜（Tetra-Ethyl-Ortho-Silicateを原材料としてＣＶＤ
法によって形成されたシリコン酸化膜）のような段差被
覆性の良好な膜から構成される。しかしながら、ＴＥＯ
Ｓ膜は、その膜中にキャリアがトラップされる密度が高
い性質を有する。そのため、上記のｎチャネル・オープ
ン・ドレイン・トランジスタのサージ破壊耐圧が一層低
下するという問題点があった。
０または６０の一部分を拡大して示す部分断面図であ
る。ゲート酸化膜６の上に多結晶シリコン層７とモリブ
デンシリサイド層８が形成されている。ゲート電極を構
成する多結晶シリコン層７とモリブデンシリサイド層８
の側壁には酸化膜２０が形成されている。側壁酸化膜２
０の下にはｎ- ソース／ドレイン領域９が形成されてい
る。このｎ- ソース／ドレイン領域９に接続するように
ｎ+ ソース／ドレイン領域１０が形成されている。図２
４に示される構造において、側壁酸化膜２０がＴＥＯＳ
膜（Tetra-Ethyl-Ortho-Silicateを原材料としてＣＶＤ
法によって形成されたシリコン酸化膜）のような段差被
覆性の良好な膜から構成される。しかしながら、ＴＥＯ
Ｓ膜は、その膜中にキャリアがトラップされる密度が高
い性質を有する。そのため、上記のｎチャネル・オープ
ン・ドレイン・トランジスタのサージ破壊耐圧が一層低
下するという問題点があった。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】さらに、ゲート電極は多結晶シリコン層７
とモリブデンシリサイド層８の２層構造を有する。この
場合、多結晶シリコン層とモリブデンシリサイド層のエ
ッチングされる速度の差により、図２３に示すように下
層を構成する多結晶シリコン層７ａの側部が上層のモリ
ブデンシリサイド層８に比べて多くエッチングされた状
態になる場合がある。いわゆる、多結晶シリコン層７ａ
がサイドエッチされた状態となる。このとき、サージ破
壊耐圧はさらに低下する。
とモリブデンシリサイド層８の２層構造を有する。この
場合、多結晶シリコン層とモリブデンシリサイド層のエ
ッチングされる速度の差により、図２３に示すように下
層を構成する多結晶シリコン層７ａの側部が上層のモリ
ブデンシリサイド層８に比べて多くエッチングされた状
態になる場合がある。いわゆる、多結晶シリコン層７ａ
がサイドエッチされた状態となる。このとき、サージ破
壊耐圧はさらに低下する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】半導体集積回路装置の高集積化に伴い、内
部ロジック回路８０を構成するトランジスタはますます
微細化されている。微細化されたＭＯＳトランジスタの
チャネル長はますます短くなっている。このように短く
されたチャネル長を有するＭＯＳトランジスタにおいて
所定のドレイン耐圧を得るために、ＭＯＳトランジスタ
はＬＤＤ構造を有する。たとえば、図２２に示されるよ
うに、ｎチャネルＭＯＳトランジスタ５０または６０
は、ソースまたはドレイン領域としてｎ- ソース／ドレ
イン領域９とｎ+ ソース／ドレイン領域１０からなるＬ
ＤＤ構造を備えている。また、短いチャネル長を有する
電界効果トランジスタにおいて発生するホットエレクト
ロンによる悪影響を防止する対策として、ｎ- ソース／
ドレイン領域９の不純物濃度は低い値に制限されてい
る。このような状況下で、外部のＩＣと接続されるｎチ
ャネル・オープン・ドレイン・トランジスタのドレイン
耐圧とサージ破壊耐圧が所定の仕様を満足することが困
難になるという問題点があった。
部ロジック回路８０を構成するトランジスタはますます
微細化されている。微細化されたＭＯＳトランジスタの
チャネル長はますます短くなっている。このように短く
されたチャネル長を有するＭＯＳトランジスタにおいて
所定のドレイン耐圧を得るために、ＭＯＳトランジスタ
はＬＤＤ構造を有する。たとえば、図２２に示されるよ
うに、ｎチャネルＭＯＳトランジスタ５０または６０
は、ソースまたはドレイン領域としてｎ- ソース／ドレ
イン領域９とｎ+ ソース／ドレイン領域１０からなるＬ
ＤＤ構造を備えている。また、短いチャネル長を有する
電界効果トランジスタにおいて発生するホットエレクト
ロンによる悪影響を防止する対策として、ｎ- ソース／
ドレイン領域９の不純物濃度は低い値に制限されてい
る。このような状況下で、外部のＩＣと接続されるｎチ
ャネル・オープン・ドレイン・トランジスタのドレイン
耐圧とサージ破壊耐圧が所定の仕様を満足することが困
難になるという問題点があった。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図５は、本発明の半導体装置におけるｎチ
ャネル・オープン・ドレイン・トランジスタ５０のサー
ジ破壊耐圧と、リンイオンの注入量との関係の測定結果
を示すグラフである。サージ破壊耐圧は正と負の両者の
サージに対して測定されている。リンイオン注入量（／
ｃｍ2 ）はＡ＝３×１０13、Ｂ＝５×１０13、Ｃ＝６．
５×１０13、Ｄ＝８．５×１０13、Ｅ＝１×１０14、Ｆ
＝２×１０14である。サージ破壊耐圧は２００ｐＦ、０
Ωの条件下でのコンデンサ・チャージ法を用いて測定さ
れたものである。ＤＣ耐圧はドレイン耐圧の指標となる
ものである。ＤＣ耐圧は、ソースと基板領域およびゲー
トを接地電位に保持した状態で、ドレイン電流ＩDSが
０．１μＡのときのドレイン電圧である。なお、リンイ
オン注入量は、図３と図４に示されるｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレイン領域５３
におけるｎ-領域９ｂのリンイオン注入量を示す。ま
た、ゲート電極５１の側壁に形成されるシリコン酸化膜
はＴＥＯＳ膜からなる。
ャネル・オープン・ドレイン・トランジスタ５０のサー
ジ破壊耐圧と、リンイオンの注入量との関係の測定結果
を示すグラフである。サージ破壊耐圧は正と負の両者の
サージに対して測定されている。リンイオン注入量（／
ｃｍ2 ）はＡ＝３×１０13、Ｂ＝５×１０13、Ｃ＝６．
５×１０13、Ｄ＝８．５×１０13、Ｅ＝１×１０14、Ｆ
＝２×１０14である。サージ破壊耐圧は２００ｐＦ、０
Ωの条件下でのコンデンサ・チャージ法を用いて測定さ
れたものである。ＤＣ耐圧はドレイン耐圧の指標となる
ものである。ＤＣ耐圧は、ソースと基板領域およびゲー
トを接地電位に保持した状態で、ドレイン電流ＩDSが
０．１μＡのときのドレイン電圧である。なお、リンイ
オン注入量は、図３と図４に示されるｎチャネル・オー
プン・ドレイン・トランジスタ５０のドレイン領域５３
におけるｎ-領域９ｂのリンイオン注入量を示す。ま
た、ゲート電極５１の側壁に形成されるシリコン酸化膜
はＴＥＯＳ膜からなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図５から明らかなように、ｎ- 領域９ｂの
不純物濃度を高くすると、±３００Ｖ以上のサージ破壊
耐圧を得ることができる。また、ＤＣ耐圧は１４．５Ｖ
（平均値）である。比較のため、ｎチャネルＭＯＳトラ
ンジスタ６０のように非リング形状のゲート電極を有す
るｎチャネルＭＯＳトランジスタのＤＣ耐圧を測定する
と１３．５Ｖ（平均値）である。
不純物濃度を高くすると、±３００Ｖ以上のサージ破壊
耐圧を得ることができる。また、ＤＣ耐圧は１４．５Ｖ
（平均値）である。比較のため、ｎチャネルＭＯＳトラ
ンジスタ６０のように非リング形状のゲート電極を有す
るｎチャネルＭＯＳトランジスタのＤＣ耐圧を測定する
と１３．５Ｖ（平均値）である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】図５に示されるように、ｎ- 領域の不純物
濃度を高くすることにより、サージ破壊耐圧を向上させ
ることができる。これにより、たとえば、図２３に示さ
れるようにゲート電極を構成する下層がサイドエッチさ
れた状態においても、その影響を吸収することができる
だけのサージ破壊耐圧の向上を図ることができる。
濃度を高くすることにより、サージ破壊耐圧を向上させ
ることができる。これにより、たとえば、図２３に示さ
れるようにゲート電極を構成する下層がサイドエッチさ
れた状態においても、その影響を吸収することができる
だけのサージ破壊耐圧の向上を図ることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図８を参照して、レジスト膜１５と１６が
除去される。ｐ型ウェル２にはボロンイオン注入領域１
７が形成されている。その後、熱酸化処理が施される。
除去される。ｐ型ウェル２にはボロンイオン注入領域１
７が形成されている。その後、熱酸化処理が施される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】図１０に示すように、熱酸化法により、ゲ
ート酸化膜６が２５０Åの膜厚で形成される。ゲート酸
化膜６の上には多結晶シリコン層がＣＶＤ法を用いて２
８００Åの膜厚で形成される。多結晶シリコン層にはリ
ンがドープされることにより、ｎ型の多結晶シリコン層
が形成される。このｎ型多結晶シリコン層の上には、ス
パッタ法によりモリブデンシリサイド層が２３００Åの
膜厚で形成される。その後、フォトリソグラフィ技術と
異方性エッチング技術を用いてパターニングされること
により、図１０に示されるように多結晶シリコン層７と
モリブデンシリサイド層８とからなる２層構造のゲート
電極５１、６１、７１が形成される。この場合、ｎチャ
ネル・オープン・ドレイン・トランジスタのゲート電極
５１のパターンは図３に示されるようにリング形状であ
る。
ート酸化膜６が２５０Åの膜厚で形成される。ゲート酸
化膜６の上には多結晶シリコン層がＣＶＤ法を用いて２
８００Åの膜厚で形成される。多結晶シリコン層にはリ
ンがドープされることにより、ｎ型の多結晶シリコン層
が形成される。このｎ型多結晶シリコン層の上には、ス
パッタ法によりモリブデンシリサイド層が２３００Åの
膜厚で形成される。その後、フォトリソグラフィ技術と
異方性エッチング技術を用いてパターニングされること
により、図１０に示されるように多結晶シリコン層７と
モリブデンシリサイド層８とからなる２層構造のゲート
電極５１、６１、７１が形成される。この場合、ｎチャ
ネル・オープン・ドレイン・トランジスタのゲート電極
５１のパターンは図３に示されるようにリング形状であ
る。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】図１８に示すように、全面を覆うようにＳ
ｉ3 Ｎ4膜等からなる保護膜２３が７５００Åの膜厚で
形成される。その後、図示されていないが、フォトリソ
グラフィ技術とエッチング技術を用いて、外部リードと
の接続のために、配線層１２の表面に達する孔が保護膜
２３に形成される。その孔を通じて配線層１２に接続す
るように、アルミニウム−シリコン合金からなるパッド
部が形成される。このようにして、この発明の半導体装
置が製造される。本発明の半導体装置の構成は、概念的
には図１９に示される。図１９において、Ｃ1 ，Ｃ2 ，
Ｃ3 ，Ｃ4 はそれぞれ、第１低濃度領域，第１高濃度領
域，第２低濃度領域，第２高濃度領域の不純物濃度を示
す。
ｉ3 Ｎ4膜等からなる保護膜２３が７５００Åの膜厚で
形成される。その後、図示されていないが、フォトリソ
グラフィ技術とエッチング技術を用いて、外部リードと
の接続のために、配線層１２の表面に達する孔が保護膜
２３に形成される。その孔を通じて配線層１２に接続す
るように、アルミニウム−シリコン合金からなるパッド
部が形成される。このようにして、この発明の半導体装
置が製造される。本発明の半導体装置の構成は、概念的
には図１９に示される。図１９において、Ｃ1 ，Ｃ2 ，
Ｃ3 ，Ｃ4 はそれぞれ、第１低濃度領域，第１高濃度領
域，第２低濃度領域，第２高濃度領域の不純物濃度を示
す。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】図１９は、この発明の半導体装置の構成を示
す概念図である。
す概念図である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】アナログＩＣに接続された従来の半導体装置
を示すブロック図である。
を示すブロック図である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】従来の半導体装置の平面的配置を示す平面図
である。
である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線における断面
図である。
図である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】従来の半導体装置においてゲート電極の側壁
部がサイドエッチされた状態を示す部分断面図である。
部がサイドエッチされた状態を示す部分断面図である。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】図２４
【補正方法】追加
【補正内容】
【図２４】従来の半導体装置においてゲート電極の側壁
部を示す部分断面図である。
部を示す部分断面図である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】図２５
【補正方法】追加
【補正内容】
【図２５】図２５は、図２１のｎチャネルトランジスタ
の部分を拡大して示す部分平面図（Ａ）と、その部分平
面図（Ａ）のＢ−Ｂ線における部分断面図である。
の部分を拡大して示す部分平面図（Ａ）と、その部分平
面図（Ａ）のＢ−Ｂ線における部分断面図である。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正２６】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
【手続補正２７】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正内容】
【図２３】
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】追加
【補正内容】
【図２４】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】追加
【補正内容】
【図２５】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/784
8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (2)
- 【請求項１】 第１の電圧で駆動するアナログＩＣに接
続することができ、前記第１の電圧よりも小さい第２の
電圧で駆動する電界効果トランジスタを備えた半導体装
置であって、 主表面を有する第１導電型の半導体領域と、 前記半導体領域に形成された第１と第２の電界効果トラ
ンジスタとを備え、 前記第１の電界効果トランジスタは、 前記半導体領域内に互いに間隔を隔てて形成された第２
導電型の第１と第２の不純物領域と、 前記第１と第２の不純物領域の間でかつ前記第１の不純
物領域を囲むように前記半導体領域の上に絶縁膜を介在
して形成された第１のゲート電極とを含み、 少なくとも前記第１の不純物領域は、前記第１のゲート
電極の近傍に形成され、かつ第１の不純物濃度を有する
第１低濃度領域と、前記第１低濃度領域に接続し、前記
第１のゲート電極から離れた領域に形成され、かつ前記
第１の不純物濃度よりも高い第２の不純物濃度を有する
第１高濃度領域とを含み、 前記第２の電界効果トランジスタは、 前記半導体領域内に互いに間隔を隔てて形成された第２
導電型の第３と第４の不純物領域と、 前記第３と第４の不純物領域の間で前記半導体領域の上
に絶縁膜を介在して形成された第２のゲート電極とを含
み、 少なくとも前記第３の不純物領域は、前記第２のゲート
電極の近傍に形成され、かつ前記第１の不純物濃度より
も低い第３の不純物濃度を有する第２低濃度領域と、前
記第２低濃度領域に接続し、前記第２のゲート電極から
離れた領域に形成され、かつ前記第３の不純物濃度より
も高い第４の不純物濃度を有する第２高濃度領域とを含
む、半導体装置。 - 【請求項２】 第１の電圧で駆動するアナログＩＣに接
続することができ、前記第１の電圧よりも小さい第２の
電圧で駆動する電界効果トランジスタを備えた半導体装
置の製造方法であって、 第１導電型の半導体領域の上にゲート絶縁膜を形成する
工程と、 前記半導体領域内に第１と第２の領域が互いに間隔を隔
てて形成され、かつ前記第１と第２の領域の間で前記第
１の領域を囲むように前記ゲート絶縁膜の上に第１のゲ
ート電極を形成する工程と、 前記半導体領域内に第３と第４の領域が互いに間隔を隔
てて形成されるように前記第３と第４の領域の間で前記
ゲート絶縁膜の上に第２のゲート電極を形成する工程
と、 少なくとも前記第１の領域内で前記第１のゲート電極の
近傍に第２導電型の不純物を第１のドープ量で選択的に
ドープすることにより、第１の低濃度領域を形成する工
程と、 少なくとも前記第３の領域内で前記第２のゲート電極の
近傍に第２導電型の不純物を前記第１のドープ量よりも
少ない第２のドープ量で選択的にドープすることによ
り、第２の低濃度領域を形成する工程と、 前記第１の低濃度領域に接続し、かつ前記第１のゲート
電極から離れた前記第１の領域内に第２導電型の不純物
を前記第１のドープ量よりも大きい第３のドープ量で選
択的にドープすることにより、第１の高濃度領域を形成
する工程と、前記第２の低濃度領域に接続し、かつ前記
第２のゲート電極から離れた前記第３の領域内に第２導
電型の不純物を前記第２のドープ量よりも大きい第４の
ドープ量で選択的にドープすることにより、第２の高濃
度領域を形成する工程とを含む、半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03175249A JP3119902B2 (ja) | 1991-07-16 | 1991-07-16 | 半導体装置およびその製造方法 |
| US07/913,683 US5327000A (en) | 1991-07-16 | 1992-07-14 | Semiconductor device interconnected to analog IC driven by high voltage |
| DE4223313A DE4223313C2 (de) | 1991-07-16 | 1992-07-15 | Halbleitervorrichtung mit zwei Feldeffekttransistoren und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03175249A JP3119902B2 (ja) | 1991-07-16 | 1991-07-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521734A true JPH0521734A (ja) | 1993-01-29 |
| JP3119902B2 JP3119902B2 (ja) | 2000-12-25 |
Family
ID=15992869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03175249A Expired - Lifetime JP3119902B2 (ja) | 1991-07-16 | 1991-07-16 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5327000A (ja) |
| JP (1) | JP3119902B2 (ja) |
| DE (1) | DE4223313C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3227983B2 (ja) * | 1993-09-10 | 2001-11-12 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP3331040B2 (ja) * | 1993-09-21 | 2002-10-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0951083A (ja) * | 1995-08-10 | 1997-02-18 | Mitsubishi Electric Corp | ゲートアレイ型半導体集積回路装置及びその製造方法 |
| US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
| JP3638377B2 (ja) * | 1996-06-07 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP5449942B2 (ja) * | 2009-09-24 | 2014-03-19 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| JPS61154156A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路 |
| JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2849923B2 (ja) * | 1989-06-05 | 1999-01-27 | 猛英 白土 | 半導体装置 |
-
1991
- 1991-07-16 JP JP03175249A patent/JP3119902B2/ja not_active Expired - Lifetime
-
1992
- 1992-07-14 US US07/913,683 patent/US5327000A/en not_active Expired - Lifetime
- 1992-07-15 DE DE4223313A patent/DE4223313C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4223313A1 (de) | 1993-01-21 |
| US5327000A (en) | 1994-07-05 |
| DE4223313C2 (de) | 1996-02-15 |
| JP3119902B2 (ja) | 2000-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0032018B1 (en) | Semiconductor integrated circuit device | |
| US6429066B1 (en) | Method for producing a polysilicon circuit element | |
| US6833586B2 (en) | LDMOS transistor with high voltage source and drain terminals | |
| US6621108B2 (en) | Semiconductor device and the process of manufacturing the semiconductor device | |
| TWI408779B (zh) | 半導體裝置之形成方法及其結構 | |
| US6459139B2 (en) | Semiconductor device and method of fabricating the same | |
| JP2872585B2 (ja) | 電界効果型トランジスタとその製造方法 | |
| EP0827202A2 (en) | Semiconductor device including protection means and method of fabricating the same | |
| US6621138B1 (en) | Zener-like trim device in polysilicon | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| US5856693A (en) | Semiconductor integrated circuit device containing MOS protection circuit | |
| EP0814508A1 (en) | Semiconductor device having element with high breakdown voltage | |
| JP2839375B2 (ja) | 半導体集積回路装置 | |
| JP3119902B2 (ja) | 半導体装置およびその製造方法 | |
| EP0399454B1 (en) | Monolithic semiconductor device having CCD, bipolar and MOS structures | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JP2001284540A (ja) | 半導体装置およびその製造方法 | |
| JP2643904B2 (ja) | 静電保護素子 | |
| EP1225626B1 (en) | Semiconductor integrated circuit device and manufacture method therefor | |
| JP3502509B2 (ja) | Ｃｍｏｓ構造を備えた集積回路及びその製造方法 | |
| US6444577B1 (en) | Method of fabricating a semiconductor device having increased breakdown voltage | |
| KR900007904B1 (ko) | 상보형 반도체장치의 제조방법 | |
| US5641697A (en) | Method of making a MOS device with an input protection circuit LP | |
| JP2015211140A (ja) | 半導体装置 | |
| JPH0817206B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001003 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071013 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 11 |