DE4217010A1

DE4217010A1 - Aufloesungsunabhaengige bildschirmerneuerungsstrategie

Info

Publication number: DE4217010A1
Application number: DE4217010A
Authority: DE
Inventors: Wei Kuo Chia; Bor Chuan Kuo; Jiunn Ming Ju; Gen Hong Chen; Chih Yuan Liu
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 1992-02-19
Filing date: 1992-05-22
Publication date: 1993-08-26
Anticipated expiration: 2012-05-23
Also published as: US5321425A; JP3100251B2; DE4217010C2; JPH07295534A

Description

Die vorliegende Erfindung betrifft ein Videodisplaysystem, das in wirksamer Weise die Speicherkapazität ausnutzt und auflösungsunabhängig ist.

Ein Rasterabtast-Display wird üblicherweise sowohl in Com putersystemen als auch bei handelsüblichen Fernsehgeräten verwendet. Ein auf dem Bildschirm angezeigtes Bild umfaßt ein Feld von Bildpunkten, die in Zeilen und Spalten angeord net sind. Der Bildschirm wird normalerweise nacheinander durch Abtastung Zeile um Zeile von oben nach unten erneuert. Gegenwärtig beträgt die Erneuerungsrate üblicherweise nicht weniger als 30 Hz. Ein Rahmenpuffer speichert die Bild schirmerneuerungsbildpunktdaten. Wenn irgendeine Bildpunkt date im Rahmenpuffer aktualisiert wird, wird der Bildschirm erneuert und der entsprechende Bildpunkt auf dem Schirm ver ändert.

Fig. 1 zeigt in schematischer Weise ein herkömmlich ausge bildetes Rasterdisplaysystem. Das Displaysystem 10 wird ver wendet, um ein Bild auf dem CRT-Schirm 12 anzuzeigen. Bild punktdaten, die auf dem Schirm 12 angezeigt werden, werden in einem Rahmenpuffer 14 gespeichert. Bei dem herkömmlich aus gebildeten Displaysystem der Fig. 1 ist der Rahmenpuffer 14 ein dynamischer RAM (DRAM).

Wenn der Primärcomputer 16 bereit ist, den DRAM 14 zu er neuern bzw. aufzufrischen, wird dem DRAM 14 vom Primärcompu ter 16 über den Adreßbus 15 und den Multiplexer (MOX) 18 eine Adresse zugeführt. In den DRAM einzugebende Daten wer den vom Primärcomputer 16 an den Eingang 20 für direkten Zu griff des DRAM 14 über den Bus 30 gelegt. Des weiteren wer den Primärcomputerzugriffssteuersignale über die Leitung 8 einer Speichersteuerschaltung 7 zugeführt, die verschiedene Steuersignale, beispielsweise CAS, RAS etc., über die Lei tung 9 dem DRAM 14 zuführt.

Um einen Bildschirmerneuerungsvorgang bzw. Bildschirmauf frischvorgang durchzuführen, wird eine Adresse von der grafischen Steuereinheit 22 über den Bus 17 und den Multi plexer 18 dem DRAM 14 zugeführt. Die beim Bildschirmer neuerungsvorgang dem Schirm 12 zuzuführenden Bildpunktdaten werden am Eingang 20 für direkten Zugriff aus dem DRAM 14 gelesen und über den Bus einem Shift-Register 24 zugeführt, das als parallel-serieller Wandler funktioniert. Die Daten werden unter Verwendung eines Digital/Analog-Wandlers (DAC) 26 von Digitalform in Analogform überführt und dann dem Bildschirm 12 zugeführt. Das Timing des Shift-Registers 24 wird durch ein Videotimingsignal gesteuert, das von der grafischen Steuereinheit 22 erzeugt und über die Leitung 19 dem Shift-Register 24 zugeführt wurde. Die Steuereinheit 20 ist über den Bus 11 an den Primärcomputer 16 angeschlossen und erzeugt ferner das Vertikalsynchronisationssignal (VSYNC), das Horizontalsynchronisationssignal (HSYNC) und das Horizontal- und Vertikal-Austastsignal, die über die Leitungen 21 dem Bildschirm 12 und dem DAC 26 zugeführt wer den.

Das Displaysystem 10 der Fig. 1 besitzt jedoch einen signi fikanten Nachteil. Das Hauptproblem besteht darin, daß der zum und vom Eingang 20 mit direktem Zugriff führende Bus 30 dazu dient, Daten vom Primärcomputer 16 für die Rahmenpuf fererneuerung zu empfangen und Daten an den Bildschirm 12 für die Bildschirmerneuerung zu übertragen. Wie dies bekannt ist, führt ein Anstieg in der Bildschirmauflösung zu einem Anstieg der zur Erneuerung des Bildschirmes erforderlichen Zeit. Wenn die zur Erneuerung des Schirmes erforderliche Zeit ein bestimmtes Niveau erreicht, ist der Primärcomputer 16 nicht mehr in der Lage, die Kontrolle über den Bus 30 und den Eingang 20 für direkten Zugriff zu gewinnen, um die Rahmenpuffererneuerungsvorgänge durchzuführen. Dieser Kon flikt in bezug auf die Verwendung des Einganges 20 für di rekten Zugriff und des Bus 30 führt zu einem Absinken des Wirkungsgrades des Displaysystems.

Ein Weg zur Vermeidung dieses Konfliktes besteht in der Aus bildung des Rahmenpuffers als Video-RAM (VRAM) anstelle ei nes einfachen DRAM. Ein 256 K*4 VRAM 40 ist in Fig. 2 ge zeigt. Der VRAM 40 der Fig. 2 umfaßt ein DRAM-Feld 42 mit 512 Spalten und 512 Zeilen. Der VRAM 40 besitzt sowohl einen Eingang 40 für direkten Zugriff als auch einen seriellen Eingang 45. Der serielle Eingang 45 wird beispielsweise durch einen Speicher 46 mit seriellem Zugriff (SAM), der mit einem Shift-Register versehen ist, gebildet. Eine ganze Zeile von Daten vom DRAM 42 wird über Leitungen 47A, 47B und ein Übertragungspaßglied 43 über einen Vorgang, der als Le sedatenübertragung (RDT) bezeichnet wird, dem SAM 46 zuge führt. Wenn ein Lesedatenübertragungsvorgang ausgeführt wird, wird eine Zeile von Daten des DRAM 42 dem SAM 46 zuge führt. Danach können die Daten des SAM 46 seriell aus dem I/O-Ausgang 49 geshiftet werden. Dies wird mit Hilfe eines seriellen Zählers 48 erreicht, der einen seriellen Takt (SC) als Eingangssignal empfängt. Der serielle Zähler zählt mit jedem Takt des seriellen Taktes einen Schritt weiter und gibt auf diese Weise eine andere Bildpunktdate vom SAM 46 ab. Alternativ besitzt der serielle Zähler 48 einen Zeiger, der auf einen Startpunkt im SAM 46 zeigt. Bei dieser Be triebsart werden die Daten seriell aus dem SAM 46 heraus geshiftet, wobei an der Stelle begonnen wird, auf die der Zeiger zeigt. Beispielsweise arbeitet der von der Firma Texas Instruments hergestellte TMS44C250 VRAM in einer Weise wie der VRAM 40 der Fig. 2.

Fig. 3 zeigt ein Videodisplaysystem 10′. Das System 10′ der Fig. 3 entspricht dem System 10 der Fig. 1. Die Unter schiede bestehen darin, daß der Rahmenpuffer nunmehr durch den VRAM 40 anstelle des DRAM 14 in Fig. 1 verwirklicht wird. Darüber hinaus fehlt der parallel-serielle Wandler 24. Beim System 10′ der Fig. 3 werden über einen Rahmenpuffer- Erneuerungsvorgang Daten vom Primärcomputer 16 über den Bus 47 zum Eingang 44 für direkten Zugriff des VRAM 40 übertra gen. Um einen Bildschirmerneuerungsvorgang durchzuführen, werden Daten vom seriellen Eingang 45 in einem bit-seriellen Format (d. h. 4-bit breites serielles Format) dem DAC 26 zu geführt, um eine Umwandlung in Analogform zur Erneuerung der Anzeige auf dem Schirm 12 durchzuführen. Im Displaysystem 10′ wird der serielle Takt für den seriellen Eingang 45 des VRAM 40 durch die grafische Steuereinheit 22 über die Lei tung 48 zugeführt.

Kurz gesagt, im System 10′ der Fig. 3 finden Rahmenpuffer erneuerungsvorgänge und Bildschirmerneuerungsvorgänge über unterschiedliche Eingänge und unter Verwendung von unter schiedlichen Bussen statt, so daß die beiden Vorgänge von einander isoliert sind. Somit wird der Konflikt zwischen den beiden Vorgängen in bezug auf den Zugriff zum Eingang 20 und den Bus 30 der Fig. 1 im wesentlichen gelöst.

Das Problem bei dem System 10′ der Fig. 3 besteht darin, daß der hier verwendete VRAM 40 die Speicherkapazität nur äußerst unzureichend nutzt. Dies wird durch das nachfolgende Beispiel verdeutlicht. Es wird der Fall betrachtet, bei dem der Bildschirm 12 eine Auflösung von 900 Abtastzeilen mit 1.152 Bildpunkten pro Abtastzeile besitzt. Die Bildpunkte in jeder Abtastzeile des Schirmes sind mit 0, 1 . . . 1151 be zeichnet. Die Abtastzeilen sind mit 1 .. 900 bezeichnet. Die Speicherfelder eines 256*4 VRAM zum Speichern eines 900* 1152 Rahmens von Bildpunkten für einen Bildschirm mit diesem Format sind in Fig. 4A dargestellt.

Die Speicherkapazität der Fig. 4A ist in zwei Speicherbänke unterteilt, die als BANK 1 und BANK 2 bezeichnet sind. Jede Bank umfaßt vier Speicherfelder. Die Speicherfelder von BANK 1 sind als VRAM 0, VRAM 1, VRAM 2, VRAM 3 bezeichnet. In entsprechender Weise sind die Speicherfelder von BANK 2 als VRAM 0, VRAM 1, VRAM 2, VRAM 3 bezeichnet. Jedes Speicherfeld ist 2⁹×2⁹ groß, was bedeutet, daß es 512 Zeilen und 512 Spaltenstellen pro Zeile besitzt. Jede Spaltenstelle einer jeden Zeile kann die Date von einem Bildpunkt speichern. Die 512 Zeilen eines jeden Speicher feldes sind in Fig. 4A mit 0, 1 .. 511 bezeichnet. Bei die ser Speicheranordnung wird jede Zeile der VRAMs, VRAM 0, VRAM 1, VRAM 2, VRAM 3 benutzt, um eine Abtastzeile des Display zu speichern. Die 512 Spalten eines jeden Speicher feldes sind in Fig. 4A als 0, 1 .. 511 bezeichnet.

Die Bildpunkte 0 .. 1151 der Abtastzeile 1 eines Rahmens für den Bildschirm 12 sind in den Speicherfeldern der Fig. 4A wie folgt gespeichert. Jeder vierte Bildpunkt ausgehend von 0, d. h. die Bildpunkte 0, 4, 8 .. 1148 der Abtastzeile 1 des Bildschirmrahmens, besetzt Spaltenstellen 0, 1, .. 287 der Zeile 0 des ersten Speicherfeldes VRAM 0 in der BANK 1. Je der vierte Bildpunkt ausgehend von 1, d. h. die Bildpunkte 1, 5, 9 .. 1149 der Abtastzeile 1 des Bildschirmrahmens, besetzt Spaltenstellen 0, 1 .. 287 der Zeile 0 des zweiten Speicher feldes VRAM 1 der BANK 1. In entsprechender Weise besetzt jeder vierte Bildpunkt ausgehend von 2, d. h. die Bildpunkte 2, 6, 10 .. 1150, der Abtastzeile 1 des Bildschirmrahmens Spaltenstellen 0,1 .. 287 der Zeile 0 des dritten Speicher feldes VRAM 2 der BANK 1. Schließlich besetzen Bildpunkte 3, 7, 11 .. 1151 der Abtastzeile 1 des Bildschirmrahmens Spal tenstellen 0,1 .. 287 der Zeile 0 des vierten Speicherfeldes VRAM 3 der BANK 1.

In entsprechender Weise besetzen die Bildpunkte 0, 4, 8 .. 1148 der Abtastzeile 2 des Bildschirmrahmens Spaltenstellen 0,1 .. 287 der Zeile 1 des Speicherfeldes VRAM 0 der BANK 1. Die Bildpunkte 1, 5, 9 .. 1149 der Abtastzeile 2 des Bild schirnrahmens besetzen Spaltenstellen 0, 1 .. 287 der Zeile 1 des Speicherfeldes VRAM 1 der BANK 1 etc. Somit besetzen die Bildpunkte der Abtastzeilen 1 .. 512 des Bildschirm rahmens die Positionen 0, 1 .. 287 der Zeilen 0, 1 .. 511 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 der BANK 1.

Die Abtastzeilen 513, 514 .. 900 des Bildschirmrahmens be setzen die Positionen 0, 1 .. 287 der Zeilen 0, 1 .. 387 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 der BANK 2 in einer entsprechenden Weise wie bei der Speicherung in der BANK 1. Beispielsweise wird die Abtastzeile 513 des Bild schirmrahmens an der Zeile 0 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 der BANK 2 gespeichert. Die Bildpunkte 0, 4, 8 .. 1148 werden an den Stellen 0, 1 .. 287 der Zeile 0 des ersten Speicherfeldes VRAM 0 der BANK 2 gespeichert. Die Bildpunkte 1 5 9 .. 1149 werden an den Stellen 0, 1 .. 287 der Zeile 0 des zweiten Speicherfeldes VRAM 1 der BANK 2 ge speichert etc. Wie man aus Fig. 4A entnehmen kann, sind 50,6 % des Raumes in den VRAMs ungenutzt.

Die Daten werden vom Speicher der Fig. 4A zum Bildschirm 12 der Fig. 3 in der folgenden Weise übertragen. Während eines Vertikalaustastintervalls wird die Zeile 0 eines jeden Speicherfeldes VRAM 0, VRAM 1, VRAM 2, VRAM 3 in der BANK 1 zum SAM 46 (Fig. 2) in einem Lesedatenübertragungsvorgang (RDT) überführt, um die Abtastzeile 1 des Bildschirmes abzu bilden. Die Daten im seriellen Eingang von den Stellen 0, 1 .. 287 werden dann im bit-seriellen Format auf den Bild schirm übertragen, während des Horizontalaustastintervalls, das der An zeige der Abtastzeile 1 des Bildschirmes folgt, werden die Bildpunktdaten der Zeile 1 eines jeden Speicherfeldes VRAM 0, VRAM 1, VRAM 2, VRAM 3 in der BANK 1 zu SAM 46 übertragen (Fig. 2). Die an den Stellen 0, 1 .. 287 im SAM 46 (Fig. 2) gespeicherten Daten werden dann seriell zum Bildschirm über tragen, und die Abtastzeile 2 des Bildschirmes zu erneuern. Dann werden die Abtastzeilen 3, 4 .. 512 des Bildschirmes in der gleichen Weise erneuert. Der Prozeß läuft weiter, bis die Abtastzeile 513 des Bildschirmes erneuert ist. An diesem Punkt wird die Zeile 0 eines jeden Speicherfeldes VRAM 0, VRAM 1, VRAM 2, VRAM 3 in der BANK 2 auf den SAM 46 (Fig. 2) übertragen, und die Daten der Positionen 0, 1 .. 287 wer den seriell dem Bildschirm zugeführt. Dann können die Ab tastzeilen 514 .. 900 des Bildschirmes in der gleichen Weise erneuert werden.

Alternativ dazu können die Bildpunktdaten in einer speziel len Speicheranordnung gespeichert werden, wenn ein VRAM mit einer gesplitteten Zeilenübertragung verwendet wird. Ein VRAM 60 mit gesplittetem Übertragungsvermögen ist in Fig. 5 gezeigt. Dieser VRAM 60 umfaßt ein Speicherfeld, beispiels weise DRAM 62, das beispielsweise 512 Zeilen × 512 Spalten besitzt. Die Spalten sind in der Nähe des oberen Endes der Fig. 5 bezeichnet. Der VRAM 60 besitzt einen Eingang 64 für direkten Zugriff, über den Bildpunkte in den DRAM 62 einge schrieben werden können. Der VRAM 60 besitzt ferner einen seriellen Eingang 65 mit gesplittetem Zeilenübertragungsver mögen. Somit kann der serielle Eingang 65 sowohl herkömm liche Lesedatenübertragungsvorgänge (RDT) als auch gesplit tete Zeilenübertragungsvorgänge durchführen. Bei einer Lese datenübertragung wirkt der SAM 66 als einzige Shift- Registereinheit. Eine Zeile des DRAM 62 wird adressiert, in dem eine Zeilenadresse in das Zeilenadreßregister 127 einge geben wird. Die Toreinheiten 67 und 68 werden gleichzeitig aktiviert, so daß eine gesamte adressierte Zeile von 512 Bildpunkten zum SAM 66 übertragen wird. Die Bildpunkte wer den seriell über den seriellen I/O 73 übertragen, wobei an der Stelle der Spalte 0 im SAM 66 begonnen wird, und zwar synchron zum seriellen Zähler 74. Die ausgegebenen Bild punktdaten erscheinen auf der Leitung 75.

Bei einem gesplitteten Zeilenübertragungsvorgang wird der SAM 66 in zwei Hälften 66A, 66B aufgeteilt. Die untere Hälfte 66A enthält bit-Positionen 0, 1 .. 255, und die obere Hälfte 66B enthält bit-Positionen 256, 257 .. 511. Bei einer gesplitteten Zeilenübertragung wird nur eine der Toreinhei ten 67 oder 68 aktiviert, so daß nur die obere Hälfte oder die untere Hälfte der vom Spaltenadreßregister 127 adres sierten VRAM 60-Spalte zur oberen oder unteren Hälfte des SAM 66 übertragen wird. Ein gesplitteter Zeilenübertragungs vorgang verwendet einen Abgriffzeiger, der durch die Über tragungssteuerlogikschaltung 71 zur Verfügung gestellt wird. Wenn ein gesplitteter Leseübertragungszyklus initiiert wird, wird diejenige Hälfte des SAM 66, auf die der Abgriffzeiger zeigt (d. h. die obere oder die untere Hälfte) mit der ent sprechenden halben Datenzeile des DRAM 62 beschickt, die mo mentan vom Zeilenadreßregister 127 adressiert wird. Es ver steht sich, daß bei einem gesplitteten Zeilenübertragungs vorgang Daten in eine Hälfte des SAM 66 übertragen werden können, während Daten aus der anderen Hälfte ausgelesen wer den. Ein Beispiel eines VRAM 60 mit gesplittetem Zeilenüber tragungsvermögen ist der von der Firma Texas Instruments hergestellte TMS 44 C251.

Wie bei dem VRAM 40 (Fig. 3) besitzt der serielle Zähler 74 einen Eingang zum Empfang eines Startstellenzeigers für den seriellen Ausgang des SAM 66. Mit Hilfe dieses Zeigers be ginnt der SAM 66 mit dem Herausshiften der Bildpunktdaten von der durch diesen Zeiger gekennzeichneten Stelle. Somit kann der serielle Ausgang des SAM 66 gesteuert werden, um ausgewählte Bildpunktdaten zu überspringen.

Ferner ist in Fig. 5 eine serielle I/O-Steuerschaltung 76 gezeigt. Diese Schaltung empfängt ein Eingangssignal mit der Bezeichnung SE, das dazu dient, die I/O-Schaltung 73 zu ak tivieren oder zu desaktivieren. Somit kann der serielle Aus gang des VRAM 60 wahlweise gesperrt werden.

Fig. 5B zeigt eine spezielle Anordnung zum Speichern der Abtastzeilen der Bildpunktdaten eines 900*1152 Bildschirmes unter Verwendung von 256 K*4 VRAMs 60 (Fig. 6), die eine ge splittete Zeilenübertragung ausführen können. Hierbei findet nur eine Bank von vier Speicherfeldern mit den Bezeichnungen VRAM 0, VRAM 1, VRAM 2, VRAM 3 Verwendung. Wie vorher sind die Bildschirmabtastzeilen mit 1, 2 .. 900 und die Spalten stellen innerhalb jeder Abtastzeile mit 0, 1 .. 1151 be zeichnet. Die VRAM-Zeilen sind mit 0, 1 .. 511 und die Spal tenstellen einer jeden Zeile mit 0, 1 .. 511 bezeichnet.

Die Zeilen eines jeden Speicherfeldes VRAM 0, VRAM 1, VRAM 2 2, VRAM 3 werden hälftig geteilt. Die untere Hälfte einer jeden Feldzeile, d. h. die Stellen 0, 1 .. 255, wird zum Speichern der ersten 1024 Bildpunktdaten der ungeraden Ab tastzeilen des Bildschirmes verwendet. Die obere Hälfte, d. h. die Stellen 256, 257 .. 511, wird zum Speichern der ersten 1024 Bildpunktdaten der geraden Abtastzeilen des Bildschirmes benutzt.

Die Speicherung der Bildpunkte läuft wie folgt ab. Die ersten 1024 Bildpunkte, d. h. 0, 1 .. 1023, der Abtastzeile 1 des Bildschirmes werden an den Spaltenstellen 0, 1 .. 255 der Zeile 0 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 gespeichert. Wie vorher, wird jeder vierte Bildpunkt von 0, d. h. 0, 4, 8 .. 1020, an den Stellen 0, 1 .. 255 der Zeile 0 des ersten Speicherfeldes VRAM 0 gespeichert. In ent sprechender Weise wird jeder vierte Bildpunkt von 1, d. h. 1, 5, 9 .. 1021, des Bildschirmes an den Stellen 0, 1 .. 255 der Zeile 0 des zweiten Feldes VRAM 1 gespeichert. Jeder vierte Bildpunkt von 2, d. h. 2, 6, 10 .. 1022, wird an den Stellen 0, 1 .. 255 des dritten Feldes VRAM 2 gespeichert. Schließ lich wird jeder vierte Bildpunkt von 3, d. h. 3, 7, 11 .. 1023, an den Stellen 0, 1 .. 255 des vierten Feldes VRAM 3 gespeichert.

Die ersten 1024 Bildpunkte der verbleibenden ungeraden Ab tastzeilen 3, 5 .. 899 des Bildschirmes werden an Spalten stellen 0, 1 .. 255 der vier Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 in entsprechender Weise gespeichert. Mit an deren Worten, die ersten 1024 Bildpunkte der ungeraden Ab tastzeilen besetzen die untere Hälfte der Zeilen 0, 1 .. 449 der vier Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3.

Die letzten 128 Bildpunkte einer jeden ungeraden Bild schirmabtastzeile, d. h. die Bildpunkte 1024, 1025 .. 1151, werden in der oberen Hälfte der unteren Zeilen, d. h. 511, 510 .. 454, der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 gespeichert. Die Bildpunkte 1024, 1028 .. 1048 der Abtast zeile 1 des Bildschirmes werden an den Spaltenstellen 256, 257 .. 289 der Zeile 511 des ersten Speicherfeldes VRAM 0 gespeichert. Die Bildpunkte 1025, 1029 .. 1049 der Abtast zeile 1 des Bildschirmes werden an den Spaltenstellen 256, 257 .. 289 der Zeile 511 des zweiten Speicherfeldes VRAM 1 gespeichert. Die Bildpunkte 1026, 1030 . . . 1050 der Abtast zeile 1 des Bildschirmes werden an den Spaltenstellen 256, 257 .. 289 der Zeile 511 des dritten Speicherfeldes VRAM 2 gespeichert. Schließlich werden die Bildpunkte 1027, 1031 .. 1051 der Abtastzeile 1 des Bildschirmes an den Spaltenstel len 256, 257 .. 289 der Zeile 511 des vierten Speicherfeldes VRAM 3 gespeichert.

In entsprechender Weise werden die letzten 128 Bildpunkte der dritten Bildschirmabtastzeile an den 32 Spaltenstellen benachbart zu den letzten 128 Bildpunkten der ersten Abtast zeile, d. h. den Stellen 290, 291 .. 321 gespeichert. Somit werden die letzten 128 Bildpunkte der Abtastzeilen 1, 3, 5, 7, 9, 11, 13, 15 des Bildschirmes in der oberen Hälfte der Zeile 511 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 gespeichert. Die Abtastzeilen 17, 19, 21, 23, 25, 27, 29, 31 des Bildschirmes werden in der oberen Hälfte der Zeile 510 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 ge speichert. Auf diese Weise werden die letzten 128 Bildpunkte einer jeden ungeraden Bildschirmabtastzeile in der oberen Hälfte der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 von der Zeile 511 bis zur Zeile 454 gespeichert.

Die Speicherung der geraden Abtastzeilen der Bildpunkte des Bildschirmes läuft wie folgt ab. Die Bildpunkte 0, 1 .. 1023 der Abtastzeile 2 des Bildschirmes werden an den Spalten stellen 256, 257 .. 511 der Zeile 0 der vier Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 in einer entsprechenden Weise wie bei Zeile 1 des Bildschirmes gespeichert. Mit anderen Worten, die Bildpunkte 0, 4, 8 .. 1020 der Abtastzeile 2 des Bildschirmes werden in Zeile 0 an den Positionen 256, 257 .. 511 des ersten Speicherfeldes VRAM 0 gespeichert. Die Bild punkte 1, 5, 9 .. 1021 der Abtastzeile 2 des Bildschirmes werden in Zeile 0 an den Positionen 256, 257 .. 511 des zweiten Speicherfeldes VRAM 1 gespeichert. Die Bildpunkte 2, 6, 10 .. 1022 der Abtastzeile 2 des Bildschirmes werden in Zeile 0 an den Positionen 256, 257 .. 511 des dritten Speicherfeldes VRAM 2 gespeichert. Schließlich werden die Bildpunkte 3, 7, 11 .. 1023 der Abtastzeile 2 des Bildschir mes in Zeile 0 an den Positionen 256, 257 .. 511 des vierten Speicherfeldes VRAM 3 gespeichert.

Die ersten 1024 Bildpunkte einer jeden geraden Abtastzeile 2, 4, 6 .. 900 des Bildschirmes werden an den Spaltenstellen 256, 257 .. 511 der vier Speicherfelder VRAM 0, VRAM 1, VRAM 2 VRAM 3 in einer entsprechenden Weise gespeichert. Mit an deren Worten, die ersten 1024 Bildpunkte der geraden Abtast zeilen besetzen die obere Hälfte der Zeilen 0,1 .. 449 der vier Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3.

Die letzten 128 Bildpunkte einer jeden geraden Bildschirmab tastzeile, d. h. die Bildpunkte 1024, 1025 .. 1151, werden in der unteren Hälfte der unteren Zeilen 511, 510 .. 454 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 gespeichert.

Die Bildpunkte 1024, 1028 .. 1148 der Abtastzeile 2 des Bildschirmes werden an den Spaltenstellen 0, 1 .. 31 der Zeile 511 des ersten Speicherfeldes VRAM 0 gespeichert. Die Bildpunkte 1025, 1029 .. 1149 der Abtastzeile 2 des Bild schirmes werden an den Spaltenstellen 0, 1 .. 31 der Zeile 511 des zweiten Speicherfeldes VRAM 1 gespeichert. Die Bild punkte 1026, 1030 .. 1150 der Abtastzeile 2 des Bildschirmes werden an den Spaltenstellen 0, 1 .. 31 der Zeile 511 des dritten Speicherfeldes VRAM 2 gespeichert. Schließlich wer den die Bildpunkte 1027, 1031 .. 1151 der Abtastzeile 2 des Bildschirmes an den Spaltenstellen 0, 1 .. 31 der Zeile 511 des vierten Speicherfeldes VRAM 3 gespeichert.

In entsprechender Weise werden die letzten 100 Bildpunkte der vierten Abtastzeile des Bildschirmes an den 32 Spalten stellen benachbart zu den letzten 128 Bildpunkten der Ab tastzeile 2, d. h. den Stellen 32, 33 .. 63, gespeichert. So mit werden die letzten 128 Bildpunkte der Abtastzeilen 2, 4, 6, 8, 10, 12, 14, 16 des Bildschirmes in der unteren Hälfte der Zeile 511 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 gespeichert. Die Abtastzeilen 18, 20, 22, 24, 26, 28, 30, 32 des Bildschirmes werden in der unteren Hälfte der Zeile 510 der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 ge speichert. Auf diese Weise werden die letzten 128 Bildpunkte einer jeden geraden Bildschirmabtastzeile in der unteren Hälfte der Speicherfelder VRAM 0, VRAM 1, VRAM 2, VRAM 3 von Zeile 511 bis Zeile 454 gespeichert.

Der Bildschirmerneuerungsvorgang unterscheidet sich gering fügig von dem des vorher beschriebenen Ausführungsbeispiels der Fig. 4A. In bezug auf die Abtastzeile 1 des Bildschir mes wird eine gesplittete Zeilenübertragung durchgeführt, um die untere Hälfte der Zeile 0 des DRAM 62 (Fig. 5) in den SAM 66 (Fig. 5) zu bewegen. Somit speichert nach dieser Übertragung der SAM 66 (Fig. 5) die ersten 1024 Bildpunkte der Abtastzeile 1 in seiner unteren Hälfte. Während die Da ten dieser Halbzeile vom VRAM 60 (Fig. 5) seriell abgegeben werden, wird eine weitere gesplittete Spaltenübertragung durchgeführt, um die Daten der oberen Hälfte der Zeile 511 des DRAM 62 (Fig. 5) in den SAM 66 (Fig. 5) zu bewegen, und zwar einschließlich der letzten 128 Bildpunkte der Ab tastzeile 1. Somit kann nach der Ausgabe der unteren Halbzeile vom SAM 66 (Fig. 5) der Zeiger des seriellen Zählers so gesetzt werden, daß er auf die Stelle im SAM 66 des ersten der letzten 128 Bildpunkte zeigt. Die letzten 100 Bildpunkte der Abtastzeile 1 des Bildschirmes können danach vom VRAM 60 (Fig. 5) seriell ausgegeben werden.

Nach der Anzeige der Bildschirmabtastzeile 1 tritt ein Hori zontalaustastintervall (blanking interval) auf. Die obere Hälfte der Zeile 0 des DRAM 62 (Fig. 5) (die die ersten 1024 Bildpunkte der Bildschirmabtastzeile 2 enthält) wird über eine gesplittete Spaltenübertragung zur oberen Hälfte des SAM 66 überführt (Fig. 5). Der Zeiger des seriellen Zählers wird so gesetzt, daß er auf die erste Bildpunktdate der oberen Hälfte zeigt, und die Bildpunkte werden aus dem SAM geshiftet (Fig. 5). Während die Bildpunktdaten seriell aus der oberen Hälfte des SAM 66 geshiftet werden (in Fig. 5), wird eine gesplittete Zeilenübertragung durchgeführt, um die letzten 128 Bildpunkte der Bildschirmabtastzeile 2 von der unteren Hälfte der Zeile 511 des DRAM 62 (Fig. 5) zur unteren Hälfte des SAM 66 (Fig. 5) zu bewegen. Nachdem der Bildpunkt 1024 der Bildschirmzeile herausgeshiftet ist, kann der Zeiger des seriellen Zeigers so gesetzt werden, daß er auf die Stelle des ersten der 128 Bildpunkte in der unteren Hälfte des SAM 66 zeigt (Fig. 5). Die letzten 128 Bild punkte der Abtastzeile 2 können dann herausgeshiftet werden.

Dieser Prozeß setzt sich für sämtliche Bildschirmabtastzei len fort.

Wie man erkennen kann, benutzt die Schaltung der Fig. 5B einen großen Teil des VRAM 60 (Fig. 6), ohne dabei Raum zu vergeuden. Die Anzeige der Bildpunkte auf dem Bildschirm ist jedoch sehr komplex. Diese Komplexität steigt für Displays mit Dimensionen, die nicht durch 32 teilbar sind, oder für Displays mit ungeraden Dimensionen weiter an.

Der Erfindung liegt die Aufgabe zugrunde, ein Displaysystem zu schaffen, daß die Speicherquellen wirksamer ausnutzt.

Erfindungsgemäß soll ferner ein Videodisplaysystem zur Ver fügung gestellt werden, dessen Aufbau unabhängig ist von ei ner speziellen Bildschirmauflösung.

Des weiteren soll erfindungsgemäß ein Videodisplaysystem ge schaffen werden, das an jede beliebige Bildschirmauflösung anpaßbar ist, ohne hierzu komplizierte Schaltungen zu benö tigen.

Die vorstehend genannte Aufgabe wird erfindungsgemäß durch ein Videodisplaysystem gelöst, das die Speicherkapazität in wirksamer Weise ausnutzt und das auflösungsunabhängig ist, d. h. auf der Basis einer großen Vielzahl von Bildschirmauf lösungen arbeitet.

Bei dem erfindungsgemäßen Displaysystem kommt ein spezieller VRAM zum Einsatz, der einen als gesplittete Zeilenübertra gung bekannten Vorgang durchführt. Bei einer gesplitteten Zeilenübertragung kann eine Hälfte einer VRAM-Zeile auf den Speicher mit seriellem Zugriff (SAM), der den seriellen Ein gang bildet, übertragen werden, ohne daß hierbei die andere Hälfte der VRAM-Zeile störend beeinflußt wird. Der SAM eines solchen VRAM-Typs kann so angesehen werden, als ob er zwei Halbzeilen besitzt, wobei ein Abgriffszeiger zum Zeigen auf eine der beiden Hälften vorgesehen ist. Bei einem gesplitte ten Zeilenübertragungsvorgang wird eine Halbzeile von Daten, die der Hälfte entspricht, auf die der Abgriffszeiger zeigt, vom DRAM des VRAM auf die Hälfte des SAM übertragen, auf die der Abgriffszeiger zeigt.

Wenn diese Art von VRAM verwendet wird, ist es nunmehr mög lich, die Bildpunkte einer jeden Zeile des Bildschirmes einen nach dem anderen im DRAM des VRAM zu speichern. Wie derum können vier VRAMs Verwendung finden, um die Bildpunkt daten mit den Bildpunkten 0, 4, 8 .. im ersten VRAM, den Bildpunkten 1, 5, 9 .. im zweiten VRAM etc. zu speichern. Bei der Speicherung im ersten VRAM wird genauso wie bei der Speicherung in den anderen VRAMs der ganze zur Verfügung stehende Raum ausgenutzt. Beispielsweise können bei einem Bildschirm mit 1280 Abtastzeilen (die als 1, 2 .. 1280 be zeichnet sind) und 1600 Bildpunkten pro Abtastzeile (die als 0, 1 .. 1599 bezeichnet sind) die Bildpunkte 0, 4, 8 .. 1596 der Abtastzeile 1 in Zeile 0, Spalte 0 .. 399 des DRAM des ersten Speicherfeldes gespeichert werden. Die Bildpunkte der Abtastzeile 2 des Bildschirmes können im verbleibenden Ab schnitt der Zeile 0 gespeichert werden und sich auf der Zeile 1 des DRAM des ersten Speicherfeldes fortsetzen. Mit anderen Worten, die Bildpunkte 0, 4, 8 .. 444 der Abtast zeile 2 eines Bildschirmes können in Zeile 0, Spalten 400 .. 511 des ersten Speicherfeldes gespeichert werden. Die Bild punkte 448, 452 .. 1596 der Abtastzeile 2 des Bildschirmes können in Zeile 1, Spalte 0 .. 287 des DRAM des ersten Speicherfeldes gespeichert werden. Die dritte Abtastzeile des Display kann in Zeile 1, Spalten 288 .. 511 und Zeile 2, Spalten 0 .. 275 gespeichert werden etc. Ein derartiges Speicherschema wird als lineare Adressierung bezeichnet. Durch eine lineare Adressierung wird im Gegensatz zu den an deren Speicherschemata kein Speicherraum im VRAM vergeudet.

Bei dem erfindungsgemäßen Displaysystem finden Rahmenpuf fererneuerungsvorgänge über einen Eingang für direkten Zu griff des VRAM Anwendung. Bildschirmerneuerungsvorgänge wer den über den seriellen Eingang mit gesplittetem Zeilenüber tragungsvermögen durchgeführt.

Bei einem gesplitteten Zeilenübertragungsvorgang wird die eine Hälfte der adressierten VRAM-Zeile der Bilddaten auf die entsprechende Hälfte des SAM übertragen. Beispielsweise kann ein VRAM 512 Spaltenstellen mit den Bezeichnungen 0, 1 .. 511 zum Speichern von Bildpunktdaten und einen SAM mit 512 Stellen mit den Bezeichnungen 0, 1 .. 511 besitzen. Über eine gesplittete Zeilenübertragung der unteren Hälfte des VRAM werden die Bildpunktdaten der Stellen 0, 1 .. 255 auf die Stellen 0, 1 .. 255 des SAM übertragen. In entsprechen der Weise werden über eine gesplittete Zeilenübertragung der oberen Hälfte des VRAM die Bildpunktdaten der Stellen 256, 257 .. 511 auf die Stellen 256, 257 .. 511 des SAM übertra gen.

Das erfindungsgemäße Displaysystem umfaßt eine neuartige Bildschirmerneuerungssteuereinheit. Diese Bildschirmer neuerungssteuereinheit besitzt einen ersten Zähler zum Zählen der Stellen im SAM zum Speichern von Bildpunktdaten und einen zweiten Zähler zum Zählen der Zeilen des DRAM des VRAM. Der erste Zähler wird am Ende eines Vertikalaustastin tervalls auf 0 initialisiert und zählt in der Reihenfolge mit den Impulsen des seriellen Taktes bis zu der Zahl der Bildpunkte in einer Zeile des VRAM. Beispielsweise ist der serielle Takt mit dem seriellen Taktsignal des VRAM synchro nisiert.

Der zweite Zähler wird ebenfalls am Ende des Verti kalaustastintervalls auf 0 initialisiert. Einmal während der unteren Hälfte der Zählung des Zählers, d. h. bevor der erste Zähler den Mittelpunkt seiner Zählung überschreitet, wird der zweite Zähler erhöht. Beispielsweise wird für einen VRAM mit 512×512 Bildpunkten der zweite Zähler jedesmal dann erhöht, wenn der erste Zähler 127 erreicht.

Ferner besitzt die Steuereinheit einen Abgriffszeiger-Gene rator zum alternativen Zeigen auf die obere und untere Hälfte des SAM. Dieser Abgriffszähler ist mit einer bistabi len Kippschaltung (toggled) versehen, um auf die obere Hälfte des SAM zu zeigen, während der erste Zähler in der unteren Hälfte seiner Zählung zählt. Des weiteren ist der Abgriffszeiger bistabil geschaltet, um auf die untere Hälfte des SAM zu zeigen, während der erste Zähler in der oberen Hälfte seiner Zählung zählt. Um dies zu erreichen, wird bei spielsweise das Komplement des Bits höchster Ordnung des ersten Zählers dem Abgriffszeigereingang des VRAM zugeführt, um dort vom Abgriffszähler verwendet zu werden.

Schließlich besitzt die Steuereinheit auch einen Erneue rungsanforderungsgenerator zum Initiieren eines Übertra gungszyklus. Der Erneuerungsanforderungsgenerator initiiert eine gesplittete Zeilenübertragung einer jeden Hälfte der vom zweiten Zähler adressierten VRAM-Zeile während des Ver tikaldisplayintervalls. Eine gesplittete Zeilenübertragung der unteren Hälfte der vom zweiten Zähler adressierten VRAM- Zeile tritt einmal auf, während der erste Zähler in der obe ren Hälfte seiner Zählung für jede Zeile des VRAM zählt. In entsprechender Weise tritt eine gesplittete Zeilenübertra gung der oberen Hälfte der vom zweiten Zähler adressierten VRAM-Zeile einmal für jede Zeile des VRAM auf, während der erste Zähler in der unteren Hälfte seiner Zählung zählt. Beispielsweise tritt bei einem 512×512 VRAM eine gesplit tete Zeilenübertragung auf der unteren Hälfte einer adres sierten Zeile (d. h. die Spalten 0, 1 .. 255) auf, wenn der erste Zähler 256 erreicht. Eine gesplittete Zeilenübertra gung auf der oberen Hälfte einer adressierten Zeile (d. h. Spalten 256, 257 .. 511) tritt auf, wenn der erste Zähler 512 erreicht. Ferner erzeugt der Erneuerungsanforderungsge nerator auch eine Anforderung während des Vertikalrücklaufs des Abtastsignals zum Initiieren eines Leseübertragungs zyklus derart, daß die erste Zeile der Daten im DRAM des VRAM in den SAM übertragen werden kann.

Die Erfindung wird nachfolgend anhand von Ausführungsbei spielen in Verbindung mit der Zeichnung im einzelnen erläu tert. Es zeigt

Fig. 1 in schematischer Weise ein herkömmlich ausgebildetes Rasterdisplaysystem, bei dem der Rahmenpuffer DRAMs besitzt;

Fig. 2 in schematischer Weise einen VRAM mit ei nem seriellen Eingang;

Fig. 3 in schematischer Weise ein herkömmlich ausgebildetes Rasterdisplaysystem, bei dem der Rahmenpuffer den VRAM der Fig. 2 besitzt;

Fig. 4A eine spezielle Datenorganisation im VRAM der Fig. 2;

Fig. 5A in schematischer Weise einen VRAM mit ge splittetem Übertragungsvermögen;

Fig. 5B eine spezielle Art der Datenorganisation innerhalb des VRAM der Fig. 5;

Fig. 6 in schematischer Weise ein Rasterdisplay system gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 7 die Datenorganisation im VRAM der Fig. 6;

Fig. 8 in schematischer Weise eine Adreßgenera torschaltung zur Verwendung im Raster displaysystem der Fig. 6;

Fig. 9 in schematischer Weise eine Abgriffszei gergeneratorschaltung zur Verwendung in der Adreßgeneratorschaltung der Fig. 8;

Fig. 10 das Timing der gesplitteten Übertragungs- und Lesedatenübertragungsvorgänge im VRAM der Fig. 6;

Fig. 11 die Datenorganisation in einem VRAM- System, das zwei Bänke umfaßt;

Fig. 12 in schematischer Weise eine wahlweise Bankumschaltschaltung zur Verwendung in der Adreßgeneratorschaltung der Fig. 8; und

Fig. 13 eine modifizierte Zeilenadreßzählerschal tung zur Verwendung in der verschachtel ten Abtastung und Doppelpufferung.

Fig. 6 zeigt in schematischer Weise ein Rasterdisplaysystem 10′′ gemäß einem Ausführungsbeispiel der Erfindung. Das System 10′′ der Fig. 6 unterscheidet sich von dem System 10′ der Fig. 3 dadurch, daß der Rahmenpuffer des Systems 10,′′ einen VRAM 60 mit gesplittetem Zeilenübertragungsvermö gen anstelle des VRAM 40 der Fig. 3 verwendet, der kein ge splittetes Zeilenübertragungsvermögen besitzt. Darüber hinaus umfaßt das System 10′′ der Fig. 6 die Bildschirmer neuerungssteuerschaltung 70. Beim System 10′′ der Fig. 6 werden Adressen für Bildschirmerneuerungsvorgänge durch die Bildschirmerneuerungssteuerschaltung 70 erzeugt und über den Bus 79 auf den Multiplexer 18 übertragen. Um die Bild schirmerneuerung richtig auszuführen, überträgt die Steuer schaltung 70 ein Erneuerungsanforderungssignal über die Lei tung 6 an die Speichersteuerschaltung 7. Im Gegensatz dazu werden beim System 10′ der Fig. 3 Adressen für Bild schirmerneuerungsvorgänge durch die grafische Steuereinheit 22 erzeugt. Beim System 10′′ der Fig. 6 werden durch Puf fererneuerungsvorgänge Daten in den VRAM 60 über den Eingang 64 für direkten Zugriff eingeschrieben. Bildschirmer neuerungsvorgänge lesen Daten aus dem seriellen Eingang 65 aus.

Wie vorstehend erläutert, kann das Displaysystem 10′′ der Fig. 6 durch Verwendung des VRAM 60 mit gesplittetem Über tragungsvermögen und der Bildschirmerneuerungssteuerschal tung 70 in äußerst wirksamer Weise die Speicherkapazität des VRAM 60 nutzen, und das System 10′′ wird unabhängig von der Auflösung des speziellen im System verwendeten Bildschirmes 12.

Durch Verwendung eines VRAM, der in der Lage ist, eine ge splittete Zeilenübertragung durchzuführen, können die Bild punkte eines VRAM in einer linear adressierten Weise ge speichert werden. Eine solche Anordnung ist in Fig. 7 dar gestellt. Es sind hierbei VRAMs 60 gezeigt, die eine ge splittete Zeilenübertragung verwirklichen. Die VRAMs 60 be sitzen Zeilen mit den Bezeichnungen 0, 1 . . . In den VRAMs 60 sind die Zeilen oder Abtastzeilen eines Anzeigeschirmes mit den Bezeichnungen 1, 2 .. gespeichert. Wie aus Fig. 7 her vorgeht, sind die Bildpunktdaten einer jeden Abtastzeile be nachbart zu der vorhergehenden Abtastzeile gespeichert. Die Abtastzeilen, die kein integrales Vielfaches der Zeilen breite des VRAM 60 ausmachen, überlappen auf die nächste Zeile. Beispielsweise speichert die Zeile 0 des VRAM 60 die Abtastzeile 1 des Bildschirmes und die erste Gruppe von Bildpunkten der Abtastzeile 2. Die verbleibenden Bildpunkte der Abtastzeile 2 überlappen auf Zeile 1 des VRAM 60. Unmit telbar benachbart zu den verbleibenden Bildpunkten der Ab tastzeile 2 sind die Bildpunkte der Abtastzeile 3 angeordnet etc.

In Fig. 8 ist eine Bildschirmerneuerungssteuerschaltung 70 zum Erneuern eines in den VRAMs 60 (Fig. 6) gespeicherten Anzeigerasters in einem linearen Adreßformat dargestellt. Diese Steuerschaltung umfaßt einen Schmutzzähler (dirty counter) 100 mit einem Ausgang 102, einem Takteingang 104 und einem Löscheingang 106. Der Löscheingang 106 ist über eine Leitung 108 an das VDISP-Signal angeschlossen. Somit wird der Zähler 100 während des Vertikalaustastintervalls gelöscht (auf eine logische 0 rückgesetzt). Wie nachfolgend im einzelnen erläutert wird, ist das VDISP-Signal beispiels weise auch an die Speichersteuereinheit 7 (Fig. 6) ange schlossen, um zu ermitteln, ob eine RDT oder gesplittete Zeilenübertragung stattfinden soll. Der Takteingang ist über eine Leitung 110 an einen seriellen Takt angeschlossen. Der serielle Takt wird beispielsweise von der grafischen Steuereinheit 22 (Fig. 6) erzeugt und dient dazu, das Aus gangssignal der Bildpunktdaten von den VRAMs 60 (Fig. 6) mit der Rasterabtastung des CRT 12 (Fig. 6) zu synchroni sieren. Somit beginnt der Zähler 100 mit 0 während eines Vertikalaustastintervalls und zählt mit dem seriellen Takt weiter. Der Zähler 100 kehrt auf 0 zurück, nachdem er die maximale Spaltenposition der VRAMs 60 (Fig. 6) erreicht hat. Beispielsweise zählt der Zähler 100 von 0 bis 511 und kehrt dann auf 0 zurück, um den VRAMs 60 (Fig. 6) mit 512 Spalten gerecht zu werden.

Die Steuereinheit 70 besitzt ferner einen Zeilenadreßzähler 112. Wie der Zähler 100 weist der Zähler 112 einen Taktein gang 114, einen Löscheingang 116 und einen Ausgang 118 auf. Der Löscheingang 116 ist ebenfalls über die Leitung 120 an das VDISP-Signal angeschlossen. Somit wird der Zeilenadreß zähler 112 während des Vertikalaustastintervalls rückgesetzt (d. h. auf 0 gesetzt). Der Ausgang 118 ist über die Leitung 122 und die Leitung 79 an den Adreßmultiplexer 18 (Fig. 6) und somit an die VRAMs 60 (Fig. 6) angeschlossen.

Der Takteingang 114 des Zeilenadreßzählers 112 ist über die Leitung 124 an eine Taktgeneratorschaltung 125 angeschlos sen. Die Aufgabe der Taktgeneratorschaltung 125 besteht darin, manchmal einen Takt zu erzeugen, wenn der Zähler 100 in der unteren Hälfte seiner Zählung zählt. Beispielsweise umfaßt die Taktgeneratorschaltung eine Kombinationsschaltung 140 und einen Flip-Flop 130. Das an der Leitung 124 erzeugte Taktsignal wird zum Q-Ausgang 128 des Flip-Flops 130 gege ben. Der Flip-Flop 130 besitzt auch einen Takteingang 132, der an den seriellen Takt (SC) oder ein anderes Steuersignal über die Leitung 134 angeschlossen ist. Der Flip-Flop 130 besitzt einen D-Eingang 136, der über eine Leitung 138 an die erste Kombinationsschaltung 140 angeschlossen ist. Die erste Kombinationsschaltung 140 ist über die Leitungen 142 an den Ausgang 102 des Zählers 100 angeschlossen. Mit Hilfe der ersten Kombinationsschaltung 140 wird eine logische 1 einmal auf der Leitung 138 abgegeben, wenn der Zähler 100 in der unteren Hälfte seiner Zählung zählt. Dies kann durch eine UND-Verknüpfung der einzelnen Bits oder ihrer Komple mente unter Verwendung von UND-Gliedern und Invertern in der ersten Kombinationsschaltung 140 erreicht werden. Wenn es beispielsweise wünschenswert ist, den Flip-Flop 130 zu setzen, wenn der Zähler 100 127 erreicht, werden die unte ren sieben Bits und die Komplemente der oberen beiden Bits über eine UND-Verknüpfung in der ersten Kombinationsschal tung 140 miteinander verknüpft. Hierdurch wird sicherge stellt, daß eine logische 1 für jeden Takt erzeugt wird, je doch nur einmal während jeder Zählung des Zählers 100. Während des Videoaustastintervalls führt ein über die Lei tung 121 zum Löscheingang 135 des Flip-Flop 130 geführter Impuls den Flip-Flop zurück.

Die Steuereinheit 70 besitzt ferner eine Erneuerungsanfor derungsgeneratorschaltung 170 zum Initiieren eines Übertra gungszyklus. Diese Schaltung 170 umfaßt eine zweite Kombina tionsschaltung 144, einen Flip-Flop 150 und ein ODER-Glied 160. Die Schaltung dieser Elemente wird nunmehr im Detail erläutert.

Die zweite Kombinationsschaltung 144 ist an den Ausgang 102 des Zählers 100 über die Leitung 146 angeschlossen. Sie gibt einmal eine logische 1 ab, wann immer der Zähler 100 bis zu der signifikanten Stelle der unteren Hälfte seiner Zählung zählt, und einmal dann, wenn der Zähler bis zur signifi kantesten Stelle der oberen Hälfte seiner Zählung zählt. Beispielsweise gibt die zweite Kombinationsschaltung 144 eine logische 1 ab, wann immer der Zähler 100 255 und 511 erreicht. Hierzu führt die zweite Kombinationsschaltung 144 vorzugsweise eine UND-Verknüpfung der unteren 8 Bits des Zählers 100 unter Verwendung von UND-Gliedern durch. Hier durch wird eine logische 1 über die Dauer von einem Takt zyklus erzeugt, wann immer der Zähler 100 255 oder 511 er reicht.

Der Ausgang der zweiten Kombinationsschaltung 144 ist über eine Leitung 148 an den D-Eingang 152 des Flip-Flops 150 an geschlossen. Der Flip-Flop 150 besitzt einen Q-Ausgang 154 und einen Takteingang 156, der über die Leitung 134 an den Signaltakt angeschlossen ist. Mit Hilfe dieser Anordnung speichert der Flip-Flop 150 eine logische 1, die von der zweiten Kombinationsschaltung 144 abgegeben worden ist, wenn der Zähler 255 und 511 erreicht. Sonst speichert der Flip- Flop 150 eine logische 0. Er verzögert beispielsweise das Ausgabesignal der zweiten Kombinationsschaltung 144. Somit wird im Flip-Flop 150 eine logische 1 erzeugt, wenn der Zähler 100 256 und 0 erreicht. Wie bei dem Flip-Flop 130 setzt ein über die Leitung 121 an den Löscheingang 151 des Flip-Flops 150 während des Vertikalaustastintervalls über tragener Impuls den Flip-Flop 150 auf eine logische 0 zu rück.

Der Q-Ausgang 154 des Flip-Flops 150 ist über die Leitung 158 an ein ODER-Glied 160 angeschlossen. Das VR (Vertikalrücklauf)-Signal steht über die Leitung 166 am ODER-Glied 160 an. Das Ausgangssignal des ODER-Gliedes ist das Erneuerungsanforderungssignal. Es kann über die Leitun gen 168 und 6 der Speichersteuerschaltung 7 zugeführt wer den, um einen Übertragungszyklus (eine gesplittete Zeilen übertragung oder einen Lesedatenübertragungszyklus) zu initiieren.

Die Bildschirmerneuerungsadreßgeneratorschaltung 70 besitzt ferner eine Abgriffszeigergeneratorschaltung 172, wie in Fig. 9 gezeigt. Beispielsweise wird das höchste Bit des Zählers 100 (Fig. 8) über die Leitung 186 einem Inverter 188 zugeführt. Das Ausgangssignal des Inverters 188 wird über die Leitung 190 einem UND-Glied 194 zugeführt. Dieses UND-Glied 194 empfängt ferner das VDISP-Signal als Eingangs signal über die Leitung 192.

Im Betrieb der Abgriffszeigerschaltung 172 wird das Bit höchster Ordnung des Zählers 100 (Fig. 8) über die Leitung 186 als Wert des Abgriffszeigergenerators 172 auf der Lei tung 196 abgegeben. Die Ausgangsleitung 196 des Abgriffszei gergenerators ist wiederum über den MUX 18 (Fig. 6) an den Abgriffszeigereingang der VRAMs 60 angeschlossen. Das Bit höchster Ordnung des Zählers 100 (Fig. 8) wird nur dann auf eine logische 1 gesetzt, wenn der Zähler die Bildpunkte in der oberen Hälfte des SAM 66 zählt (Fig. 5). Somit wird der Wert des Abgriffzeigers in Abhängigkeit davon, ob der Zähler 100 in der oberen Hälfte oder der unteren Hälfte seiner Zählung zählt, geschaltet. Beispielsweise ist der Abgriff zeigergenerator 172 so ausgebildet, daß er eine logische 0 auf der Leitung 196 abgibt, um auf die untere Hälfte des SAM 66 (Fig. 5) zu zeigen. Um auf die obere Hälfte des SAM 66 zu zeigen (Fig. 5), gibt der Abgriffzeigergenerator bei spielsweise eine logische 1 auf die Leitung 196. Die Leitung 196 entspricht dem Bit hoher Ordnung der Abgriffzei geradresse. Der Rest der Bits für die Abgriffzeigeradresse wird auf eine logische 0 gesetzt.

Das über die Leitung 192 dem UND-Glied 196 zugeführte VDISP- Signal wird dazu verwendet, um den Abgriffzeiger während des Vertikalaustastintervalls auf 0 zu setzen. Die Aufgabe die ser Anordnung besteht darin, den Abgriffzeiger während eines RDT-Vorganges, der während des Vertikalaustastintervalls durchgeführt wird, auf einer logischen 0 zu halten. Die Ar beitsfolge des Abgriffzeigers während des Vertikalaustastin tervalls wird nachfolgend in Einzelheiten erläutert.

Die Funktionsweise der Erneuerungsadreßgeneratorschaltung 70 der Fig. 8-9 wird nunmehr in Verbindung mit Fig. 10 be schrieben. Fig. 10 gibt die Beziehung zwischen bestimmten Videotimingsignalen wieder. Zuerst tritt ein Videoaustastin tervall im VDISP-Signal auf. Somit werden der Zähler 100, der Zeilenadreßzähler 112 und die Flip-Flops 130, 150 auf eine logische 0 rückgesetzt. Als nächstes tritt während des Videoaustastintervalls ein Impuls im VR-Signal auf, der einen Vertikalrücklauf auf dem Bildschirm initiiert. Zu die sem Zeitpunkt ist es wünschenswert, eine RDT anstelle einer gesplitteten Zeilenübertragung durchzuführen. Somit kann der Erneuerungsanforderungsgenerator mit Hilfe des ODER-Gliedes 160 eine Erneuerungsanfrage erzeugen. Das VDISP-Signal, das beispielsweise über die Speichersteuerschaltung 7 (Fig. 6) an einen Steuereingang der VRAMs 60 (Fig. 6) geschaltet ist, erzeugt ein geeignetes Signal, das anzeigt, daß eine RDT anstelle einer gesplitteten Zeilenübertragung durchge führt werden soll. Des weiteren wird der Abgriffszeiger vor zugsweise während der RDT auf einer logischen 0 gehalten. Mit Hilfe des UND-Gliedes 194 (Fig. 9) wird der Abgriffs zeiger auf der logischen 0 gehalten. Das einem geeigneten Eingang der Speichersteuerschaltung 70 (Fig. 6) zugeführte Erneuerungsanforderungssignal bewirkt dann eine RDT.

Nach der RDT befindet sich die Zeile 0 des DRAM 62 (Fig. 5) im SAM 66 (Fig. 5). Am Ende des Vertikalaustastintervalls erscheinen Impulse im HDISP-Signal. Der serielle Takt ist mit diesen Impulsen synchronisiert. Wenn der serielle Takt die Impulse empfängt, werden Bildpunktdaten eine nach der anderen vom SAM 66 (Fig. 5) herausgeshiftet. Ferner wird der Zähler 100 bei jedem Impuls des seriellen Taktes erhöht. Auf diese Weise zeigt der Zähler 100 an, welche Bildpunkt date aus dem SAM 66 (Fig. 5) herausgeshiftet worden ist. Einige Zeit während der unteren Hälfte der Zählung des Zählers 100 gibt die erste Kombinationsschaltung 140 eine logische 1 ab. Dieses Ausgangssignal wird in den Flip-Flop 130 getaktet. Wenn der Flip-Flop 130 seinen Zustand ändert, wird der Zeilenadreßzähler 112 von 0 auf 1 erhöht. Somit empfängt der Rahmenpuffer 60 (Fig. 5) nunmehr den Wert 1 als ein Zeilenadreßeingangssignal.

Der Zähler 100 zeigt an, daß die Bildpunktdaten der unteren Hälfte des SAM 66 (Fig. 5) alle herausgeshiftet worden sind, wenn er die signifikanteste Stelle der unteren Hälfte des SAM 66 (Fig. 5) erreicht. An diesem Punkt kann die un tere Hälfte des SAM 66 (Fig. 5) mit der nächsten Halbzeile von Daten aus dem DRAM 62 (Fig. 5) beschickt werden. Wenn die Zählung des Zählers 100 diesen Wert erreicht hat, gibt die zweite Kombinationsschaltung 144 eine logische 1 ab. Das Ausgangssignal der Kombinationsschaltung 144 wird in den Flip-Flop 150 getaktet. Der Wert des Flip-Flops 150 (nunmehr eine logische 1) wird mit dem VR-Signal über eine ODER-Ver knüpfung verknüpft, um eine logische 1 zu erzeugen. Ferner zeigt das VDISP-Signal, das ebenfalls der Speichersteuer schaltung 7 (Fig. 6) zugeführt wird, nunmehr an, daß eine gesplittete Zeilenübertragung und keine RDT stattfinden soll. Somit wird eine gesplittete Zeilenübertragung der Halbzeile initiiert, auf die der Abgriffszeiger zeigt. Da das höchste Bit des Zählers 100 nunmehr eine logische 1 ist (d. h. der Zähler 100 hat 256 erreicht), gibt die Abgriffs zeigergeneratorschaltung 172 (Fig. 9) eine logische 0 ab. Somit zeigt der Abgriffszeiger auf die untere Hälfte des SAM 66 (Fig. 5), wodurch angezeigt wird, daß die gesplittete Zeilenübertragung auf der unteren Hälfte der adressierten Zeile des DRAM 62 (Fig. 5) stattfinden soll. Somit wird die untere Hälfte der Zeile 1 des DRAM 62 (Fig. 5) auf die un tere Hälfte des SAM 66 (Fig. 5) übertragen.

Mittlerweile shiftet der SAM 66 (Fig. 5) die in seiner obe ren Hälfte (d. h. der oberen Hälfte der DRAM-Zeile 0) gespeicherten Bildpunktdaten weiterhin seriell heraus. Es versteht sich, daß der SAM 66 (Fig. 5) sämtliche Bildpunkt daten der Abtastzeile 1 des Displayschirmes 12 (Fig. 6) herausshiftet. An diesem Punkt müssen die nächsten Bild punktdaten des SAM 66 (Fig. 5), die seriell abgegeben wer den müssen, auf der Abtastzeile 2 des Bildschirmes 12 (Fig. 6) angezeigt werden. Vor dem Herausshiften der verbleibenden Bildpunktdaten des SAM 66 (Fig. 5) tritt ein Horizontal austastintervall auf, wenn sich das Raster des Displays zur Spaltenstelle 0 der Abtastzeile 2 bewegt. Während des Hori zontalaustastintervalls wird der serielle Takt desaktiviert, so daß keine Bildpunktdaten aus dem SAM 66 (Fig. 5) heraus geshiftet werden.

Schließlich erreicht der SAM 66 (Fig. 5) den letzten in seiner oberen Hälfte gespeicherten Bildpunkt (d. h. den letzten Bildpunkt der DRAM-Zeile 0). Bei einem 512×512 VRAM 60 (Fig. 6) entspricht dies beispielsweise der Spalte 511 des SAM 66 (Fig. 5). Zur gleichen Zeit erreicht der Zähler 100 die Ziffer 511 seiner Zählung. Somit wird das höchste Bit des Zählers 100 beim nächsten seriellen Takt (Fig. 9) auf eine logische 0 gesetzt. Mittlerweile hat die zweite Kombinationsschaltung 144 eine logische 1 abgegeben, die im Flip-Flop 150 des nächsten seriellen Taktes ge speichert wird. Mit Hilfe des Flip-Flops 150 und des ODER- Gliedes 160 gibt der Bildschirmerneuerungsanforderungs generator 170 eine logische 1 ab. Wie vorher wird eine ge splittete Zeilenübertragung initiiert. Der Zeilenadreßzähler zeigt jedoch noch auf Zeile 1 des VRAM 60 (Fig. 6), so daß eine Hälfte der Zeile 1 zum SAM 60 (Fig. 5) übertragen wird. Dieses Mal gibt die Abgriffszeigergeneratorschaltung 172 (Fig. 9) jedoch eine logische 1 ab (da das höchste Bit des Zählers 100 0 ist), die auf die obere Hälfte der adres sierten Zeile zeigt. Somit findet eine gesplittete Zeilen übertragung statt, die die obere Hälfte der DRAM-Zeile 1 zur oberen Hälfte des SAM 66 (Fig. 5) bewegt.

In der Zwischenzeit ist der Zähler 100 auf 0 zurückgekehrt, und die Bildpunktdaten sind seriell aus der unteren Hälfte des SAM 66 (Fig. 5), der, wie vorstehend erläutert, nunmehr die untere Hälfte der DRAM-Zeile 1 enthält, herausgeshiftet worden. Es versteht sich, daß die beiden vorstehend erwähn ten gesplitteten Zeilenübertragungen wieder durchgeführt werden, wenn der Zähler 100 255 und 511 erreicht. Somit werden für jede Zeile zwei gesplittete Zeilenübertragungen durchgeführt. Wenn der SAM 66 (Fig. 5) mit dem Heraus shiften der Bildpunktdaten (pixel data) der oberen Hälfte beginnt, wird zuerst die untere Halbzeile der Bildpunktdaten der nächsten Zeile des VRAM 60 (Fig. 6) auf die untere Hälfte des SAM 66 (Fig. 5) übertragen. Wenn der SAM 66 (Fig. 5) mit dem Herausshiften der Bildpunktdaten der unte ren Hälfte beginnt, werden dann die Bildpunktdaten der obe ren Hälfte der momentanen Zeile des VRAM 60 (Fig. 6) auf die obere Hälfte des SAM 66 (Fig. 5) übertragen. Dieser Vorgang wird solange durchgeführt, bis sämtliche der Bild schirmabtastzeilen angezeigt worden sind. An diesem Punkt tritt ein Vertikalaustastintervall im VDISP-Signal auf, und es findet eine RDT-Übertragung statt, wie vorstehend be schrieben. Der gesamte Bildschirmerneuerungsvorgang wieder holt sich dann selbst.

In Fig. 11 ist eine Speicheranordnung 200 für einen 1024*1280 Displayschirm (Fig. 6) gezeigt, bei der 256 K*4 VRAMs 60 (Fig. 6) Verwendung finden. Die Speicherung der Bildpunkte erfolgt in vier Speicherfeldern, die VRAM 0, VRAM 1, VRAM 2, VRAM 3 bezeichnet sind, wobei die in Verbindung mit Fig. 7 beschriebene lineare Adressierung Anwendung fin det. In diesen Fall übersteigt die Zahl der Bildpunkte im Displayschirm 12 (Fig. 6) die Zahl der Stellen in einer Bank der Speicherfelder. Daher sind in Fig. 11 zwei Bänke von Speicherfeldern, die als BANK 1 und BANK 2 bezeichnet sind, gezeigt. Die Bildpunktdaten überlappen von der letzten Zeile 511 der BANK 1 bis zur ersten Zeile 0 der BANK 2. Mit anderen Worten, die Bilddaten der Abtastzeilen 1, 2 .. 819 werden linear in der BANK 1 gespeichert. Die ersten beiden 156 Bildpunkte der Abtastzeile 820 werden ebenfalls in einer BANK 1 gespeichert. Die letzten 1024 Bildpunkte der Abtast zeile 820 werden in Zeile 0 der BANK 2 gespeichert. Danach setzt sich die Speicherung der Abtastzeilen 821-1024 in BANK 2 in linearer Weise fort.

Vorher hat der Zeilenadreßzähler 112 (Fig. 8) die Zeilen der VRAMs 60 (Fig. 6) gezählt. Unter Verwendung einer Bank von 250 K*4 VRAMs 60 (Fig. 6), die beispielsweise 512 Zeilen besaß, benötigte der Zeilenadreßzähler 112 (Fig. 8) nur 9 Bits. Mit zwei Bänken werden 10 Bits verwendet. Das Bit höchster Ordnung wird benutzt, um die richtige Bank, d. h. BANK 1 oder BANK 2, auszuwählen. Dies kann erreicht werden, indem man das 10. Bit decodiert und das entstehende decodierte Signal in die Chip-Selekt-Leitungen der VRAMs 60 (Fig. 6) einer jeden Bank eingibt. Eine beispielhafte Bankselektor schaltung 210 ist in Fig. 12 gezeigt.

In Verbindung mit Fig. 12 wird nunmehr die Bankselektor schaltung 210 beschrieben. Wie in Fig. 12 gezeigt, ist ein modifizierter Zeilenadreßzähler 212 in zwei Abschnitte un terteilt, nämlich in bits 212A höherer Ordnung und bits 212B niedrigerer Ordnung. Die bits 212B niedrigerer Ordnung wer den, wie vorstehend beschrieben, zum Adressieren der Zeilen der VRAMs 60 (Fig. 6) verwendet. Die bits 212A höherer Ordnung werden der Bankselektorschaltung 210 über die Lei tung 214 zugeführt.

Die bits 212A höherer Ordnung werden über die Leitung 214 einem Dekodierer 216 zugeführt, der die bits 212A von Binär format in Unärformat dekodiert. Vor diesem Punkt wird jede unäre Ausgangsleitung 218-1 .. 218-N dem Enable-Eingang (in Fig. 12 mit RAS bezeichnet) zugeführt, um den Empfang der Zeilenadresse durch die VRAMs 60 (Fig. 6) der speziellen Bänke freizugeben. Beispielsweise besitzt ein Zeilenadreß zähler 212 mit 13 bits, der für 512×512 VRAMs geeignet ist, vier Extrabits 212A höherer Ordnung. Diese bits 212A können verwendet werden, um die VRAMs 60 (Fig. 5) von einer von 16 Bänken zum Empfang der Zeilenadresse auszuwählen. Dies wird erreicht, indem die bits höherer Ordnung in einen Dekodierer 216 gegeben werden und jede unäre Ausgangsleitung 218-1, 218-2 .. 218-16 an das entsprechende Bankwählsignal RAS (1), RAS (2) .., RAS (16) gelegt wird. Wenn nur zwei Bänke vorgesehen sind, wird nur ein bit 212A benötigt.

Es versteht sich, daß nicht nur der Zeilenadreßeingang der Bänke, sondern auch der Ausgang der SAMs 66 (Fig. 5) der VRAMs 60 (Fig. 6) einer jeden nicht gewählten Bank desakti viert werden muß. Um dies zu erreichen, ist eine komplizier tere Anordnung erforderlich, um sicherzustellen, daß der Bankausgang nur dann desaktiviert wird, wenn der SAM 66 (Fig. 5) dieser Bank die letzte Zeile der Bildpunktdaten ausgegeben hat.

Eine Vielzahl von Schaltungen 250-1 .. 250-N, die an unäre Ausgangsleitungen 218-1 .. 218-N geschaltet sind, sind zur Lösung dieser Aufgabe vorgesehen. Jede Schaltung 250-1 .. 250-N dient dazu, den seriellen Ausgang der VRAMs 60 (Fig. 6) einer Bank entsprechend der unären Leitung 218-1 .. 218-N, die zur Schaltung 250-1 .. 250-N führt, zu steuern. Bei spielsweise besitzt jede Schaltung 250-1 .. 250-N einen Aus gang 248-1 .. 248-N, der dem seriellen Enable-Eingang (SE) der VRAMs 60 (Fig. 6) in der zugehörigen Bank zugeführt ist. Der SE-Eingang steuert unter anderem den seriellen Aus gang einer jeden VRAM 60 (Fig. 6). Die Funktionsweise der Schaltungen 250-1 und 250-2 wird nunmehr erläutert. Diese Erläuterung gilt für sämtliche Schaltungen 250-1 .. 250-N.

Das unäre Ausgangssignal niedrigster Ordnung wird über die Leitung 218-1 einem UND-Glied 226-1 zugeführt. Dieses Aus gangssignal der Leitung 218-1 entspricht beispielsweise der ersten Bank und stellt eine logische 1 dar, wenn die BANK 1 ausgewählt ist. Vorzugsweise tritt dies auf, wenn keines der bits 212A einer logischen 1 entspricht. Ferner wird über die Leitung 224-1 das Ausgangssignal einer Kombinationsschaltung 222 dem UND-Glied 226-1 zugeführt. Diese Kombinationsschal tung 222 führt eine UND-Verknüpfung sämtlicher Bits des Zählers 100 durch. Die Kombinationsschaltung gibt somit eine logische 1 auf die Leitung 224, wenn der Zähler das Ende seiner Zählung erreicht hat, d. h. wenn der SAM 66 (Fig. 5) seine letzte Bildpunktdate ausgegeben hat. Dies ist bei der bevorzugten Ausführungsform wünschenswert, um sicherzustel len, daß das UND-Glied 226-1 nur dann eine 1 abgeben kann, wenn der SAM 66 (Fig. 5) die letzte Bildpunktdate abgegeben hat.

Die Schaltung 250-1 besitzt ein zweites UND-Glied 228-1. Das Komplement des Ausgangssignales der Kombinationsschaltung 222, das ebenfalls über die Leitung 224-1 zugeführt wird, wird an das UND-Glied 228-1 gelegt. Ferner wird dem UND- Glied 228-1 das Q-Ausgangssignal 244-1 eines Flip-Flops 240- 1 über den Rückkopplungsweg 234-1 zugeführt. Somit gibt das Glied 228-1 eine logische 1 ab, wenn der Zähler 100 nicht das Ende des SAM 66 (Fig. 5) erreicht hat und der Flip-Flop 240-1 bereits auf eine logische 1 gesetzt worden ist.

Die Ausgangssignale der UND-Glieder 226-1, 228-1 werden über Leitungen 230-1, 232-1 zu einem ODER-Glied 236-1 geführt. Das ODER-Glied gibt eine logische 1 ab, wenn eines der UND- Glieder 226-1, 228-1 eine logische 1 abgibt. Das Ausgangs signal des ODER-Gliedes 236-1 wird über die Leitung 238-1 dem D-Eingang 242-1 des Flip-Flops 240-1 zugeführt.

Der Flip-Flop 240-1 besitzt einen Takteingang 246-1, einen Q-Ausgang 244-1, einen Q (Komplement)-Ausgang 245-1 und einen Löscheingang 247-1. Der Takteingang 246-1 ist über die Leitung 252 an den seriellen Takt oder an andere Steuer signale angeschlossen. Somit ist die Speicherung des Flip- Flops 240-1 mit dem Zähler 100 synchronisiert. Der Q-Ausgang 244-1 ist über den Rückkopplungsweg 234-1 an das UND-Glied 228-1 gelegt. Der Q-Ausgang 245-1 ist über die Leitung 248-1 dem seriellen Enable-Eingang (SE [1]) der BANK 1 (Fig. 11) zugeführt. Schließlich ist der Löscheingang 247-1 über die Leitung 249 an das VDISP-Signal angeschlossen.

Die Funktionsweise der Schaltung 250-1 ist wie folgt. An fangs löscht das Vertikalaustastintervall des VDISP-Signales alle Flip-Flops 250-1, 250-2 .. 250-N. Während die bits 212A hoher Ordnung des Zeilenadressierzählers 212 einer logischen 0 entsprechen, ist es wünschenswert, Zugriff auf die Bild punktdaten der BANK 1 (Fig. 11) zu erhalten. Daher wird nach dem Vertikalaustastintervall der Flip-Flop 240-1 auf eine logische 1 gesetzt, während die anderen Flip-Flops 240-2 .. 240-N auf 0 gesetzt werden. Somit entspricht SE (1) ei ner logischen 0, während SE (2) .. SE (N) einer logischen 1 entsprechen. Der SE (1) gibt den seriellen Ausgang der BANK 1 frei (Fig. 11), während die seriellen Ausgänge der ande ren Bänke desaktiviert werden.

Wie vorstehend erläutert, wird der Adreßzähler 212 einmal erhöht, während der SAM 66 (Fig. 5) die Bildpunktdaten der unteren Hälfte einer jeden Zeile im VRAM 60 (Fig. 6) ab gibt. Während der SAM 66 (Fig. 5) die Bildpunktdaten der letzten Zeile der VRAMs 60 (Fig. 6) der BANK 1 (Fig. 11) abgibt, wird daher der Zeilenadreßzähler 212 erhöht. An die sem Punkt adressiert der Zeilenadreßabschnitt (d. h. die bits niedrigerer Ordnung) 212B die Zeile 0, und der Bankwählab schnitt wählt nunmehr BANK 2 (Fig. 11). Somit gibt der De kodierer 216 eine logische 1 auf die Leitung 218-2 und eine 0 auf die anderen Leitungen 218-1, 218-3, 218-4 .. 218-N.

Wenn der SAM 66 (Fig. 5) seine letzte Bildpunktdate abgibt, hat der Zähler 100 das Ende seiner Zählung erreicht. Alle seine Bits entsprechen nunmehr einer logischen 1, und die Kombinationsschaltung 222 gibt eine logische 1 ab. Im UND- Glied 226-1 werden eine logische 1 auf der Leitung 224-1 und eine logische 0 auf der Leitung 218-1 empfangen. In Abhän gigkeit davon gibt das UND-Glied 226-1 eine logische 0 ab, die über die Leitung 230-1 dem ODER-Glied 236-1 zugeführt wird. Im UND-Glied 228-1 werden das invertierte Ausgangs signal der Kombinationsschaltung 222 (entspricht einer logischen 0) und das Q-Ausgangssignal des Flip-Flops 240-1 (entspricht einer logischen 1) empfangen. Das UND-Glied 228- 1 gibt somit eine logische 0 an das ODER-Glied 236-1 ab. Das ODER-Glied gibt somit eine logische 0 an den D-Eingang des Flip-Flops 240-1, der eine logische 0 beim nächsten Takt speichert. Von dann an kann das UND-Glied 228-1, das die logische 0 des Flip-Flops empfängt, den Flip-Flop 240-1 nicht auf eine logische 1 setzen. Nur das UND-Glied 226-1 kann den Flip-Flop 240-1 auf eine logische 1 setzen. Dies kann nur geschehen, wenn die bits 212A höherer Ordnung des Zeilenadreßzählers 212 die BANK 1 (Fig. 11) wählen (d. h. alle entsprechend einer logischen 0) und wenn der Zähler 100 das Ende seiner Zählung erreicht.

Mittlerweile führt die Leitung 218-2 eine logische 1 als Signal. Die Leitung 218-2 und die Kombinationsschaltung 222, die über die Leitung 224-2 angeschlossen ist, sind an das UND-Glied 226-2 der Schaltung 250-2 angeschlossen. Dieses UND-Glied 226-2 gibt eine logische 1 ab. Das UND-Glied 228-2 gibt eine logische 0 ab, da sein Q-Ausgang 244-2 (wie vorher erläutert) eine logische 0 darstellt. Diese Ausgangssignale der UND-Glieder 226-2, 228-2 werden von einem ODER-Glied 236-2 empfangen, das eine logische 1 an den D-Eingang 242-2 des Flip-Flops 240-2 legt. Somit wird beim nächsten Takt der Flip-Flop 240-2 auf eine logische 1 gesetzt und bleibt in diesem Zustand, bis sich die bits 212A des Zeilenadreß zählers 212 ändern und der Zähler 100 das Ende seiner Zählung erreicht. Dies ist auf das UND-Glied 228-2 zurückzu führen, das eine logische 1 vom Q-Ausgang 244-2 und eine logische 1 vom Komplement-Ausgang der Kombinationsschaltung 222 empfängt. Wenn der Flip-Flop 240-2 auf eine logische 1 gesetzt ist, wird eine logische 0 auf der Leitung 248-2 ab gegeben, die das SE (2)-Signal trägt.

Wenn somit der Zeilenadreßzähler 212 einen Wert erreicht, der einer anderen Bank entspricht (Änderung der bits 212A) und der SAM 66 (Fig. 5) seine letzte Bildpunktdate ausgege ben hat, gibt ein anderes serielles Enable-Signal von SE (1), SE (2) .. SE (N) eine logische 0 ab. Zu einem speziel len Zeitpunkt gibt nur ein SE-Signal eine logische 0 ab, der Rest gibt eine logische 1 ab. Somit werden die Ausgangs signale der VRAMs 60 (Fig. 6) von unterschiedlichen Bänken alternativ ausgewählt.

Die Bildschirmerneuerungssteuerschaltung 70 kann auch so mo difiziert werden, daß sie entweder eine Doppelpufferung oder eine verschachtelte Abtastung verwirklicht. Bei der Doppel pufferung handelt es sich um eine Bilddatenspeicheranord nung, bei der zwei Rahmenpuffer Verwendung finden. Wenn ein erster Rahmenpuffer auf dem Displayschirm 12 (Fig. 6) dar gestellt wird, kann die CPU 16 (Fig. 6) ohne Unterbrechung Zugriff auf die Daten des zweiten Puffers nehmen. Nachdem die Darstellung des ersten Rahmenpuffers auf dem Display schirm 12 (Fig. 6) beendet ist, wird dann der erste Rahmen puffer für einen Zugriff durch die CPU 16 (Fig. 6) bereit gemacht. Der zweite Puffer, der vorher für einen Zugriff durch die CPU 16 (Fig. 6) bereitstand, wird dann auf den Displayschirm 12 (Fig. 6) dargestellt. Bei dieser Anordnung kann die CPU 16 (Fig. 6) alternativ ein Datenraster zur Darstellung in einem Puffer ohne Unterbrechung vorbereiten, während der andere Puffer dargestellt wird.

Bei der verschachtelten Abtastung (Interlaced scanning) han delt es sich um ein Verfahren zum alternativen Darstellen der Bildpunktdaten von zwei Rahmenpuffern auf einem Schirm, um ein Bild mit einer niedrigeren Erneuerungsrate ohne Flim mern herzustellen. Beispielsweise sind die Abtastzeilen des Schirmes mit 1 bis zur Zahl der letzten Abtastzeile des Schirmes bezeichnet. Diese Abtastzeilen sind in zwei Felder unterteilt, ein gerades Feld und ein ungerades Feld. Das ge rade Feld umfaßt die geraden Abtastzeilen, während das unge rade Feld die ungeraden Abtastzeilen aufweist. Bei der Er neuerung des Schirmes werden die ungeraden und geraden Fel der alternativ auf dem Schirm dargestellt.

Eine in Fig. 13 dargestellte beispielhafte Schaltung 260 ermöglicht sowohl eine Doppelpufferung als eine ver schachtelte Abtastung. Die Schaltung 260 umfaßt einen modi fizierten Zeilenadreßzähler 262, der einen Takteingang 266 besitzt, der über eine Leitung 268 an einen von außen gelie ferten Takt angeschlossen ist. Vorzugsweise wird dieser Takt in entsprechender Weise wie der Takt 114 für den Zeilen adreßzähler 112 der Fig. 8 erzeugt.

Ferner besitzt der Zeilenadreßzähler 262 einen Eingabe signaleingang 261, der über eine Leitung 264 an ein Eingabe signal angeschlossen ist. Vorzugsweise ist der Eingabeein gang 261 anstelle eines Löscheingangs, wie beispielsweise des Löscheingangs 116 des Zeilenadreßzählers 112 der Fig. 8, vorgesehen. Der Zeilenadreßzähler 262 besitzt ferner einen Eingang 271 zum Empfang eines eingegebenen Wertes über die Leitung 272. Der modifizierte Zeilenadreßzähler 262 ist so ausgebildet, daß der Wert der Leitung 272 in den Zähler eingegeben wird, wenn ein Eingabesignal auf der Leitung 264 ausgelöst wird. Dieser Wert dient dann als Zeilenadreß zählerwert. Beispielsweise ist das Eingabesignal das VDISP- Signal, so daß eine Eingabe während eines jeden Verti kalaustastintervalls ausgelöst wird.

An den Eingabeeingang 271 ist der Ausgang eines Multiplexers 270 über eine Leitung 272 angeschlossen. Beispielsweise empfängt der Multiplexer ein 1 bit-Wählsteuersignal auf der Leitung 280. In Abhängigkeit von diesem Wählsteuersignal wählt der Multiplexer entweder die Eingabe eines Wertes auf der Leitung 274 oder die Eingabe eines Wertes auf der Lei tung 276. Beispielsweise sind diese Leitungen 274, 276 an die Ausgänge der Basisadreßregister 278-1 und 278-2 ange schlossen.

Diese Register speichern die Startadresse einschließlich der richtigen Bank der ersten Zeile eines unterschiedlichen Rahmenpuffers oder Feldes. Beispielsweise kann das Register 278-1 die erste Zeilenadresse des ungeraden Feldes und das Register 278-2 die erste Zeilenadresse des geraden Feldes eines verschachtelten Bildes speichern. Alternativ dazu kann das Register 278-1 die erste Zeilenadresse eines ersten Puffers und das Register 278-2 die erste Zeilenadresse eines zweiten Puffers bei einer Doppelpufferanordnung speichern. Es versteht sich, daß die gleiche Schaltung 260 entweder eine Doppelpufferung oder eine verschachtelte Abtastung mit der richtigen grafischen Steuereinheit 22 (Fig. 6) verwirk lichen kann.

Das Selektorsteuer-bit des Multiplexers 270 wird durch ein ODER-Glied 282 erzeugt. Dieses ODER-Glied 282 empfängt ein Feldselektoreingangssignal auf der Leitung 286 und ein Puf ferschaltsteuersignal auf der Leitung 284. Somit kann die Schaltung 260 je nach der Betriebsart der Erneuerungsadres siergeneratorschaltung 70 sowohl eine verschachtelte Ab tastung als auch eine Doppelpufferung realisieren.

Die Funktionsweise der Schaltung 260 wird nunmehr erläutert. Wenn es bei einer Doppelpufferanordnung gevünscht wird, einen ersten Puffer auf dem Displayschirm darzustellen, wird ein geeignetes Signal auf der Leitung 284 erzeugt. Wenn al ternativ dazu bei einer Anordnung mit verschachtelter Abtastung eine Darstellung des ungeraden Feldes eines Bildes gewünscht wird, wird ein geeignetes Signal auf der Leitung 286 erzeugt. Um beispielsweise einen ersten Puffer darzu stellen, kann eine logische 0 auf die Leitung 284 gegeben werden. Um alternativ dazu das ungerade Feld darzustellen, kann eine logische 0 auf die Leitung 286 gegeben werden. Das Ausgangssignal des ODER-Gliedes 282 wird über die Leitung 280 dem Multiplexer 270 zugeführt, der eine der beiden Basisadressen der Register 278-1, 278-2 zur Ausgabe aus wählt. Beispielsweise wird für die Wahl eines ungeraden Fel des oder eines ersten Puffers die Basisadresse des Registers 278-1 gewählt.

Mittlerweile wurde ein Eingabesignal auf der Leitung 264 er zeugt. Dieses bewirkt, daß der Zeilenadreßzähler den ausge wählten Wert des Multiplexers eingibt, der auf der Leitung 272 erscheint. Von da an wird diese Adresse zum Adressieren der VRAMs 60 (Fig. 6) verwendet.

Bei einer Doppelpufferanordnung folgt die Darstellung des zweiten Puffers 35 normalerweise der Darstellung des ersten Puffers bei der nächsten Bildschirmerneuerung. Wenn es ge wünscht wird, den zweiten Puffer darzustellen, wird ein ge eignetes Signal (d. h. eine logische 1) auf der Leitung 284 erzeugt, um die Zeilenadresse des zweiten Registers 278-2 auszuwählen. Alternativ wird bei einer Anordnung mit ver schachtelter Abtastung nach der Darstellung des ungeraden Feldes, wenn eine zweite Bildschirmerneuerung durchgeführt werden muß, das gerade Feld üblicherweise dargestellt. Hierzu wird ein geeignetes Signal (d. h. eine logische 1) auf der Leitung 286 erzeugt, um die Zeilenadresse des zweiten Registers 278-2 auszuwählen. Wiederum wird ein Eingabesignal gleichzeitig auf der Leitung 264 erzeugt, wodurch das Zei lenadreßregister 262 diesen Wert als Basisadresse eingibt.

Kurz gesagt, wird ein Rasterdisplaysystem offenbart, das die Speicherkapazität wirksam ausnutzt und von der Bildschirm auflösung unabhängig ist. Die vorstehend beschriebenen Aus führungsformen der Erfindung sind lediglich beispielhafter Natur. Zahlreiche alternative Ausführungsformen können realisiert werden, ohne vom Gehalt und Umfang der nachfol genden Patentansprüche abzuweichen.

Claims

1. Bildschirmerneuerungssteuereinheit für einen Video speicher mit einer zeilenadressierbaren Speichereinrichtung zum linearen Speichern von Bildpunktdaten darin und einem Speicher mit seriellem Zugriff zur sequentiellen Ausgabe von einer Zeile der von der Speichereinrichtung gewonnenen Bild punktdaten, gekennzeichnet durch:
einen ersten Zähler (100) zum Zählen der Stelle der letzten Bildpunktdatenausgabe vom Speicher (66) mit seriellem Zu griff,
einem zweiten Zähler (112) zum Adressieren der nächsten Zeile der in den Speicher (66) mit seriellem Zugriff zu überführenden nächsten Zeile von Bildpunktdaten der Speichereinrichtung, wobei der zweite Zähler (112) in Abhän gigkeit von der Tatsache, daß der erste Zähler (100) in der unteren Hälfte seiner Sequenz zählt, inkrementiert wird;
eine Abgriffszeiger-Erzeugungseinrichtung (172) zum Anzei gen, daß die untere Hälfte einer adressierten Zeile der Speichereinrichtung zur unteren Hälfte des Speichers (66) mit seriellem Zugriff in Abhängigkeit von der Tatsache, daß der erste Zähler (100) in der oberen Hälfte seiner Sequenz zählt, überführt wird und daß die obere Hälfte einer adres sierten Zeile der Speichereinrichtung in Abhängigkeit von der Tatsache, daß der erste Zähler (100) in der unteren Hälfte seiner Sequenz zählt, zur oberen Hälfte des Speichers (66) mit seriellem Zugriff überführt wird; und
eine Erzeugungseinrichtung (170) für eine Bildschirmer neuerungsanforderung, die auf den ersten Zähler (100) an spricht und die Überführung der vom Abgriffszeiger (172) einmal während jeder Hälfte der ersten Zählersequenz ange zeigten Halbzeile ermöglicht.

2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, daß sie des weiteren umfaßt:
eine Kombinationsschaltung (140) mit einer Vielzahl von UND- Gliedern zur Durchführung einer UND-Verknüpfung von einzel nen bits des ersten Zählers (100); und
einen an die Kombinationsschaltung (140) angeschlossenen Flip-Flop (130), der einen an einen Takteingang des zweiten Zählers (112) angeschlossenen Ausgang aufweist,
wobei der Flip-Flop (130) in Abhängigkeit von der Tatsache
daß der erste Zähler (100) in der unteren Hälfte seiner Zählung zählt, einen einzigen Takt erzeugt, um den Zei lenadressierzähler (112) zu inkrementieren.

3. Steuereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Erzeugungsein richtung (170) für die Bildschirmerneuerungsanforderung um faßt:
eine Kombinationsschaltung (144) mit einer Vielzahl von UND- Gliedern zur Durchführung einer UND-Verknüpfung sämtlicher einzelner bits des ersten Zählers (100) mit Ausnahme des höchsten bits; und
einen an die Kombinationsschaltung (144) angeschlossenen Flip-Flop (150), der in Abhängigkeit von der Tatsache, daß der erste Zähler (100) in der oberen Hälfte seiner Zählung zählt, und in Abhängigkeit von der Tatsache, daß der erste Zähler (100) in der unteren Hälfte seiner Zählung zählt, ein einziges Signal für eine gesplittete Zeilenübertragung er zeugt.

4. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ein richtung (172) zur Erzeugung eines Abgriffszeigers ein UND- Glied umfaßt, das das Komplement des höchsten bits des ersten Zählers (100) und ein Vertikaldisplaysignal als Ein gangssignale empfängt, um einen Zeiger zur unteren Hälfte einer adressierten Zeile zu erzeugen, während der erste Zähler (100) in der oberen Hälfte seiner Zählung zählt, um einen Zeiger zur oberen Hälfte einer adressierten Zeile zu erzeugen, während der erste Zähler (100) in der unteren Hälfte seiner Zählung zählt, und um das komplementierte bit- Ausgangssignal des ersten Zählers während eines Vertika laustastintervalls des Vertikaldisplaysignales zu desakti vieren.

5. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Videospeicher mehr als eine Bank (BANK 1, BANK 2) aufweist, die linear gespeicherten Bildpunktdaten sich von Bank zu Bank fortsetzen und die Steuereinheit des weiteren umfaßt:
eine Bankwahlerzeugungseinrichtung (210), die auf den ersten und zweiten Zähler (100, 112) anspricht, um die Arbeit einer zweiten Bank zu ermöglichen, die die nächste Datenzeile ent hält, wenn die Ausgabe der letzten Datenzeile von einer ersten Bank beendet ist.

6. Steuereinheit nach Anspruch 5, dadurch ge kennzeichnet, daß die Bankwahlerzeugungsein richtung (210) umfaßt:
eine Dekodiereinrichtung (216), die auf den zweiten Zähler (112) anspricht und eine Gruppe von bits hoher Ordnung der Zeilenadresse separiert, um in Abhängigkeit davon die ge eignete Videospeicherbank (BANK 1, BANK 2) freizugeben und die verbleibenden Adressen-bits auf die freigegebene Video speicherbank zu übertragen.

7. Steuereinheit nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der zweite Zähler (112) des weiteren eine Eingabeeinrichtung (261) zum Eingeben einer speziellen Basisadresse in den zweiten Zähler (112) in Abhängigkeit von einem Verti kalaustastintervall umfaßt.

8. Steuereinheit nach Anspruch 7, dadurch ge kennzeichnet, daß der Zähler (112) in der Lage ist, die verschachtelte Anzeige eines geraden Daten feldes und eines ungeraden Datenfeldes zu ändern, wobei die Eingabeeinrichtung des zweiten Zählers alternativ eine Basisadresse des ungeraden und geraden Datenfeldes in den zweiten Zähler (112) in Abhängigkeit von einem Verti kalaustastintervall eingibt.

9. Steuereinheit nach Anspruch 7, dadurch ge kennzeichnet, daß der Zähler in der Lage ist, die Anzeige eines ersten Puffers und eines zweiten Puffers zu ändern, wobei die Eingabeeinrichtung des zweiten Zählers eine Basisadresse von einem Puffer zur Anzeige während des Verti kalaustastintervalls eingibt, wonach die Anzeige des anderen Puffers folgt.

10. Videodisplaysystem, gekennzeichnet durch:
eine Displayvorrichtung mit willkürlicher Auflösung;
eine an die Displayvorrichtung angeschlossene Videotreiber schaltung;
eine Bildschirmerneuerungssteuereinheit (70) für einen an die Videotreiberschaltung angeschlossenen Videospeicher, der eine zeilenadressierbare Speichereinrichtung zum linearen Speichern von Bildpunktdaten darin und einen Speicher (60) mit seriellem Zugriff zum sequentiellen Ausgeben einer Zeile von von der Speichereinrichtung gewonnenen Bilddaten auf weist,
gekennzeichnet durch:
einen ersten Zähler (100) zum Zählen der Stelle der letzten Bilddatenausgabe vom Speicher (66) mit seriellem Zugriff;
einen zweiten Zähler (112) zum schrittweisen Adressieren der nächsten Zeile von Bilddaten der Speichereinrichtung, die in den Speicher (66) mit seriellem Zugriff zu überführen sind, in Abhängigkeit von der Tatsache, daß der erste Zähler (100) in der unteren Hälfte seiner Sequenz zählt;
eine Abgriffszeigererzeugungseinrichtung (172) zur Anzeige, daß die untere Hälfte einer adressierten Zeile der Speicher einrichtung in Abhängigkeit von der Tatsache, daß der erste Zähler in der oberen Hälfte seiner Sequenz zählt, zur unte ren Hälfte des Speichers (66) mit seriellem Zugriff übertra gen wird und daß die obere Hälfte einer adressierten Zeile der Speichereinrichtung in Abhängigkeit von der Tatsache, daß der erste Zähler in der unteren Hälfte seiner Sequenz zählt, zur oberen Hälfte des Speichers mit seriellem Zugriff übertragen wird; und
eine Erzeugungseinrichtung (170) für eine Bildschirmer neuerungsanforderung, die auf den ersten Zähler (100) an spricht und die Übertragung der vom Abgriffszeiger (172) einmal während jeder Hälfte der ersten Zählersequenz ange zeigten Halbzeile ermöglicht.

11. Verfahren zum Ausgeben von Bildpunktdaten von einem Videospeicher, der eine zeilenadressierbare Speicherein richtung zum linearen Speichern von Daten darin und einen Speicher mit seriellem Zugriff zum sequentiellen Ausgeben von einer Zeile von von der Speichereinrichtung gewonnenen Bildschirmdaten umfaßt, gekennzeich net durch die folgenden Schritte:
Zählen der Stelle der letzten Bildpunktdatenausgabe vom Speicher mit seriellem Zugriff;
schrittweises Adressieren der nächsten Zeile von Bildpunkt daten der Speichereinrichtung, die in den Speicher mit seriellem Zugriff zu überführen sind, in Abhängigkeit vom Zählen von Stellen in der unteren Hälfte des Speichers mit seriellem-Zugriff; und
Überführen der unteren Hälfte einer adressierten Zeile der Speichereinrichtung zur unteren Hälfte des Speichers mit seriellem Zugriff in Abhängigkeit vom Zählen von Stellen in der oberen Hälfte des Speichers mit seriellem Zugriff und Überführen der oberen Hälfte einer adressierten Zeile zur oberen Hälfte des Speichers mit seriellem Zugriff in Abhän gigkeit vom Zählen in der unteren Hälfte.