JPH07295534A - ビデオディスプレイシステム - Google Patents

Abstract

(57)【要約】 【目的】効率良くメモリ容量を利用する。 【構成】ＣＲＴ１２と、グラフィックコントロ−ラ２２
と、ＶＲＡＭ６４と、スクリ−ンリフレッシュコントロ
−ラ７０と、メモリ制御回路７とを備える。スクリ−ン
リフレッシュコントロ−ラ７０は、ＶＲＡＭのシルアル
アクセスメモリより最後に出力したピクセルデータの位
置をカウントし、前半分の位置をカウントしたら、シリ
アリアクセスメモリに転送する次のピクセルデータのロ
ウを順番に指定し、後半分の位置をカウントしたら、ロ
ウの前半分を、前記シリアルアクセスメモリの前半分に
転送し、前半分をカウントしたのに応じて、前記記憶手
段の指定されたロウの後半分を、前記シリアルアクセス
メモリの後半分に転送する。 【効果】ＶＲＡＭに複数のスキャンラインのピクセルデ
ータを連続して記憶することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、解像度に依存せずに効
率よくメモリ容量を利用することのできるビデオディス
プレイシステムに関するものである。

【０００２】

【従来の技術】ラスタスキャンディスプレイは、コンピ
ュ−タシステムと市販のテレビジョンの両方に一般的に
用いられている。このようなラスタスキャンディスプレ
イでは、行と列に配されたピクセル（画素）の配列より
成るスクリ−ン上に、画像は表示される。スクリ−ン
は、通常、上から下へのスキャンラインによってシ−ケ
ンシャルにリフレッシュされる。ここで、リフレッシュ
のレ−トは通常３０Ｈｚ以上である。また、フレ−ムバ
ッファは、スクリ−ンリフレッシュピクセルデータを格
納する。そして、フレ−ムバッファ中のいずれかのピク
セルデータが更新された場合には、スクリ−ンのリフレ
ッシュによってスクリ−ン上の対応するピクセルが変化
する。

【０００３】図１に、従来のラスタディスプレイシステ
ムを示す。

【０００４】ディスプレイシステム１０は、ＣＲＴスク
リ−ン１２に画像を表示するのに用いられる。スクリ−
ン１２に表示されるピクセルデータは、フレ−ムバッフ
ァ１４に格納されている。従来のディスプレイシステム
１０において、フレ−ムバッファ１４は、ダイナミック
ＲＡＭ（ＤＲＡＭ）であった。

【０００５】ホストコンピュ−タ１６がＤＲＡＭ１４を
リフレッシュする準備が整うと、アドレスバス１５とマ
ルチプレクサ（ＭＵＸ）１８を介してホストコンピュ−
タ１６よりアドレスが送られる。また、ＤＲＡＭへの書
き込みデータが、ホストコンピュ−タ１６よりＤＲＡＭ
のランダムアクセスポ−ト２０に、バス３０を介して送
られる。

【０００６】さらに、アクセス制御信号がライン８を介
してメモリ制御回路７に送られる。メモリ制御回路は、
ライン９を介して、ＤＲＡＭ１４に、ＣＡＳ，ＲＡＳ等
の種々の制御信号を供給する。

【０００７】一方、スクリ−ンリフレッシュ操作を遂行
するために、アドレスが、グラフィックコントロ−ラ２
２から、バス１７とマルチプレクサ１８にを介してＤＲ
ＡＭ１４に送られる。スクリ−ンリフレッシュ処理にお
いて、スクリ−ン１２に送られるピクセルデータは、Ｄ
ＲＡＭ１４のランダムアクセスポ−ト２０から読みださ
れ、バス３０を介して、シフトレジススタ１４に送られ
る。シフトレジスタ２４は、パラレル／シリアル変換器
として機能する。データは、デジタル／アナログ変換器
（ＤＡＣ）２６によって、デジタル形式からアナログ形
式に変換され、スクリ−ン１２に送られる。シフトレジ
スタ２４の動作タイミングは、グラフィックコントロ−
ラ２２が生成しライン１９を介してシフトトレジスタ２
４に送るビデオタイミング信号により制御される。グラ
フィックコントロ−ラ２２は、バス１１を介してホスト
コンピュ−タ１６に接続されている。また、グラフィッ
クコントロ−ラ２２は、垂直同期信号（ＶＳＹＮＣ）と
水平同期信号（ＨＳＹＮＣ）と、垂直帰線消去信号と、
水平帰線消去信号を生成し、ライン２１を介してスクリ
−ン１２とＤＡＣ２６に送る。

【０００８】図１に示したディスプレイシステム１０に
は、次のような問題点があった。

【０００９】すなわち、主要な問題としては、ランダム
アクセスポ−ト２０に接続するバス３０が、フレ−ムバ
ッファのリフレッシュのためのホストコンピュ−タより
のデータの受け取りと、スクリ−ンのリフレッシュのた
めのデータの送信に用いられている点がある。よく知ら
れているように、スクリ−ンの解像度の増加は、スクリ
−ンのリフレッシュに要する時間を増加させる。このス
クリ−ンのリフレッシュに要する時間が一定レベルに達
すると、ホストコンピュ−タ１６は、バス３０とランダ
ムアクセスポ−トの制御をフレ−ムバッファのリフレッ
シュのために獲得できなくなる。このようなランダムア
クセスポ−トとバス３０の使用の競合は、ディスプレイ
システムの処理の効率性を減少させる。

【００１０】この種の競合を回避する一つの手法は、単
純なＤＲＡＭに代えて、ビデオＲＡＭ（ＶＲＡＭ）で、
フレ−ムバッファを実現することである。２５６ｋ×４
のＶＲＡＭを図２に示す。

【００１１】図２に示したＶＲＡＭ４０は、５１２ロウ
（ｒｏｗ）、５１２カラム（ｃｏｌｕｍ）を有している
ＤＲＡＭアレイ４２を内蔵している。また、ＶＲＡＭ４
０は、ランダムアクセスポ−ト４４とシリアルポ−ト４
５の両方を備えている。シリアルポ−ト４５は、具体的
には、シフトレジスタで実現されるシリアルアクセスメ
モリ（ＳＡＭ）によって形成される。ＤＲＡＭ４２から
データの１ロウ全体が、リ−ドデータトランスファ−
（ＲＤＴ）と呼ばれる操作によって、ライン４７Ａ、４
７Ｂ、送信パスゲ−ト４３を介してＳＡＭ４６に送られ
る。ＲＤＴが完了すると、ＤＲＡＭ４２のデータの１ロ
ウがＳＡＭ４６に転送される。この後、ＳＡＭ４６のデ
ータは、Ｉ／Ｏポ−ト４９よりシリアルにシフトアウト
される。このシフトアウトは、シリアルクロック（Ｓ
Ｃ）を入力として受け取るシリアルカウンタ４８によっ
て達成される。シリアルカウンタ４８は、各シリアルク
ロック毎にインクリメントし、これにより、ＳＡＭ４６
より異なるピクセルデ−タが出力される。また、シリア
ルカウンタ４８は、選択的に、ＳＡＭ４６の開始位置を
指し示すポインタを備えるている。この操作モ−ドで
は、ＳＡＭ４６のデータは、このポインタの指し示す位
置を開始位置として、シリアルにシフトアウトされる。
なお、図２に示したＶＲＡＭ４０と同様な動作を行うも
のとして、テキサスインスツルメント社製のＴＭＳ４４
Ｃ２５０ＶＲＡＭがある。

【００１２】図３に、従来のビデオディスプレイシステ
ムの第２の例を示す。

【００１３】図３に示したビデオディスプレイシステム
１０’は、図１に示したシステム１０と、ほぼ同様であ
り、異なる点は、図１のＤＲＡＭ４０に代えて、ＶＲＡ
Ｍ４０でフレ−ムバッファを実現していることである。
さらに、パラレル／シリアル変換器２４は排除されてい
る。図３のシステム１０’において、フレ−バッファの
リフレッシ操作では、ホストコンピュ−タ１６より、デ
ータを、バス４７を介してＶＲＡＭ４０のランダムアク
セスポ−ト４４に送る。一方、スクリ−ンリフレッシュ
操作を実行するために、データは、データは、シリアル
ポ−ト４５より、ビットシリアル形式（たとえば、４ビ
ット幅シリアル形式）でＤＡＣ２６に送られ、スクリ−
ン１２上の表示のリフレッシュのためにアナログ形式に
変換される。ディスプレイシステム１０’において、Ｖ
ＲＡＭ４０のシリアルポ−ト４５で用いられるシリアル
クロックは、グラフィックコントロ−ラ２２から、ライ
ン４８を介して供給される。

【００１４】このように、図３のシステム１０’におい
ては、フレ−ムバッファのリフレッシュ操作とスクリ−
ンのリフレッシュ操作は、異なるポ−ト、バスを介して
行われる。よって、この２種類の操作による、図１のラ
ンダムポ−ト２０とバス３０のアクセスの競合は解決さ
れる。

【００１５】図３に示したシステム１０’の問題点は、
ＶＲＡＭのメモリ容量の使用効率がとても悪い点であ
る。このことを以下の例を用いて説明する。

【００１６】いま、スクリ−ン１２が、１スキャンライ
ンあたり１１５２ピクセルである９００スキャンライン
の解像度を有している場合について考える。いま、表示
スクリ−ンの各スキャンラインのピクセルには、０、
１、２、３、．．、１１５１の番号を付す。また、スキ
ャンラインには１、２、．．、９００の番号を付す。ス
クリ−ン用の、一つの９００×１１５２のピクセルのフ
レ−ムを格納する、２５６Ｋ×４のＶＲＡＭのメモリア
レイのフォ−マットを図４に示す。

【００１７】図４のメモリ容量は、ＢＡＮＫ１とＢＡＮ
Ｋ２の２つのバンクに分割されている。各バンクは、４
つのメモリアレイより成る。ＢＡＮＫ１のメモリアレイ
にはＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３
の符号をつける。また、同様に、ＢＡＮＫ２のメモリア
レイにもＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡ
Ｍ３の符号をつける。各メモリアレイは、２の９乗×２
の９乗の大きさを有している。すなわち、１ロウ毎に５
１２カラム位置を有する５１２ロウを有している。各ロ
ウの各カラム位置は、一つのピクセルデータを記憶す
る。図４において、各メモリアレイの５１２ロウには
０、１、２、．．、５１１の符号を付している。このよ
うなメモリ配置において、ＶＲＡＭ０、ＶＲＡＭ１、Ｖ
ＲＡＭ２、ＶＲＡＭ３のＶＲＡＭの各ロウは、ディスプ
レイの１スキャンラインを記憶するのに用いられる。図
４において、各メモリアレイの５１２カラムは、０、
１、２、．．、５１１の符号を付している。

【００１８】一つのフレ−ムのスキャンライン１のピク
セル１〜１１５１は、図４のメモリアレイに次のように
記憶される。ディスプレイスクリ−ンフレ−ムのスキャ
ンライン１の０から各４番目毎の各ピクセル（０、４、
８、．．、１１４８）は、ＢＡＮＫ１の第１番目のメモ
リアレイＶＲＡＭ０のロウ０のカラム位置０、１、
２、．．、２８７を占有する。ディスプレイスクリ−ン
フレ−ムのスキャンライン１の１から各４番目毎の各ピ
クセル（１、５、９、．．、１１４９）は、ＢＡＮＫ１
の第２番目のメモリアレイＶＲＡＭ１のロウ０のカラム
位置０、１、２、．．、２８７を占有する。同様に、デ
ィスプレイスクリ−ンフレ−ムのスキャンライン１の２
から各４番目毎の各ピクセル（２、６、１０、．．、１
１５０）は、ＢＡＮＫ１の第３番目のメモリアレイＶＲ
ＡＭ２のロウ０のカラム位置０、１、２、．．、２８７
を占有する。最後に、ディスプレイスクリ−ンフレ−ム
のスキャンライン１の４から各４番目毎の各ピクセル
（３、８、１１、．．、１１５１）は、ＢＡＮＫ１の第
４番目のメモリアレイＶＲＡＭ３のロウ０のカラム位置
０、１、２、．．、２８７を占有する。

【００１９】また、同様にして、ディスプレイスクリ−
ンフレ−ムのスキャンライン２の０から各４番目毎の各
ピクセル（０、４、８、．．、１１４８）は、ＢＡＮＫ
１の第１番目のメモリアレイＶＲＡＭ０のロウ１のカラ
ム位置０、１、２、．．、２８７を占有する。また、デ
ィスプレイスクリ−ンフレ−ムのスキャンライン２の１
から各４番目毎の各ピクセル（１、５、９、．．、１１
４９）は、ＢＡＮＫ１の第１番目のメモリアレイＶＲＡ
Ｍ０のロウ１のカラム位置０、１、２、．．、２８７を
占有するというように続く。このようにして、ディスプ
レオスクリ−ンフレ−ムのスキャンライン１〜５１２の
ピクセルは、ＢＡＮＫ１のメモリアレイＶＲＡＭ０、Ｖ
ＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ０〜５１２の
カラム位置０〜２８７を占有する。

【００２０】ＢＡＮＫ１の記憶と同様に、ディスプレイ
スクリ−ンフレ−ムのスキャンライン５１３、５１
４、．．、９００は、ＢＡＮＫ２のメモリアレイＶＲＡ
Ｍ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ０〜
３８７のカラム位置０〜２８７を占有する。すなわち、
ディスプレイスクリ−ンフレ−ムのスキャンライン５１
３は、ＢＡＮＫ２のメモリアレイＶＲＡＭ０、ＶＲＡＭ
１、ＶＲＡＭ２、ＶＲＡＭ３のロウ０に記憶される。ピ
クセル０、４、８、．．、１１４８はＢＡＮＫ２の第１
番目のメモリアレイＶＲＡＭ０のロウ０の位置９〜２８
７に格納される。以下、ピクセル１、５、９、．．、１
１４９はＢＡＮＫ２の第２番目のメモリアレイＶＲＡＭ
１のロウ０の位置９〜２８７に格納されるというように
続く。図４から分かるように、ＶＲＡＭの５０．６％の
領域が使用されていない。

【００２１】図３のスクリ−ン１２には、図４のメモリ
から次のようにデータが送られる。ディスプレイスクリ
−ンのスキャンライン１を表示するために、垂直帰線消
去期間中に、ＲＤＴ操作によって、ＢＡＮＫ１の各メモ
リアレイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡ
Ｍ３のロウ０が、ＳＡＭ４６（図２参照）に送られる。
そして、シリアルポ−トのデータが、位置０〜２８７か
ら、ビットシリアル形式でスクリ−ンに送られる。ディ
スプレイスクリ−ンのスキャンライン１の表示に続く水
平帰線消去期間の間に、ＢＡＮＫ１の各メモリアレイＶ
ＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ
１が、ＳＡＭ４６（図２参照）に送られる。そして、Ｓ
ＡＭ４６の位置９〜２８７に格納されたデータは、スク
リ−ン表示のスキャンライン２をリフレッシュするため
に、シリアルにスクリ−ンに送られる。そして、どうよ
うにして、スリ−ン表示のスキャンライン３から５１２
がリフレッシュされる。このプロセスは、ディスプレイ
スクリ−ンのスキャンライン５１３がリフレッシュされ
るまで続く。この時点で、ＢＡＮＫ２の各メモリアレイ
ＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロ
ウ０がＳＡＭ４６に送られ、位置０〜２８７のディスプ
レイスクリ−ンにシリアルに送られる。そして、以下同
様に、ディスプレイスクリ−ンのスキャンライン５２４
〜９００がリフレッシュされる。

【００２２】一方、もし、分割ロウ転送を行うＶＲＡＭ
を用いる場合は、ピクセルデータは特別なメモリ記憶配
置で格納される。図５にこの分割ロウ転送を行うことの
できるＶＲＡＭ６０を示す。ＶＲＡＭ６０は、ＤＲＡＭ
６２のような、たとえば５１２ロウ×５１２カラムのメ
モリアレイを有している。カラムには図５に示すように
符号をつける。ＶＲＡＭ６０は、これを通してＤＲＡＭ
６２にピクセルデータを書き込むためのランダムアクセ
スポ−ト６４を有している。また、ＶＲＡＭ６０は、分
割ロウ転送を行うことのできるいシリアルポ−ト６５を
備えている。ここで、シリアルポ−ト６５は、従来より
のＲＤＴ操作による転送と、分割ロウ転送操作の両方を
遂行することができる。

【００２３】ＲＤＴ操作においては、ＳＡＭ６６は、単
一のシフトレジスタユニットとして動作する。すなわ
ち、ＤＲＡＭ６２のロウは、ロウアドレスレジスタ１２
７にロエアドレスをロ−ドすることにより指定される。
ゲ−トユニット６７、６８は、指定されたロウの５１２
ピクセルデータ全部がＳＡＭ６２に転送されるように同
時に開かれる。ピクセルデータは、シリアルＩ／Ｏポ−
ト７３を介して、ＳＡＭ６６のカラム０の位置を開始位
置として、シリアルカウンタ７４に同期してシリアルに
送られる。出力されたピクセルデータは、ライン７５に
表われる。

【００２４】一方、分割ロウ転送操作においては、ＳＡ
Ｍ６６は、２つの半分６６Ａ、６６Ｂに分割される。前
（下）半分６６Ａは、０〜２５５のビット位置を含み、
後（上）の半分はビット位置２５６〜５１１を含んでい
る。また、分割ロウ転送の場合は、アドレジスタ１２７
によって指定されたＶＲＡＭ６０のロウの後半分もしく
は前半分のみが、それぞれ、ＳＡＭ６６も後半分もしく
は前半分に送られるように、ゲ−トユニット６７、６８
の一方のみが開かれる。分割ロウ転送操作は、転送制御
論理回路７１によって実現したタップポインタを利用す
る。分割ロウ転送サイクルが初期化されたとき、タップ
ポインタが指し示しているＳＡＭ６６の半分（後半分も
しくは前半分）が、ロウアドレスレジスタにより現在指
定されているＤＲＡＭ６２の対応する半分をロ−ドす
る。ここで、分割ロウ転送操作においては、データがＳ
ＡＭ６６の一方より読みだされている間に、ＳＡＭの他
方の半分にデータが転送される。なお、このような分割
ロウ転送を行うことのできるＶＲＡＭ６０の例として
は、テキサスインスツルメント社のＴＭＳ４４Ｃ２５１
がある。

【００２５】さて、図３のＶＲＡＭ４０において、シリ
アルカウンタ７４はＳＡＭ６６のシリアル出力のための
開始位置ポインタを受け取る入力を有している。このポ
インタにより、ＳＡＭ６６は、このポインタによって特
定された位置からピクセルデータのシフトアウトを開始
することができる。これにより、ＳＡＭ６６のシリアル
アウトプットは、選択されたピクセルデータをスキップ
するよう制御することができる。

【００２６】図５に示すように、シリアルＩ／Ｏ制御回
路は、Ｉ／Ｏ回路７３を動作させるか停止とするかを決
定する入力ＳＥを受け取る。これにより、ＶＲＡＭ６０
の出力を選択的に抑止することができる。

【００２７】図６は、分割ロウ転送を実行するＶＲＡＭ
６０（図６）を用いて、ディスプイスクリ−ンの９００
×１１５２のピクセルデータのスキャンラインを記憶す
るための特別な配置を示したものである。ここでは、Ｖ
ＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３によっ
て指定される４つのメモリアレイよりなる一つのバンク
のみが用いられる。前述したように、ディスプレイスキ
ャンラインには１、２、３、．．、９００の符号を付
し、各スキャンライン中のカラム位置には、０、１、
２、３、．．、１１５１の符号を付している。また、Ｖ
ＲＡＭのロウには、０、１、２、．．、５１１の符号を
付し、カクロウ中のカラム位置には０、１、２、
３、．．、５１１の符号を付している。

【００２８】各メモリアレイＶＲＡＭ０、ＶＲＡＭ１、
ＶＲＡＭ２、ＶＲＡＭ３のロウは、半分づつに分けられ
る。各ロウの前半分（カラム位置０〜２５５）は、ディ
スプレイスクリ−ンの奇数スキャンラインの初めの１０
２４ピクセルデータを記憶するのに用いられる。各ロウ
の後半分（カラム位置２５６〜５１１）は、ディスプレ
イスクリ−ンの偶数スキャンラインの初めの１０２４ピ
クセルデータを記憶するのに用いられる。

【００２９】ピクセルデータの格納は次のように行われ
ている。ディスプレイスクリ−ンのスキャンライン１の
初めの１０２４ピクセルデータ（０〜１０２３）は、メ
モリアレイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲ
ＡＭ３のロウ０のカラム位置１、２、．．、２５５に格
納される。前述したように、０から各４番目毎のピクセ
ルデータ（０、４、８、．．、１０２０）は、第１番目
のメモリアレイＶＲＡＭ０のロウ０のカラム位置０、
１、．．、２５５に格納される。同じように、１から各
４番目毎のピクセルデータ（１、５、９、．．、１０２
１）は、第２番目のメモリアレイＶＲＡＭ１のロウ０の
カラム位置０、１、．．、２５５に格納される。２から
各４番目毎のピクセルデータ（２、６、１０、．．、１
０２２）は、第３番目のメモリアレイＶＲＡＭ２のロウ
０のカラム位置０、１、．．、２５５に格納される。最
後の３から各４番目毎のピクセルデータ（３、７、１
１、．．、１０２３）は、第４番目のメモリアレイＶＲ
ＡＭ３のロウ０のカラム位置０、１、．．、２５５に格
納される。

【００３０】また、ディスプレイスクリ−ンの以降の奇
数スキャンライン３、５、７、．．、８９９の初めの１
０２４ピクセルデータは、同様にして、４つのメモリア
レイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３
のロウ０、１、２、．．、４４９に格納される。言い替
えるならば、奇数スキャンラインの初めの１０２４ピク
セルデータは、４つのメモリアレイＶＲＡＭ０、ＶＲＡ
Ｍ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ０、１、
２、．．、４４９の前側半分を占有する。

【００３１】ディスプレイスクリ−ンの各奇数スキャン
ラインの残りの１２８ピクセルデータ（１０２４、１０
２５、．．、１１５１）は、メモリアレイＶＲＡＭ０、
ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３の最終側のロウ
（５１１、５１０、．．、４５４）の後半分に格納され
る。すなわち、ディスプレイスクリ−ンのスキャンライ
ン１のピクセルデータ１０２４、１０２８、．．、１０
４８は、第１番目のメモリアレイＶＲＡＭ０のロウ５１
１のカラム位置２５６、２５７、．．、２８９に格納さ
れる。ディスプレイスクリ−ンのスキャンライン１のピ
クセルデータ１０２５、１０２９、．．、１０４９は、
第２番目のメモリアレイＶＲＡＭ１のロウ５１１のカラ
ム位置２５６、２５７、．．、２８９に格納される。デ
ィスプレイスクリ−ンのスキャンライン１のピクセルデ
ータ１０２６、１０３０、．．、１０５０は、第３番目
のメモリアレイＶＲＡＭ２のロウ５１１のカラム位置２
５６、２５７、．．、２８９に格納される。最後に、デ
ィスプレイスクリ−ンのスキャンライン１のピクセルデ
ータ１０２７、１０３１、．．、１０５１は、第４番目
のメモリアレイＶＲＡＭ３のロウ５１１のカラム位置２
５６、２５７、．．、２８９に格納される。

【００３２】同様にして、ディスプレイスクリ−ンのス
キャンライン３の残った１２８ピクセルデータは、スキ
ャンライン１の残った１２８ピクセルデータに隣接した
３２個のカラム位置（２９０、２９１、．．、３２１）
に格納する。このようにして、ディスプレイスクリ−ン
のスキャンライン１、２、５、７、９、１１、１３、１
５の残りの１２８個のピクセルデータは、メモリアレイ
ＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロ
ウ５１１の後半分に格納される。ディスプレイスクリ−
ンのスキャンライン１７、１９、２１、２３、２５、２
７、２９、３１の残りの１２８個のピクセルデータは、
メモリアレイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、Ｖ
ＲＡＭ３のロウ５１０の後半分に格納される。このよう
にして、ディスプレイスクリ−ンの各奇数スキャンライ
ンの残った１２８ピクセルデータが、メモリアレイＶＲ
ＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３の後半分
のロウ５１１からロウ４５４に格納される。

【００３３】ディスプレイスクリ−ンの偶数スキャンラ
インのピクセルデータの格納は次のように行われてい
る。

【００３４】ディスプレイスクリ−ンのスキャンライン
２のピクセルデータ０、１、．．，１０２３は、メモリ
アレイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ
３のロウ０のカラム位置２５６、２５７、．．、５１１
に、ディスプレイスクリ−ンのスキャンライン１と同様
にして、格納される。すなわち、ピクセルデータ０、
４、８、．．、１０２０は、第１番目のメモリアレイＶ
ＲＡＭ０のロウ０のカラム位置２５６、２５７、．．、
５１１に格納される。同じように、ピクセルデータ１、
５、９、．．、１０２１は、第２番目のメモリアレイＶ
ＲＡＭ１のロウ０のカラム位置２５６、２５７、．．、
５１１に格納される。ピクセルデータ２、６、１
０、．．、１０２２は、第３番目のメモリアレイＶＲＡ
Ｍ２のロウ０のカラム位置２５６、２５７、．．、５１
１に格納される。ピクセルデータ３、７、１１、．．、
１０２３は、第４番目のメモリアレイＶＲＡＭ３のロウ
０のカラム位置２５６、２５７、．．、５１１に格納さ
れる。

【００３５】ディスプレイスクリ−ンの各偶数スキャン
ライン２、４、６、．．、９００の初めの１０２４ピク
セルデータは、同様にして、４つのメモリアレイＶＲＡ
Ｍ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ２５
６、２５７、．．、５１１に同様に格納される。言い替
えるならば、偶数スキャンラインの初めの１０２４ピク
セルデータは、４つのメモリアレイＶＲＡＭ０、ＶＲＡ
Ｍ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ０、１、
２、．．、４４９の後側半分を占有する。

【００３６】ディスプレイスクリ−ンの各偶数スキャン
ラインの残りの１２８ピクセルデータ（１０２４、１０
２５、．．、１１５１）は、メモリアレイＶＲＡＭ０、
ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３の最終側のロウ
（５１１、５１０、．．、４５４）の前半分に格納され
る。すなわち、ディスプレイスクリ−ンのスキャンライ
ン２のピクセルデータ１０２４、１０２８、．．、１０
４８は、第１番目のメモリアレイＶＲＡＭ０のロウ５１
１のカラム位置０、１、．．、３１に格納される。ディ
スプレイスクリ−ンのスキャンライン２のピクセルデー
タ１０２５、１０２９、．．、１０４９は、第２番目の
メモリアレイＶＲＡＭ１のロウ５１１のカラム位置０、
１、．．、３１に格納される。ディスプレイスクリ−ン
のスキャンライン２のピクセルデータ１０２６、１０３
０、．．、１０５０は、第３番目のメモリアレイＶＲＡ
Ｍ２のロウ５１１のカラム位置０、１、．．、３１に格
納される。最後に、ディスプレイスクリ−ンのスキャン
ライン２のピクセルデータ１０２７、１０３１、．．、
１０５１は、第４番目のメモリアレイＶＲＡＭ３のロウ
５１１のカラム位置０、１、．．、３１に格納される。

【００３７】同様にして、ディスプレイスクリ−ンのス
キャンライン４の残った１２８ピクセルデータは、スキ
ャンライン２の残った１２８ピクセルデータに隣接した
３２個のカラム位置（３２、３３、．．、６３）に格納
する。このようにして、ディスプレイスクリ−ンのスキ
ャンライン２、４、６、８、１０、１２、１４、１６の
残りの１２８個のピクセルデータは、メモリアレイＶＲ
ＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３のロウ５
１１の前半分に格納される。ディスプレイスクリ−ンの
スキャンライン１８、２０、２２、２４、２６、２８、
３０、３２の残りの１２８個のピクセルデータは、メモ
リアレイＶＲＡＭ０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡ
Ｍ３のロウ５１０の前半分に格納される。このようにし
て、ディスプレイスクリ−ンの各偶数スキャンラインの
残った１２８ピクセルデータが、メモリアレイＶＲＡＭ
０、ＶＲＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３の前半分のロ
ウ５１１からロウ４５４に格納される。

【００３８】スクリ−ンのリフレッシュ操作は、先に示
した図４の例とわずかに異なる。ディスプレイスクリ−
ンのスキャンライン１を表示するために、ＤＲＡＭ６２
（図５参照）のロウ０の前半分をＳＡＭ６６に移動する
分割ロウ転送が実行される。この転送後、ＳＡＭ６６の
前半分には、スキャンライン１の初めの１０２４ピクセ
ルデータが格納されている。この半分のロウのデータが
シリアルにＶＲＡＭ６０から出力されている間に、ＤＲ
ＡＭ６２のロウ５１１のスキャンライン１の残りの１２
８ピクセルデータを含む後半分のデータをＳＡＭ６６に
移動するもう一方の分割ロウ転送が実行される。そし
て、ＳＡＭ６６より前半分のロウが出力された後に、シ
リアルカウンタポインタは、ＳＡＭ６６中の前記残った
１２８ピクセルデータの先頭を指し示すようにセットさ
れる。そして、この後に、ディスプレイスクリ−ンのス
キャンライン１の残りの１２５ピクセルデータが、ＶＲ
ＡＭ６０よりシリアルに出力される。

【００３９】ディスプレイスクリ−ンのスキャンライン
１の表示後、水平帰線消去期間が生じる。ディスプレイ
スクリ−ンのスキャンライン２の初めの１０２４ピクセ
ルデータを含む、ＤＡＲＡＭのロウ０の後半分が、分割
ロウ転送により、ＳＡＭ６６の後半分に転送される。シ
リアルカウンタポインアは、後半分のピクセルデータの
先頭を指し示すようにセットされ、後半分のピクセルデ
ータはＳＡＭよりシフトアウトされる。このデータがシ
リアルにＳＡＭ６６の後半分よりシフトアウトされてい
る間に、ディスプレイスクリ−ンのスキャンライン２の
残りの１２８ピクセルデータをＤＲＡＭ６２の前半分の
ロウ５１１よりＳＡＭ６６の前半分に移動する一方の分
割ロウ転送が実行される。ディスプレイスクリ−ンのス
キャンラインの１０２４ピクセルデータがシフトアウト
された後に、再度、シリアルカウンタポインタは、ＳＡ
Ｍ６６の前半分中の１２８ピクセルデータの先頭を指し
示すようにセットされる。そして、スキャンライン２の
残りの１２８ピクセルデータがシフトアウトされる。こ
のようなプロセスは、ディスプレイスクリ−ンの全ての
スキャンラインについて続けられる。

【００４０】

【発明が解決しようとする課題】このように、図６の回
路は、容量を浪費することなくＶＲＡＭを有効に用いて
いる。しかしながら、ディスプレイスクリ−ンへのピク
セルの表示は、とても複雑である。このような複雑さ
は、ディスプレイの大きさが３２で割り切れない場合や
大きさが奇数である場合さらに増加する。

【００４１】本発明の目的は、より効率良くメモリ資源
を利用することのできるディスプレイシステムを提供す
ることを目的とする。

【００４２】また、本発明は、特定のスクリ−ン解像度
に依存しない構成を有するビデオディスプレイシステム
を提供することを目的とする。

【００４３】また、本発明は、さらに、回路を複雑にす
ることなしに任意のスクリ−ン解像度に対応することの
できるビデオディスプレイシステムを提供することを目
的とする。

【００４４】なお、本出願に関連するものとして、本出
願人を譲受人とする米国出願「Archtecture for a Wind
ow-based Graphics System」(No.07/796,720)、「Address
Processor Unit for a Graphics Controller」(No.07/7
96,719)、「Resolution Independent Raster Display Sy
stem」(No.07/772,710)がある。

【００４５】

【課題を解決するための手段】前記目的達成のために、
本発明は、ピクセルデータをリニアに記憶するためのロ
ウ指定可能な記憶手段と、前記記憶手段より検索したピ
クセルデータの１ロウをシ−ケンシャルに出力するシリ
アルアクセスポ−トメモリとを備えたビデオメモリのス
クリ−ンリフレッシュコントロ−ラであって、前記シリ
アルアクセスメモリより最後に出力したピクセルデータ
の位置をカウントする第１のカウンタと、前記第１のカ
ウンタが、そのカウントシ−ケンスの前半分をカウント
したときに、カウント値をインクリメントし、前記シリ
アルアクセウメモリに転送する次のピクセルデータのロ
ウを指定する第２のカウンタと、前記第１のカウンタ
が、そのカウントシ−ケンスの後半分をカウントしたと
きに、前記記憶手段の指定されたロウの前半分が、前記
シリアルアクセスメモリの前半分に転送されることを示
し、前記第１のカウンタが、そのカウントシ−ケンスの
前半分をカウントしたときに、前記記憶手段の指定され
たロウの後半分が、前記シリアルアクセスメモリの後半
分に転送されることを示すタップポインタを生成するタ
ップポインタ生成手段と、前記第１のカウンタのカウン
ト値に応じて、前記第１のカウンタのカウントシ−ケン
スの各半分の間に一度、前記タップポインタによって、
示されたロウの半分の転送を起動するスクリ−ンリフレ
ッシュリクェスト生成手段とを有することを特徴とする
スクリ−ンリフレッシュコントロ−ラを提供する。

【００４６】

【作用】本発明は、解像度にかかわらずにメモリ容量を
効率的に利用することのできるビデオディスプレイシス
テムについてのものである。すなわち、本発明に係るビ
デオディスプレイシステムによれば、スクリ−ン解像度
を大きく変化しても対応できる。

【００４７】本発明に係るディスプレイシステムでは、
分割ロウ転送として知られている操作を実行する特殊な
タイプのＶＲＡＭを利用する。分割ロウ転送操作におい
ては、ＶＲＡＭの半分ロウを、ＶＲＡＭのロウの他の半
分に干渉せずに、シリアルポ−トを形成するシリアルア
クセスメモリ（ＳＡＭ）に転送することができる。ＶＲ
ＡＭのこうようなタイプのＳＡＭは、半分のロウ２つを
含んでいるとみることができ、また２つの半分のうちの
一つを指し示すタップポインタを伴う。分割転送操作に
おいて、タップポインタで指し示されている半分に対応
する半分のロウのデータが、ＶＲＡＭのＤＲＡＭから、
タップポインタで指し示されているＳＡＭの半分に転送
される。

【００４８】このようなタイプのＶＲＡＭを利用する
と、ＶＲＡＭのＤＲＡＭに、ディスプレイスクリ−ンの
各ロウのピクセルを、連続して格納することができる。
前述したように、ピクセル０、４、８、．．は第１のＶ
ＲＡＭに、ピクセル１、５、９は第２のＶＲＡＮへとい
ったように、４つのＶＲＡＭがピクセルデータを記憶す
るのに用いられる。第１のＶＲＡＭの記憶は、他のＶＲ
ＡＭと同じように、利用できる全てのスペ−スを用いて
行う。すなわち、１、２、．．、１２８０の符号を付し
た１２８０のスキャンラインと、各スキャンラインにつ
いて０、１、．．、１５９９）の符号を付したピクセル
を有するスクリ−ンについては、スキャンライン１のピ
クセル０、４、８、．．、１５９６は第１のメモリアレ
イのＤＲＡＭのロウ０のカラム０、．．、３９９に記憶
される。シスプレイスクリ−ンのスキャンライン２のピ
クセルは、ロウ０の残りの部分に記憶され、第１のメモ
リアレイのＤＲＡＭのロウ１に引き続く。言い替えるな
らば、ディスプレイスクリ−ンのスキャンライン２のピ
クセル０、４、８、．．、４４４は、第１のメモリアレ
イのＤＲＡＭのロウ０のカラム４００、．．、５１１に
記憶される。ディスプレイスクリ−ンのスキャンライン
２のピクセル４４８、４５２、．．、１５９６は、第１
のメモリアレイのＤＲＡＭのロウ１のカラム０、．．、
２８７に記憶される。そして、以降、ディスプレイのス
キャンライン３は、ロウ１のカラム２８８、．．、５１
１とロウ２のカラム０、．．、２７５に記憶されるとい
ったように続く。このような記憶方式をリニアアドレス
法と呼ぶ。リニアアドレス法は、他の方式と異なり、Ｖ
ＲＡＭの記憶スペ−スを無駄にしない。

【００４９】本発明に係るディスプレイシステムでは、
フレ−ムバッファのリフレッシュ操作は、ＶＲＡＭのラ
ンダムアクセスポ−トを介して行われる。また、スクリ
−ンリフレッシュ操作は、分割ロウ転送を行うことので
きるシリアルポ−トを介して行われる。

【００５０】分割ロウ転送操作において、ピクセルデー
タの、ピクセルデータの指定されたＶＲＡＭのロウが、
対応するＳＡＭの半分に転送される。たとえば、ひとつ
のＶＲＡＭは、ピクセルデータを記憶するための、０、
１、．．、５１１の符号を付された５１２のカラム位置
を有している。この場合、ＶＲＡＭの前半分の分割ロウ
転送は、位置０、１、．．、２５５のピクセルデータ
を、ＳＡＭの位置０、１、．．、２５５に転送する。同
様に、ＶＲＡＭの後半分の分割ロウ転送は、位置２５
６、２５７、．．、５１１のピクセルデータを、ＳＡＭ
の位置２５６、２５７、．．、５１１に転送する。

【００５１】本発明に係るディスプレイシステムは、ユ
ニ−クなスクリ−ンリフレッシュコントロ−ラを備えて
いる。このスクリ−ンリフレッシュコントロ−ラは、ピ
クセルデータを格納するためのＳＡＭのロケ−ションを
カウントする第１のカウンタと、ＶＲＡＭのＤＲＡＭの
ロウをカウントする第２のカウンタを備えている。第１
のカウンタは、垂直帰線消去期間の終わりに０に初期化
され、シリアルクロックのパルスに従って、ＶＲＡＭの
ロウのピクセルの番号をカウントアップしていく。シリ
アルクロックは、ＶＲＡＭのシリアルクロック信号に同
期している。

【００５２】第２のカウンタも、垂直帰線消去期間の終
わり０に初期化される。第１のカウンタのカウント値が
前半分であるとき、すなわち、第１のカウンタが、その
カウントの中間値を超える前に、第２のカウンタは一度
インクリメントされる。たとえば、５１２×５１２ピク
セルのＶＲＡＭについては、第１のカウンタが１２７に
達す度に、第２のカウンタはインクリメントされる。

【００５３】さらに、スクリ−ンリフレッシュコントロ
−ラは、択一的に、ＳＡＭの後半分と前半分を指し示す
タップポインタ生成器を備えている。タップポインタ
は、第１のカウンタがそのカウントの前半分をカウント
している間、ＳＡＭの後半分を指し示すように反転され
る。さらに、タップポインタは、第１のカウンタがその
カウントの後半分をカウントしている間、ＳＡＭの前半
分を指し示すように反転される。このために、第１のカ
ウンタの最上位ビットの補数が、ＶＲＡＭのタップポイ
ンタ入力に、タップポインタをＶＲＡＭが利用できるよ
うに供給される。

【００５４】最後に、スクリ−ンリフレッシュコントロ
−ラは、転送サイクルを起動するリフレッシュリクエス
ト生成器を有している。この、リフレッシュリクェスト
生成器は、垂直表示期間に、第２のカウンタで指定され
たＶＲＡＭのロウの各半分についての分割ロウ転送を起
動する。第２のカウンタで指定されたＶＲＡＭのロウの
前半分についての分割ロウ転送は、ＶＲＡＭの各ロウに
ついて、第１のカウンタがそのカウントの後半分をカウ
ントしている間に一度起きる。同様に、第２のカウンタ
で指定されたＶＲＡＭのロウの後半分についての分割ロ
ウ転送は、ＶＲＡＭの各ロウについて、第１のカウンタ
がそのカウントの前半分をカウントしている間に一度起
きる。たとえば、５１２×５１２のＶＲＡＭについて
は、指定されたロウの前半分（カラム０、１、．．、２
５５）の分割ロウ転送は、第１のカウンタが２５６に達
したときに起きる。また、指定されたロウの後半分（カ
ラム２５６、２５７、．．、５１１）の分割ロウ転送
は、第１のカウンタが５１２（０）に達したときに起き
る。さらに、リフレッシュリクェスト生成器は、ＶＲＡ
ＭのＤＲＡＭのデータの第１のロウがＳＡＭに転送でき
るように垂直帰線期間に、ＲＤＴサイクルを起動するリ
クエストを生成する。

【００５５】

【実施例】以下、本発明の実施例を説明する。

【００５６】図７に、本実施例に係るラスタディスプレ
イシステム１０”を示している。

【００５７】図７のシステム１０”は、分割ロウ転送を
行うことができない図３のＶＲＡＭ４０ではなく、分割
ロウ転送を行うことのできるＶＲＡＭ６０を用いてシス
テム１０”のフレ−ムバッファを構成した点において、
図３のシステム１０’と異なる。さらに、図７のシステ
ム１０”は、スクリ−ンリフレッシュコントロ−ラ７０
を有している。図７のシステム１０”において、スクリ
−ンをリフレッシュする操作のためのアドレスは、スク
リ−ンリフレッシュコントロ−ラ７０で生成され、バス
７９を介して、マルチプレクサ１８に送られる。また、
スクリ−ンのリフレッシュを適正に実行するために、ス
クリ−ンリフレッシュコントロ−ラは、リフレッシュ要
求信号を、ライン６を介してメモリ制御回路７に送る。
一方、図３のシステム１０’においては、スクリ−ンの
リフレッシュ操作のためのアドレスは、グラフィックコ
ントロ−ラ２２によって生成されている。図７のシステ
ム１０”において、バッファのリフレッシュ操作では、
ランダムアクセスポ−ト６４を介してＶＲＡＭ６０にデ
ータを書き込む。スクリ−ンのリフレッシュ操作では、
シリアルポ−ト６５よりデータを読みだす。

【００５８】このように、分割ロウ転送を行うことので
きるＶＲＡＭ６０を用い、スクリ−ンリフレッシュコン
トロ−ラ７０を用いることにより、図７のシステム１
０”は、ＶＲＡＭ６０の記憶容量を効率的に用いること
ができ、システム１０”は、システムで用いる特定のス
クリ−ンの解像度に依存することがなくなる。

【００５９】分割ロウ転送を行うことのできるＶＲＡを
用いるので、ＶＲＡＭの各ピクセル、は、図８に示す配
置のようにリニアなアドレス形式で記憶される。図８
は、分割ロウ転送をサポ−トするＶＲＡＭ６０を示して
いる。ＶＲＡＭ６０は、０、１、．．の符号を付した複
数のロウを有している。図８に示すように、ＶＲＡＭ６
０に記憶されるのは、符号０、１、．．を付したディス
プレイスクリ−ンのスキャンライン（走査ライン）もし
くはロウであり、各スキャンラインのピクセルデータ
は、直前のスキャンラインに隣接して記憶される。ＶＲ
ＡＭ６０のロウの幅の整数倍でないスキャンラインは、
次のロウにオ−バ−ラップする。すなわち、ＶＲＡＭ６
０のロウ０は、ディスプレイスクリ−ンのスキャンライ
ン１とスキャンライン２のピクセルの第１のグル−プを
記憶する。残ったスキャンライン２のピクセルは、ＶＲ
ＡＭ６０のロウ１にオ−ヴァ−ラプする。そして、この
スキャンライン２の残ったピクセルに、すぐ隣接するの
は、スキャンライン３のピクセルであるというように続
く。

【００６０】図９に、ディスプレイコントロ−ラをリフ
レッシュするスクリ−ンリフレッシュコントロ−ラ７０
の構成を示す。スクリ−ンリフレッシュコントロ−ラ７
０は、出力１０２とクロック入力１０４とクリア（リセ
ット）入力１０６を備えたダ−ティカウンタ１００を有
している。クリア入力１０６は、ライン１０８を介し
て、垂直表示期間を示すＶＤＩＳＰ信号に接続してい
る。そして、ダ−ティカウンタ１００は、垂直帰線消去
期間の間クリア（論理値０にリセット）される。ＶＤＩ
ＳＰ信号は、また、ＲＤＴもしくは分割ロウ転送を起こ
すべきかを判断するためにメモリ制御回路７（図７参
照）にも接続されている。クロック入力１０４は、ライ
ン１１０を介して、シリアルクロックに接続されてい
る。シリアルクロックは、グラフィックディスプレイが
生成し、この信号は、ＶＲＡＭ６０よりのピクセルデー
タの出力を、ＣＲＴ（図７参照）のラスタスキャンに同
期させる。したがい、ダ−ティカウンタ１００は、垂直
帰線消去期間の間の０からスタ−トし、シリアルクロッ
クによってインクリメントされる。また、ダ−ティカウ
ンタ１００は、ＶＲＡＭ６０の最終カラム位置に達した
ら０に戻る。５１２カラムを有するＶＲＡＭ６０をサポ
−トするためには、ダ−ティカウンタは、０から５１１
までカウントし０に戻る。

【００６１】スクリ−ンリフレッシュカウンタ７０は、
また、ロウアドレスカウンタを有している。ダ−ティカ
ウンタ１００と同様に、ロウアドレスカウンタ１１２
も、クロック入力１１４、クリア入力１１６、出力１１
８を有している。また、クリア入力も、ライン１２０を
介して、ＶＤＩＳＰ信号に接続している。したがい、ロ
ウアドレスカウンタ１１２は、垂直帰線消去期間の間リ
セット（０にセット）される。出力１１８は、ライン１
２２とライン７９を介して、アドレスマルチプレクサ１
８に接続し、これによってＶＲＡＭ６０（図７）に接続
される。

【００６２】ロウアドレスカウンタ１１２のクロック入
力は、ライン１２４を介してクロック生成回路１２５に
接続される。クロック生成回路１２５の目的は、ダ−テ
ィカウンタ１００が、そのカウント値の前の半分の値を
カウントした時に、１つのクロックを生成することであ
る。クロック生成回路１２５は、第１の組み合わせ回路
１４０とフリップフロップ１３０を有している。フリッ
プフロップ１３０のＱ出力に接続しているライン１２４
上にクロック信号が生成される。フリップフロップ１３
０は、また、ライン１３４を介してシリアルクロック
（ＳＣ）もしくは他の制御信号に接続しているクロック
入力１３２を有している。また、フリップフロップ１３
０は、ライン１３８を介して、第１の組み合わせ回路１
４０に接続したＤ入力を有している。第１の組み合わせ
回路１４０は、ライン１４２を介してダ−ティカインタ
の出力１０２に接続している。第１の組み合わせ回路１
４０によって、ダ−ティカウンタ１００が、そのカウン
ト値の前の半分の値をカウントした時に、論理１がライ
ン１３８に出力される。これは、第１の組み合わせ回路
の、ＡＮＤゲ−トとインバ−タを用いて、各ビットもし
くはその補数の論理積を求めることにより実現できる。
たとえば、ダ−ティカウンタが１２７までカウントする
場合には、下位の７ビットと、上位２ビットの補数の論
理積を第１の組み合わせ回路で求める。これにより、ダ
−ティカウンタ１００の各カウント中１度だけ、１クロ
ック期間論理１を出力ことを保証する。垂直帰線消去期
間の間、１つのバルスが、フリップフロップをリセット
するために、フリッップッフロッップのクリア入力に、
ライン１２１を介して与えられる。

【００６３】スクリ−ンリフレッシュカウンタコントロ
−ラ７０は、また、転送サイクルを初期化するために、
リフレッシュリクェスト生成回路１７０を有している。
リフレッシュリクェスト生成回路１７０は、第２の組み
合わせ回路１４４とフリップフロップ１５０とＯＲゲ−
ト１６０を備えている。これらの各部の関係を詳細に説
明する。

【００６４】第２の組み合わせ回路１４４はライン１４
６を介して、ダ−ティカウンタ１００の出力１０２に接
続している。第２の組みあわせ回路１４４は、ダ−ティ
カウンタ１００は、そのカウントの前半分のうち最後の
有効位置をカウントしたときと、そのカウントの後半分
のうち最後の有効位置をカウントしたときに、常に論理
１を出力する。たとえば、第２の組み合わせ回路１４４
は、ダイティカウンタ１００が２５５と５１１に達した
ときに論理１を出力する。このために、第２の組み合わ
せ回路１４４は、ＡＮＤゲ−トを用いて、ダ−ティカウ
ンタ１９９の下位８ビットの論理積をとるのが好まし
い。これは、ダ−ティカウンタ１００が２５５と５１２
に達したときに、１クロック期間論理１を出力する。

【００６５】第２の組み合わせ回路１４４の出力は、ラ
イン１４８を介して、フリップフロップ１５０のＤ入力
１５２に接続している。第２の組み合わせ回路１４４
は、Ｑ出力と、ライン１３３を介してクロック信号に接
続しているクロック入力１５６を有している。このよう
にすることにより、フリップフロップ１５０は、ダ−テ
ィカウンタが２５５と５１２に達したときに、第２の組
み合わせ回路の出力した論理１を格納することができ
る。その他のときは、フリップフロップ１５０は論理値
０を格納する。フリップフロップ１５０は、第２の組み
合わせ回路の出力を遅延させる。これにより、ダ−ティ
カウンタが２５６と０に達したときに、フリップフロッ
プ１５０で論理１が生成される。フリップフロップ１３
０と同様に、垂直帰線消去期間中に、ライン１２１を介
して、フリップフロップ１５０のクリア入力に１つのパ
ルスが送られ、フリップフロップ１５０を論理０にリセ
ットする。

【００６６】フリップフロップ１５０のＱ出力１５４
は、ライイン１５８を介してＯＲゲ−ト１６０に供給さ
れる。また、ＶＲ（垂直帰線）信号が、ライン１６６を
介してＯＲゲ−ト１６０に入力される。ＯＲゲ−ト１６
０の出力は、リフレッシュリクェスト信号となる。この
信号は、ライン１６８とライン６を介して、メモリ制御
回路７に送られ、転送サイクル（分割ロウ転送サイクル
もしくＲＤＴサイクル）を初期化する。

【００６７】リフレッシュコントロ−ラ−７０は、ま
た、図１０に示すタップポインタ生成回路１７２を有し
ている。図示するように、ダ−ティカウンタ１００（図
９）の最上位ビットが、ライン１８６を介して、インバ
−タ１８８に与えられる。インバ−タ１８８の出力は、
ライン１９０を介して、ＡＮＤゲ−ト１９４に供給され
る。このＡＮＤゲ−ト１９４は、また、ライン１９２を
介して、ＶＤＩＳＰ信号を入力として受け取る。

【００６８】タップポインタの操作において、ダ−ティ
カウンタ１００の最上ビッットは、ライン１８６を介し
て、ライン１９６のタップポインタの値として出力され
る。タップポインタ出力ライン１９６は、順番に、マル
チプレクサ（ＭＵＸ）１８（図７参照）を経由して、Ｖ
ＲＡＭ６０のタップポインタ入力に送られる。ダ−ティ
カウンタ１００の最上位ビットは、ダ−ティカウンタ
が、ＳＡＭ６６の後半分のピリセルをカウントしている
ときにのみ、論理１にセットされる。したがい、タップ
ポインタの値は、ダ−ティカウンタ１００が、そのカウ
ントの前刃文をカウントしているか後半分をカウントし
ているかによって反転する。たとえば、タップポインタ
生成回路１７２は、ＳＡＭ６５の前半分を指し示すため
に、論理０をライン１９６に出力するといったように設
計されている。この場合、ＳＡＭ６６の後半分を指し示
すためには、タップポインタ生成回路は、論理１をライ
ン１９６に出力する。ライン１９６はタップポインタア
ドレスの上位ビットとなる。タップポインタアドレスの
残りのビットとしては論理０を送る。ライン１９２より
ＡＮＤゲ−ト１９４に供給されるＶＤＩＳＰ信号は、垂
直帰線消去期間中タップポインタを０にセットするため
に用いられる。このようにする目的は、垂直帰線消去期
間に行われるＲＤＴ操作の間、タップポインタを論理０
に保持することである。以下、垂直帰線消去期間中のタ
ップポインタのシ−ケンスを詳細に説明する。

【００６９】リフレッシュコントロ−ラ７０（図１０、
１１）の操作を、図１１を用いて説明する。図１１は、
一定のビデオタイミング信号との関係を示したものであ
る。最初に、ＶＤＩＳＰ信号において、垂直帰線消去期
間が発生する。そうすうと。ダ−ティカウンタ１００、
ロウアドレスカウンタ１１２、フリップフロップ１３
０、１５０は論理０にリセットされる。次に、垂直帰線
消去期間において、ディスプレイスクリ−ンの垂直帰線
を初期化するパルスがＶＲ信号中に表われる。このと
き、分割ロウ転送ではなく、ＲＤＴを実行する。また、
ＯＲゲ−ト１６０により、リフレッシュリフェスト生成
回路１７０において、リフレッシュシクェストが生成す
ることができる。そして、メモリ制御回路７（図７参
照）を介してＶＲＡＭ６０の制御入力に接続されたＶＤ
ＩＳＰ信号は、分割ロウ転送ではなく、ＲＤＴが成起さ
れるべきことを示す適当な信号を生成させる。さらに、
タップポインタは、ＲＤＴの間論理０に保持されること
が望ましい。そこで、ＡＮＤゲ−ト１９４によって、タ
ップポインタは論理０に保持される。リフレッシュリク
ェスト信号は、メモリ制御回路の適当な入力に供給さ
れ、ＲＤＴを引き起こす。

【００７０】ＲＤＴの後、ＤＲＡＭ６２（図５）のロウ
０はＳＡＭ６６に転送されている。垂直帰線消去期間の
終わりには、ＨＤＩＳＰ信号にパルスが表われる。シリ
アルクロックは、これらのパルスに同期している。シリ
アルクロックのパルス毎に、ピクセルデータは一つづつ
ＳＡＭ６６からシフトアウトされる。さらに、ダ−ティ
カウンタ１００は、シリアルクロックの各パルスでイン
クリメントする。このようにして、ダ−ティカウンタ１
００は、どのピクセルデータがＳＡＭからシフトアウト
されたかを示す。ダ−ティカウンタ１００の前半のカウ
ント中、第１の組み合わせ回路は論理１を出力する。こ
の出力は、フリップフロップ１３０にシリアルクロック
によって格納される。フリップフロップ状態が変化する
のに伴い、ロウアドレスカウンタは、０を１にインクリ
メントする。これにより。フレ−ムバッファ６０（図
５）はロウアドレス入力として、値１を受け取る。ダ−
ティカウンタは、ＳＡＭの前半分の最大有効位置に達し
たら、ＳＡＭ６６の前半分のピクセルデータは全てシフ
トアウトされたことを示す。この時点で、ＳＡＭ６６の
前半分は、ＤＲＡＭ６２のロウの次の半分をロ−ドす
る。すなわち、ダ−ティカウンタがこの値に達したとき
に、第２の組み合わせ回路１４４は、論理１を出力す
る。この第２の組み合わせ回路の出力は、フリップフロ
ップ１５０に格納される。フリップフロップ１５０の値
（この場合、論理１）は、ＶＲ信号と論理和がとられ論
理１を生成する。さらに、今度は、メモリ制御回路７
（図７）にも接続されているＶＤＩＳＰ信号は、ＲＤＴ
ではなく、分割ロウ転送を生起すべきことを示す。した
がい、タップポインタによって指し示されている半分の
ロウの分割ロウ転送が開始される。この時、ダ−ティカ
ウンタ１００の最上位ビットは論理１なので（ダ−ティ
カウンタ１００は２５５に達している）、タップポイン
タ生成回路１００は論理１を出力する。そのため、タッ
プポインタはＳＡＭ６６の前半分を指示し、これは、Ｄ
ＲＡＭ６２に配置されたロウの前半分について分割ロウ
転送を行うべきことを示している。そして、ＤＲＡＭ６
２のロウ１の前半分が、ＳＡＭの前半分に転送される。

【００７１】この間に、ＳＡＭ６６は、その後半分（Ｄ
ＲＡＭのロウ０の後半分に相当）のピクセルデータのシ
リアルなシフトアウトを続ける。ディスプレイスクリ−
ンのライン１のピクセルデータの全てが、ＳＡＭ６６か
らシフトアウトされた時点において、ＳＡＭ６６の次の
シリアルに出力されるピクセルデータは、ディスプレイ
スクリ−ン１２のスキャンライン２に表示されなければ
ならない。ＳＡＭ６６の残りのピクセルデータがシフト
アウトされる前に、水平帰線消去期間が発生し、表示ラ
スタは、スキャンライン２のカラム位置０に移動する。
この水平帰線消去期間の間、シリアルクロックは、ＳＡ
Ｍ６６からピクセルデータがシフトアウトされないよう
に無効化される。

【００７２】やがて、ＳＡＭ６６が、その後半分に記憶
した最後のピクセルデータに達する（すなわち、ＤＲＡ
Ｍのロウ０の最後のピクセルデータに達する）。これ
は、５１２×５１２のＶＲＡＭ６０にとっては、ＳＡＭ
のカラム５１２に対応する。同じ時点で、ダ−ティカウ
ンタ１００のカウントは５１１に達している。そして、
ダ−ティカウンタ１００の最上位ビットは、次のシリア
ルカウンタで論理０にセットされる。また、この間、第
２の組み合わせ回路１４４は、次のシリアルクロクでフ
リップフロップ１５０に格納される論理１を出力する。
そして、フリップフロップ１５０とＯＲゲ−ト１６０に
よって、リフレッシュリクェスト生成回路１７０は、分
割ロウ転送が開始される前と同じように、論理１を出力
する。しかし、ロウアドレスカウンタは、まだ、ＶＲＡ
Ｍ６０のロウ１を指示しているにで、ロウ１の半分がＳ
ＡＭ６６に転送される。このとき、タップポインタ生成
回路１７２（図１０）は、ダ−ティカウンタ１００の最
上位ビットが０であることより、ロウの後半分を指示す
る論理１を出力する。したがい、ＤＲＡＭのロウ１の後
半分をＳＡＭ６６の後半分に転送する分割ロウ転送が発
生する。

【００７３】その間、ダ−ティカウンタは０に戻り、Ｄ
ＲＡＭのロウ１の前半分を含むピクセルデータが、先に
示したようにＳＡＭ６６の前半分よりシフトアウトされ
る。以上示した２回の分割ロウ転送は、ダ−ティカウン
タが５１１と２５５となったときに、それぞれ繰り返さ
れる。したがい、全てのロウについて２回の分割ロウ転
送が発生する。すなわち、まず、ＳＡＭ６６が後半分の
ピクセルデータのシフトアウトを開始すると、ＶＲＡＭ
の次のロウのピクセルデータの前半分のロウが、ＳＡＭ
６６の前半分に転送される。そして、ＳＡＭ６６が、前
半分のピクセルデータのシフトアウトを開始すると、Ｖ
ＲＡＭの現在のロウの後半分が、ＳＡＭの後半分に転送
される。このようなプロセスは、ディスプレイスクリ−
ンの全てのスキャンラインが表示されるまで発生する。
そして、この時点で、ＶＤＩＳＰ信号中の垂直帰線消去
期間と、ＲＤＴ転送が、先に述べたように成起する。そ
して、以上に示した全てのスクリ−ンリフレッシュ動作
がが繰り返される。

【００７４】さて、図１２は、１０２４×１２８０のデ
ィスプレイススクリ−ン用の２５６Ｋ×４のＶＲＡＭ６
０の記憶配置を示したものである。図８で示したリニア
アドレス形式によって、ピクセルは、ＶＲＡＭ０、ＶＲ
ＡＭ１、ＶＲＡＭ２、ＶＲＡＭ３の符号を付した４つの
メモリアレイに記憶されている。このケ−スでは、ディ
スプレイスクリ−ンのピクセル数は、メモリアレイの１
バンクのロケ−ションの数を超えている。さて、図１２
は、ＢＡＮＫ１、ＢＡＮＫ２の符号を付したメモリアレ
イの２つのバンクを示している。ピクセルでえは、ＢＡ
ＮＫ１の最後のロウ５１１から、ＢＡＮＫ２の最初のロ
ウ０へオ−バ−ラップしている。言い替えるならば、ス
キャンライン１２、．．、８１９のピクセルデータはリ
ニアにＢＡＮＫ１に記憶される。また、スキャンライン
８２０の初めの２５６ピクセルもまた、ＢＡＮＫ１に記
憶される。スキャンライン８２０の後の１０２４ピクセ
ルは、ＢＡＮＫ２のロウ０に記憶される。そして、その
次に、スキャンライン８２１−１０２４がＢＡＮＫ２中
にリニアアドレス形式で続く。

【００７５】先の例では、ロウアドレスカウンタ１１２
（図９）は、ＶＲＡＭのロウをカウントした。２５６ｋ
×４のＶＲＡＭの一つの、５１２ロウを有するバンクを
用い、ロウアドレスカウンタ１１２は、９ビットのみを
必要とした。しかし、２つのバンクを用いる場合、１０
ビットが必要となる。最上位ビットは、対象とするカレ
ントバンク（ＢＡＮＫ１もしくはＢＡＮＫ２）を選択す
るために用いられる。これは、１０番目のビットをデコ
−ドし、デコ−ド結果の信号を、各バンクのＶＲＡＭ６
０のチップセレクトラインに入力することにより実現で
きる。このようなバンク選択回路２１０の例を図１３に
示す。

【００７６】バンク選択回路２１０について説明する。

【００７７】図１３に示すように、ロウアドレスカウン
タ２１２は、上位ビット２１２Ａと下位ビット２１２Ｂ
の２つの部分に分割されている。下位ビット２１２Ｂ
は、先に示したのと同様に、ＶＲＡＭ６０のロウを指定
するのに用いられる。上位ビット２１２Ａは、ライン２
１４を介して、バンク選択回路２１０に供給される。

【００７８】上位ビット２１２Ａは、ライン２１４を介
して、このビットをバイナリから単値形式にデコ−ドす
るデコ−ダ２１６に供給される。ここで、各単値出力ラ
イン２１８−１、．．、２１８Ｎは、特定のバンクのＶ
ＲＡＭのロウアドレスに受付を可能にするイネ−ブル入
力（図中、ＲＡＳで示した）に供給される。たとえば、
１３ビットを有し、５１２×５１２のＶＲＡＭをサポ−
トするロウアドレスカウンタ２１２は、特別な上位４ビ
ット２１２Ａを有している。これらのビット２１２Ａ
は、ロウアドレスを受け取る一つのバンクを１６のバン
クのＶＲＡＭから選択するのに用いられる。これは、こ
の上位ビットを、デコ−ダ２１６に入力し、各単値出力
ライン２１８−１、２１８−２、．．、２１８−１６
を、対応するバンクの選択信号ＲＡＳ（１）、ＲＡＳ
（２）、．．、ＲＡＳ（１６）で駆動することにより実
現できる。２つのバンクだけのときは、１ビット２１２
Ａのみが必要である。

【００７９】ここで、バンクのロウアドレス入力のみを
無効化しなければならないのみならず、ＶＲＡＭ６０
の、選択されなかった各バンクのＳＡＭ６６の出力も無
効化しなければならない。これを達成するためには、バ
ンクの出力が、そのバンクのＳＡＭ６６がピクセルデー
タの最後のロウを出力した後でのみ、無効化されること
を保証するための、より複雑な仕掛けが必要である。

【００８０】単値出力ライン２１８−１、．．、２１８
Ｎに接続した複数の回路２５０−１、．．、２５０−Ｎ
は、このような役割を果たすものである。各回路２５０
−１、．．、２５０−Ｎは、回路２５０−１、．．、２
５０−Ｎに入力する単値出力ライン２１８−１、．．、
２１８Ｎに対応する一つのバンクのＶＲＡＭのシリアル
出力を制御する。回路２５０−１、．．、２５０−Ｎ
は、接続するバンク中のＶＲＡＭの各シリアルイネ−ブ
ル入力（ＳＥ）に供給する一つの出力２４８−
１、．．、２４８−Ｎを有している。このＳＥ入力は、
各ＶＲＡＭのシリアル出力を制御する。以下、回路２５
０−１、．．、２５０−２を例にとり説明するが、この
説明は、全ての回路２５０−１、．．、２５０−Ｎにつ
いてあてはまる。

【００８１】最下位の短値出力は、ライン２１８−１を
介して、ＡＮＤゲ−ト２２６−１に入力する。このライ
ン２１８−１の出力は、第１のバンクに対応し、ＢＡＮ
Ｋ１が選択されるときに論理１となる。これは、２１２
Ａのビットの全てが論理１でないときに、起こるように
するのが望ましい。ＡＮＤゲ−ト２２６−１には、ま
た、ライン２２４−１を介して組み合わせ回路２２２の
出力が入力する。この組み合わせ回路２２２は、ダ−テ
ィカウンタの全てのビットの論理積をとる。したがい、
この組み合わせ回路２２２は、ダ−ティカウンタが、そ
のカウントの最後に達したとき、すなわち、ＳＡＭ６６
がその最後のピクセルデータを出力したときに、ライン
２２４に論理１を出力する。

【００８２】回路２５０−１は、第２のＡＮＤゲ−トを
有している。ライン２２４−１を介して供給される組み
合わせ回路２２２の出力の補数がＡＮＤゲ−ト２２８−
１の入力される。また、ＡＮＤゲ−ト２２８−１には、
フィ−ドバクパス２３４−１を介して供給されるフリッ
プフロップ２４０−１のＱ出力が入力される。これによ
り、ゲ−ト２２８−１は、ダ−ティカウンタがＳＡＭ６
６の最後に達していないときであって、フリップフロッ
プ２４０−１が既に論理１にセットされているときに、
論理１を出力する。

【００８３】ＡＮＤゲ−ト２２６−１、２２８−１の出
力は、ライン２３０−１２３２−１を介して、それぞれ
ＯＲゲ−ト２３６−１に与えられる。このＯＲゲ−ト
は、ＡＮＤゲ−ト２２６−１、２２８−１のいずれかが
論理１を出力したら、論理１を出力する。ＯＲゲ−ト２
３６−１の出力は、ライン２３８−１を介して、フリッ
プフロップ２４０−１のＤ入力に供給される。

【００８４】フリップフロップ２４０−１は、クロク入
力２４６−１、Ｑ出力２２４−１、Ｑバ−（補数）出力
２４５−１、クリア入力２４７−１を有している。クロ
ック入力２４６−１は、ライン２５２を介してシリアル
クロック、もしきは、他の制御信号に接続している。し
たがい、フリップフロップ２４０−１の記憶は、ダ−テ
ィカウンタ１００に同期して行われる。Ｑ出力２４４−
１は、フィ−ドバックパス２３４−１を介して、ＡＮＤ
ゲ−ト２２８−１に入力される。Ｑバ−出力は、ライン
２４８−１を介して、ＢＡＮＫ１のシリアルイネ−ブル
［ＳＥ（１）］に供給される。最後にクリア入力２４７
−１は、ライン２４９を介してＶＤＩＳＰ信号に接続し
ている。

【００８５】回路２５０−１の動作は、次のようなもの
である、初めに、ＶＤＩＰ信号の垂直帰線消去期間は、
全てのフリップフロップ２５０−１、２５０−
２、．．、２５０−Ｎをクリア（リセット）する。ここ
で、ロウアドレスカウンタ２１２の上位ビットビット２
１２Ａが論理０である間、ＢＡＮＫ１（図１２）のピク
セルデータにアクセスすることが要求される。そこで、
垂直帰線消去期間の後、フリップフロップ２４０−１は
論理１にセットされ、他のフリップフロップ２４０−
２、．．、２４０Ｎは論理０にセットされる。これで、
ＳＥ（１）は論理０に、ＳＥ（２）、ＳＥ（Ｎ）は、は
論理０となる。他のバンクのシリアル出力が無効かされ
ている間に、ＳＥ（１）は、ＢＡＮＫ１（図１２）のシ
リアル出力を有効化する。

【００８６】先に述べたように、ロウアドレスカウンタ
は、ＶＲＡＭ６０の各ロウの前半分のピクセルデータを
ＳＡＭ６６が出力している間に一度インクリメントされ
る。すなわち、ＢＡＮＫ１のＶＲＡＭ６０の最後のロウ
のピクセルデータを、ＳＡＭ６６が出力している間に、
ロウアドレスカウンタ２１２はインクリメントされる。
この時点で、ロウアドレス部分、すなわち下位アドレス
２１２部がロウ０を指定し、バンク選択部分が、今度は
ＢＡＮＫ２（図１２）を選択する。したがい、デコ−ダ
２１６は、ライン２１８−２に論理１を出力し、他の２
１８−１、２１８−３、２１８−４、．．、２１８−Ｎ
には、論理０を出力する。

【００８７】ＳＡＭ６６が最後のピクセルデータを出力
したとき、ダ−ティカウンタ１００は、そのカウントの
最後に達する。そして、その全てのビットは、論理１に
等しくなり、組み合わせ回路２２２は論理１を出力す
る。そして、ＡＮＤゲ−ト２２６−１において、ライン
２２４−１上の論理１とライン２１８−１上の論理０が
受け取られる。この結果、ＡＮＤゲ−ト２２６−１は、
論理０を出力し、これは、ライン２３０−１を介してＯ
Ｒゲ−ト２３６−１に供給される。ＡＮＤゲ−ト２２８
−１において、組み合わせ回路２２２の出力の反転値
（論理０）と、フリップフロップ２４０−１のＱ出力
（論理１）が受け取られる。そして、ＡＮＤゲ−ト２２
８−１は、論理０をＯＲゲ−ト２３６−１に出力する。
これにより、ＯＲゲ−トは、フリップフロップ２４０−
１のＤ入力に論理０を出力し、フリップフロップ２４０
−１は、この論理０を次にクロックで記憶する。そし
て、これにより、フリップフロップ２４０−１の論理０
値を受け取るＡＮＤゲ−ト２２−１は、フリップフロッ
プ２４０−１に論理１をセットできなくなる。すなわ
ち、ＡＮＤゲ−ト２２６−１だけが、フリップフロップ
２４０−１に論理１をセットできる。これは、ロウアド
レスカウンタ２１２がＢＡＮＫ１を選択し（すなわち、
全てが論理０のとき）、ダ−ティカウンタ１００が、そ
のカウントの最後に達したときにのみ起こる。

【００８８】この間、ライン２１８−２が、論理１を保
持している。ライン２１８−２と、ライン２４２−２を
介して供給される組み合わせ回路２２２の出力は、回路
２５０−２のＡＮＤゲ−ト２２６−２に入力される。こ
のＡＮＤゲ−ト２２６−２は、論理１を出力する。一
方、ＡＮＤゲ−ト２２８−２は、Ｑ出力２２４−２が論
理０であるので、論理０を出力する。これらのＡＮＤゲ
−ト２２６−２、２２８−２の出力は、ＯＲゲ−ト２３
６−２に受け取られ、これは、論理１を、フリップフロ
ップ２４０−２のＤ入力２４２−２に出力する。したが
い、次のクロックにおいて、フリップフロップ２４０−
２には、論理１がセットされ、この状態は、ロウアドレ
スカウンタ２１２のビット２１２Ａが変化し、ダ−ティ
カウンタ１００が、そのカウントの最後に達するまで続
く。これは、Ｑ出力２４４−２より論理１を受け取り、
組み合わせ回路の出力の補数である論理１を受け取るＡ
ＮＤゲ−ト２２８−２によるものである。フリップフロ
ップ２４０−２にセットされた論理１によって、ＳＥ
（２）信号を運ぶライン２４８−２に論理０が出力され
る。

【００８９】したがい、ロウアドレスカウンタ２１２
が、異なるバンクに対応する値に達し（ビット２１２Ａ
が変化し）、ＳＡＭ６６は、その最後のピクセルデ−タ
を出力したときに、異なるシリアルイネ−ブル信号ＳＥ
（１）、ＳＥ（２）、．．、ＳＥ（Ｎ）が論理０とな
る。ある時間において、一つのＳＥ信号のみが論理０と
なり、残りは論理１となる。従い、異なるバンクのＶＲ
ＡＭ６０の出力が、択一的に選択される。

【００９０】スクリ−ンリフレッシュコントロ−ルかい
ろ７０もまた、インタリ−ススキャンもしくはダブルバ
ッファリングのために修正される。ダブルバッファリン
グは、２つのフレ−ムバッファを用いるピクセルデータ
の記憶方式である。第１のフレ−ムバッファがディスプ
レイ１２（図７）に表示されている間、ＣＰＵ（ホスト
コンピュ−タ）１６は、第２のバッファのデータに干渉
なしにアクセスすることができる。第１のフレ−ムバッ
ファのディスプレイスクリ−ンへの表示が完了した後、
第１のフレ−ムバッファは、ＣＰＵ１６のアクセスに利
用可能となる。先にＣＰＵ１６のアクセスに用いられて
いた第２のフレ−ムバッファが、今度は、ディスプレイ
スクリ−ン１２に表示される。このような方式では、Ｃ
ＰＵ１６は、択一的に、他のバッファが表示されている
間に、１スクリ−ンの表示データを干渉なしに準備する
ことができる。

【００９１】インタレススキャンは、フリッカなしに低
リフレッシュレ−トの画面を生成するために、２つのフ
レ−ムバッファのピクセルデータを交互にスクリ−ン表
示する方法である。いま、スクリ−ンのスキャンライン
に、１からスクリ−ンスキャンラインの数までの番号を
付す。これらのスキャンラインは、奇数フィ−ルドと偶
数フィ−ルドの２つのフィ−ルドに分けられる。偶数フ
ィ−ルドは、偶数番目のスキャンラインを含み、奇数フ
ィ−ルドは、奇数番目のスキャンラインを含む。スクリ
−ンのリフレッシュは、スクリ−ンに奇数フィ−ルドと
偶数フィ−ルドが古語に表示される。

【００９２】図１４に示した回路２６０は、ダブルバッ
ファリングとインタレススキャンの両方をサポ−トす
る。回路２６０は、ライン２６８を介して外部供給クロ
ックに接続したクロック入力を備えたロウアドレスカウ
ンタ２６２を有している。好ましくは、このクロック
は、図９のロウアドレスカウンタ１１２のクロック１１
４と同様に生成するのが良い。

【００９３】さらに、ロウアドレスカウンタ２６２は、
ライン２６４を介して、ロ−ド信号に接続したロ−ド信
号入力２６１を有している。ロ−ド入力２６１は、図９
のロウアドレスカウンタ１１２のクリア入力１１６のよ
うなクリア入力の代わりに設けるようにするのがよい。
ロウアドレスカウンタ２６２は、さらに、ライン２７２
を介して、入力値を受けとる入力２７１を有している。
ロウアドレスカウンタ２６２は、ライン２６４上のロ−
ド信号によって、ライン２７２の値をカウンタにロ−ド
する。この値は、ロウアドレスカウンタの値となる。ロ
−ド信号は、各垂直帰線消去期間の間にロ−ドのきっか
けを与えるように、ロ−ド信号はＶＤＩＳＰ信号とす
る。ライン２７２を介して入力２７１に接続されている
のは、マルチプレクサ２７０の出力である。マルチプレ
クサ２７０は、ライン２８０より、１ビットの選択制御
信号を受け取る。そして、これに応じて、マルチプレク
サ２７０は、ライン２７４より入力する値もしくはライ
ン２７６より入力する値のいずれかを選択する。これら
のライン２７４、２７６は、アドレスレジスタ２７８−
１、２７８−２の出力を、それぞれ供給する。

【００９４】これらのレジスタは、個々のフレ−ムバッ
ファァもしくはフィ−ルドの最初のロウの開始アドレス
を記憶している。この開始アドレスは、適切なバンクを
含む。たとえば、レジスタ２７８−１は、インタレス画
像における奇数フィ−ルドの最初のロウアドレスを記憶
し、レジスタ２７８−２は偶数フィ−ルドの最初のロウ
アドレスを記憶する。または、レジスタ２７８−１は、
ダブルバッファ方式における、第１のバッファの最初の
ロウアドレスを記憶し、レジスタ２７８−２は第２のバ
ッファの最初のロウアドレスを記憶する。これにより、
同じ回路２６０で、ダブルバッファリングとインタレス
スキャンの両方を、適切なグラフィクコントロ−ラ２２
（図７）と共にサポ−トすることができる。

【００９５】マルチプレクサ２７０の選択制御ビット
は、ＯＲゲ−ト２８２で生成される。このＯＲゲ−ト２
８２は、ライン２８６上のフィ−ルド選択入力信号と、
ライン２８４上のバッファ切り換え制御信号を受け取
る。したがい、回路２６０は、リフレッシュコントロ−
ル回路７０の操作モ−ドに下がっって、ダブルバッファ
リングとインタレススキャンの両方をサポ−トすること
ができる。

【００９６】回路２６０の操作について説明する。ダブ
ルバッファリング方式において、第１のバッファをディ
スプレイスクリ−ンに表示するときは、適当な信号がラ
イン２８４上に生成される。一方、インタレススキャン
方式において、画像の奇数フィ−ルドを表示するとき
は、適当な信号がライン２８６上に生成される。すなわ
ち、第１のバッファを表示するために論理０がライン２
８４に入力され。一方、奇数フィ−ルドを表示するため
に論理０がライン２８６に入力される。ＯＲゲ−ト２８
２の出力は、ライン２８０を介して、マルチプレクサ２
７０に入力され、マルイプレクサ２７０は、レジスタ２
８−１２７８−２の２つのベ−スアドレスのうちの一つ
を出力として選択する。たとえば、奇数フィ−ルドもし
くは第１のバッファを選択するために、レジスタ２７８
−１のベ−スアドレスを選択する。

【００９７】この間に、ロ−ド信号がライン２６４に生
成される。これにより、ロウアドレスカウンタは、ライ
ン２７２に表われたマルチプレクサ２７０によって選択
された値をロ−ドする。この後、このこのアドレスは、
ＶＲＡＭ６０のアドレスとして用いられる。

【００９８】ダブルバッファリング方式において、第２
のバッファの表示は、典型的には、第１のバッファの表
示に引き続き、次のスクリ−ンリフレッシュにおいて行
われる。第２のバッファの表示をおこなう場合、第２の
レジスタ２７８−２のロウアドレスを選択するために、
適当な信号（論理１）がライン２８４上に生成される。
一方、インタレススキャン方式において、典型的には、
奇数フィ−ルドが表示され、第２のスクリ−ンリフレッ
シュを行う必要があると、偶数フィ−ルドが表示され
る。このために、適当な信号（論理１）を、第２のレジ
スタ２７８−２のロウアドレスを選択するために、ライ
ン２８６上に生成する。そして、再度、ライン２６４に
同時に生成されたロ−ド信号によって、ロウアドレスカ
ウンタ２６２に、ベ−スアドレスとしてこの値をロ−ド
する。

【００９９】以上、スクリ−ンの解像度に依存せずに、
記憶容量を効率良く利用することのできるラスタスキャ
ンディスプレイについて説明した。

【０１００】

【発明の効果】以上のように、本発明によれば、より効
率良くメモリ資源を利用することのできるディスプレイ
システムを提供することができる。

【０１０１】また、本発明によれば、特定のスクリ−ン
解像度に依存しない構成を有するビデオディスプレイシ
ステムを提供することができる。

【０１０２】また、本発明によれば、回路を複雑にする
ことなしに任意のスクリ−ン解像度に対応することので
きるビデオディスプレイシステムを提供することができ
る。

【図面の簡単な説明】

【図１】フレ−ムバッファにＤＲＡＭを用いた従来のラ
スタディスプレイシステムの構成を示したブロック図で
ある。

【図２】ＶＲＡＭの構成を示すブロック図である。

【図３】フレ−ムバッファをＶＲＡＭで実現した従来の
ラスタディスプレイシステムの構成を示すブロック図で
ある。

【図４】ＶＲＡＭのデータの記憶例を示した説明図であ
る。

【図５】分割ロウ転送を行うことのできるＶＲＡＭの構
成を示した説明図である。

【図６】分割ロウ転送を行うことのできるＶＲＡＭのデ
ータの記憶例を示した説明図である。

【図７】本発明の一実施例に係るラスタディスプレイシ
ステムの構成を示すブロック図である。

【図８】本発明の一実施例に係るＶＲＡＭのデータの記
憶状態を示した説明図である。

【図９】本発明の一実施例に係るスクリ−ンリフレッシ
ュコントロ−ラの内部構成を示したブロック図である。

【図１０】本発明の一実施例に係るタップポインタ生成
回路の構成を示したブロック図である。

【図１１】本発明の一実施例に係るＲＤＴと分割ロウ転
送操作のタイミングを示したタイミングチャ−トであ
る。

【図１２】本発明の一実施例に係る１つのバンクを有す
るＶＲＡＭのデータの記憶状態を示した説明図である。

【図１３】本発明の一実施例に係るバンクの切り換えを
行う回路の構成を示すブロック図である。

【図１４】本発明の一実施例に係るロウアドレスカウン
タの他の構成を示したブロック図である。

【符号の説明】

７ メモリ制御回路 １２ ディスプレイスクリ−ン １６ ホストコンピュ−タ １８ マルチプレクサ ２２ グラフィックコントロ−ラ ２６ Ｄ／Ａ変換器 ６０ フレ−ムバッファ ７０ スクリ−ンリフレッシュコントロ−ラ

フロントページの続き (72)発明者 ジウン ミン ジュ 台湾、タイナン、イウ ジェン シャン、 ジュエン ジェン ビレッジ、17−１番 (72)発明者 ゲン ホン チェン 台湾、シンチュー、チューペイ、ジュエン ジェン ロード、レイン 465、アレー 46、24番 (72)発明者 チー ユアン リュー 台湾、シンチュー、チューペイ、チュン− シャン ロード、529

Claims (11)

【特許請求の範囲】
1. 【請求項１】ピクセルデータをリニアに記憶するための
   ロウ指定可能な記憶手段と、前記記憶手段より検索した
   ピクセルデータの１ロウをシ−ケンシャルに出力するシ
   リアルアクセスポ−トメモリとを備えたビデオメモリの
   スクリ−ンリフレッシュコントロ−ラであって、 前記シリアルアクセスメモリより最後に出力したピクセ
   ルデータの位置をカウントする第１のカウンタと、 前記第１のカウンタが、そのカウントシ−ケンスの前半
   分をカウントしたときに、カウント値をインクリメント
   し、前記シリアルアクセウメモリに転送する次のピクセ
   ルデータのロウを指定する第２のカウンタと、 前記第１のカウンタが、そのカウントシ−ケンスの後半
   分をカウントしたときに、前記記憶手段の指定されたロ
   ウの前半分が、前記シリアルアクセスメモリの前半分に
   転送されることを示し、前記第１のカウンタが、そのカ
   ウントシ−ケンスの前半分をカウントしたときに、前記
   記憶手段の指定されたロウの後半分が、前記シリアルア
   クセスメモリの後半分に転送されることを示すタップポ
   インタを生成するタップポインタ生成手段と、 前記第１のカウンタのカウント値に応じて、前記第１の
   カウンタのカウントシ−ケンスの各半分の間に一度、前
   記タップポインタによって、示されたロウの半分の転送
   を起動するスクリ−ンリフレッシュリクェスト生成手段
   とを有することを特徴とするスクリ−ンリフレッシュコ
   ントロ−ラ。
2. 【請求項２】請求項１記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記第１のカウンタの個々のビットの論理積を求める複
   数のＡＮＤゲ−トを有する組み合わせ回路と、 前記組み合わせ回路に接続し、前記第２のカウンタのク
   ロック入力に接続した出力を有するフリップフロップと
   を有し、 前記フリップフロップは、前記第２のカウンタをインク
   リメントするために、前記第１のカウンタがそのカウン
   トシ−ケンスの前半分をカウントしたのに応じて、一つ
   のクロックを生成することを特徴とするスクリ−ンリフ
   レッシュコントロ−ラ。
3. 【請求項３】請求項１記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記リフレッシュリクェスト生成器は、前記第１のカウ
   ンタの、最上位ビットを除く個々のビットの全ての論理
   積をとる複数のＡＮＤゲ−トを備えた組み合わせ回路
   と、 前記組み合わせ回路に接続し、前記第１のカウンタが、
   そのカウントシ−ケンスの後半分をカウントしたとき
   と、前記第１のカウンタが、そのカウントシ−ケンスの
   前半分をカウントしたときに、ひとつの分割ロウ転送信
   号を生成するフリップフロップとを有することを特徴と
   するスクリ−ンリフレッシュコントロ−ラ。
4. 【請求項４】請求項１記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記タップポインタ生成器は、 前記第１のカウンタの最上位ビットの補数と垂直表示信
   号とを入力として受け取り、前記第１のカウンタが、そ
   のカウントシ−ケンスの後半をカウントしている間に、
   指定されたロウの前半分を示すポインタを生成し、前記
   第１のカウンタが、そのカウントシ−ケンスの前半をカ
   ウントしている間に、指定されたロウの後半分を示すポ
   インタを生成し、前記垂直表示信号の垂直帰線消去期間
   の間に前記第１のカウンタのビットの補数を無効化する
   ＡＮＤゲ−トを有することを特徴とするスクリ−ンリフ
   レッシュコントロ−ラ。
5. 【請求項５】請求項１記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記ビデオメモリは、２以上のバンクを有し、 前記リニアに記憶されたデータはバンクからバンクへと
   引き続き、 前記スクリ−ンリフレッシュコントロ−ラは、 前記第１のカウンタと第２のカウンタのカウント値に応
   じて、前記第１のバンクからの最後のデータのロウの出
   力が終了したときに、次のデータのロウを含む第２のバ
   ンクへの操作を有効化するバンク選択生成手段を有する
   ことを特徴とするスクリ−ンリフレッシュコントロ−
   ラ。
6. 【請求項６】請求項５記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記バンク選択生成手段は、 前記第２のカウンタの上位ビットのグル−プを分離し、
   これに応じて適当なビデオメモリの前記バンクを有効化
   し、残りのアドレスを有効化したビデオメモリのバンウ
   の送るデコ−ダを有することを特徴とするスクリ−ンリ
   フレッシュコントロ−ラ。
7. 【請求項７】請求項１記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記第２のカウンタは、前記垂直帰線消去期間に反応し
   て、特定のベ−スアドレスを第２のカウンタにロ−ドす
   るロ−ド手段を、さらに有することを特徴とするスクリ
   −ンリフレッシュコントロ−ラ。
8. 【請求項８】請求項７記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記第２のカウンタは、データの奇数フィ−ルドと、デ
   ータの偶数フィ−ルドのインタレス表示を交互に行うこ
   とができ、 前記第２のカウンタのロ−ド手段は、前記垂直帰線消去
   期間に反応して、交互に、データの奇数と偶数のフィ−
   ルドのベ−スアドレスを第２のカウンタにロ−ドするこ
   とを特徴とするスクリ−ンリフレッシュコントロ−ラ。
9. 【請求項９】請求項７記載のスクリ−ンリフレッシュコ
   ントロ−ラであって、 前記第２のカウンタは、第１のバッファと第２のバッフ
   ァの表示を交互に行うことができ、 前記第２のカウンタのロ−ド手段は、表示のための一つ
   のバッファのベ−スアドレスを、他方のバッファの表示
   に続く垂直帰線消去期間の間に、ロ−ドすることを特徴
   とするスクリ−ンリフレッシュコントロ−ラ。
10. 【請求項１０】任意の解像度の表示装置と、 前記表示装置に接続したビデオ駆動回路と、 ピクセルデータをリニアに記憶するためのロウ指定可能
    な記憶手段と、前記記憶手段より検索したピクセルデー
    タの１ロウをシ−ケンシャルに出力するシリアルアクセ
    スポ−トメモリとを備えた、前記ビデオ駆動回路に接続
    したビデオメモリのスクリ−ンリフレッシュコントロ−
    ラとを有し、 前記スクリ−ンリフレッシュコントロ−ラは、 前記シリアルアクセスメモリより最後に出力したピクセ
    ルデータの位置をカウントする第１のカウンタと、前記
    第１のカウンタが、そのカウントシ−ケンスの前半分を
    カウントしたときに、カウント値をインクリメントし、
    前記シリアルアクセウメモリに転送する次のピクセルデ
    ータのロウを順番に指定する第２のカウンタと、 前記第１のカウンタが、そのカウントシ−ケンスの後半
    分をカウントしたときに、前記記憶手段の指定されたロ
    ウの前半分が、前記シリアルアクセスメモリの前半分に
    転送されることを示し、前記第１のカウンタが、そのカ
    ウントシ−ケンスの前半分をカウントしたときに、前記
    記憶手段の指定されたロウの後半分が、前記シリアルア
    クセスメモリの後半分に転送されることを示すタップポ
    インタを生成するタップポインタ生成手段と、 前記第１のカウンタのカウント値に応じて、前記第１の
    カウンタのカウントシ−ケンスの各半分の間に一度、前
    記タップポインタによって示されたロウの半分の転送を
    起動するスクリ−ンリフレッシュリクェスト生成手段と
    を有することを特徴とするビデオディスプレイシステ
    ム。
11. 【請求項１１】ピクセルデータをリニアに記憶するため
    のロウ指定可能な記憶手段と、前記記憶手段より検索し
    たピクセルデータの１ロウをシ−ケンシャルに出力する
    シリアルアクセスポ−トメモリとを備えたビデオメモリ
    から、ピクセルデータを出力する方法であって、 前記シリアルアクセスメモリより最後に出力したピクセ
    ルデータの位置をカウントし、 前記シリアルアクセスメモリの前半分の位置をカウント
    したのに応じて、前記シリアルアクセウメモリに転送す
    る次のピクセルデータのロウを順番に指定し、 前記シリアルアクセスメモリの後半分の位置をカウント
    したのに応じて、前記記憶手段の指定されたロウの前半
    分を、前記シリアルアクセスメモリの前半分に転送し、
    前半分をカウントしたのに応じて、前記記憶手段の指定
    されたロウの後半分を、前記シリアルアクセスメモリの
    後半分に転送することを特徴とするピクセルデータ出力
    方法。