DE4214841A1 - Integrierter Schaltkreis mit einem Zeitglied - Google Patents
Integrierter Schaltkreis mit einem ZeitgliedInfo
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Description
In Schaltkreisen integrierte Zeitglieder (Timer) werden
zur definierten Steuerung zeitlicher Vorgänge einge
setzt; nach einer vom Timer vorgegebenen Zeitspanne
schaltet der Ausgang bzw. schalten die Ausgänge des
Zeitglieds um, wodurch eine bestimmte Reaktion erfolgt
oder ein bestimmtes Verhalten ausgelöst wird - bei
spielsweise die Aktivierung/Deaktivierung von Logik
funktionen oder das Öffnen/Schließen von Schaltern. Ein
Timer besteht aus einer Vielzahl hintereinandergeschal
teter Logik-Gatter (beispielsweise Flip-Flops), die von
einem Oszillator mit einer vorgegebenen Taktrate ange
steuert werden und die eine Art "Zählerkette" darstel
len. Im normalen Betriebsmodus des Zeitglieds wird beim
Einschalten (beim Anlegen der Spannungsversorgung) über
den sog. "Power-on-Reset" die Zählerkette in einen de
finierten Ausgangszustand gesetzt (beispielsweise alle
Logik-Gatter auf "0" oder "1"); durch Hochzählen oder
Abwärtszählen werden nach bestimmten Zeitintervallen
verschiedene Endzustände des Zeitglieds erreicht (bei
spielsweise alle oder ein Teil der Logik-Gatter auf "1"
oder "0") und die entsprechenden Timer-Ausgänge umge
schaltet.
In vielen Fällen muß - beispielsweise vor Inbetriebnah
me des integrierten Schaltkreises oder zu Testzwecken -
überprüft werden, ob die Logik-Gatter und der Timer-
Ausgang bzw. die Timer-Ausgänge das gewünschte Schalt
verhalten zeigen. Derartige Funktionstests sind jedoch
sehr zeitaufwendig, da zur Überprüfung der Logik-Gatter
das Schalten aller Logik-Gatter und zur Überprüfung der
Ausgänge das Schalten des letzten Timer-Ausgangs abge
wartet werden muß; beispielsweise wird der letztmögli
che Endzustand eines Timers, der aus 28 Flip-Flops mit
dem Ausgangszustand "0" aufgebaut ist, erst nach 228
Takten erreicht (alle Flip-Flops sind dann mit einer
logischen "1" besetzt) - bei einer Taktrate von 18 kHz
entspricht dies einem Zeitintervall von ca. 4 Stunden.
Um den zeitlichen Aufwand für den Funktionstest der Lo
gik-Gatter und der Ausgänge des Zeitglieds zu verrin
gern, wird das Zeitglied in zwei Zählereinheiten derart
unterteilt, daß jede Zählereinheit in etwa die gleiche
Anzahl von Logik-Gattern aufweist und die Ausgänge des
Zeitglieds in der zweiten Zählereinheit enthalten sind.
Die beiden Zählereinheiten können unterschiedlich ange
steuert und nacheinander - jedoch nicht unabhängig von
einander - überprüft werden, so daß oftmals keine ein
deutigen Aussagen über das Schaltverhalten der
Logik-Gatter getroffen werden können.
Der Erfindung liegt die Aufgabe zugrunde, eine Schal
tungsanordnung für den Funktionstest eines Zeitglieds
gemäß dem Oberbegriff des Anspruchs 1 anzugeben, durch
die der Funktionstest auf einfache Weise und mit ver
besserter Aussagefähigkeit durchgeführt werden kann.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale
im Kennzeichen des Anspruchs 1 gelöst.
Vorteilhafte Weiterbildungen der Schaltungsanordnung
ergeben sich aus den Unteransprüchen.
Die Schaltungsanordnung der Erfindung weist eine im IC
integrierte Auswerteschaltung auf, die aus einem Schal
tungsteil zur Testmodusselektion und einem Schaltungs
teil zur Taktselektion für den Takt der Logik-Gatter
der zweiten Zählereinheit aufgebaut ist.
Beim Funktionstest sind unter Verwendung der Auswerte
schaltung zwei unterschiedliche Testmodi vorgebbar bzw.
anwählbar:
- - Im ersten Testmodus werden die Logik-Gatter der ersten Zählereinheit vom Oszillator angesteuert; durch Beobachtung der Impulsfolge am Test-An schlußpin kann die funktionsweise der Logik-Gatter der ersten Zählereinheit und des Oszillators über prüft werden (diese Impulsfolge hängt von der Zahl der Logik-Gatter bzw. der Zählerkettenlänge und der Oszillatorfrequenz ab).
- - Im zweiten Testmodus werden die Logik-Gatter der zweiten Zählereinheit unabhängig von der ersten Zählereinheit durch einen extern am Test-Anschluß pin vorgegebenen Takt angesteuert; ihr Schaltver halten wird durch Beobachtung des Schaltverhaltens der Ausgänge des Zeitglieds überprüft.
Da die Verbindung zwischen den beiden Zählereinheiten
bei der Anwahl des zweiten Testmodus durch die Auswer
teschaltung unterbrochen wird, kann der Funktionstest
in völlig unabhängigen Testmodi ohne gegenseitige Be
einflussung und demzufolge bei sehr einfacher Handha
bung durchgeführt werden.
Die Figur zeigt den integrierten Schaltkreis IC mit den
beiden Anschlußpins P1 (Test-Anschlußpin) und P2 (Os
zillator-Anschlußpin) sowie mit den Schaltungskomponen
ten Oszillator OSZ, Zeitglied TIM (Zählereinheiten ZE1,
ZE2), Funktionseinheiten FE und Auswerteschaltung AS.
Der Oszillator OSZ, dessen Eingang mit dem Anschlußpin
P2 verbunden ist, taktet die Logik-Gatter des Zeit
glieds TIM. Die beiden Zählereinheiten ZE1 und ZE2 des
Zeitglieds TIM sind über die Auswerteschaltung AS hin
tereinandergeschaltet. Die in der zweiten Zählereinheit
ZE2 angeordneten Ausgänge A1, A2, A3 des Zeitglieds TIM
steuern verschiedene Funktionseinheiten FE des inte
grierten Schaltkreises IC an; weiterhin ist eine Ver
bindungsleitung A0 vom Ausgang des Oszillators OSZ zu
den Funktionseinheiten FE vorgesehen, über die die
Funktionseinheiten FE mit dem Oszillator-Takt getaktet
werden können.
Die Auswerteschaltung AS besteht aus einem Schaltungs
teil zur Testmodusselektion TMS und aus einem Schal
tungsteil zur Taktselektion TS für das Taktsignal der
zweiten Zählereinheit ZE2. Der bidirektionale Taktan
schluß BTA des Schaltungsteils zur Testmodusselektion
TMS ist bidirektional mit dem Anschlußpin P1, der
Steuerausgang SA ist über die Steuerleitung SL mit dem
Steuereingang SE des Schaltungsteils zur Taktselektion
TS und der Taktausgang TA über die Taktleitung TL2 mit
einem Multiplexer-Eingang B des Schaltungsteils zur
Taktselektion TS verbunden. Der zweite Multiplexer-Ein
gang A des Schaltungsteils zur Taktselektion wird über
die Taktleitung TL1 vom Ausgang der ersten Zählerein
heit ZE1 angesteuert, der gleichzeitig mit dem Taktein
gang TE des Schaltungsteils zur Testmodusselektion TMS
verbunden ist. Der Ausgang Z des Schaltungsteils zur
Taktselektion TS ist mit dem Eingang der zweiten Zäh
lereinheit ZE2 verbunden.
Der erste Testmodus für die Logik-Gatter der ersten
Zählereinheit ZE1 wird beim Anlegen der Spannungsver
sorgung ("power-on-reset" POR) aktiviert; über die vom
Oszillator OSZ vorgegebenen Takte werden die Logik-Gat
ter hochgezählt. Durch das POR-Signal wird über den
Schaltausgang SA des Schaltungsteils zur Testmodusse
lektion TMS und die Steuerleitung SL der Steuereingang
SE des Schaltungsteils zur Taktselektion TS so geschal
tet, daß eine Verbindung zwischen dem Ausgang der er
sten Zählereinheit ZE1 und dem Eingang der zweiten Zäh
lereinheit ZE2 besteht - die beiden Zählereinheiten
ZE1, ZE2 sind "hintereinandergeschaltet". Die von der
Zählereinheit ZE1 erzeugte und am niederohmigen
Test-Anschlußpin P1 ausgegebene Impulsfolge dient als Krite
rium zur Funktionstest-Auswertung. Der zweite Testmodus
wird aktiviert, wenn der Test-Anschlußpin P1 hochohmig
wird - dies erfolgt beispielsweise zyklisch über den
Zustand der ersten Zählereinheit ZE1 oder falls ein ho
her Strom in den Test-Anschlußpin P1 eingeprägt wird;
über den Steuerausgang SA des Schaltungsteils zur Test
modusselektion TMS wird der Steuereingang SE des Schal
tungsteils zur Taktselektion TS beeinflußt und die Ver
bindung zwischen den beiden Zählereinheiten ZE1 und ZE2
unterbrochen. Die Logik-Gatter der zweiten Zählerein
heit ZE2 werden nun nicht mehr vom Takt des Oszillators
OSZ angesteuert - vielmehr kann über den hochohmigen
Anschlußpin P1 eine extern vorgegebene Impulsfolge er
zeugt und den Logik-Gattern der zweiten Zählereinheit
ZE2 zugeführt werden.
Die Schaltungskomponenten der beiden Schaltungsteile
der Auswerteschaltung können in beliebiger Technologie
ausgeführt werden, beispielsweise in I2L-Technologie
oder CMOS-Technologie; je nach verwendeter Technologie
müssen zur Realisierung der beschriebenen Testmodus- bzw.
Funktionsabläufe unterschiedliche Logik-Bauteile
bzw. Komponenten vorgesehen werden.
Claims (7)
1. Integrierter Schaltkreis (IC) mit einem Zeitglied
(TIM), das in zwei hintereinandergeschaltete Zählerein
heiten (ZE1, ZE2) unterteilt ist, dadurch gekennzeich
net, daß für den Funktionstest des Zeitglieds (TIM)
eine im Schaltkreis (IC) integrierte und mit einem
Test-Anschlußpin (P1) des integrierten Schaltkreises
(IC) sowie den beiden Zählereinheiten (ZE1, ZE2) ver
bundene Auswerteschaltung (AS) vorgesehen ist, daß die
Auswerteschaltung aus einem Schaltungsteil zur Test
modusselektion (TMS) und einem Schaltungsteil zur Takt
selektion (TS) besteht, und daß die beiden Zählerein
heiten (ZE1, ZE2) in unterschiedlichen Funktionstest
modi völlig unabhängig voneinander überprüfbar sind,
wobei in einem ersten Testmodus die Logik-Gatter der
ersten Zählereinheit (ZE1) durch einen mit einem Oszil
lator-Anschlußpin (P2) des integrierten Schaltkreises
(IC) verbundenen Oszillator (OSZ) getaktet werden, und
in einem zweiten Testmodus die Logik-Gatter der zweiten
Zählereinheit (ZE2) mit einem am Test-Anschlußpin (P1)
extern vorgegebenen Takt angesteuert werden.
2. Integrierter Schaltkreis nach Anspruch 1, dadurch
gekennzeichnet, daß der bidirektionale Taktanschluß
(BTA) des Schaltungsteils zur Testmodusselektion (TMS)
mit dem Test-Anschlußpin (P1) und der Ausgang (Z) des
Schaltungsteils zur Taktselektion (TS) mit dem Eingang
der zweiten Zählereinheit (ZE2) verbunden ist.
3. Integrierter Schaltkreis nach Anspruch 1 oder 2, da
durch gekennzeichnet, daß der Steuerausgang (SA) des
Schaltungsteils zur Testmodusselektion (TMS) mit dem
Steuereingang (SE) des Schaltungsteils zur Taktselek
tion (TS) verbunden ist, und daß die beiden Multi
plexer-Eingänge (A, B) des Schaltungsteils zur Takt
selektion (TS) jeweils über eine Taktleitung (TL1, TL2)
ansteuerbar sind.
4. Integrierter Schaltkreis nach Anspruch 3, dadurch
gekennzeichnet, daß die erste Taktleitung (TL1) vom
Ausgang der ersten Zählereinheit (ZE1) ausgeht und mit
dem Takteingang (TE) des Schaltungsteils zur Testmodus
selektion (TMS) verbunden ist, und daß die zweite Takt
leitung (TL2) vom Taktausgang (TA) des Schaltungsteils
zur Testmodusselektion (TMS) ausgeht.
5. Integrierter Schaltkreis nach einem der Ansprüche 1
bis 4, dadurch gekennzeichnet, daß in Abhängigkeit des
Zählerstands der ersten Zählereinheit (ZE1) der Leitfä
higkeits-Zustand des Test-Anschlußpins (P1) über den
Schaltungsteil zur Testmodusselektion (TMS) steuerbar
ist.
6. Integrierter Schaltkreis nach Anspruch 5, dadurch
gekennzeichnet, daß der erste Testmodus beim Anlegen
der Versorgungsspannung und der zweite Testmodus beim
hochohmigen Zustand des Test-Anschlußpins (P1) anwähl
bar ist.
7. Integrierter Schaltkreis nach einem der Ansprüche 1
bis 6, dadurch gekennzeichnet, daß im zweiten Testmodus
der Steuereingang (SE) des Schaltungsteils zur Takt
selektion (TS) umschaltet und die Verbindung zwischen
dem Ausgang der ersten Zählereinheit (ZE1) und dem Ein
gang der zweiten Zählereinheit (ZE2) über den Schal
tungsteil zur Taktselektion (TS) unterbricht, und daß
der externe Takt durch Einprägen eines modulierten
Stroms am hochohmigen Test-Anschlußpin (P1) des inte
grierten Schaltkreises (IC) vorgebbar ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4214841A DE4214841C2 (de) | 1992-05-05 | 1992-05-05 | Schlatungsanordnung für den Funktionstest eines in einem Schaltkreis integrierten Zeitglieds |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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DE4214841A1 true DE4214841A1 (de) | 1993-11-11 |
DE4214841C2 DE4214841C2 (de) | 1994-10-06 |
Family
ID=6458222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE4214841A Expired - Fee Related DE4214841C2 (de) | 1992-05-05 | 1992-05-05 | Schlatungsanordnung für den Funktionstest eines in einem Schaltkreis integrierten Zeitglieds |
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Country | Link |
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DE (1) | DE4214841C2 (de) |
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1992
- 1992-05-05 DE DE4214841A patent/DE4214841C2/de not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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