DE4135189A1 - Verfahren zur montage des gehaeuses eines halbleiter-bauelements - Google Patents
Verfahren zur montage des gehaeuses eines halbleiter-bauelementsInfo
- Publication number
- DE4135189A1 DE4135189A1 DE4135189A DE4135189A DE4135189A1 DE 4135189 A1 DE4135189 A1 DE 4135189A1 DE 4135189 A DE4135189 A DE 4135189A DE 4135189 A DE4135189 A DE 4135189A DE 4135189 A1 DE4135189 A1 DE 4135189A1
- Authority
- DE
- Germany
- Prior art keywords
- housing
- package
- chip
- die
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
Description
Die Erfindung betrifft ein Verfahren zur Montage von Gehäusen
von Halbleiter-Bauelementen.
Im allgemeinen unterteilt man Gehäuse von Halbleiter-Bauele
menten in Kunststoff- und Keramikgehäuse.
Es soll zuerst ein Verfahren zur Montage eines Kunststoffge
häuses in Verbindung mit den Fig. 1a-1e beschrieben werden.
Ein Wafer 1, das zum Eindiffundieren von Elektroden vorbe
reitet ist, wird zertrennt und in Chips 2 unterteilt, wie
Fig. 1a zeigt. Das Zertrennen umfaßt ein chemisches Verfahren
unter Anwendung von Essig- oder Fluoressigsäure und ein Ritz
verfahren unter Anwendung eines Diamantschneiders.
Dann wird ein Chip-Bondvorgang durchgeführt, um den Chip 2
auf einem Paddel bzw. einer Kontaktfläche 4 eines vorher
hergestellten Leiterrahmens 3 zu befestigen. Dabei wird der
Chip 2 auch als Pellet bezeichnet, während das Chip-Bonden
als Pellet-Bonden oder Pellet-Befestigen bezeichnet wird. Das
Paddel 4 wird auch als Steg bezeichnet.
In der Zeichnung sind mit 5 Arretierlöcher, mit 6 Abstands
halter, mit 7 Seitenschienen, mit 8 Stützstege und mit 9
Zuleitungen bezeichnet.
Jede Zuleitung 9 umfaßt eine innere Zuleitung 9a und eine
äußere Zuleitung 9b.
Zum Chip-Bonden kann ein eutektisches Legierungsverfahren
angewandt werden, das nachstehend beschrieben wird.
Zuerst wird die Kontaktfläche 4 mit einer dünnen Gold-
Antimon-Legierung beschichtet. Wenn der Chip 2 auf die Gold-
Antimon-Legierungsschicht aufgelegt ist, wird das Paddel 4
aufgeheizt. Durch diese Wärmebehandlung wird die Gold-
Antimon-Legierung eutektisch mit dem Siliciummaterial des
Chips 2 verschweißt. Die Aufheiztemperatur beträgt ca.
300-400°C, ist allerdings in Abhängigkeit von der Art der
eingesetzten Lötmaterialien veränderlich. Um eine Oxidierung
des Chips 2 oder des Paddels 4 infolge der genannten hohen
Temperatur zu vermeiden, wird die Wärmebehandlung im allge
meinen in einer Schutzgasatmosphäre, z. B. unter Stickstoff,
ausgeführt.
Im übrigen kann ein Verfahren angewandt werden, bei dem ein
leitfähiger Klebstoff auf Epoxidbasis eingesetzt wird, oder
es kann ein Lötverfahren unter Anwendung eines konventionel
len Pb-Sn-Lots oder ein Glasverfahren angewandt werden. Bei
dem Glasverfahren wird Lötglas auf einem Substrat angeordnet
und bei ca. 500-600°C zum Schmelzen gebracht. Auf das ge
schmolzene Lötglas wird ein keramisches Chipgehäuse kompres
sionsgebondet.
Danach wird ein Drahtbondverfahren durchgeführt, bei dem
Bondinseln 10 mit inneren Zuleitungen 9a des Leiterrahmens 3
durch Drähte 11 verbunden werden. Im allgemeinen ist das
Material der verwendeten Drähte Aluminium oder Gold. Als
Drahtbondverfahren kann ein Thermokompressionsbondverfahren,
ein Ultraschall-, ein Löt-, ein Laser- oder ein Elektronen
strahlverfahren angewandt werden. Hinsichtlich der prakti
schen Durchführbarkeit werden das Thermokompressionsbonden
und das Ultraschallbonden bevorzugt.
Die obige Beschreibung bezieht sich auf ein Fließbandfer
tigungsverfahren für Gehäuse. Nachstehend wird ein Hinter
boden-Verfahren (back-end process) beschrieben.
Der Leiterrahmen 3, auf den der Chip 2 und Drähte 11 gebondet
sind, wird in einer Spritzgießform 12 (Fig. 1d) angeordnet.
Dann wird zum Umgießen Epoxidgießmasse in die Form 12 gelei
tet. Gemäß Fig. 1e wird dann ein Zurichtvorgang durchgeführt,
um Abstandshalter 6 zu durchtrennen, die zur Unterhaltung
eines gleichmäßigen Abstands zwischen benachbarten Zulei
tungen 9 des Leiterrahmens 3 vorgesehen sind. Dann wird ein
Umformvorgang durchgeführt, bei dem die äußeren Zuleitungen
9b eine vorbestimmte Form erhalten, wie Fig. 1f zeigt. Durch
den Umformvorgang erhalten die äußeren Zuleitungen 9b Möven
flügel- oder J-Form.
Fig. 1g zeigt ein schließlich erhaltenes Kunststoffgehäuse.
Nachstehend wird unter Bezugnahme auf die Fig. 2a-2d ein Ver
fahren zur Montage eines Keramikgehäuses erläutert.
Im Hinblick auf ihren Aufbau sind Keramikgehäuse im wesent
lichen in Dual-in-line-Gehäuse aus Keramik und Mehrschicht
gehäuse unterteilt.
Im vorliegenden Fall wird das Verfahren nur in Verbindung mit
der Montage eines Mehrschicht-Keramikgehäuses beschrieben.
Zuerst werden mehrere Flächenkörper bzw. Folien hergestellt
unter Einsatz eines Pulvers, das durch Vermischen einer
Al2O3-Verbindung mit bestimmten Zusatzstoffen erhalten wird.
Auf den jeweiligen Flächenkörpern werden Strukturen gebildet,
die in entsprechenden Schichten eines herzustellenden Ge
häuses verwendet werden sollen. Gemeinsam mit einem vorher
präparierten Leiterrahmen werden die Flächenkörper überein
ander angeordnet unter Bildung eines Gehäuses 13 gewünschter
Form (Fig. 2a). Das so gebildete Gehäuse 13 wird insgesamt
gebrannt oder gesintert.
Das Keramikgehäuse 13 von Fig. 2a hat einen Aufbau mit drei
Schichten, und zwar einer unteren Schicht 14, einer mittleren
Schicht 15 und einer oberen Schicht 16. Selbstverständlich
kann das Keramikgehäuse 13 auch mehr Schichten aufweisen.
Bei der Bildung von Strukturen auf jeweiligen Schichten wer
den auch metallische Kontaktflächen von Leitern gebildet, die
durch Drahtbonden mit Bondinseln eines Chips verbunden wer
den.
Die weiteren Vorgänge sind die gleichen wie bei der Montage
des Kunststoffgehäuses.
Dabei wird das Drahtbonden durchgeführt, bei dem ein Chip 17
auf einer Kontaktfläche des Leiterrahmens (nicht gezeigt)
befestigt wird, wie Fig. 2b zeigt. Dann wird jeder Draht 18
an seinen beiden Enden durch Bonden mit dem Chip und der
entsprechenden Zuleitung kontaktiert, so daß sie miteinander
verbunden sind, wie Fig. 2c zeigt. Um den offfenen Teil des
Gehäuses 13 abzudecken, wird dann eine Glasschicht 19 gebil
det, wie Fig. 2d zeigt.
Wenn das so erhaltene Gehäuse nicht zur Herstellung eines
optischen Bauelements verwendet wird, kann anstelle der Glas
schicht 19 eine Metallschicht gebildet werden. In dieser
Hinsicht ist zu sagen, daß Keramikgehäuse hauptsächlich bei
der Herstellung von mit Lichtempfang arbeitenden ladungsge
koppelten Bauelementen (CCDs) eingesetzt werden.
Dann werden Zuleitungen 20 an vorstimmten Stellen auf beiden
Seiten des Gehäuses 13 befestigt, wie Fig. 2e zeigt.
Fig. 2f zeigt den Aufbau des fertigen, stufenförmig ausgebil
deten Gehäuses.
Das oben beschriebene konventionelle Verfahren weist jedoch
folgende Nachteile auf:
Erstens sind zwar die Herstellungskosten der Kunststoffge
häuse durch die Verwendung von billigen Werkstoffen niedrig,
aber das Herstellungsverfahren ist aufwendig. Bei der Durch
führung eines Formvorgangs nach dem Drahtbonden können Drähte
verbogen werden. Dadurch wird die Ausschußrate erhöht.
Zweitens werden zwar Keramikgehäuse mit Vorteil verwendet,
wenn hohe Präzision verlangt ist, aber bei der Herstellung
werden das Chip- und Drahtbonden nach dem Spritzgießen der
Gehäuse durchgeführt, so daß die Herstellungskosten hoch
sind.
Aufgabe der Erfindung ist daher die Überwindung der vorge
nannten Nachteile des Standes der Technik durch Bereitstel
lung eines Verfahrens zur Montage von Gehäusen von Halblei
ter-Bauelementen, wobei ein Zweifachgießverfahren angewandt
wird, wodurch der Montagevorgang vereinfacht wird und die
Herstellungskosten gesenkt werden.
Diese Aufgabe wird gemäß der Erfindung gelöst durch ein Ver
fahren zur Montage eines Gehäuses eines Halbleiter-Bauele
ments, das folgende Schritte aufweist: Umgießen von inneren
Zuleitungen eines vorher bereitgestellten Leiterrahmens zur
Herstellung jedes Gehäuses mit Ausnahme des Teils der inneren
Zuleitungen, der drahtzubonden ist, um die inneren Zuleitun
gen in einem bestimmten Zustand zuhalten; Umgießen der inne
ren Zuleitungen unter Anwendung einer Gießform zur Bildung
eines stufenförmigen Gehäuses, wobei die restlichen inneren
Zuleitungen an der Gehäuseoberfläche freiliegen und der obere
Teil des Gehäuses offen ist; Bonden eines Chips auf eine
Chipkontaktfläche des Leiterrahmens und anschließendes Bonden
von Drähten zwischen jeweiligen freiliegenden inneren Zulei
tungen und einer Bondinsel des Chips; Formen einer Abdeckung
an dem offenen oberen Teil des Gehäuses; und Durchführen
eines Zurichtvorgangs zum Entfernen von Zuleitungs-Abstands
haltern des Leiterrahmens sowie eines Formvorgangs, um äuße
ren Zuleitungen des Gehäuses eine gewünschte Form zu geben.
Die Erfindung wird nachstehend auch hinsichtlich weiterer
Merkmale und Vorteile anhand der Beschreibung von Ausfüh
rungsbeispielen und unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1a bis 1f Schritte zur Montage eines Kunststoffgehäuses gemäß
dem Stand der Technik;
Fig. 1g eine perspektivansicht eines mit einem bekannten
Verfahren hergestellten Kunststoffgehauses;
Fig. 2a bis 2e Schritte zur Montage eines Mehrschicht-Keramik
gehäuses gemäß dem Stand der Technik;
Fig. 2f eine Perspektivansicht eines nach dem Stand der
Technik hergestellten Keramikgehäuses; und
Fig. 3a bis 3g Schritte zur Montage eines Gehäuses gemäß der
Erfindung.
Die Erfindung wird nachstehend unter Bezugnahme auf die Fig.
3a-3d erläutert, die die Herstellung von Dual-in-line-Gehäu
sen zeigen; selbstverständlich ist die Erfindung nicht
hierauf beschränkt.
Die oben beschriebenen konventionellen Verfahren sind in der
Erfindung teilweise enthalten; eine detaillierte Beschreibung
dieser Verfahren im Rahmen der Erfindung entfällt der Ein
fachheit halber.
Zuerst wird ein geeigneter Leiterrahmen 21 bereitgestellt,
wie Fig. 3a zeigt. Wie bereits in Verbindung mit Fig. 1b
erläutert wurde, umfaßt der Leiterrahmen 21 eine Kontakt
fläche 22, auf der ein Chip angeordnet ist, Abstandshalter
23, die zwischen benachbarten äußeren Zuleitungen 24a jeweils
gleiche Abstände unterhalten und sie sicher halten, Halteste
ge 25 zur Halterung der an dem Leiterrahmen 21 zu befestigen
den Kontaktfläche 22, Arretieröffnungen 26 und innere Zulei
tungen 24b.
Dann wird ein Teil von inneren Zuleitungen 24b mit Ausnahme
des Teils, der später einem Drahtbondvorgang unterworfen
wird, zuerst mit einer Epoxidgießmasse umgossen, wie Fig. 3b
zeigt. Dabei unterhält jede innere Zuleitung 24b einen
gleichmäßigen Abstand zu benachbarten inneren Zuleitungen 24b
und bleibt auf gleicher Höhe, und zwar ungeachtet von exter
nen Krafteinwirkungen. Andererseits bleibt ein nahe der Kon
taktfläche 22 befindlicher Teil jeder inneren Zuleitung 24b
in dem vorherigen Zustand.
Der Leiterrahmen 21 wird dann auf eine untere Gießformhälfte
27a, die einer gewünschten Gehäuseform angepaßt ist, aufge
legt, wie Fig. 3c zeigt. Auf den Leiterrahmen 21 wird die
obere Gießformhälfte 27b aufgesetzt. Dann wird in einen Hohl
raum zwischen der unteren und der oberen Gießformhälfte 27a
und 27b Expoxidgießmasse eingespritzt, so daß ein Gehäuse 29
mit einer gewünschten Form entsteht.
Zu diesem Zeitpunkt wird der jeweilige Teil von inneren Zu
leitungen 24b, der dem ersten Gießvorgang nicht unterworfen
wurde und zum Anschluß an Bondinseln zum Chipbonden dient,
teilweise umgossen, so daß die nicht umgossenen Teile an der
Gehäuseoberfläche freiliegen.
Die freiliegenden inneren Zuleitungen haben die gleiche Funk
tion wie Strukturen zum Drahtbonden bei einem konventionellen
Keramikgehäuse.
Dann wird ein Chip 30 in konventioneller Weise auf die Kon
taktfläche 22 durch Chipbonden aufgebracht. Die an der Gehäu
seoberfläche und am Chip 30 freiliegenden inneren Zuleitungen
24b werden ebenfalls in konventioneller Weise mit Drähten 32
gebondet.
Dann wird der offene obere Teil des Gehäuses mit einer Ab
deckung 33 aus Glas oder Metall abgedeckt. Dann wird ein
Zurichtvorgang zum Entfernen der Abstandshalter 23 durchge
führt, wie Fig. 3e zeigt, und anschließend wird ein Umform
vorgang durchgeführt, um den äußeren Zuleitungen 24a eine
bestimmte Form zu geben, wie Fig. 3f zeigt.
Aus der obigen Beschreibung ist ersichtlich, daß das Verfah
ren die folgenden Vorteile bietet:
Erstens ist die Herstellung der Gehäuse kostengünstig, da ein
doppelter Spritzgießvorgang unter Anwendung einer kosten
günstigen Gießmasse durchgeführt wird, wobei Gehäuse mit
einem Aufbau erhalten werden, der demjenigen von teuren
Keramikgehäusen entspricht.
Zweitens wird das Montageverfahren vereinfacht.
Drittens wird die Ausschußrate erheblich gesenkt, da Abstände
zwischen Zuleitungen gleichmäßig erhalten bleiben, und zwar
aufgrund des ersten Umgießvorgangs sowie dadurch, daß das
Chipbonden und Drahtbonden nach dem Formen der Gehäuse durch
geführt werden.
Claims (1)
- Verfahren zur Montage des Gehäuses eines Halbleiter-Bau elements, gekennzeichnet durch die folgenden Schritte:
Erstumspritzen von inneren Zuleitungen eines vorher zur Herstellung jedes Gehäuses bereitgestellten Leiterrahmens mit Ausnahme des drahtzubondenden Teils der inneren Zuleitungen, so daß diese in einem bestimmten Zustand bleiben;
Zweitumspritzen der inneren Zuleitungen unter Anwendung einer Spritzgießform zur Bildung eines stufenförmigen Gehäu ses, wobei ein Abschnitt jeder verbliebenen inneren Zuleitung an der Gehäuseoberfläche freiliegt und der obere Teil des Gehäuses offen ist;
Bonden eines Chips auf eine Kontaktfläche des Leiterrah mens und anschließendes Bonden von Drähten zwischen jeweili gen freiliegenden inneren Zuleitungen und einer Bondinsel des Chips sowie Formen einer Abdeckung auf dem offenen oberen Teil des Gehäuses; und
Durchführen eines Abrichtvorgangs zum Entfernen von Zu leitungs-Abstandshaltern des Leiterrahmens sowie eines Um formvorgangs, um äußeren Zuleitungen des Gehauses eine ge wünschte Form zu geben.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900018359A KR940002444B1 (ko) | 1990-11-13 | 1990-11-13 | 반도체 소자의 패키지 어셈블리 방법 |
KR18359/90 | 1990-11-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4135189A1 true DE4135189A1 (de) | 1992-05-14 |
DE4135189B4 DE4135189B4 (de) | 2006-03-02 |
Family
ID=19305981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4135189A Expired - Lifetime DE4135189B4 (de) | 1990-11-13 | 1991-10-24 | Verfahren zur Montage des Gehäuses eines Halbleiter-Bauelements |
Country Status (4)
Country | Link |
---|---|
US (1) | US5200367A (de) |
JP (1) | JPH05291426A (de) |
KR (1) | KR940002444B1 (de) |
DE (1) | DE4135189B4 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4319786A1 (de) * | 1992-06-16 | 1993-12-23 | Gold Star Electronics | In Kunststoff gegossene CCD-Einheit und Verfahren zu deren Herstellung |
DE4424541A1 (de) * | 1994-01-24 | 1995-08-03 | Gold Star Electronics | Bildaufnahmebauelement vom Festkörpertyp und Verfahren zu dessen Herstellung |
DE10221857A1 (de) * | 2002-05-16 | 2003-11-27 | Osram Opto Semiconductors Gmbh | Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung |
DE10348253B3 (de) * | 2003-10-16 | 2005-02-17 | Robert Bosch Gmbh | Verfahren zum Einkleben eines Chips in ein Premold-Gehäuse und zugehöringe Vorrichtung |
EP1628338A1 (de) * | 2004-08-19 | 2006-02-22 | Optimum Care International Tech. Inc. | Herstellungsmethode für einen modularen Leiterrahmen |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2888040B2 (ja) * | 1992-07-10 | 1999-05-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US5337217A (en) * | 1993-02-25 | 1994-08-09 | Eastman Kodak Company | Integrated circuit package for an image sensor |
NL9400766A (nl) * | 1994-05-09 | 1995-12-01 | Euratec Bv | Werkwijze voor het inkapselen van een geintegreerde halfgeleiderschakeling. |
US5766975A (en) * | 1995-01-09 | 1998-06-16 | Integrated Device Technology, Inc. | Packaged integrated circuit having thermal enhancement and reduced footprint size |
DE19530577B4 (de) * | 1995-08-19 | 2005-03-10 | Conti Temic Microelectronic | Gehäuse für mikroelektronische Bauelemente und Verfahren zu seiner Herstellung |
MY128748A (en) * | 1995-12-19 | 2007-02-28 | Texas Instruments Inc | Plastic packaging for a surface mounted integrated circuit |
WO1999000852A1 (fr) * | 1997-06-27 | 1999-01-07 | Iwasaki Electric Co., Ltd. | Diode electroluminescente de type reflechissante |
TW360935B (en) * | 1997-11-14 | 1999-06-11 | Amic Technology Inc | Variable package structure and process for producing the same |
JP3543189B2 (ja) * | 1997-12-10 | 2004-07-14 | 日本オプネクスト株式会社 | 半導体素子パッケージおよび半導体装置 |
JP2002134762A (ja) * | 2000-10-19 | 2002-05-10 | Shinko Electric Ind Co Ltd | 光学装置及びその製造方法 |
US6703700B2 (en) * | 2001-10-12 | 2004-03-09 | Cheng-Ho Hsu | Semiconductor packaging structure |
US6953291B2 (en) * | 2003-06-30 | 2005-10-11 | Finisar Corporation | Compact package design for vertical cavity surface emitting laser array to optical fiber cable connection |
US20090160047A1 (en) * | 2007-12-21 | 2009-06-25 | Schlumberger Technology Corporation | Downhole tool |
TWM440524U (en) | 2012-02-21 | 2012-11-01 | Domintech Co Ltd | Semiconductor package with a base |
JP5885690B2 (ja) | 2012-04-27 | 2016-03-15 | キヤノン株式会社 | 電子部品および電子機器 |
JP2013243340A (ja) * | 2012-04-27 | 2013-12-05 | Canon Inc | 電子部品、実装部材、電子機器およびこれらの製造方法 |
JP6296687B2 (ja) | 2012-04-27 | 2018-03-20 | キヤノン株式会社 | 電子部品、電子モジュールおよびこれらの製造方法。 |
US20140377915A1 (en) * | 2013-06-20 | 2014-12-25 | Infineon Technologies Ag | Pre-mold for a magnet semiconductor assembly group and method of producing the same |
JP2015038920A (ja) * | 2013-08-19 | 2015-02-26 | ソニー株式会社 | 撮像装置および電子機器 |
JP6392654B2 (ja) * | 2014-02-04 | 2018-09-19 | エイブリック株式会社 | 光センサ装置 |
CN105300593B (zh) * | 2014-07-28 | 2018-12-28 | 恩智浦美国有限公司 | 具有盖的封装的半导体传感器装置 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5386576A (en) * | 1977-01-10 | 1978-07-31 | Nec Corp | Package for semiconductor element |
JPS593857B2 (ja) * | 1979-04-26 | 1984-01-26 | 三菱電機株式会社 | 半導体装置 |
JPS584957A (ja) * | 1982-06-22 | 1983-01-12 | Nec Kyushu Ltd | 半導体装置 |
JPS5996749A (ja) * | 1982-11-25 | 1984-06-04 | Matsushita Electric Works Ltd | 樹脂封止型電子部品の製造方法 |
DD221601A1 (de) * | 1983-09-02 | 1985-04-24 | Funkwerk Erfurt Veb K | Verfahren zum herstellen kunststoffverkappter hochpoliger integrierter schaltkreise |
JPS60239043A (ja) * | 1984-05-14 | 1985-11-27 | Oki Electric Ind Co Ltd | 半導体装置用パツケ−ジの製造方法 |
JPS60257546A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US4649415A (en) * | 1985-01-15 | 1987-03-10 | National Semiconductor Corporation | Semiconductor package with tape mounted die |
IT1186165B (it) * | 1985-12-20 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo a semiconduttore di tipo eprom cancellabile con raggi ultravioletti e suo processo di fabbricazione |
FR2598258B1 (fr) * | 1986-04-30 | 1988-10-07 | Aix Les Bains Composants | Procede d'encapsulation de circuits integres. |
JP2674701B2 (ja) * | 1986-05-01 | 1997-11-12 | 日東電工株式会社 | 半導体装置 |
US4812420A (en) * | 1986-09-30 | 1989-03-14 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor device having a light transparent window |
US4761518A (en) * | 1987-01-20 | 1988-08-02 | Olin Corporation | Ceramic-glass-metal packaging for electronic components incorporating unique leadframe designs |
US4833102A (en) * | 1987-03-17 | 1989-05-23 | National Semiconductor Corporation | Process of making a ceramic lid for use in a hermetic seal package |
JP2579315B2 (ja) * | 1987-06-17 | 1997-02-05 | 新光電気工業株式会社 | セラミツクパツケ−ジ |
JPS6411352A (en) * | 1987-07-06 | 1989-01-13 | Sony Corp | Hollow mold package |
US4837184A (en) * | 1988-01-04 | 1989-06-06 | Motorola Inc. | Process of making an electronic device package with peripheral carrier structure of low-cost plastic |
JPH01228152A (ja) * | 1988-03-09 | 1989-09-12 | Hitachi Chem Co Ltd | 半導体装置の製造方法 |
KR970011649B1 (ko) * | 1988-03-10 | 1997-07-12 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 장치의 제조방법 |
-
1990
- 1990-11-13 KR KR1019900018359A patent/KR940002444B1/ko not_active IP Right Cessation
-
1991
- 1991-10-24 DE DE4135189A patent/DE4135189B4/de not_active Expired - Lifetime
- 1991-11-06 US US07/787,484 patent/US5200367A/en not_active Expired - Lifetime
- 1991-11-13 JP JP3297355A patent/JPH05291426A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4319786A1 (de) * | 1992-06-16 | 1993-12-23 | Gold Star Electronics | In Kunststoff gegossene CCD-Einheit und Verfahren zu deren Herstellung |
DE4424541A1 (de) * | 1994-01-24 | 1995-08-03 | Gold Star Electronics | Bildaufnahmebauelement vom Festkörpertyp und Verfahren zu dessen Herstellung |
DE10221857A1 (de) * | 2002-05-16 | 2003-11-27 | Osram Opto Semiconductors Gmbh | Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung |
US8110437B2 (en) | 2002-05-16 | 2012-02-07 | Osram Opto Semiconductors Gmbh | Method for attaching a semiconductor chip in a plastic encapsulant, optoelectronic semiconductor component and method for the production thereof |
DE10348253B3 (de) * | 2003-10-16 | 2005-02-17 | Robert Bosch Gmbh | Verfahren zum Einkleben eines Chips in ein Premold-Gehäuse und zugehöringe Vorrichtung |
EP1628338A1 (de) * | 2004-08-19 | 2006-02-22 | Optimum Care International Tech. Inc. | Herstellungsmethode für einen modularen Leiterrahmen |
Also Published As
Publication number | Publication date |
---|---|
KR940002444B1 (ko) | 1994-03-24 |
DE4135189B4 (de) | 2006-03-02 |
KR920010848A (ko) | 1992-06-27 |
JPH05291426A (ja) | 1993-11-05 |
US5200367A (en) | 1993-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4135189A1 (de) | Verfahren zur montage des gehaeuses eines halbleiter-bauelements | |
DE4133183B4 (de) | Gehäusekonstruktion für Chip-TAB-Bauelemente, Verwendung derselben und Verfahren zu deren Montage | |
DE19720275B4 (de) | Substrat für eine Halbleiteranordnung, Herstellungsverfahren für dasselbe und eine das Substrat verwendende stapelbare Halbleiteranordnung | |
EP2396832B1 (de) | Verkapselte optoeleketronische halbleiteranordnung mit lötstoppschicht und entsprechendes verfahren | |
DE102016108060B4 (de) | Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung | |
DE4230030A1 (de) | Halbleitergehaeuse und verfahren zu dessen zusammenbau | |
DE19712551B4 (de) | Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße | |
DE102005006730B4 (de) | Halbleiterchippackung und zugehöriges Herstellungsverfahren | |
DE4207198C2 (de) | Zuführungsrahmen und dessen Verwendung in einer Halbleitervorrichtung | |
DE112004000258T5 (de) | Alternativer Entwurf für ein Flip Chip in Leaded Molded Package und Verfahren zur Herstellung | |
DE102011053871A1 (de) | Multichip-Halbleitergehäuse und deren Zusammenbau | |
DE112006003036T5 (de) | Halbleiterchipgehäuse mit einem Leitungsrahmen und einem Clip sowie Verfahren zur Herstellung | |
DE1564491A1 (de) | Elektrische Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE10210903A1 (de) | Halbleiterpackungsbauelement geringer Dicke, Verfahren zu seiner Herstellung und zugehörige Elektronikkomponente | |
DE10295972T5 (de) | Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung | |
DE112018001998B4 (de) | Basismaterial, formpackung, die dasselbe verwendet, basismaterialherstellungsverfahren und formpackungsherstellungsverfahren | |
DE2931449A1 (de) | Leitungsrahmen und denselben verwendende halbleitervorrichtung | |
DE10154853A1 (de) | Flip-Chip-auf-Leiterrahmen | |
DE112006003372T5 (de) | Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters | |
DE4230187A1 (de) | Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit | |
DE112007000781T5 (de) | Halbleitervorrichtung mit lötbaren Schleifenkontakten | |
DE2314731B2 (de) | Halbleiteranordnung mit höckerartigen Vorsprüngen auf Kontaktflecken und Verfahren zur Herstellung einer solchen Halbleiteranordnung | |
DE3810899C2 (de) | ||
DE19808193A1 (de) | Leadframevorrichtung und entsprechendes Herstellungsverfahren | |
DE19743537A1 (de) | Halbleitergehäuse für Oberflächenmontage sowie Verfahren zu seiner Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
|
8127 | New person/name/address of the applicant |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
|
8364 | No opposition during term of opposition | ||
R071 | Expiry of right | ||
R071 | Expiry of right |