DE4116239A1

DE4116239A1 - Digitaler uebertragungskreis

Info

Publication number: DE4116239A1
Application number: DE4116239A
Authority: DE
Inventors: Miyo Miyashita; Noriyuki Tanino
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-07
Filing date: 1991-05-17
Publication date: 1992-03-12
Anticipated expiration: 2011-05-18
Also published as: US5267270A; GB9106360D0; DE4116239C2; JPH04117834A; GB2247795B; GB2247795A

Description

Die vorliegende Erfindung bezieht sich auf einen digitalen Übertragungskreis und im besonderen auf eine Schaltung zum Kompensieren einer Drift des Ausgangsniveaus (H-Potential und L-Potential).

Die Fig. 9 und 10 zeigen ein Blockdiagramm und ein Schaltbild eines herkömmlichen digitalen Übertragungskreises mit Source-gekoppelten Feldeffekttransistoren. In diesen Figuren bezeichnet das Bezugszeichen 1 einen Differentialverstärker mit Feldeffekttransistoren (nachfolgend als FET bezeichnet) Q₁ und Q₂, welche Source-gekoppelte Schalter bilden, Lasten (Lastimpedanzen) Z₁ und Z₂ der FETs Q₁ und Q₂ und einem FET Q₃ als Konstantstromlast, der den Sourceanschluß mit dem Sourcespannungsversorgungsanschluß verbindet. Das Bezugszeichen V_ss bezeichnet einen Sourcespannungsversorgungsanschluß des digitalen Übertragungskreises, und der Drainspannungsversorgungsanschluß des Kreises ist geerdet.

Nachfolgend erfolgt eine Beschreibung des Betriebs.

Unter der Annahme, daß der Drainstrom des FET I_DS ist, die Drainspannung V_D ist, die Gatespannung V_G ist, die Sourcespannung V_S ist und die Schwellspannung des Gates V_H ist, bestimmt sich die statische Charakteristik des FET im allgemeinen wie folgt:

Sättigungsbereich:
I_DS = K(V_G - V_s - V_TH)²
: 0 < V_G - V_S - V_TH ≦ V_D - V_S

Nichtsättigungsbereich:
I_DS = K{2(V_G - V_S - V_TH) · (V_D - V_S) - (V_D - V_S)²}
: V_D - V_S < V_G - V_S - V_TH

Ausschaltbereich:
I_DS = 0
: V_G - V_S - V_TH ≦ 0

Das Bezugszeichen k ist hier eine Transkonduktanz.

Die Fig. 10 wird angenommen, daß alle FETs im Sättigungsbereich betrieben werden.

Zuerst wird die Gleichstromcharakteristik des digitalen Übertragungskreises beschrieben. In Fig. 10 wird angenommen, daß die Gleichspannungen V_IN und an die Gateanschlüsse IN bzw. der Source-gekoppelten FETs Q₁ und Q₂ angelegt werden. Dann wird angenommen daß der Drainstrom der FETs Q₁ und Q₂ I₁ bzw. I₂ beträgt und der durch den Konstantstrom-Last-FET Q₃ fließende Strom I₀ beträgt.

Wenn bei dem oben beschriebenen digitalen Übertragungskreis die Charakteristik der FETs Q₁, Q₂ bzw. die Lasten Z₁, Z₂ gleich sind, bestimmen sich die Ausgangsspannungen und V_OUT, die aus den Drainanschlüssen und OUT der betreffenden FETs Q₁ und Q₂ abgenommen werden, wie folgt, unter der Annahme, daß die Lasten der FETs Q₁ und Q₂ Z₁ = Z₂ = Z sind:

I₀ = I₁ + I₂
= -Z · I₁
V_OUT = -Z · I₂

Die Spannungscharakteristik verhält sich daher, wie in Fig. 11 gezeigt. Das heißt, wenn eine Konstantspannung an den Anschluß angelegt wird, hat der Spannungsanstieg [V_OUT/(V_IN - )] eine Neigung von G₀, und die Ausgangsspannung drückt sich wie folgt aus:

V_OUT = G₀ · (V_IN - ) - Z · I₀/2 . . .(1)

Anschließend wird die Impulsantwort des oben beschriebenen digitalen Übertragungskreises beschrieben.

Es wird angenommen, daß eine konstante Spannung V_R an den Anschluß angelegt wird, und daß ein Impulssignal F_IN(t) mit einer Signaldichte (mark density) von 1/2 an den Anschluß IN angelegt wird, wie in Fig. 12(a) gezeigt. Ferner wird angenommen, daß die Eingabe/Ausgabe des Signals im linearen Bereich der I/O-Charakteristik von Fig. 11 erfolgt (einem Bereich, in welchem das Eingangssignal linear verstärkt wird). Wenn dann das Ausgangssignal am Ausgang OUT zu F_OUT(t) wird und die Spannungsverstärkung des Kreises keine Frequenzabhängigkeit zeigt, wird dieses F_OUT(t) durch den folgenden Ausdruck aus der oben beschriebenen Formel (1) dargestellt,

F_OUT(t) = G₀ · (F_IN(t) - V_R) - Z · I₀/2.

Wenn allerdings ein GaAs-MESFET benutzt wird, weisen die Transkonduktanz gm oder die Drainkonduktanz Gd, die Vorrichtungsparameter des FET sind, eine Frequenzabhängigkeit bei niedrigen Frequenzen (unter 100 kHz) auf und beeinflussen die Schaltungscharakteristika, und die Verstärkung der Schaltung weist eine solche Frequenzabhängigkeit auf, daß sie sich mit zunehmender Frequenz verkleinert, wie in Fig. 13 gezeigt. Im Fall einer digitalen Übertragung ist das Eingangssignal ein Impulssignal, dessen Signaldichte sich ständig ändert. Das Impulssignal enthält eine von der Signaldichte abhängige Gleichspannungskomponente und eine Hochfrequenzkomponente, und da die Verstärkung sich für die betreffenden Komponenten durch die oben beschriebene Frequenzabhängigkeit ändert, ändert sich das Gleichspannungsniveau in hohem Maße im Verhältnis zur Hochfrequenzamplitude, und damit tritt eine Änderung im Ausgangsniveau (H-Niveau und L-Niveau) auf.

Unter Bezug auf das oben beschriebene Phänomen werden Ausgangssignale verglichen, wenn Impulse verschiedene Signaldichten aufweisen.

Im Fall, daß, wie in Fig. 12(a) gezeigt, ein Signal F_IN(1/2)(t) eine Signaldichte von 1/2 aufweist und Eingangssignal ist, sowie ein Fall, bei dem ein Signal F_IN(1/8)(t) einer Signaldichte von 1/8, wie in Fig. 12(b) gezeigt, Eingangssignal ist, werden betrachtet.

Wenn die Impulse der Fig. 12(a) und 12(b) in die Gleichspannungskomponente und Hochfrequenzkomponente geteilt werden, erhält man folgendes:

F_IN(1/2)(t) = a₀ + a₁ . . .(2)
F_IN(1/8)(t) = c₀ + c₁ . . .(3)

Dabei sind

Wenn jetzt die Gleichspannungsverstärkung als G₀ gesetzt wird, die Spannungsverstärkung überall 100 kHz auf G₁ gesetzt wird und 1/T << 100 kHz ist, wird das Ausgangssignal F_OUT wie folgt dargestellt, bezogen auf die Signale der betreffenden Signaldichten:

F_OUT(1/2)(t) = -G₀ · V_R - Z · I₀/2 + (G₀ - G₁) · a₀ + G₁ · F_IN(1/2)(t) (4)

F_OUT(1/8)(t) = -G₀ · V_R - Z · I₀/2 + (G₀ - G₁) · c₀ + G₁ · F_IN(1/8)(t) (5)

das Ausgangssignal wird in Fig. 14 gezeigt.

Der Potentialsignalunterschied, der sich durch die Formeln (4) und (5) ausdrückt (Formel (4) - Formel (5)) wird zu

F_OUT(1/2)(t) - F_OUT(1/8)(t) = (G₀ - G₁) (a₀-c₀) + G₁ · {F_in(1/2)(t) - F_in(1/8)(t)} (6)

In der oben beschriebenen Formel (6) erzeugt der zweite Term keine Änderung des Ausgangsniveaus (H-Niveau und L-Niveau). Daher entsteht bei den Signalen der Signaldichten 1/2 und 1/8 eine Änderung des Ausgangsniveaus (H-Niveau und L-Niveau) um ein ΔDC_(1/2-1/8) = (G₀ - G₁) (a₀ - c₀), also um das Ausmaß von (Spannungsverstärkung bei Gleichspannung - Spannungsverstärkung bei Hochfrequenz) · (Gleichspannungspotentialdifferenz des Eingangssignals).

Der herkömmliche Digitalübertragungskreis ist wie oben beschrieben aufgebaut, und es existiert eine Frequenzabhängigkeit der Kreisverstärkung, wie in Fig. 13 gezeigt, durch die Änderung der Vorrichtungsparameter eines GaAs-MESFET in einem niedrigen Frequenzbereich, und daher ändert sich das Ausgangspotential in Abhängigkeit der Signaldichte des Eingangssignals.

Ziel der vorliegenden Erfindung ist es, das oben beschriebene Problem zu lösen, indem ein digitaler Übertragungskreis geschaffen wird, der die Änderungen im Ausgangsniveau unterdrücken kann, so daß diese unabhängig von der Signaldichte des Eingangssignals werden.

Beim digitalen Übertragungskreis entsprechend der vorliegenden Erfindung ist ein digitaler Übertragungskreis zwischen dem Eingang und dem Ausgang der Digitalschaltung eingefügt und weist eine Gleichstrompotentialschiebevorrichtung auf, welche eine Gleichspannungssignalkomponente des Digitalsignals vervielfacht, sowie einen Signaldichtenerkennungskreis zum Erkennen der Gleichspannungssignalkomponente des Digitalsignals, wobei das Ausgangssignal des Signaldichtenerkennungskreises gesteuert wird.

Entsprechend der vorliegenden Erfindung wird eine von der Signaldichte abhängige Gleichspannungssignalkomponente erkannt, und die Gleichstrompotentialniveauschiebevorrichtung wird so angesteuert, daß sie eine Gleichspannungssignalkomponente nach Maßgabe des erkannten Signals ausgibt, womit die Drift des Ausgangssignalniveaus kompensiert wird. Daher kann trotz einer Änderung der Signaldichte des Eingangssignals das Ausgangssignalniveau konstant gehalten werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 und 2 ein Blockdiagramm und ein Schaltbild eines digitalen Übertragungskreises entsprechend einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 3 ein Diagramm, das eine Korrektur im digitalen Übertragungskreis entsprechend der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4 und 5 ein Blockdiagramm und ein Schaltbild mit einem digitalen Übertragungskreis nach einer anderen Ausführungsform der vorliegenden Erfindung;

Fig. 6 ein Blockdiagramm mit einer Alternative zur ersten Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Blockdiagramm, bei dem ein Verstärker mit veränderlicher Verstärkung für die Schaltung nach Fig. 1 vorgesehen ist;

Fig. 8 ein Schaltbild eines Verstärkers mit variabler Verstärkung nach Fig. 7;

Fig. 9 und 10 Schaltbilder eines herkömmlichen digitalen Übertragungskreises mit Source-gekoppelten Feldeffekttransistoren;

Fig. 11 ein Diagramm mit der Gleichspannungscharakteristik des herkömmlichen digitalen Übertragungskreises;

Fig. 12 ein Diagramm mit einem Eingangsimpulssignal des digitalen Übertragungskreises;

Fig. 13 ein Diagramm, das die Frequenzabhängigkeit der Spannungsverstärkung des herkömmlichen digitalen Übertragungskreises zeigt;

Fig. 14 ein Diagramm, das Ausgangssignale gegenüber den entsprechenden in Fig. 12 gezeigten Eingangssignalen zeigt;

Fig. 15 ein Diagramm, das die Abhängigkeit des Ausgangsniveaus von der Signaldichte verdeutlicht;

Fig. 16 ein Diagramm, das die Gleichspannungseingangscharakteristik des Differentialverstärkers zeigt;

Fig. 17 ein Diagramm, das die Frequenzabhängigkeit der Spannungsverstärkung des Differentialverstärkers verdeutlicht;

Fig. 18 ein Diagramm, das die Erkennungscharakteristik des Signaldichtenerkennungskreises zeigt;

Fig. 19 ein Diagramm, das die I/O-Charakteristik des Gleichstrompotentialniveauschiebers zeigt;

Fig. 20 und 21 Diagramme, die die Übertragungscharakteristik des Differentialverstärkers zeigen, wenn das Ausgangsniveau bei 5 Mb/s nicht korrigiert bzw. korrigiert ist;

Fig. 22 ein Diagramm, das eine Beziehung zwischen den Ausgangsniveaus der betreffenden Signaldichten von den betreffenden in Fig. 20 und 21 gezeigten Fällen zeigt;

Fig. 23 und 24 Diagramme, welche die Übertragungscharakteristik des Differentialverstärkers zeigen, wenn das Ausgangsniveau bei 1 Gb/s nicht korrigiert bzw. korrigiert ist; und

Fig. 25 ein Diagramm, das einen Zusammenhang zwischen den Ausgangsniveaus von betreffenden Signaldichten der entsprechenden in Fig. 23 und 24 gezeigten Fälle zeigt.

Die Fig. 1 und 2 zeigen ein Blockdiagramm und ein Schaltbild eines digitalen Übertragungskreises entsprechend einer ersten Ausführungsform der vorliegenden Erfindung. In diesen Figuren bezeichnen dieselben Bezugszeichen wie die in den Fig. 9 und 10 die gleichen Teile. Bezugszeichen 1 bezeichnet einen Differentialverstärker. Bezugszeichen 2 bezeichnet einen Signaldichtenerkennungskreis, und Bezugszeichen 3 bezeichnet einen Gleichstrompotentialniveauschieber. Bei dieser Ausführungsform wird die Signaldichte an der Eingangsseite des Differentialverstärkers 1 erkannt, und das digitale Eingangssignal wird ausgangsseitig des Verstärkers 1 verstärkt und korrigiert.

Der Differentialverstärker 1 weist denselben Aufbau auf wie der Differentialverstärker 1 nach Fig. 10.

Beim Signaldichtenerkennungskreis 2 bezeichnen die Bezugszeichen Q₄ und Q₅ FETs, die Source-gekoppelte Schalter bilden. Widerstände R₁ und R₂ sind mit den FETs Q₄ und Q₅ als Lasten der FETs Q₄ und Q₅ verbunden. Ein Kondensator der Kapazität C₁ ist parallel mit dem Widerstand R₁ verbunden, zum wechselstromseitigen Erden des Drains von FET Q₄. Ein FET Q₆ ist derart vorgesehen, daß er die Sourceanschlüsse der FETs Q₄ und Q₅ dem Sourcespannungsversorgungsanschluß der FETs Q₄ und Q₅ verbindet, der als Konstantstromlast wirkt. Ein FET Q₇ bildet eine Sourcefolgeschaltung, und dessen Gate ist mit dem anderen Anschluß von Widerstand R₁ und Kondensator C₁ verbunden. Niveauschiebedioden D₁ und D₂ sind mit dem Sourceanschluß des FET Q₇ verbunden. Ein FET Q₈, dessen Sourceversorgungsspannungsanschluß mit dem Kathodenanschluß der Diode D₂ verbunden ist, wirkt als eine Konstantstromlast.

Der Gleichstrompotentialniveauschieber 3 umfaßt FETs Q₉ und Q₁₀, die einen ersten Source-gekoppelten Schalter bilden, sowie einen FET Q₁₁, der die Sourceanschlüsse der FETs Q₉ und Q₁₀ mit dem Sourcespannungsversorgungsanschluß verbindet und der als Konstantstromlast wirkt.

Nachfolgend erfolgt eine Beschreibung des Betriebs.

Wenn die Gleichspannungskomponente des Eingangsimpulses F_IN(M)(t) der Signaldichte M als M₀ angenommen wird und die Hochfrequenzkomponente als M₁ angenommen wird, stellt sich der Eingangsimpuls F_IN(M)(t) wie folgt dar,

F_IN(M)(t) = M₀ + M₁ (7)

Es wird ferner angenommen, daß dieses Signal an den Eingang S₁ des digitalen Übertragungskreises nach Fig. 2 angelegt wird und daß eine Referenzspannung V_R an den Eingang S₁ angelegt wird.

Das Ausgangssignal des FET Q₂, der einen Source-gekoppelten Schalter des Differentialverstärkers 1 bildet, stellt sich dann wie folgt dar:

I_2(M)(t) · Z = -G_SO · V_R - Z · I₀/2 + (G_SO - G_S1)M₀ + G_S1 · F_IN(M)(t) (8)

Hier sind G_SO und G_S1 eine Gleichspannungsverstärkung und eine Hochfrequenzverstärkung des Differentialverstärkers, und I_2(M)(t) ist ein durch den FET Q₂ zum Zeitpunkt t fließender Strom, und I₀ ist ein durch den FET Q₃ fließender konstanter Strom.

Außerdem kann eine Gleichspannung, die dem Gleichspannungsniveau des Eingangssignals F_IN(M)(t) entspricht, dem durch den Widerstand R₁ und den Kondensator C₁ gebildeten Filterkreis im Signaldichteerkennungskreis 2 entnommen werden, und die Gleichspannung S_2(M), die als Reaktion auf das durch die Formel (7) dargestellte Eingangssignal erhalten werden kann, wird zu

S₂(M) = -G_M0 · (M₀ - V_R) - V_S (9)

Hier stellt -G_M0 eine Gleichspannungsverstärkung des Signaldichtenerkennungskreises 2 dar, und das Minuszeichen zeigt an, daß die Phase des Ausgangssignals bezogen auf das Eingangssignal invertiert ist. V_S stellt eine Verschiebung durch den Sourcefolgekreis dar, der durch die FETs Q₇, Q₈ und die Dioden D₁, D₂ gebildet wird. Das in der Formel (9) dargestellte Signal wird an die Gleichstrompotentialniveauschiebevorrichtung 3 angelegt.

Wenn eine Referenzspannung V_B an den anderen Eingang S₂ der Gleichstrompotentialschiebevorrichtung 3 angelegt wird, läßt sich das Ausgangssignal des FET Q₁₀, der einen Source-gekoppelten Schalter der Gleichstrompotentialniveauschiebevorrichtung 3 darstellt, wie folgt beschreiben

I_4(M) · Z = -G_L2 · (M_M0(M₀ - V_R) + V_S + V_B) - Z · I₀′′/2 (10)

Hier stellt I_4(M) einen durch den FET Q₁₀ fließenden Strom dar, I₀′′ ist ein durch den FET Q₁₁ fließender Konstantstrom, und G_L2 ist eine Gleichspannungsverstärkung des Gleichstrompotentialniveauschiebers 3. Wie aus den oben beschriebenen Formeln (8) und (10) hervorgeht, ändert sich das Ausgangsniveau des Source-gekoppelten Schalter-FET Q₂ des Differentialverstärkers 1 entsprechend dem Gleichspannungsniveau des Eingangssignals, und das Ausgangsniveau des Source-gekoppelten Schalter-FET Q₁₀ des Gleichstrompotentialniveauschiebers 3 verhält sich invers im Verhältnis zum Gleichspannungsniveau des Eingangssignals, und indem das Ausgangsniveau des Sourcegekoppelten Schalters des Differentialverstärkers 1 durch das Ausgangsniveau des Source-gekoppelten Schalters des Gleichstrompotentialniveauschiebers 3 vervielfacht wird, kann die Änderung im Ausgangsniveau des digitalen Übertragungskreises gesteuert werden. Die Art und Weise der Korrektur wird in Fig. 3 gezeigt.

Bezogen auf die Formeln (8) und (10) läßt sich das Ausgangssignal F_OUT(M)(t) am Ausgang S₃ des digitalen Übertragungskreises wie folgt darstellen.

F_OUT(M)(t)
= I_I(M)(t) · Z + I_4(M)(t) · Z
= -Z · (I₀′ + I₀′′)/2 - G_SO · V_R - G_L2 · (V_B - G_M0 · V_R + V_S) + M₀ · ((G_S0 - G_S1) - G_L2 · G_M0)
+ G_S1 · F_IN(M)(t) (11)

Aus Formel (11) geht hervor, daß die Bedingung, bei der das Ausgangsniveau keine von der Signaldichte (Gleichspannungsniveau des Eingangssignals) abhängige Änderung aufweist, sich durch folgende Gleichung darstellen läßt

G_M0 = (G_S0 - G_S1)/G_L2 (12)

Die Spannungsverstärkungen der betreffenden Kreise können daher so eingestellt werden, daß die oben beschriebene Formel (12) erfüllt wird. Wenn zum Beispiel die Verstärkung des Signaldichtenerkennungskreises 2 geändert wird, um so die Voraussetzung der Formel (12) zu erfüllen, beträgt die Spannungsverstärkung des Signaldichtenerkennungskreises 2

G_M0 = gm · R

Hier bezeichnet R einen Widerstandswert des Widerstands R₁. Indem also der Wert von R₁ durch Wahl eines veränderlichen Widerstands für den Widerstand R₁ angepaßt wird, wird die Bedingung der Formel (12) erfüllt und das Ausgangsniveau des digitalen Übertragungskreises korrigiert.

Der Blockaufbau und ein Schaltungsaufbau des digitalen Übertragungskreises entsprechend einer anderen Ausführungsform der vorliegenden Erfindung wird unter Bezug auf die Fig. 4 und 5 beschrieben. In diesen Figuren bezeichnen dieselben Bezugszeichen wie die in den Fig. 1 und 2 identische Bereiche.

Bei dieser Ausführungsform sind ein Signaldichtenerkennungskreis 2 und ein Gleichspannungspotentialschieber 3 an der Vorstufe des Differentialverstärkers 1 vorgesehen, und die Erkennung der Signaldichte wird durch den Eingang des Differentialverstärkers 1 wie in der oben beschriebenen Ausführungsform vorgenommen, und die Korrektur wird ebenfalls vorgenommen, bevor das Digitalsignal verstärkt wird. Der genaue Aufbau wird unter Bezug auf Fig. 5 beschrieben. Im Gleichstrompotentialniveauschieber 3 bilden die FETs Q₁₁ und Q₁₂ einen zweiten Source-gekoppelten Schalter. Ein FET Q₁₄ verbindet die Sourceanschlüsse der FETS Q₁₂ und Q₁₃ mit dem Sourcespannungsversorgungsanschluß und wirkt als Konstantstromlast. Die Lasten Z₃ und Z₄ der FETs Q₁₂ und Q₁₃ sind zwischen den FETs Q₁₂, Q₁₃ und einer Versorgungsspannung verbunden. Ferner sind FETs Q₁₅ und Q₁₇ als Sourcefolger vorgesehen. Niveauschiebedioden D₃, D₄ und D₅, D₆ sind mit den Sourceanschlüssen der FETs Q₁₅ bzw. Q₁₇ verbunden. FETs Q₁₆ und Q₁₈ verbinden den Kathodenanschluß der Dioden D₄ und D₆ mit dem Sourcespannungsversorgungsanschluß und wirken als eine Konstantstromlast. Der Schaltungsaufbau des Differentialverstärkers 1 und des Signaldichtenerkennungskreises 2 sind mit den oben beschriebenen Ausführungsformen identisch.

Im folgenden wird eine Beschreibung des Betriebs gegeben.

Das Ausgangssignal des den zweiten Source-gekoppelten Schalter des Gleichstrompotentialschiebers 3 bildenden FET Q₁₃ wird wie folgt bestimmt

I_2(M)(t) · Z = -G_L0 · V_R - Z · I₀′/2 + (G_L0 - G_L1)M₀ + G_L1 · F_IN(M)(t) (13)

Außerdem ist die Ausgangsgleichspannung S_2(M) des Signaldichtenerkennungskreises 2 durch die Formel (9) wie bei der oben beschriebenen Ausführungsform bestimmt.

Entsprechend kann das Ausgangssignal des FET Q₁₀, der einen ersten Source-gekoppelten Schalter des Gleichstrompotentialschiebers 3 bildet, durch die weiter oben beschriebene Formel (10), wie bei der oben beschriebenen Ausführungsform, beschrieben werden.

Aus den Formeln (10) und (13) läßt sich das Signal F_IN′(M)(t) am Eingang des Differentialverstärkers 1 (Gateanschluß des FET Q₁) wie folgt herleiten

F_IN′(M)(t)
= I_1(M)(t) · Z + I_3(M)(t) · z
- -Z · (I₀′ + I₀′′)/2 - G_L0 · V_R - G_L2 · (V_B - G_M0 · V_R + V_S) + M₀ · ((G_L0 - G_L1) - G_L2 · G_M0)
+ G_L1 · F_IN(M)(t) (14)

Aus Formel (14) geht hervor, daß sich die Bedingung, bei der sich das Ausgangsniveau des Differentialverstärkers 1 bedingt durch die Signaldichte (Gleichspannungsniveau des Eingangs) nicht ändert, wie folgt ausdrücken läßt

G_M0 = (G_S0 · G_L0 - G_S1 · G_L1)/G_S0 · G_L2 (15)

Daher können durch Anpassung der Spannungsverstärkungen der entsprechenden Kreise zum Erfüllen der beschriebenen Formel (15) dieselben Wirkungen wie die in der vorbeschriebenen Ausführungsform erreicht werden.

Die Fig. 6(a) und 6(b) zeigen Alternativen der ersten Ausführungsform, bei der die Stelle zum Erkennen der Signaldichte lediglich verschieden ist. Die in den Fig. 6(c) und 6(d) gezeigten Ausführungsformen sind Alternativen der zweiten Ausführungsform, bei welcher die Stelle zum Erkennen der Signaldichte lediglich verschieden ist und dieselbe Wirkung wie bei der oben beschriebenen Ausführungsform erzielt wird.

Das Verfahren zum Anpassen der Spannungsverstärkung bei den oben beschriebenen Ausführungsformen wird nachfolgend anhand der ersten Ausführungsform beschrieben.

Die Fig. 7 zeigt eine Schaltung, in welcher ein Verstärker mit variabler Verstärkung 4 zwischen dem Signaldichtenerkennungskreis 2 und dem Gleichstrompotentialniveauschieber 3 der in Fig. 1 gezeigten Schaltung vorgesehen ist, und der Aufbau des Verstärkers mit veränderlicher Verstärkung 4 ist in Fig. 8 gezeigt. Die einen ersten Source-gekoppelten Schalter bildenden FETs Q₁₉ und Q₂₀ sind vorgesehen. Die FETs Q₂₁ und Q₂₂ bilden einen zweiten Source-gekoppelten Schalter. Die Lasten Z₅ und Z₆ sind mit den Drainanschlüssen der FETs Q₁₉, Q₂₁ bzw. der FETs Q₂₀, Q₂₂ verbunden. Die FETs Q₂₃ und Q₂₄, deren Drainanschlüsse mit den Sourceanschlüssen der FETs Q₁₉, Q₂₀ bzw. der FETs Q₂₁, Q₂₂ verbunden sind, bilden einen dritten Source-gekoppelten Schalter. Ein FET Q₂₅, der die Sourceanschlüsse der FETs Q₂₃ und Q₂₄ mit dem Sourcespannungsversorgungsanschluß verbindet, wirkt als eine Konstantstromlast. Ein als Sourcefolger wirkender FET Q₂₆ ist vorgesehen. Niveauschiebedioden D₇ und D₈ sind mit dem Sourceanschluß des FET Q₂₆ verbunden. Ein FET Q₂₇, der den Kathodenanschluß der Diode D₈ mit dem Sourcespannungsversorgungsanschluß verbindet, wirkt als Konstantstromlast.

Nachfolgend wird eine Beschreibung des Betriebs gegeben.

Die Gesamtspannungsverstärkungen des Gleichspannungsniveauregelsystems mit dem Signaldichtenerkennungskreis, dem Verstärker mit variabler Verstärkung 4 und dem Gleichstrompotentialniveauschieber 3 werden durch G_M0 G_L2 G_var dargestellt, und die Bedingung, bei welcher das Ausgangsniveau sich nicht ändert, läßt sich wie folgt aus der Formel (12) herleiten

G_var = (G_S0 - G_S1)/(G_M0 · G_L2) (16)

Andererseits ist der Verstärker mit veränderlicher Verstärkung nach Fig. 8 im allgemeinen ein GaAs-MESFET vom Gilbert-Typ, und die Spannungsverstärkung drückt sich wie folgt aus

G_var = β (V_var - V_R1)

Hier stellt V_var eine Gatespannung der FETs Q₁₉ und Q₂₂ dar, und V_R1 ist eine Gatespannung der FETs Q₂₀ und Q₂₁. Außerdem ist β eine Proportionalitätskonstante. Daher wird durch Variieren der Spannung V_var die Bedingung der Formel (16) erfüllt, und das Ausgangsniveau des digitalen Übertragungskreises wird korrigiert.

Wenn dann die Spannungsverstärkung des Differentialverstärkers 1 untersucht wird, verhält sie sich wie in Fig. 16 gezeigt, und die Spannungsverstärkung bei Gleichspannung beträgt G_S0 = 1,66 entsprechend der Neigung der geraden Linie. Fig. 17 zeigt eine Frequenzabhängigkeit der Spannungsverstärkung zwischen 10 Hz bis 1 MHz und, wie es aus der Figur verdeutlicht wird, sinkt die Spannungsverstärkung graduell bis zur Frequenz von mehreren hundert KHz, und sie wird in etwa konstant oberhalb 100 KHz. Außerdem beträgt die Verstärkung bei 1 MHz G_S1 = 0,74 und beträgt weniger als 50% davon bei Gleichstrom.

Wenn die Verstärkung G_S0 bei Gleichstrom und die Verstärkung G_S1 bei Hochfrequenz (oberhalb 1 MHz) in Formel (6) eingesetzt werden und so der Zusammenhang zwischen Signaldichte und dem Ausgangssignalniveau erhalten wird, erhält man das in Fig. 15 gezeigte Ergebnis. Es stellt sich heraus, daß es mit dem gemessenen Wert übereinstimmt.

In Formel (16) betragen die Gesamtspannungsverstärkungen des Gleichspannungsniveauregelsystems mit Signaldichtenerkennungskreis 2, Verstärker mit variabler Verstärkung 4 und dem Gleichstrompotentialniveauschieber 3

G_S0 - G_S1 = 1,66 - 0,74 = 0,92.

Außerdem wird die Verstärkung G_M0 zum folgenden Ausdruck aus der Neigung der geraden Linie in der Erkennungscharakteristik nach Fig. 18.

Außerdem wird die Verstärkung der Gleichstrompotentialschiebevorrichtung 3 zu G_L2 = 0,193 aus der Neigung der geraden Linie in der I/0-Charakteristik nach Fig. 19 Formel (16) wird daher zu

G_var = (1.66 - 0.74)/(G_M0 · G_L2) = 0.92/[(-0.85) × 0.193] = -5.6 (16)

Der Verstärker mit veränderlicher Verstärkung 4 kann daher auf ca. 5,6 eingestellt werden.

Die Fig. 20 und 21 zeigen Übertragungscharakteristiken eines 5 Mb/s NRZ-Code in einem Fall, bei dem der Korrekturbetrieb aus- bzw. eingeschaltet ist, bei einer Schaltung, in welcher der Verstärker mit variabler Verstärkung 4 zur Schaltung nach Fig. 7 hinzugefügt wird. Die Fig. 20 zeigt einen Fall, bei dem der Korrekturbetrieb nicht durchgeführt wird und das Ausgangsniveau von der Signaldichte abhängt. Die Fig. 21 zeigt den Fall, bei dem eine Korrektur stattfindet und das Ausgangsniveau unabhängig von der Signaldichte konstant wird.

Die Fig. 22 zeigt einen Zusammenhang zwischen den Ausgangsniveaus bei Fällen, in denen Korrekturen und keine Korrekturen durchgeführt werden, wie in den Fig. 20 und 21, bei betreffenden Signaldichten.

Die Fig. 23 und 24 zeigen die Übertragungscharakteristiken eines NRZ-Code mit einer Übertragungsgeschwindigkeit von 1 Gb/s. In Fig. 23, wo eine Korrektur wie im oben beschriebenen Fall nicht durchgeführt wird, hängt das Ausgangsniveau von der Signaldichte ab, während in Fig. 24 mit Korrektur das Ausgangsniveau unabhängig von der Signaldichte konstant ist.

Die Fig. 25 zeigt einen Zusammenhang zwischen dem Ausgangsniveau in den Fällen, in denen eine Korrektur oder keine Korrektur, wie in den Fig. 23 bzw. 24, durchgeführt wird, bei betreffenden Signaldichten.

Während in der oben geschilderten Ausführungsform ein Differentialverstärker 1 im digitalen Übertragungskreis eingesetzt wird, wenn die Kreisverstärkung eine solche Frequenzabhängigkeit aufweist, daß sie sich mit steigender Frequenz verringert, können andere Arten von Verstärkern ebenfalls eingesetzt werden, z. B. solche, bei denen der Source auf Masse gelegt wird. Außerdem können ein Schalterkreis oder ein Impedanzwandelkreis statt des Verstärkers benutzt werden.

Wie aus der obigen Beschreibung hervorgeht, sind entsprechend der vorliegenden Erfindung ein Signaldichtenerkennungskreis zum Erkennen der Gleichspannungskomponenten des Digitalsignals und der Gleichstrompotentialniveauschieber zum Vervielfachen der Gleichspannungssignalkomponente des Digitalsignals zwischen dem Eingang und dem Ausgang eines digitalen Übertragungskreises vorgesehen, und das Ausgangssignal des Gleichstrompotentialniveauschiebers wird durch das Ausgangssignal des Signaldichtenerkennungskreises gesteuert. Unabhängig von einer Änderung der Signaldichte kann daher ein Driften des Ausgangssignalniveaus kompensiert werden.

Claims

1. Übertragungskreis zum Ausgehen eines digitalen Ausgangssignals aus einem Ausgangsanschluß nach einer vorbestimmten Signalverarbeitungsoperation, die auf ein an einen Eingangsanschluß angelegtes Eingangssignal angewendet wurde, mit
einem Signaldichten-Erkennungskreis (2) zum Erkennen einer Signaldichte des Digitalsignals und
einer Gleichstrom-Potentialniveauschiebevorrichtung (3), die eine Gleichspannungs-Signalkomponente einem Digitalsignal überlagert als Reaktion auf ein Erkennungsausgangssignal des Signaldichten-Erkennungskreises (2), und die zwischen dem Eingangsanschluß und dem Ausgangsanschluß eingefügt ist.

2. Übertragungskreis nach Anspruch 1, dadurch gekennzeichnet, daß die Gleichstrom-Potentialniveauschiebevorrichtung (3) in das Eingangs-Übertragungssystem eingefügt ist.

3. Übertragungskreis nach Anspruch 1, dadurch gekennzeichnet, daß die Gleichstrom-Potentialniveauschiebevorrichtung (3) in das Ausgangs-Übertragungssystem eingefügt ist.

4. Übertragungskreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß
die Gleichstrom-Potentialniveauschiebevorrichtung (3) einen ersten und einen zweiten FET (Q9, Q10) umfaßt, die einen sourcegekoppelten Schalter bilden,
sowie einen als Konstantstromlast wirkenden Konstantstrom-Versorgungs-FET (Q11), der die Sourceanschlüsse des ersten und zweiten FET (Q9, Q10) mit einem Sourcespannungs-Versorgungsanschluß verbindet.

5. Übertragungskreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Gleichstrom-Potentialniveauschiebevorrichtung (3)
einen ersten und einen zweiten FET (Q9, Q10) aufweist, die einen ersten sourcegekoppelten Schalter bilden,
einen als Konstantstromlast wirkenden ersten Konstantstrom-Versorgungs-FET (Q11) aufweist, der die Sourceanschlüsse des ersten und zweiten FET (Q9, Q10) mit einem Sourcespannungs-Versorgungsanschluß verbindet,
einen dritten und einen vierten FET (Q12, Q13) aufweist, die einen zweiten sourcegekoppelten Schalter bilden,
einen als Konstantstromlast wirkenden zweiten Konstantstrom-Versorgungs-FET (Q14) aufweist, der die Sourceanschlüsse des dritten und vierten FET (Q12, Q13) mit dem Sourcespannungs-Versorgungsanschluß verbindet,
einen fünften und einen sechsten FET (Q15, Q17) aufweist, die eine Source-Folgeschaltung bilden,
Niveau-Schiebedioden (D3, D4; D5, D6) aufweist, die mit den Sourceanschlüssen des fünften und des sechsten FET (Q15, Q17) verbunden sind, und
einen siebenten und einen achten FET (Q16, Q18) aufweist, deren Source-Anschlüsse mit den Kathodenanschlüssen der betreffenden Dioden (D3, D4; D5, D6) verbunden sind.