JPS61281711A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPS61281711A JPS61281711A JP60124792A JP12479285A JPS61281711A JP S61281711 A JPS61281711 A JP S61281711A JP 60124792 A JP60124792 A JP 60124792A JP 12479285 A JP12479285 A JP 12479285A JP S61281711 A JPS61281711 A JP S61281711A
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- JP
- Japan
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- transistor
- base
- emitter
- voltage
- signal
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号源と増幅手段などの信号系統間に設置
されるバッファ回路に係り、特に、そのオフセットによ
る信号誤差の抑制に関する。
されるバッファ回路に係り、特に、そのオフセットによ
る信号誤差の抑制に関する。
信号源と増幅手段との間に設置されるバッファ回路は、
第３図に示すように構成される。
第３図に示すように構成される。
第３図において、入力端子２には、図示していない信号
源から入力信号ＶＩＮが加えられ、第１のトランジスタ
４には、定電流源６から定電流■。
源から入力信号ＶＩＮが加えられ、第１のトランジスタ
４には、定電流源６から定電流■。
が流れる。したがって、このトランジスタ４のエミッタ
側には、そのベース・エミッタ間電圧ＶｌｌＥ４（以下
ＶＦ４という）によってレベルシフトされた信号電圧（
ＶＩＮ＋ＶＦ４）が発生する。この信号電圧は、第２の
トランジスタ８のベースに加えられ、同時に、このベー
スには定電流源６からベース電流が与えられる。そして
、トランジスタ８のエミッタ側には抵抗１０が接続され
ており、出力端子１２にはトランジスタ８のベース・エ
ミッタ間電圧ＶＦ８で前記レベルシフトを相殺する方向
にレベルシフトが施された入力信号ＶＩＮとほぼ等しい
値の出力信号Ｖｏ（＝Ｖ＋Ｎ＋Ｖｐ４−ＶＦｌｌ＃ＶＩ
Ｎ）が取り出される。
側には、そのベース・エミッタ間電圧ＶｌｌＥ４（以下
ＶＦ４という）によってレベルシフトされた信号電圧（
ＶＩＮ＋ＶＦ４）が発生する。この信号電圧は、第２の
トランジスタ８のベースに加えられ、同時に、このベー
スには定電流源６からベース電流が与えられる。そして
、トランジスタ８のエミッタ側には抵抗１０が接続され
ており、出力端子１２にはトランジスタ８のベース・エ
ミッタ間電圧ＶＦ８で前記レベルシフトを相殺する方向
にレベルシフトが施された入力信号ＶＩＮとほぼ等しい
値の出力信号Ｖｏ（＝Ｖ＋Ｎ＋Ｖｐ４−ＶＦｌｌ＃ＶＩ
Ｎ）が取り出される。
このようなバッファ回路は、入力信号Ｖ ＨＨと同等の
電圧を取り出すとともに、出力インピーダンスが小さい
ので、信号源と増幅手段との間のインピーダンス調整に
用いられる。
電圧を取り出すとともに、出力インピーダンスが小さい
ので、信号源と増幅手段との間のインピーダンス調整に
用いられる。
ところで、第３図から明らかなように、第１のトランジ
スタ４はＰＮＰ型トランジスタ、第２のトランジスタ８
はＮＰＮ型トランジスタで構成されており、これらの異
導電型のトランジスタにおりるベース・エミッタ間電圧
■、は異なる値を持っている。このため、各トランジス
タ４．８におけるレベルシフト値をＶＦｌ、、 ＶＦ２
とすると、両者の値にはレベル差ΔＶＦ （−ＶＦＩ
ＶＦ２）が生し、このレベル差△ＶＦがオフセントと
して出力信号■ｏに現れることになる。
スタ４はＰＮＰ型トランジスタ、第２のトランジスタ８
はＮＰＮ型トランジスタで構成されており、これらの異
導電型のトランジスタにおりるベース・エミッタ間電圧
■、は異なる値を持っている。このため、各トランジス
タ４．８におけるレベルシフト値をＶＦｌ、、 ＶＦ２
とすると、両者の値にはレベル差ΔＶＦ （−ＶＦＩ
ＶＦ２）が生し、このレベル差△ＶＦがオフセントと
して出力信号■ｏに現れることになる。
また、このバッファ回路では、入力信号ＶＩＮが変化し
ても、第１のｌ・ランジスタ４のベース・エミッタ間電
圧ＶＦ４はエミッタ電流（’＝［ｏ）が一定であるため
一定になるが、第２のトランジスタ８のベース・エミッ
タ間電圧ＶＦＢがその出力電圧レベルに応じて変化する
ため、シフトレベル差が住じている。この場合、入力信
号ＶＩＮの電圧レベルが低くなるに従って、出力信号■
。が入力信号ＶＩＮに比較して高くなるため、シフトレ
ベル差は大きくなる。
ても、第１のｌ・ランジスタ４のベース・エミッタ間電
圧ＶＦ４はエミッタ電流（’＝［ｏ）が一定であるため
一定になるが、第２のトランジスタ８のベース・エミッ
タ間電圧ＶＦＢがその出力電圧レベルに応じて変化する
ため、シフトレベル差が住じている。この場合、入力信
号ＶＩＮの電圧レベルが低くなるに従って、出力信号■
。が入力信号ＶＩＮに比較して高くなるため、シフトレ
ベル差は大きくなる。
したがって、このようなシフトレベル差によって生じる
オフセントが出力に現れると、後段の増幅手段の動作領
域にオフセントの分だけ制限が加えられ、特に、オフセ
ットにばらつきがある場合には、その制約はさらに拡大
することになる。
オフセントが出力に現れると、後段の増幅手段の動作領
域にオフセントの分だけ制限が加えられ、特に、オフセ
ットにばらつきがある場合には、その制約はさらに拡大
することになる。
このため、回路設計においては、オフセットを十分に・
考慮しなければならない不都合がある。
考慮しなければならない不都合がある。
そこで、この発明は、レベルシフトのレベル誤差を補償
しオフセットの発生を抑制したバッファ回路の提供を目
的とする。
しオフセットの発生を抑制したバッファ回路の提供を目
的とする。
ごの発明を実施例に対応する第１図および第２図を参照
して説明すると、この発明のへ′ソファ回路は、ベース
に加えられた入力信号をベース・エミッタ間電圧でレベ
ルシフトさせる第１のトランジスタと、この第１のトラ
ンジスタのエミッタ側に発生した信号電圧に第１のトラ
ンジスタによるレベルシフトを相殺する方向にレベルシ
フトを施す第２のトランジスタを有するバッファ回路に
おいて、第２のトランジスタに流れる電流を検出する電
流ミラー回路を設置し、前記入力信号をベース・エミッ
タ間電圧でレベルシフトさせるとともに、第２のトラン
ジスタに流れる電流が電流ミラー回路を介して与えられ
る第３のトランジスタを設置し、この第３のトランジス
タのエミッタ側に発生した信号電圧における第３のトラ
ンジスタのレベルシフトを相殺して前記入力信号を取り
出す第４のトランジスタを設置したものである。
して説明すると、この発明のへ′ソファ回路は、ベース
に加えられた入力信号をベース・エミッタ間電圧でレベ
ルシフトさせる第１のトランジスタと、この第１のトラ
ンジスタのエミッタ側に発生した信号電圧に第１のトラ
ンジスタによるレベルシフトを相殺する方向にレベルシ
フトを施す第２のトランジスタを有するバッファ回路に
おいて、第２のトランジスタに流れる電流を検出する電
流ミラー回路を設置し、前記入力信号をベース・エミッ
タ間電圧でレベルシフトさせるとともに、第２のトラン
ジスタに流れる電流が電流ミラー回路を介して与えられ
る第３のトランジスタを設置し、この第３のトランジス
タのエミッタ側に発生した信号電圧における第３のトラ
ンジスタのレベルシフトを相殺して前記入力信号を取り
出す第４のトランジスタを設置したものである。
このようなバッファ回路では、第２のトランジスタ８に
流れる電流を電流ミラー回路２ｏで検出し、第３のトラ
ンジスタ１８に流し込む。この第３のトランジスタ１８
のベースには入力信号ＶＩＮが加えられており、トラン
ジスタ８に流れる電流は、入力信号ＶＩＮに応じて変化
するが、入力信号ＶＩＮと第１のトランジスタ４のベー
ス・エミッタ間電圧ＶＦ４および第２のトランジスタ８
のベース・エミッタ間電圧ＶＦ＆によって定まり （（
Ｖ、、＋ＶＦ４ ＶＦＩＩ） ／ Ｒ＋。（但しＲＩ
Ｑは抵抗１ｏの抵抗値））、第３のトランジスタ１８に
流れる電流と第４のトランジスタ２６に流れる電流はほ
ぼ等しくなる。したがって、第３のトランジスタ１８の
エミッタに発生した信号電圧は、第３のトランジスタ１
８のレベルシフトを相殺する方向に第４のトランジスタ
２６でレベルシフトを施すので、出力信号■。は入力信
号ＶＩＮと等しくなる。
流れる電流を電流ミラー回路２ｏで検出し、第３のトラ
ンジスタ１８に流し込む。この第３のトランジスタ１８
のベースには入力信号ＶＩＮが加えられており、トラン
ジスタ８に流れる電流は、入力信号ＶＩＮに応じて変化
するが、入力信号ＶＩＮと第１のトランジスタ４のベー
ス・エミッタ間電圧ＶＦ４および第２のトランジスタ８
のベース・エミッタ間電圧ＶＦ＆によって定まり （（
Ｖ、、＋ＶＦ４ ＶＦＩＩ） ／ Ｒ＋。（但しＲＩ
Ｑは抵抗１ｏの抵抗値））、第３のトランジスタ１８に
流れる電流と第４のトランジスタ２６に流れる電流はほ
ぼ等しくなる。したがって、第３のトランジスタ１８の
エミッタに発生した信号電圧は、第３のトランジスタ１
８のレベルシフトを相殺する方向に第４のトランジスタ
２６でレベルシフトを施すので、出力信号■。は入力信
号ＶＩＮと等しくなる。
以下、この発明の実施例を図面を参照して詳細に説明す
る。
る。
（第１実施例）
第１図はこの発明のバッファ回路の第１実施例を示し、
第３図に示すバッファ回路と同一部分には同一符号を付
しである。
第３図に示すバッファ回路と同一部分には同一符号を付
しである。
第１図に示すように、入力端子２と接地側との間には、
高調波成分を除去するコンデンサ１４および抵抗１Ｇが
接続され、第１のトランジスタ４のベースには、高調波
成分が除去された入力信号ｖ、、４が加えられる。
高調波成分を除去するコンデンサ１４および抵抗１Ｇが
接続され、第１のトランジスタ４のベースには、高調波
成分が除去された入力信号ｖ、、４が加えられる。
この第１のトランジスタ４に対応してベースに入力信号
Ｖｌ１１が加えられる第３のトランジスタ１８が設置さ
れ、このトランジスタ１８と第２のトランジスタ８のコ
レクタ側には、トランジスタ８に流れる電流を検出して
第３のトランジスタ１８に流す電流ミラー回路２０が設
置されている。
Ｖｌ１１が加えられる第３のトランジスタ１８が設置さ
れ、このトランジスタ１８と第２のトランジスタ８のコ
レクタ側には、トランジスタ８に流れる電流を検出して
第３のトランジスタ１８に流す電流ミラー回路２０が設
置されている。
すなわち、電流ミラー回路２０は、トランジスタ２２．
２４で構成され、トランジスタ８に流れる電流を電流ミ
ラー効果によってトランジスタ２４から第３のトランジ
スタ１８に流す。
２４で構成され、トランジスタ８に流れる電流を電流ミ
ラー効果によってトランジスタ２４から第３のトランジ
スタ１８に流す。
そして、トランジスタ１８のエミッタ側に現れる信号電
圧をトランジスタ１８のベース・エミッタ間電圧ＶＦに
よるレベルシフトを相殺する第４のトランジスタ２６が
設置されている。このトランジスタ２６のエミッタには
、抵抗２８が接続されているとともに、出力端子３０が
形成され、入力信号ＶＩＮに対応した出力信号■。が取
り出されるようになっている。
圧をトランジスタ１８のベース・エミッタ間電圧ＶＦに
よるレベルシフトを相殺する第４のトランジスタ２６が
設置されている。このトランジスタ２６のエミッタには
、抵抗２８が接続されているとともに、出力端子３０が
形成され、入力信号ＶＩＮに対応した出力信号■。が取
り出されるようになっている。
したがって、トランジスタ８に流れる電流は、電流ミラ
ー回路２０を介してトランジスタ１８に加えられ、この
トランジスタ１８のベースには、入力信号ＶＩＮが加え
られているから、トランジスタ８に流れる電流に応じて
そのエミッタには、入力信号ＶＩＮをレベルシフトした
信号電圧が発生する。
ー回路２０を介してトランジスタ１８に加えられ、この
トランジスタ１８のベースには、入力信号ＶＩＮが加え
られているから、トランジスタ８に流れる電流に応じて
そのエミッタには、入力信号ＶＩＮをレベルシフトした
信号電圧が発生する。
この場合、トランジスタ８のベース電圧は、入力信号Ｖ
ｌ１１とトランジスタ４のベース・エミッタ間電圧■、
４との合成値で決定され、トランジスタ８のコレクタ電
流が定まる。この結果、トランジスタ１８に加えられ、
トランジスタ１８のエミッタに発生する信号電圧がトラ
ンジスタ２６のベースに加えられ、そのエミッタの出力
端子３０から入力信号■、と等しい値の出力信号Ｖ。が
得られる。
ｌ１１とトランジスタ４のベース・エミッタ間電圧■、
４との合成値で決定され、トランジスタ８のコレクタ電
流が定まる。この結果、トランジスタ１８に加えられ、
トランジスタ１８のエミッタに発生する信号電圧がトラ
ンジスタ２６のベースに加えられ、そのエミッタの出力
端子３０から入力信号■、と等しい値の出力信号Ｖ。が
得られる。
（第２実施例）
第２図はこの発明のバッファ回路の第２実施例を示し、
第１図に示す第１実施例と同一部分には同一符号を付し
である。
第１図に示す第１実施例と同一部分には同一符号を付し
である。
第２図に示すように、第３のトランジスタ１８のベース
・エミッタ間電圧■、を補正するためのダイオード接続
されたトランジスタ３２および第４のトランジスタ２６
のベース・エミッタ間電圧ＶＦを補正するためのダイオ
ード接続されたトランジスタ３６が設けられている。ト
ランジスタ１８．３２はともにＰＮＰ型、トランジスタ
２６．３６はＮＰＮ型を用いている。
・エミッタ間電圧■、を補正するためのダイオード接続
されたトランジスタ３２および第４のトランジスタ２６
のベース・エミッタ間電圧ＶＦを補正するためのダイオ
ード接続されたトランジスタ３６が設けられている。ト
ランジスタ１８．３２はともにＰＮＰ型、トランジスタ
２６．３６はＮＰＮ型を用いている。
したがって、このような構成によれば、トランジスタ３
６のベース・エミッタ間電圧■、とトランジスタ２６の
ベース・エミッタ間電圧Ｖｐ、トランジスタ１８のベー
ス・エミッタ間電圧Ｖ、とトランジスタ３２のベース・
エミッタ間電圧ｖＦがそれぞれ対応して相殺し、出力端
子３０から取り出される出力信号Ｖ。は、トランジスタ
１８のベースに加えられる入力信号ＶＩＮとほぼ等しく
なる。
６のベース・エミッタ間電圧■、とトランジスタ２６の
ベース・エミッタ間電圧Ｖｐ、トランジスタ１８のベー
ス・エミッタ間電圧Ｖ、とトランジスタ３２のベース・
エミッタ間電圧ｖＦがそれぞれ対応して相殺し、出力端
子３０から取り出される出力信号Ｖ。は、トランジスタ
１８のベースに加えられる入力信号ＶＩＮとほぼ等しく
なる。
そして、この場合、電流ミラー回路２０によってトラン
ジスタ８に流れる電流と等し・い電流がトランジスタ３
６、工８に流れる。また、トランジスタ８に流れる電流
は、トランジスタ８のベース電圧に対応し、また、ベー
ス電圧は入力信号ＶＩＮとトランジスタ４０ベース・エ
ミッタ間電圧ＶＦ４によって定まる。この結果、トラン
ジスタ２６．３２に流れる電流と、トランジスタ３６．
１８に流れる電流とをほぼ等しくすることができる。
ジスタ８に流れる電流と等し・い電流がトランジスタ３
６、工８に流れる。また、トランジスタ８に流れる電流
は、トランジスタ８のベース電圧に対応し、また、ベー
ス電圧は入力信号ＶＩＮとトランジスタ４０ベース・エ
ミッタ間電圧ＶＦ４によって定まる。この結果、トラン
ジスタ２６．３２に流れる電流と、トランジスタ３６．
１８に流れる電流とをほぼ等しくすることができる。
以上説明したように、この発明によれば、ベース・エミ
ッタ間電圧によるシフトレベル差が除かれ、オフセット
が抑制されるので、入力信号と等しいイ貢号振幅を持つ
出力信号を得ることができ、その出力側に設置される増
幅手段のオフセントによる動作領域の制限が除かれ、ま
た、回路設計上、このようなオフセットを考慮する手数
が不要になる。
ッタ間電圧によるシフトレベル差が除かれ、オフセット
が抑制されるので、入力信号と等しいイ貢号振幅を持つ
出力信号を得ることができ、その出力側に設置される増
幅手段のオフセントによる動作領域の制限が除かれ、ま
た、回路設計上、このようなオフセットを考慮する手数
が不要になる。
第１図はこの発明のバッファ回路の第１実施例を示す回
路図、第２図はこの発明のバッファ回路の第２実施例を
示す回路図、第３図は従来のバッファ回路を示す回路図
である。 ４・・・第１のトランジスタ、８・・・第２のトランジ
スタ、１８・・・第３のトランジスタ、２０・・・電流
ミラー回路、２６・・・第４のトランジスタ。 ２０電流ミラ一回路 第１図
路図、第２図はこの発明のバッファ回路の第２実施例を
示す回路図、第３図は従来のバッファ回路を示す回路図
である。 ４・・・第１のトランジスタ、８・・・第２のトランジ
スタ、１８・・・第３のトランジスタ、２０・・・電流
ミラー回路、２６・・・第４のトランジスタ。 ２０電流ミラ一回路 第１図
Claims (2)
- （１）ベースに加えられた入力信号をベース・エミッタ
間電圧でレベルシフトさせる第１のトランジスタと、こ
の第１のトランジスタのエミッタ側に発生した信号電圧
に第１のトランジスタによるレベルシフトを相殺する方
向にレベルシフトを施す第２のトランジスタを有するバ
ッファ回路において、前記第２のトランジスタに流れる
電流を検出する電流ミラー回路を設置し、前記入力信号
をベース・エミッタ間電圧でレベルシフトさせるととも
に、前記第２のトランジスタに流れる電流が前記電流ミ
ラー回路を介して与えられる第３のトランジスタを設置
し、この第３のトランジスタのエミッタ側に発生した信
号電圧における第３のトランジスタのレベルシフトを相
殺して前記入力信号を取り出す第４のトランジスタを設
置したことを特徴とするバッファ回路。 - （２）前記第２のトランジスタに流れる電流を検出する
電流ミラー回路を設置し、この電流ミラー回路で検出さ
れた電流を前記第３のトランジスタに流すことを特徴と
する特許請求の範囲第１項に記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124792A JPS61281711A (ja) | 1985-06-07 | 1985-06-07 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124792A JPS61281711A (ja) | 1985-06-07 | 1985-06-07 | バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281711A true JPS61281711A (ja) | 1986-12-12 |
| JPH0550886B2 JPH0550886B2 (ja) | 1993-07-30 |
Family
ID=14894235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124792A Granted JPS61281711A (ja) | 1985-06-07 | 1985-06-07 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267270A (en) * | 1990-09-07 | 1993-11-30 | Mitsubishi Denki Kabushiki Kaisha | Digital transmission circuit |
-
1985
- 1985-06-07 JP JP60124792A patent/JPS61281711A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267270A (en) * | 1990-09-07 | 1993-11-30 | Mitsubishi Denki Kabushiki Kaisha | Digital transmission circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550886B2 (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |