JPH04271607A - 差動増幅器のオフセット低減回路 - Google Patents
差動増幅器のオフセット低減回路Info
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- JPH04271607A JPH04271607A JP3055796A JP5579691A JPH04271607A JP H04271607 A JPH04271607 A JP H04271607A JP 3055796 A JP3055796 A JP 3055796A JP 5579691 A JP5579691 A JP 5579691A JP H04271607 A JPH04271607 A JP H04271607A
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- 238000010586 diagram Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
- H03F3/45596—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by offset reduction
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- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45346—Indexing scheme relating to differential amplifiers the AAC comprising one or more FETs with multiple drains
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45371—Indexing scheme relating to differential amplifiers the AAC comprising parallel coupled multiple transistors at their source and gate and drain or at their base and emitter and collector, e.g. in a cascode dif amp, only those forming the composite common source transistor or the composite common emitter transistor respectively
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＤドライバー等、
各種駆動回路に用いられる差動増幅器のオフセット低減
回路に関する。
各種駆動回路に用いられる差動増幅器のオフセット低減
回路に関する。
【０００２】
【従来の技術】従来、ＣＤドライバー等、各種駆動回路
には、例えば図９に示すように、簡易な演算増幅器が用
いられる。この演算増幅器には前段部に差動増幅器２が
設置されており、この場合、差動増幅器２には一対のト
ランジスタ２１、２２のエミッタ間を抵抗２３によって
結合した一つの差動対２４が設置され、各トランジスタ
２１、２２のエミッタ側には個別に定電流源２５、２６
が接続されている。即ち、この差動増幅器２では定電流
源２５、２６に定電流Ｉを引き込むことで、各トランジ
スタ２１、２２に動作電流が供給される。そして、トラ
ンジスタ２１、２２のコレクタ側には差動対２４の能動
負荷としてカレントミラー回路２７が設置されている。 即ち、トランジスタ２１のコレクタ側と電源との間には
ベース・コレクタを共通、即ち、ダイオード化されたト
ランジスタ２８が接続されているとともに、トランジス
タ２２のコレクタ側と電源との間にはトランジスタ２９
が接続されている。
には、例えば図９に示すように、簡易な演算増幅器が用
いられる。この演算増幅器には前段部に差動増幅器２が
設置されており、この場合、差動増幅器２には一対のト
ランジスタ２１、２２のエミッタ間を抵抗２３によって
結合した一つの差動対２４が設置され、各トランジスタ
２１、２２のエミッタ側には個別に定電流源２５、２６
が接続されている。即ち、この差動増幅器２では定電流
源２５、２６に定電流Ｉを引き込むことで、各トランジ
スタ２１、２２に動作電流が供給される。そして、トラ
ンジスタ２１、２２のコレクタ側には差動対２４の能動
負荷としてカレントミラー回路２７が設置されている。 即ち、トランジスタ２１のコレクタ側と電源との間には
ベース・コレクタを共通、即ち、ダイオード化されたト
ランジスタ２８が接続されているとともに、トランジス
タ２２のコレクタ側と電源との間にはトランジスタ２９
が接続されている。
【０００３】この差動増幅器２では、差動対２４の出力
がトランジスタ２９のコレクタ側から取り出され、その
出力取出し手段とともにその出力をトランジスタ２２の
ベースに帰還する帰還ループ４を構成するトランジスタ
６が設置されている。トランジスタ６は電源とトランジ
スタ２２のベースとの間に接続され、トランジスタ６の
ベースがトランジスタ２２のコレクタに接続されている
。そして、トランジスタ２２のベースと基準電位点（接
地点）との間には定電流源８が接続され、トランジスタ
６から定電流が定電流源８に引き込まれる。
がトランジスタ２９のコレクタ側から取り出され、その
出力取出し手段とともにその出力をトランジスタ２２の
ベースに帰還する帰還ループ４を構成するトランジスタ
６が設置されている。トランジスタ６は電源とトランジ
スタ２２のベースとの間に接続され、トランジスタ６の
ベースがトランジスタ２２のコレクタに接続されている
。そして、トランジスタ２２のベースと基準電位点（接
地点）との間には定電流源８が接続され、トランジスタ
６から定電流が定電流源８に引き込まれる。
【０００４】そこで、このような演算増幅器では、入力
端子１０を通して入力信号が加えられると、その入力信
号が差動増幅器２で増幅され、その出力がカレントミラ
ー回路２７のトランジスタ２９を通してトランジスタ６
のベースに加えられ、定電流源８に引き込まれる定電流
との関係によりトランジスタ６を介して出力端子１２か
ら取り出されるとともに、その出力電流の一部がトラン
ジスタ２２のベースに帰還されるのである。このように
エミッタ間を抵抗２３で結合した差動対２４を用いた差
動増幅器２は、定電流値を上げてスルーレートを上昇さ
せながら増幅利得を取る必要がない場合等に多用されて
いる。
端子１０を通して入力信号が加えられると、その入力信
号が差動増幅器２で増幅され、その出力がカレントミラ
ー回路２７のトランジスタ２９を通してトランジスタ６
のベースに加えられ、定電流源８に引き込まれる定電流
との関係によりトランジスタ６を介して出力端子１２か
ら取り出されるとともに、その出力電流の一部がトラン
ジスタ２２のベースに帰還されるのである。このように
エミッタ間を抵抗２３で結合した差動対２４を用いた差
動増幅器２は、定電流値を上げてスルーレートを上昇さ
せながら増幅利得を取る必要がない場合等に多用されて
いる。
【０００５】
【発明が解決しようとする課題】ところで、このような
差動増幅器２では、ＩＣの製造上、定電流源２５、２６
を構成するトランジスタの不揃いによって定電流Ｉにば
らつきが生じたとき、そのばらつきによるオフセットが
発生することが知られている。このオフセットが発生す
るメカニズムを説明する。説明を簡略化するため、図１
０の（Ａ）に示すように、帰還ループ４を簡略化すると
ともに、各トランジスタ２１、２２、２８、２９を理想
的なトランジスタとする。トランジスタ２８は、図面上
ダイオードとして表記しているが、ベース・コレクタを
共通化したトランジスタであり、図９に示した差動増幅
器２と同様のカレントミラー回路２７を構成するもので
ある。そこで、この差動増幅器２において、トランジス
タ２１のコレクタ電流はカレントミラー回路２７で反転
されてトランジスタ２２のコレクタ側に流れるものとす
れば、その電流バランスを取るため、各トランジスタ２
１、２２、２８、２９に流れる電流は等しくなければな
らない。トランジスタ２１、２２のコレクタ電流をＩｃ
１ 、Ｉｃ２ とすれば、Ｉｃ１ ＝Ｉｃ２ となる。 例えば、定電流源２５側の定電流ＩがΔＩだけ増加した
とする。 トランジスタ２１、２２のエミッタ電流をＩｅ１ 、Ｉ
ｅ２ とすれば、Ｉｃ１ ＝Ｉｃ２ からＩｅ１ ＝Ｉ
ｅ２ となる。このため、トランジスタ２１、２２の各
エミッタ電流Ｉｅ１ 、Ｉｅ２ は、Ｉｅ１ ＝Ｉｅ２
＝Ｉ＋ΔＩ／２となる。したがって、抵抗２３に流れ
る電流は、ΔＩ／２となり、抵抗２３の抵抗値をＲとす
ると、抵抗２３には抵抗値と流れる電流との積による電
圧降下により、抵抗２３の端子間、即ち、エミッタ間に
は電圧（Ｒ×ΔＩ／２）が発生する。そして、Ｉｃ１
＝Ｉｃ２ 、Ｉｅ１ ＝Ｉｅ２ を満足するため、トラ
ンジスタ２１、２２のエミッタ間に発生した電圧（Ｒ×
ΔＩ／２）と同じ電圧値がトランジスタ２２のベースと
トランジスタ２１のベースとの間にオフセット電圧ΔＶ
（＝Ｒ×ΔＩ／２）として発生することになる。
差動増幅器２では、ＩＣの製造上、定電流源２５、２６
を構成するトランジスタの不揃いによって定電流Ｉにば
らつきが生じたとき、そのばらつきによるオフセットが
発生することが知られている。このオフセットが発生す
るメカニズムを説明する。説明を簡略化するため、図１
０の（Ａ）に示すように、帰還ループ４を簡略化すると
ともに、各トランジスタ２１、２２、２８、２９を理想
的なトランジスタとする。トランジスタ２８は、図面上
ダイオードとして表記しているが、ベース・コレクタを
共通化したトランジスタであり、図９に示した差動増幅
器２と同様のカレントミラー回路２７を構成するもので
ある。そこで、この差動増幅器２において、トランジス
タ２１のコレクタ電流はカレントミラー回路２７で反転
されてトランジスタ２２のコレクタ側に流れるものとす
れば、その電流バランスを取るため、各トランジスタ２
１、２２、２８、２９に流れる電流は等しくなければな
らない。トランジスタ２１、２２のコレクタ電流をＩｃ
１ 、Ｉｃ２ とすれば、Ｉｃ１ ＝Ｉｃ２ となる。 例えば、定電流源２５側の定電流ＩがΔＩだけ増加した
とする。 トランジスタ２１、２２のエミッタ電流をＩｅ１ 、Ｉ
ｅ２ とすれば、Ｉｃ１ ＝Ｉｃ２ からＩｅ１ ＝Ｉ
ｅ２ となる。このため、トランジスタ２１、２２の各
エミッタ電流Ｉｅ１ 、Ｉｅ２ は、Ｉｅ１ ＝Ｉｅ２
＝Ｉ＋ΔＩ／２となる。したがって、抵抗２３に流れ
る電流は、ΔＩ／２となり、抵抗２３の抵抗値をＲとす
ると、抵抗２３には抵抗値と流れる電流との積による電
圧降下により、抵抗２３の端子間、即ち、エミッタ間に
は電圧（Ｒ×ΔＩ／２）が発生する。そして、Ｉｃ１
＝Ｉｃ２ 、Ｉｅ１ ＝Ｉｅ２ を満足するため、トラ
ンジスタ２１、２２のエミッタ間に発生した電圧（Ｒ×
ΔＩ／２）と同じ電圧値がトランジスタ２２のベースと
トランジスタ２１のベースとの間にオフセット電圧ΔＶ
（＝Ｒ×ΔＩ／２）として発生することになる。
【０００６】ところで、この差動増幅器２において、図
１０の（Ｂ）に示すように、帰還ループ４を切断すると
ともに、各トランジスタ２１、２２のベースを接地して
回路を見ると、トランジスタ２１、２２に流れる電流は
それぞれエミッタ測定電流値であり、抵抗２３に流れる
電流は、トランジスタ２１、２２で指数圧縮されてダイ
オード電圧差で流れる電流であるから、定電流Ｉにおけ
るばらつき電流ΔＩが小さければ無視できる程度のもの
である。
１０の（Ｂ）に示すように、帰還ループ４を切断すると
ともに、各トランジスタ２１、２２のベースを接地して
回路を見ると、トランジスタ２１、２２に流れる電流は
それぞれエミッタ測定電流値であり、抵抗２３に流れる
電流は、トランジスタ２１、２２で指数圧縮されてダイ
オード電圧差で流れる電流であるから、定電流Ｉにおけ
るばらつき電流ΔＩが小さければ無視できる程度のもの
である。
【０００７】ところが、図１０の（Ａ）に示すように、
帰還ループ４を以てトランジスタ２２のベース側にトラ
ンジスタ２９からばらつき電流ΔＩによる電流が帰還さ
れるため、ΔＩ＝０の帰還動作によって、Ｉｃ１ ＝Ｉ
ｃ２が成立し、定電流Ｉ＋ΔＩ、Ｉが各トランジスタ２
１、２２に電流Ｉ＋ΔＩ／２に均等に配分される結果、
オフセットが発生することになる。
帰還ループ４を以てトランジスタ２２のベース側にトラ
ンジスタ２９からばらつき電流ΔＩによる電流が帰還さ
れるため、ΔＩ＝０の帰還動作によって、Ｉｃ１ ＝Ｉ
ｃ２が成立し、定電流Ｉ＋ΔＩ、Ｉが各トランジスタ２
１、２２に電流Ｉ＋ΔＩ／２に均等に配分される結果、
オフセットが発生することになる。
【０００８】そこで、この発明は、このような差動対に
流すべき定電流のばらつきによる差動増幅器の入力間に
発生するオフセットを低減した差動増幅器のオフセット
低減回路の提供を目的とする。
流すべき定電流のばらつきによる差動増幅器の入力間に
発生するオフセットを低減した差動増幅器のオフセット
低減回路の提供を目的とする。
【０００９】
【課題を解決するための手段】即ち、この発明の差動増
幅器のオフセット低減回路は、一対のトランジスタ（第
１及び第２のトランジスタ２１、２２）のエミッタ間を
抵抗（２３）によって結合した差動対（２４）を備えた
差動増幅器（２）と、この差動増幅器の前記トランジス
タのベース間に生じる電圧差を検出し、その電圧差に応
じた電流を前記差動対に帰還することにより、前記電圧
差を生じさせている電流を相殺する電流相殺回路（１４
）とを備えたことを特徴とする。
幅器のオフセット低減回路は、一対のトランジスタ（第
１及び第２のトランジスタ２１、２２）のエミッタ間を
抵抗（２３）によって結合した差動対（２４）を備えた
差動増幅器（２）と、この差動増幅器の前記トランジス
タのベース間に生じる電圧差を検出し、その電圧差に応
じた電流を前記差動対に帰還することにより、前記電圧
差を生じさせている電流を相殺する電流相殺回路（１４
）とを備えたことを特徴とする。
【００１０】また、この発明の差動増幅器のオフセット
低減回路は、一対のトランジスタ（第１及び第２のトラ
ンジスタ２１、２２）のエミッタ間を抵抗（２３）によ
って結合した差動対（２４）を備えた差動増幅器（２）
と、この差動増幅器の前記トランジスタのエミッタ間に
生じる電圧差を検出し、その電圧差に応じた電流を前記
差動対に供給することにより、前記電圧差を生じさせて
いる電流を相殺する電流相殺回路（１４）とを備えたこ
とを特徴とする。
低減回路は、一対のトランジスタ（第１及び第２のトラ
ンジスタ２１、２２）のエミッタ間を抵抗（２３）によ
って結合した差動対（２４）を備えた差動増幅器（２）
と、この差動増幅器の前記トランジスタのエミッタ間に
生じる電圧差を検出し、その電圧差に応じた電流を前記
差動対に供給することにより、前記電圧差を生じさせて
いる電流を相殺する電流相殺回路（１４）とを備えたこ
とを特徴とする。
【００１１】
【作用】差動対を構成する各トランジスタに個別に接続
された各定電流源の定電流にばらつきがあると、トラン
ジスタのエミッタ間を結合する抵抗の端子間にそのばら
つき電流に応じた電圧差が生じ、これがオフセットとし
てベース間に現れる。
された各定電流源の定電流にばらつきがあると、トラン
ジスタのエミッタ間を結合する抵抗の端子間にそのばら
つき電流に応じた電圧差が生じ、これがオフセットとし
てベース間に現れる。
【００１２】そこで、電流相殺回路では、差動対を構成
するトランジスタのベース間に発生する電圧差を検出し
、その電圧差に応じた電流を差動対に供給することによ
り、電圧差を生じさせている電流を相殺し、差動増幅器
に発生するオフセットを低減させている。また、電流相
殺回路では、差動対を構成するトランジスタのエミッタ
間に発生する電圧差を検出し、その電圧差に応じた電流
を差動対に供給することにより、電圧差を生じさせてい
る電流を相殺し、差動増幅器に発生するオフセットを低
減させている。
するトランジスタのベース間に発生する電圧差を検出し
、その電圧差に応じた電流を差動対に供給することによ
り、電圧差を生じさせている電流を相殺し、差動増幅器
に発生するオフセットを低減させている。また、電流相
殺回路では、差動対を構成するトランジスタのエミッタ
間に発生する電圧差を検出し、その電圧差に応じた電流
を差動対に供給することにより、電圧差を生じさせてい
る電流を相殺し、差動増幅器に発生するオフセットを低
減させている。
【００１３】
【実施例】図１は、この発明の差動増幅器のオフセット
低減回路の第１実施例を示す。この差動増幅器２には、
一対のトランジスタとして第１及び第２のトランジスタ
２１、２２が設置され、各トランジスタ２１、２２は、
エミッタ間が抵抗２３で結合されて１つの差動対２４を
構成している。抵抗２３は差動増幅器２の増幅利得を設
定する手段であり、その抵抗値によって所望の増幅利得
が得られる。
低減回路の第１実施例を示す。この差動増幅器２には、
一対のトランジスタとして第１及び第２のトランジスタ
２１、２２が設置され、各トランジスタ２１、２２は、
エミッタ間が抵抗２３で結合されて１つの差動対２４を
構成している。抵抗２３は差動増幅器２の増幅利得を設
定する手段であり、その抵抗値によって所望の増幅利得
が得られる。
【００１４】各トランジスタ２１、２２のエミッタ側と
基準電位点（接地点）との間には個別に定電流源２５、
２６が接続されており、各トランジスタ２１、２２の動
作電流がその定電流によって与えられるようになってい
る。また、トランジスタ２１、２２のコレクタ側には、
差動対２４の能動負荷としてカレントミラー回路２７が
接続されている。このカレントミラー回路２７は、ベー
ス・コレクタを共通にしてダイオードを構成するトラン
ジスタ２８と、このトランジスタ２８のベース・コレク
タとベースが共通に接続されたトランジスタ２９とから
構成されている。したがって、この差動増幅器２は、ト
ランジスタ２１、２２のベース側の入力端子１０、１１
に対する入力信号を増幅し、その出力をトランジスタ２
９のコレクタ側から取り出すことができるものである。
基準電位点（接地点）との間には個別に定電流源２５、
２６が接続されており、各トランジスタ２１、２２の動
作電流がその定電流によって与えられるようになってい
る。また、トランジスタ２１、２２のコレクタ側には、
差動対２４の能動負荷としてカレントミラー回路２７が
接続されている。このカレントミラー回路２７は、ベー
ス・コレクタを共通にしてダイオードを構成するトラン
ジスタ２８と、このトランジスタ２８のベース・コレク
タとベースが共通に接続されたトランジスタ２９とから
構成されている。したがって、この差動増幅器２は、ト
ランジスタ２１、２２のベース側の入力端子１０、１１
に対する入力信号を増幅し、その出力をトランジスタ２
９のコレクタ側から取り出すことができるものである。
【００１５】そして、この差動増幅器２には、定電流源
２５、２６の定電流のばらつきによって抵抗２３に発生
する電圧差で生じるオフセットを低減する手段としてオ
フセットの原因となる電流を帰還して相殺させる電流相
殺回路１４が設置されている。この電流相殺回路１４に
は制御増幅器１４０が用いられており、その正相入力端
子にトランジスタ２１のベース、その逆相入力端子にト
ランジスタ２２のベースが接続され、ベース間に発生す
る電圧差が制御増幅器１４０に検出される。この制御増
幅器１４０では、その検出した電圧差に応じた制御電流
を発生し、電圧差の検出とは逆相関係を以て、その正相
出力をトランジスタ２２のコレクタ側、その逆相出力を
トランジスタ２１のコレクタ側に供給し、電圧差の原因
となる電流を相殺するようにしている。
２５、２６の定電流のばらつきによって抵抗２３に発生
する電圧差で生じるオフセットを低減する手段としてオ
フセットの原因となる電流を帰還して相殺させる電流相
殺回路１４が設置されている。この電流相殺回路１４に
は制御増幅器１４０が用いられており、その正相入力端
子にトランジスタ２１のベース、その逆相入力端子にト
ランジスタ２２のベースが接続され、ベース間に発生す
る電圧差が制御増幅器１４０に検出される。この制御増
幅器１４０では、その検出した電圧差に応じた制御電流
を発生し、電圧差の検出とは逆相関係を以て、その正相
出力をトランジスタ２２のコレクタ側、その逆相出力を
トランジスタ２１のコレクタ側に供給し、電圧差の原因
となる電流を相殺するようにしている。
【００１６】このように電流相殺回路１４が付加された
図１に示した差動増幅器２の動作を図２に示す差動増幅
器２を参照して説明すると、図２に示す差動増幅器２で
は、トランジスタ２１のベースを接地し、また、トラン
ジスタ２２のベース・コレクタ間に帰還ループ４を形成
するとともに、トランジスタ２２のベースに出力端子１
２を形成する。制御増幅器１４０には差動入力、差動電
流出力型の増幅器を使用し、その正相入力、逆相入力を
Ｖｉ（＋）、Ｖｉ（−）とすると、その出力電流である
正相出力電流Ｉｏ（＋）、逆相出力電流Ｉｏ（−）は、
Ｉｏ（＋）＝ｋ｛Ｖｉ（＋）−Ｖｉ（
−）｝ ・・・（１）
Ｉｏ（−）＝−ｋ｛Ｖｉ（＋）−Ｖｉ（−）｝
・・・（２）となる。ただし、ｋは、制御
増幅器１４０の差動入力電圧差を出力電流に変換する変
換利得係数である。
図１に示した差動増幅器２の動作を図２に示す差動増幅
器２を参照して説明すると、図２に示す差動増幅器２で
は、トランジスタ２１のベースを接地し、また、トラン
ジスタ２２のベース・コレクタ間に帰還ループ４を形成
するとともに、トランジスタ２２のベースに出力端子１
２を形成する。制御増幅器１４０には差動入力、差動電
流出力型の増幅器を使用し、その正相入力、逆相入力を
Ｖｉ（＋）、Ｖｉ（−）とすると、その出力電流である
正相出力電流Ｉｏ（＋）、逆相出力電流Ｉｏ（−）は、
Ｉｏ（＋）＝ｋ｛Ｖｉ（＋）−Ｖｉ（
−）｝ ・・・（１）
Ｉｏ（−）＝−ｋ｛Ｖｉ（＋）−Ｖｉ（−）｝
・・・（２）となる。ただし、ｋは、制御
増幅器１４０の差動入力電圧差を出力電流に変換する変
換利得係数である。
【００１７】ここで、定電流源２５、２６の定電流をＩ
＋ΔＩ、Ｉとすれば、制御増幅器１４０を付加する前の
差動増幅器２において、抵抗２３に発生する電圧は、Ｒ
・ΔＩ／２となる。したがって、制御増幅器１４０を接
続し、この制御増幅器１４０には、 Ｉｏ（＋）＝ｋ（−Ｒ・ΔＩ／２）＝−ｋ・Ｒ
・ΔＩ／２ ・・・（３） Ｉｏ（−）＝−ｋ
（−Ｒ・ΔＩ／２）＝ｋ・Ｒ・ΔＩ／２ ・・・（４
）が出力されることになり、正相出力電流Ｉｏ（＋）に
逆相電流−ｋ・Ｒ・ΔＩ／２、逆相出力電流Ｉｏ（−）
に正相電流ｋ・Ｒ・ΔＩ／２が出力される。これらの出
力電流を差動対２４に帰還させると、 トランジスタ２９からの流出電流・・・Ｉ＋ΔＩ／
２−ｋ・Ｒ・ΔＩ／２ トランジスタ２２からの流出
電流・・・Ｉ＋ΔＩ／２＋ｋ・Ｒ・ΔＩ／２となり、こ
の電流が帰還ループ４を以て帰還されるため、差動増幅
器２における電流の入出力は相殺されるため、 トランジスタ２９からの流出電流・・・Ｉ＋ΔＩ／２ト
ランジスタ２２からの流出電流・・・Ｉ＋ΔＩ／２に平
衡する。
＋ΔＩ、Ｉとすれば、制御増幅器１４０を付加する前の
差動増幅器２において、抵抗２３に発生する電圧は、Ｒ
・ΔＩ／２となる。したがって、制御増幅器１４０を接
続し、この制御増幅器１４０には、 Ｉｏ（＋）＝ｋ（−Ｒ・ΔＩ／２）＝−ｋ・Ｒ
・ΔＩ／２ ・・・（３） Ｉｏ（−）＝−ｋ
（−Ｒ・ΔＩ／２）＝ｋ・Ｒ・ΔＩ／２ ・・・（４
）が出力されることになり、正相出力電流Ｉｏ（＋）に
逆相電流−ｋ・Ｒ・ΔＩ／２、逆相出力電流Ｉｏ（−）
に正相電流ｋ・Ｒ・ΔＩ／２が出力される。これらの出
力電流を差動対２４に帰還させると、 トランジスタ２９からの流出電流・・・Ｉ＋ΔＩ／
２−ｋ・Ｒ・ΔＩ／２ トランジスタ２２からの流出
電流・・・Ｉ＋ΔＩ／２＋ｋ・Ｒ・ΔＩ／２となり、こ
の電流が帰還ループ４を以て帰還されるため、差動増幅
器２における電流の入出力は相殺されるため、 トランジスタ２９からの流出電流・・・Ｉ＋ΔＩ／２ト
ランジスタ２２からの流出電流・・・Ｉ＋ΔＩ／２に平
衡する。
【００１８】このとき、トランジスタ２１、２２の各コ
レクタ電流をＩｃ１、Ｉｃ２ とすると、
Ｉｃ１ ＝Ｉ＋ΔＩ／２＋ｋ・Ｒ・Δ
Ｉ／２ ・・・（５）
Ｉｃ２ ＝Ｉ＋ΔＩ／２−ｋ・Ｒ・ΔＩ／２
・・・（６）となる。ここで、トランジスタ
２１、２２を理想的なトランジスタとすれば、各トラン
ジスタ２１、２２の各エミッタ電流をＩｅ１ 、Ｉｅ２
とすると、Ｉｃ１ ＝Ｉｅ１ 、Ｉｃ２ ＝Ｉｅ２
となる。各トランジスタ２１、２２のエミッタ側の各定
電流Ｉ＋ΔＩ、Ｉがエミッタ電流Ｉｅ１ 、Ｉｅ２ に
配分されることを考え、トランジスタ２１、２２のエミ
ッタ間電流をΔＩｒとすると、 ΔＩｒ＝Δ
Ｉ／２−ｋ・Ｒ・ΔＩ／２＝ΔＩ／２（１−ｋ・Ｒ）
・・・（７）となる。したがって、抵抗
２３の端子間に発生する電圧ΔＶｒは、 ΔＶｒ＝Ｒ・ΔＩｒ＝Ｒ・ΔＩ／２（１−
ｋ・Ｒ） ・・・（８）となり、制御増幅器
１４０の接続前より明らかに減少することが分かる。特
に、式（８）において、１−ｋ・Ｒ＝０、即ち、１＝ｋ
・Ｒ、ｋ＝１／Ｒとなるように定数を設定したときには
、電圧ΔＶｒ＝０となり、オフセットを皆無にすること
ができる。
レクタ電流をＩｃ１、Ｉｃ２ とすると、
Ｉｃ１ ＝Ｉ＋ΔＩ／２＋ｋ・Ｒ・Δ
Ｉ／２ ・・・（５）
Ｉｃ２ ＝Ｉ＋ΔＩ／２−ｋ・Ｒ・ΔＩ／２
・・・（６）となる。ここで、トランジスタ
２１、２２を理想的なトランジスタとすれば、各トラン
ジスタ２１、２２の各エミッタ電流をＩｅ１ 、Ｉｅ２
とすると、Ｉｃ１ ＝Ｉｅ１ 、Ｉｃ２ ＝Ｉｅ２
となる。各トランジスタ２１、２２のエミッタ側の各定
電流Ｉ＋ΔＩ、Ｉがエミッタ電流Ｉｅ１ 、Ｉｅ２ に
配分されることを考え、トランジスタ２１、２２のエミ
ッタ間電流をΔＩｒとすると、 ΔＩｒ＝Δ
Ｉ／２−ｋ・Ｒ・ΔＩ／２＝ΔＩ／２（１−ｋ・Ｒ）
・・・（７）となる。したがって、抵抗
２３の端子間に発生する電圧ΔＶｒは、 ΔＶｒ＝Ｒ・ΔＩｒ＝Ｒ・ΔＩ／２（１−
ｋ・Ｒ） ・・・（８）となり、制御増幅器
１４０の接続前より明らかに減少することが分かる。特
に、式（８）において、１−ｋ・Ｒ＝０、即ち、１＝ｋ
・Ｒ、ｋ＝１／Ｒとなるように定数を設定したときには
、電圧ΔＶｒ＝０となり、オフセットを皆無にすること
ができる。
【００１９】以上の説明は制御増幅器１４０を単純な差
動増幅器とした場合にも成立し、その場合、制御増幅器
１４０の動作を示す式（１）、（２）は、
Ｉｏ（＋）＝ｋ｛Ｖｉ（＋）−Ｖｉ（−）｝＋Ｉｑ
・・・（９） Ｉｏ（−）＝−ｋ｛Ｖｉ
（＋）−Ｖｉ（−）｝＋Ｉｑ ・・・（１０）に変形
されるのみで、同様の電圧差を相殺する動作が行われる
。
動増幅器とした場合にも成立し、その場合、制御増幅器
１４０の動作を示す式（１）、（２）は、
Ｉｏ（＋）＝ｋ｛Ｖｉ（＋）−Ｖｉ（−）｝＋Ｉｑ
・・・（９） Ｉｏ（−）＝−ｋ｛Ｖｉ
（＋）−Ｖｉ（−）｝＋Ｉｑ ・・・（１０）に変形
されるのみで、同様の電圧差を相殺する動作が行われる
。
【００２０】次に、図３は、この発明の差動増幅器のオ
フセット低減回路の第２実施例を示す。第１実施例では
、抵抗２３に発生する電圧差をトランジスタ２１、２２
のベース間で検出したが、図３に示すように、トランジ
スタ２１、２２のエミッタ間から直接検出するようにし
てもよい。即ち、電流相殺回路１４の制御増幅器１４０
の正相入力側をトランジスタ２１のエミッタ、その逆相
入力側をトランジスタ２２のエミッタに接続して電圧差
を検出し、その電圧差に応じた電流、即ち、正相出力電
流をトランジスタ２２のコレクタ側、逆相出力電流をト
ランジスタ２１のコレクタ側に供給することにより、前
記実施例と同様に電圧差を生じさせる電流を相殺してオ
フセットを低減させることができる。
フセット低減回路の第２実施例を示す。第１実施例では
、抵抗２３に発生する電圧差をトランジスタ２１、２２
のベース間で検出したが、図３に示すように、トランジ
スタ２１、２２のエミッタ間から直接検出するようにし
てもよい。即ち、電流相殺回路１４の制御増幅器１４０
の正相入力側をトランジスタ２１のエミッタ、その逆相
入力側をトランジスタ２２のエミッタに接続して電圧差
を検出し、その電圧差に応じた電流、即ち、正相出力電
流をトランジスタ２２のコレクタ側、逆相出力電流をト
ランジスタ２１のコレクタ側に供給することにより、前
記実施例と同様に電圧差を生じさせる電流を相殺してオ
フセットを低減させることができる。
【００２１】次に、図４ないし図７は、この発明の差動
増幅器のオフセット低減回路の具体的な回路構成例を示
す。図４は、図１に示した差動増幅器のオフセット低減
回路の具体的な回路構成例を示しており、制御増幅器１
４０はエミッタを共通にしたトランジスタ１４１、１４
２からなる差動対に定電流源１４３を接続した差動増幅
器で構成されている。即ち、トランジスタ１４１のベー
スはトランジスタ２１のベース、トランジスタ１４２の
ベースはトランジスタ２２のベースに接続することによ
り、トランジスタ１４１、１４２でトランジスタ２１、
２２のベース間に発生する電圧差を検出し、その電圧差
に応じた電流をトランジスタ２１、２２のコレクタ側か
らトランジスタ１４１、１４２を通して定電流源１４３
に引き込み、抵抗２３に生じる電圧差の原因である定電
流源２５、２６における定電流のばらつき電流を相殺し
てオフセットの低減を図っている。
増幅器のオフセット低減回路の具体的な回路構成例を示
す。図４は、図１に示した差動増幅器のオフセット低減
回路の具体的な回路構成例を示しており、制御増幅器１
４０はエミッタを共通にしたトランジスタ１４１、１４
２からなる差動対に定電流源１４３を接続した差動増幅
器で構成されている。即ち、トランジスタ１４１のベー
スはトランジスタ２１のベース、トランジスタ１４２の
ベースはトランジスタ２２のベースに接続することによ
り、トランジスタ１４１、１４２でトランジスタ２１、
２２のベース間に発生する電圧差を検出し、その電圧差
に応じた電流をトランジスタ２１、２２のコレクタ側か
らトランジスタ１４１、１４２を通して定電流源１４３
に引き込み、抵抗２３に生じる電圧差の原因である定電
流源２５、２６における定電流のばらつき電流を相殺し
てオフセットの低減を図っている。
【００２２】次に、図５は、図１に示した差動増幅器の
オフセット低減回路の具体的な回路構成例を示しており
、制御増幅器１４０はエミッタを共通にしたＰＮＰ型の
トランジスタ１４４、１４５からなる差動対と電源との
間に定電流源１４６を接続した差動増幅器で構成されて
いる。即ち、トランジスタ１４４のベースはトランジス
タ２１のベース、トランジスタ１４５のベースはトラン
ジスタ２２のベースに接続することにより、トランジス
タ１４４、１４５でトランジスタ２１、２２のベース間
に発生する電圧差を検出し、その電圧差に応じた電流を
電源側の定電流源１４６からトランジスタ１４４、１４
５を通してトランジスタ２１、２２のエミッタ側に供給
することにより、抵抗２３に生じる電圧差の原因である
定電流源２５、２６における定電流のばらつき電流を相
殺してオフセットの低減を図っている。
オフセット低減回路の具体的な回路構成例を示しており
、制御増幅器１４０はエミッタを共通にしたＰＮＰ型の
トランジスタ１４４、１４５からなる差動対と電源との
間に定電流源１４６を接続した差動増幅器で構成されて
いる。即ち、トランジスタ１４４のベースはトランジス
タ２１のベース、トランジスタ１４５のベースはトラン
ジスタ２２のベースに接続することにより、トランジス
タ１４４、１４５でトランジスタ２１、２２のベース間
に発生する電圧差を検出し、その電圧差に応じた電流を
電源側の定電流源１４６からトランジスタ１４４、１４
５を通してトランジスタ２１、２２のエミッタ側に供給
することにより、抵抗２３に生じる電圧差の原因である
定電流源２５、２６における定電流のばらつき電流を相
殺してオフセットの低減を図っている。
【００２３】次に、図６は、図３に示した差動増幅器の
オフセット低減回路の具体的な回路構成例を示しており
、制御増幅器１４０はエミッタを共通にしたトランジス
タ１４７、１４８からなる差動対に定電流源１４９を接
続した差動増幅器で構成されている。即ち、トランジス
タ１４７のベースはトランジスタ２１のエミッタ、トラ
ンジスタ１４８のベースはトランジスタ２２のエミッタ
に接続することにより、トランジスタ１４７、１４８で
トランジスタ２１、２２のエミッタ間に発生する電圧差
を検出し、その電圧差に応じた電流をトランジスタ２１
、２２のコレクタ側からトランジスタ１４７、１４８を
通して定電流源１４９に引き込み、抵抗２３に生じる電
圧差の原因である定電流源２５、２６における定電流の
ばらつき電流を相殺してオフセットの低減を図っている
。
オフセット低減回路の具体的な回路構成例を示しており
、制御増幅器１４０はエミッタを共通にしたトランジス
タ１４７、１４８からなる差動対に定電流源１４９を接
続した差動増幅器で構成されている。即ち、トランジス
タ１４７のベースはトランジスタ２１のエミッタ、トラ
ンジスタ１４８のベースはトランジスタ２２のエミッタ
に接続することにより、トランジスタ１４７、１４８で
トランジスタ２１、２２のエミッタ間に発生する電圧差
を検出し、その電圧差に応じた電流をトランジスタ２１
、２２のコレクタ側からトランジスタ１４７、１４８を
通して定電流源１４９に引き込み、抵抗２３に生じる電
圧差の原因である定電流源２５、２６における定電流の
ばらつき電流を相殺してオフセットの低減を図っている
。
【００２４】次に、図７は、図４に示した差動増幅器の
オフセット低減回路を用いた演算増幅器の具体的な回路
構成例を示す。この実施例では、差動増幅器２の出力が
トランジスタ２９のコレクタ側から取り出され、その出
力を増幅して取り出す出力回路１６に加えられている。 即ち、トランジスタ２９のコレクタにはトランジスタ１
６１のベースが接続され、トランジスタ２２が導通状態
にあるとき、ベース電流がトランジスタ２２に引き込ま
れる。トランジスタ１６１のコレクタ側にはダイオード
１６２、１６３を通して定電流源１６４が直列に接続さ
れ、トランジスタ１６１に流れる電流はダイオード１６
２、１６３を通して定電流源１６４に引き込まれる。ト
ランジスタ１６１のコレクタには、出力トランジスタ１
６５のベースが接続され、ダイオード１６３のカソード
には出力トランジスタ１６７のベースが接続されている
。各出力トランジスタ１６５、１６７は、電源と接地点
との間に直列に接続されており、共通に接続されたエミ
ッタには出力端子１７が形成されている。
オフセット低減回路を用いた演算増幅器の具体的な回路
構成例を示す。この実施例では、差動増幅器２の出力が
トランジスタ２９のコレクタ側から取り出され、その出
力を増幅して取り出す出力回路１６に加えられている。 即ち、トランジスタ２９のコレクタにはトランジスタ１
６１のベースが接続され、トランジスタ２２が導通状態
にあるとき、ベース電流がトランジスタ２２に引き込ま
れる。トランジスタ１６１のコレクタ側にはダイオード
１６２、１６３を通して定電流源１６４が直列に接続さ
れ、トランジスタ１６１に流れる電流はダイオード１６
２、１６３を通して定電流源１６４に引き込まれる。ト
ランジスタ１６１のコレクタには、出力トランジスタ１
６５のベースが接続され、ダイオード１６３のカソード
には出力トランジスタ１６７のベースが接続されている
。各出力トランジスタ１６５、１６７は、電源と接地点
との間に直列に接続されており、共通に接続されたエミ
ッタには出力端子１７が形成されている。
【００２５】したがって、この演算増幅器では、トラン
ジスタ１６１を通して流れる電流によるダイオード１６
２、１６３に発生する電圧によって出力トランジスタ１
６５、１６７のバイアス電圧が設定されており、トラン
ジスタ１６１の出力電流によって出力トランジスタ１６
５、１６７が交互に導通し、その出力が出力端子１７か
ら取り出される。
ジスタ１６１を通して流れる電流によるダイオード１６
２、１６３に発生する電圧によって出力トランジスタ１
６５、１６７のバイアス電圧が設定されており、トラン
ジスタ１６１の出力電流によって出力トランジスタ１６
５、１６７が交互に導通し、その出力が出力端子１７か
ら取り出される。
【００２６】次に、図８は、この発明の差動増幅器のオ
フセット低減回路の第３実施例を示す。この実施例の電
流相殺回路１４は、図４に示した電流相殺回路１４と同
種の回路構成を成しており、トランジスタ２１、２２の
ベース間電圧を検出するため、エミッタを共通にしたト
ランジスタ２４１、２４２からなる差動対に定電流源２
４３を接続したものである。差動対を構成する各トラン
ジスタ２４１、２４２は、２つのコレクタを持つマルチ
コレクタトランジスタを用いて、電流相殺回路１４にお
けるオフセット電流を低減するようにしたものである。 即ち、トランジスタ２４１の第１コレクタＣ１ とトラ
ンジスタ２４２の第２コレクタＣ２ との間に第１のカ
レントミラー回路２４４が設置され、また、トランジス
タ２４２の第１コレクタＣ１ とトランジスタ２４１の
第２コレクタＣ２ との間に第２のカレントミラー回路
２４５が設置され、カレントミラー回路２４４はダイオ
ード２４６及びトランジスタ２４７、カレントミラー回
路２４５はダイオード２４８及びトランジスタ２４９で
構成されている。
フセット低減回路の第３実施例を示す。この実施例の電
流相殺回路１４は、図４に示した電流相殺回路１４と同
種の回路構成を成しており、トランジスタ２１、２２の
ベース間電圧を検出するため、エミッタを共通にしたト
ランジスタ２４１、２４２からなる差動対に定電流源２
４３を接続したものである。差動対を構成する各トラン
ジスタ２４１、２４２は、２つのコレクタを持つマルチ
コレクタトランジスタを用いて、電流相殺回路１４にお
けるオフセット電流を低減するようにしたものである。 即ち、トランジスタ２４１の第１コレクタＣ１ とトラ
ンジスタ２４２の第２コレクタＣ２ との間に第１のカ
レントミラー回路２４４が設置され、また、トランジス
タ２４２の第１コレクタＣ１ とトランジスタ２４１の
第２コレクタＣ２ との間に第２のカレントミラー回路
２４５が設置され、カレントミラー回路２４４はダイオ
ード２４６及びトランジスタ２４７、カレントミラー回
路２４５はダイオード２４８及びトランジスタ２４９で
構成されている。
【００２７】このような構成によれば、トランジスタ２
４１のコレクタ電流が第１コレクタＣ１ 及びカレント
ミラー回路２４４を通してトランジスタ２４２の第２コ
レクタＣ２ に供給され、トランジスタ２４２のコレク
タ電流が第１コレクタＣ１ 及びカレントミラー回路２
４５を通してトランジスタ２４１の第２コレクタＣ２
に供給されることにより、各トランジスタ２４１、２４
２のベース間に発生するオフセットが相殺される。した
がって、このような電流相殺回路１４を用いれば、差動
増幅器２のオフセットを高精度に相殺し、信頼性の高い
増幅特性を得て増幅利得の制御を実現することができる
。
４１のコレクタ電流が第１コレクタＣ１ 及びカレント
ミラー回路２４４を通してトランジスタ２４２の第２コ
レクタＣ２ に供給され、トランジスタ２４２のコレク
タ電流が第１コレクタＣ１ 及びカレントミラー回路２
４５を通してトランジスタ２４１の第２コレクタＣ２
に供給されることにより、各トランジスタ２４１、２４
２のベース間に発生するオフセットが相殺される。した
がって、このような電流相殺回路１４を用いれば、差動
増幅器２のオフセットを高精度に相殺し、信頼性の高い
増幅特性を得て増幅利得の制御を実現することができる
。
【００２８】
【発明の効果】以上説明したように、この発明によれば
、差動増幅器に定電流源による定電流のばらつきによっ
て生じるオフセットをそのばらつきに応じて低減するこ
とができ、入出力特性の信頼性を向上させ、差動増幅器
の増幅利得の制御性を高めることができる。
、差動増幅器に定電流源による定電流のばらつきによっ
て生じるオフセットをそのばらつきに応じて低減するこ
とができ、入出力特性の信頼性を向上させ、差動増幅器
の増幅利得の制御性を高めることができる。
【図１】この発明の差動増幅器のオフセット低減回路の
第１実施例を示す回路図である。
第１実施例を示す回路図である。
【図２】図１に示した差動増幅器のオフセット低減回路
の動作を説明するための回路図である。
の動作を説明するための回路図である。
【図３】この発明の差動増幅器のオフセット低減回路の
第２実施例の具体的な回路構成例を示す回路図である。
第２実施例の具体的な回路構成例を示す回路図である。
【図４】図１に示した差動増幅器のオフセット低減回路
の具体的な回路構成例を示す回路図である。
の具体的な回路構成例を示す回路図である。
【図５】図１に示した差動増幅器のオフセット低減回路
の具体的な回路構成例を示す回路図である。
の具体的な回路構成例を示す回路図である。
【図６】図３に示した差動増幅器のオフセット低減回路
の具体的な回路構成例を示す回路図である。
の具体的な回路構成例を示す回路図である。
【図７】この発明の差動増幅器のオフセット低減回路の
応用例である演算増幅器の具体的な回路構成例を示す回
路図である。
応用例である演算増幅器の具体的な回路構成例を示す回
路図である。
【図８】この発明の差動増幅器のオフセット低減回路の
第３実施例を示す回路図である。
第３実施例を示す回路図である。
【図９】従来の差動増幅器を用いた演算増幅器を示す回
路図である。
路図である。
【図１０】図９に示した差動増幅器に発生するオフセッ
トを説明するための回路図である。
トを説明するための回路図である。
２ 差動増幅器
１４ 電流相殺回路
２１ トランジスタ
２２ トランジスタ
２３ 抵抗
２４ 差動対
Claims (2)
- 【請求項１】 一対のトランジスタのエミッタ間を抵
抗によって結合した差動対を備えた差動増幅器と、この
差動増幅器の前記トランジスタのベース間に生じる電圧
差を検出し、その電圧差に応じた電流を前記差動対に供
給することにより、前記電圧差を生じさせている電流を
相殺する電流相殺回路と、を備えたことを特徴とする差
動増幅器のオフセット低減回路。 - 【請求項２】 一対のトランジスタのエミッタ間を抵
抗によって結合した差動対を備えた差動増幅器と、この
差動増幅器の前記トランジスタのエミッタ間に生じる電
圧差を検出し、その電圧差に応じた電流を前記差動対に
供給することにより、前記電圧差を生じさせている電流
を相殺する電流相殺回路と、を備えたことを特徴とする
差動増幅器のオフセット低減回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055796A JP2615269B2 (ja) | 1991-02-27 | 1991-02-27 | 差動増幅器のオフセット低減回路 |
| US07/935,552 US5365191A (en) | 1991-02-27 | 1992-08-26 | Offset reducing circuit for differential amplifier |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055796A JP2615269B2 (ja) | 1991-02-27 | 1991-02-27 | 差動増幅器のオフセット低減回路 |
| US07/935,552 US5365191A (en) | 1991-02-27 | 1992-08-26 | Offset reducing circuit for differential amplifier |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100450A Division JP3028504B2 (ja) | 1993-04-02 | 1993-04-02 | 差動増幅回路 |
| JP6188947A Division JP2737113B2 (ja) | 1994-07-18 | 1994-07-18 | 差動増幅器のオフセット低減回路 |
| JP7027314A Division JPH07202592A (ja) | 1995-01-23 | 1995-01-23 | 差動増幅器のオフセット低減回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271607A true JPH04271607A (ja) | 1992-09-28 |
| JP2615269B2 JP2615269B2 (ja) | 1997-05-28 |
Family
ID=26396708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055796A Expired - Lifetime JP2615269B2 (ja) | 1991-02-27 | 1991-02-27 | 差動増幅器のオフセット低減回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365191A (ja) |
| JP (1) | JP2615269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167049B2 (en) | 2004-02-10 | 2007-01-23 | Samsung Electronics Co., Ltd. | OP-amplifier with an offset voltage cancellation circuit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028504B2 (ja) | 1993-04-02 | 2000-04-04 | ローム株式会社 | 差動増幅回路 |
| JP2694767B2 (ja) * | 1993-10-29 | 1997-12-24 | 東光株式会社 | 積分器 |
| GB2284719B (en) * | 1993-12-13 | 1998-03-11 | Nec Corp | Differential circuit capable of accomplishing a desirable characteritic |
| US5736885A (en) * | 1995-06-26 | 1998-04-07 | Wietecha; Stanley Frank | Offset adjustment for fully differential amplifiers |
| US5729176A (en) * | 1996-05-03 | 1998-03-17 | Motorola, Inc. | Linear differential gain stage |
| FR2754405B1 (fr) * | 1996-10-08 | 1998-12-18 | Dolphin Integration Sa | Montage a faible bruit d'un amplificateur |
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