DE4009974A1 - Halbleiteranordnung - Google Patents

Halbleiteranordnung

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Description

Die Erfindung betrifft eine Halbleiteranordnung, insbesondere eine Halbleiteranordnung, die über einen großen Temperaturbe­ reich zufriedenstellende Eigenschaften besitzt.
Fig. 6 zeigt eine Schnittansicht einer herkömmlichen diskreten Einrichtung unter Verwendung eines Leistungs-MOSFET. Fig. 7 zeigt eine Draufsicht der Anordnung gemäß Fig. 6 vor dem Ein­ gießen in Harz. Die dargestellte Anordnung umfaßt einen Halb­ leiterchip 1, der auf einem Chiphalter 5 montiert ist, der aus einer Metallplatte besteht. Auf der unteren Oberfläche des Halbleiterchips 1, der mit dem Chiphalter 5 verbunden ist, ist eine nicht dargestellte Drainelektrode ausgebildet, die mit dem Chiphalter 5 elektrisch verbunden ist.
Auf der oberen Oberfläche des Halbleiterchips 1 sind eine Gate­ elektrode 3 und eine Sourceelektrode 4 ausgebildet, die jeweils über Drähte 2 mit einer Gateelektrodenleitung 7 bzw. einer Sourceelektrodenleitung 8 verbunden sind. Die Gateelektroden­ leitung 7 und die Sourceelektrodenleitung 8 sind von dem Chip­ halter 5 getrennt und elektrisch gegeneinander isoliert.
Der Chiphalter 5 weist eine Drainelektrodenleitung 9 auf, die integral mit ihm ausgebildet ist. Der Halbleiterchip 1, die Drähte 2 und Teile der Leitungen 7 bis 9 sind mit einem Form­ harz 6 dicht eingegossen. Zur Erhöhung der Wärmeabstrahlungs­ eigenschaft der diskreten Anordnung ist das Formharz 6 nur auf der Oberseite des Chiphalters 5 vorgesehen, während seine Un­ terseite nach außen hin freiliegt.
Bei Verwendung dieser diskreten Einrichtung wird eine Spannung von einigen 10 Volt bis zu einigen hundert Volt an den Bereich zwischen der Sourceelektrode 4 und der Drainelektrode des Halb­ leiterchips 1 über die Sourceelektrodenleitung 8 und die Drain­ elektrodenleitung 9 angelegt. Solange keine Spannung an die Gateelektrode 3 angelegt wird, bleibt die diskrete Einrichtung im AUS-Zustand, wobei die Spannung zwischen den Source- und Dreinelektroden bleibt.
Wenn eine Spannung von einigen Volt an die Gateelektrode 3 an­ gelegt wird, so wird die diskrete Einrichtung in den EIN-Zu­ stand umgeschaltet. Es fließt dann ein Strom zwischen der Sourceelektrode 4 und der Drainelektrode in einer Richtung senkrecht zu den oberen und unteren Oberflächen dieser diskre­ ten Einrichtung.
Allgemein gesagt, zieht sich das Formharz 6 zusammen, wenn es sich abkühlt oder gekühlt wird, so daß bei Raumtemperatur eine Kontraktionskraft F 6 gemäß Fig. 8 auf das Formharz 6 wirkt. Wie oben erläutert, ist dieses Formharz 6 nur auf der Oberseite des Chiphalters 5 vorgesehen, so daß die Kontraktionskraft F 6 eine Spannung F 5 erzeugt, die in der Weise auf den Chiphalter 5 wirkt, daß er verwunden oder verbogen wird.
Die Unterseite des Chiphalters 5, der nicht mit Formharz 6 ver­ sehen ist, wird dann konvex werden. Infolgedessen wirkt eine Spannung F 1 auf den auf dem Chiphalter 5 montierten Halblei­ terchip 1 in der Weise, um ihn zu kontrahieren. Der EIN-Wider­ stand des Halbleiterchips 1 wird dann aufgrund des so erhalte­ nen Piezo-Widerstandseffektes reduziert, so daß die elektri­ schen Eigenschaften der diskreten Einrichtung verbessert wer­ den.
Wenn jedoch das Formharz 6 sich aufgrund eines Temperaturan­ stiegs ausdehnt, wird die Spannung F 1, die auf den Halbleiter­ chip 1 gewirkt hat, sich beruhigen oder geringer werden. In einigen Fällen kann sie beseitigt werden, wie es Fig. 9 zeigt. Infolgedessen wird der EIN-Widerstand des Halbleiterchips größer als bei Raumtemperatur.
Es wurde ein Experiment unter Verwendung von zwei Typen von Halbleiteranordnungen A und B durchgeführt, um den Einfluß des Piezo-Widerstandseffektes auf ihren EIN-Widerstand zu untersu­ chen. Wie in Fig. 10A dargestellt, wurde ein erster Typ von Halbleiteranordnung A hergestellt, der einen Halbleiterchip aufwies, der aus Silizium Si bestand und auf einer Kupferle­ gierungsplatte 11 montiert war; der Halbleiterchip 1 war mit einem Formharz 6 dicht eingegossen, das auf der Oberseite der Kupferlegierungsplatte 11 vorgesehen war.
Andererseits wurde ein zweiter Typ von Halbleiteranordnung B gemäß Fig. 10B hergestellt, die einen Halbleiterchip 1 auf­ wies, der von der gleichen Bauart war wie bei dem ersten Typ von Halbleiteranordnung A. Dieser Halbleiterchip 1 wurde auf einer Kupferplatte 12 montiert, welche mit einer Keramikplatte 13 verbunden war, wobei kein Formharz für den Halbleiterchip 1 aufgebracht wurde.
Die Halbleiteranordnung A hat einen ähnlichen Aufbau wie die Anordnung gemäß Fig. 6. Dementsprechend wirkt eine Spannung F 1 bei Raumtemperatur auf den Halbleiterchip 1, wie es in Fig. 8 dargestellt ist. Im Gegensatz dazu verwendet die andere Halb­ leiteranordnung B eine mechanisch feste Keramikplatte 13, auf der kein Harzformkörper vorgesehen war. Infolgedessen wirkt praktisch keine Spannung oder Beanspruchung auf den Halblei­ terchip 1, in gleicher Weise wie bei der Halbleiteranordnung bei hoher Temperatur gemäß Fig. 9.
Die jeweiligen EIN-Widerstand/Haltespannungs-Charakteristiken dieser Halbleiteranordnungen A und B wurden bei Raumtemperatur gemessen, beispielsweise in einem Zustand, in welchem die Gate- Source-Spannung VGS=10 Volt und der Drainstrom ID=5 Ampere gewählt waren.
Fig. 11 zeigt die Meßergebnisse. In Fig. 11 bezeichnen die Symbole "O" und "X" die Halbleiteranordnungen A bzw. B. Wie sich aus diesen Meßergebnissen entnehmen läßt, war die Redu­ zierung des EIN-Widerstandes in der Halbleiteranordnung A, deren Halbleiterchip 1 unter der Wirkung der Spannung F 1 stand, um einen Wert von 14% größer beim Vergleich mit der Halblei­ teranordnung B, deren Halbleiterchip 1 nicht unter (mechani­ scher) Spannung oder Belastung stand.
Dieses Experiment zeigt, daß eine herkömmliche Halbleiteran­ ordnung gemäß Fig. 6 einer stärkeren Vergrößerung des EIN-Wi­ derstandes bei höheren Temperaturen als Raumtemperaturen un­ terliegt. Wie sich aus diesem Experiment ergibt, hängt der EIN-Widerstand von herkömmlichen Halbleiteranordnungen sehr stark von der Temperatur ab, was zu einer geringen Zuverläs­ sigkeit führt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei­ teranordnung anzugeben, die über einen großen Temperaturbereich einen stabilen und niedrigen EIN-Widerstand besitzt.
Diese Aufgabe wird gemäß der Erfindung in zufriedenstellender Weise gelöst. Gemäß der Erfindung wird eine Halbleiteranord­ nung angegeben, die eine Chiphalteeinrichtung mit einer Viel­ zahl von Platten aufweist, die verschiedene thermische Ausdeh­ nungskoeffizienten haben und die laminatförmig oder schichtför­ mig miteinander verbunden sind. Ein Halbleiterchip ist auf der oberen Oberfläche dieser Chiphalteeinrichtung montiert. Form­ harz befindet sich auf der Oberseite der Chiphalteeinrichtung und dient dazu, den Halbleiterchip dicht einzuschließen.
Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh­ rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine Schnittansicht einer Halbleiteranordnung gemäß einer Ausführungsform der Erfindung;
Fig. 2 eine Draufsicht auf die Halbleiteranordnung gemäß Fig. 1 vor dem Einschließen mit Formharz;
Fig. 3 und 4 Schnittansichten zur Erläuterung der Spannungen, die auf den Halbleiterchip gemäß Fig. 1 bei Raumtempera­ tur bzw. hohen Temperaturen einwirken;
Fig. 5 eine perspektivische Darstellung zur Erläuterung des wesentlichen Bereiches einer anderen Ausführungsform gemäß der Erfindung;
Fig. 6 eine Schnittansicht einer herkömmlichen Halbleiteran­ ordnung;
Fig. 7 eine Draufsicht der Halbleiteranordnung gemäß Fig. 6 vor dem Einschließen mit Formharz;
Fig. 8 und 9 Schnittansichten zur Erläuterung der Spannungen, die auf den Halbleiterchip gemäß Fig. 6 bei Raumtempera­ tur bzw. hohen Temperaturen einwirken;
Fig. 10A und 10B Schnittansichten von Halbleiteranordnungen, die bei einem Experiment verwendet wurden, um den Einfluß des Piezo-Widerstandseffektes auf den EIN-Widerstand in Halbleiteranordnungen zu untersuchen; und in
Fig. 11 ein Diagramm zur Erläuterung der EIN-Widerstand/Halte­ spannungs-Charakteristik der Halbleiteranordnungen ge­ mäß Fig. 10A und 10B.
Die Halbleiteranordnung gemäß Fig. 1 umfaßt einen flachen Chip­ halter 15, an dessen oberer Oberfläche ein Halbleiterchip 1 befestigt ist, beispielsweise durch Löten oder mit einem lei­ tenden Klebstoff. Der Chiphalter 15 besteht aus einem Paar von Metallplatten 15 a und 15 b, die durch Hartlöten laminatförmig miteinander verbunden sind und die verschiedene thermische Ausdehnungskoeffizienten haben.
Die obere Metallplatte 15 a, mit der der Halbleiterchip 1 ver­ bunden ist, besteht aus einer Eisenlegierung, Wolfram, Molyb­ dän oder einer Legierung von diesen usw., während die untere Metallplatte 15 b aus einer Kupferlegierung besteht. Bei dieser Anordnung von Materialien ist der thermische Ausdehnungskoeffi­ zient der oberen Metallplatte 15 a kleiner als der der unteren Metallplatte 15 b.
Der Halbleiterchip 1 weist beispielsweise ein Si-Substrat auf. Auf der oberen Oberfläche des Si-Substrats sind eine Gateelek­ trode 3 und eine Sourceelektrode 4 ausgebildet, während auf seiner unteren Oberfläche eine nicht dargestellte Drainelek­ trode vorgesehen ist. Die Drainelektrode ist mit der Metall­ platte 15 a des Chiphalters 15 verbunden durch ein Lot oder einen leitfähigen Klebstoff.
Andererseits sind die Gate- und Sourceelektroden 3 und 4 auf der oberen Oberfläche des Halbleiterchips 1 über entsprechen­ de Drähte 2 mit einer Gateelektrodenleitung 7 bzw. einer Source­ elektrodenleitung 8 verbunden. Die Gateelektrodenleitung 7 und die Sourceelektrodenleitung 8 sind vom Chiphalter 15 getrennt und elektrisch gegeneinander isoliert. Eine Drainelektroden­ leitung 9 ist integral mit der oberen Metallplatte 15 a des Chiphalters 15 ausgebildet und steht von diesem parallel zu der Gateelektrodenleitung 7 und der Sourceelektrodenleitung 8 nach außen vor.
Der Halbleiterchip 1, die Drähte 2 und Teile der Leitungen 7 bis 9 sind mit einem Formharz 6 dicht eingeschlossen. Um die Wärmeabstrahlungseigenschaft dieser diskreten Einrichtung zu erhöhen, ist das Formharz 6 nur auf der Oberseite des Chiphal­ ters 15 vorgesehen, während die Unterseite des Chiphalters 15 zur Außenseite hin freiliegt.
Nachstehend wird die Wirkungsweise dieser Halbleiteranordnung näher beschrieben.
Bei Verwendung dieser diskreten Einrichtung wird eine Spannung von einigen 10 Volt bis einigen hundert Volt an den Bereich zwischen der Sourceelektrode 4 und der nicht dargestellten Drainelektrode des Halbleiterchips 1 angelegt, und zwar durch die Sourceelektrodenleitung 8 und die Drainelektrodenleitung 9. Solange keine (elektrische) Spannung an der Gateelektrode 3 anliegt, bleibt die diskrete Einrichtung in dem AUS-Zustand, wobei die Spannung zwischen der Sourceelektrode 4 und der Drainelektrode bleibt.
Wenn eine Spannung von einigen Volt an die Gateelektrode 3 an­ gelegt wird, wird die diskrete Einrichtung in den EIN-Zustand umgeschaltet. Es fließt dann ein Strom zwischen der Source­ elektrode 4 und der Drainelektrode, und zwar in einer Richtung senkrecht zu den oberen und unteren Oberflächen dieser diskre­ ten Einrichtung.
Wenn nun das Formharz 6, das auf dem Chiphalter 15 als abdich­ tendes Material vorgesehen ist, sich zusammenzieht, wenn es sich abkühlt oder abgekühlt wird, so wirkt bei Raumtemperatur eine Kontraktionskraft F 6 gemäß Fig. 3 auf das Formharz 6. Wie oben erwähnt, ist dieses Formharz 6 nur auf der Oberseite des Chiphalters 15 vorgesehen, so daß die Kontraktionskraft F 6 eine Spannung F 15 erzeugt, welche auf den Chiphalter 15 in der Wei­ se wirkt, daß er verwunden bzw. verbogen wird.
Die Unterseite des Chiphalters 15, die nicht mit Formharz 6 versehen ist, wird dann eine konvexe Gestalt annehmen. Infol­ gedessen wirkt eine Spannung F 1 auf den Halbleiterchip 1, der auf den Chiphalter 15 montiert ist in der Weise, daß er zusam­ mengezogen wird. Der EIN-Widerstand des Halbleiterchips 1 wird dann reduziert aufgrund des so erhaltenen Piezo-Widerstandsef­ fektes.
Wenn die Temperatur ansteigt, weil die Halbleiteranordnung in Betrieb ist oder wenn sie in einer Umgebung hoher Temperatur verwendet wird, dehnt sich das Formharz 6 aus, was zur Folge hat, daß die Kontraktionskraft F 6, die auf das Formharz 6 ge­ wirkt hat, gemildert und abgeschwächt wird. Da jedoch der Aufbau des Chiphalters 15 so ist, daß er zwei Metallplatten 15 a und 15 b aufweist, welche verschiedene thermische Ausdeh­ nungskoeffizienten haben und laminatförmig miteinander verbun­ den sind, bewirkt jeder Temperaturanstieg, daß sich der Chip­ halter 15 verbiegt, und zwar aufgrund des so erhaltenen Bime­ tall-Effektes.
Wie oben erwähnt, ist der thermische Ausdehnungskoeffizient der oberen Metallplatte 15 a kleiner als der der unteren Metall­ platte 15 b. Somit bewirkt bei hoher Temperatur eine Spannung F 15 beim Chiphalter 15, daß er sich in der Weise verbiegt, daß seine Unterseite, an der kein Formharz vorgesehen ist, konvex wird, wie es Fig. 4 zeigt.
Infolgedessen wirkt eine Spannung F 1 auf den Halbleiterchip 1, der auf dem Chiphalter 15 montiert ist, in der Weise, daß er wie bei Raumtemperatur zusammengezogen oder kontrahiert wird, und der EIN-Widerstand des Halbleiterchips 1 wird aufgrund des so erhaltenen Piezo-Widerstandseffektes reduziert.
Somit wirkt bei dieser Konstruktion eine (mechanische) Span­ nung auf den Halbleiterchip 1 sowohl bei hoher Temperatur als auch bei Raumtemperatur, so daß eine Halbleiteranordnung er­ halten wird, die einen geringen EIN-Widerstand über einen gro­ ßen Temperaturbereich zeigt.
Die Kupferlegierung, die in der unteren Metallplatte 15 b des Chiphalters 15 verwendet wird, hat eine höhere thermische Leitfähigkeit als irgendeines der oben erwähnten Metalle, die für die obere Metallplatte 15 a verwendet werden. Daher ist es wünschenswert, daß die Dicke der oberen Metallplatte 15 a halb so groß ist wie die Dicke der unteren Metallplatte, oder sogar noch kleiner, damit die Wärmeabstrahlungseigenschaft der An­ ordnung gesteigert werden kann.
Während bei der oben beschriebenen Ausführungsform dafür ge­ sorgt wird, daß die Spannung F 1 auf den Halbleiterchip 1 wirkt durch ein Verbiegen des Chiphalters 15, was bei hoher Tempera­ tur erreicht wird, so daß seine Unterseite konvex wird, kann das Verbiegen auch so erfolgen, daß die Oberseite des Chiphal­ ters 15 konvex wird. Das bedeutet, daß der thermische Ausdeh­ nungskoeffizient der oberen Metallplatte 15 a des Chiphalters 15 so vorgegeben sein kann, daß er größer ist als der der unte­ ren Metallplatte 15 b.
In diesem Fall wird der Bimetall-Effekt des Chiphalters 15 bei hoher Temperatur in der Weise wirken, daß die Kontraktions­ kraft des Formharzes 6 aufgehoben wird. Wenn jedoch die Druck­ spannung aufgrund des Bimetall-Effektes des Chiphalters 15 auf den Halbleiterchip 1 innerhalb des vorgesehenen Verwendungstem­ peraturbereiches der Halbleiteranordnung wirkt, kann eine Redu­ zierung des EIN-Widerstandes erreicht werden.
Anstatt einen Halbleiterchip 1 auf der oberen Metallplatte 15 a des Chiphalters 15 zu montieren, kann der Halbleiterchip auch auf der unteren Metallplatte 15 b montiert werden, und zwar in einer Position innerhalb einer Öffnung 15 d, die in einer oberen Metallplatte 15 c vorgesehen ist, wie es Fig. 5 zeigt. Diese Anordnung erleichtert das Austreten von Wärme, die im Halbleiterchip 1 erzeugt wird, zur Außenseite hin durch die untere Metallplatte 15 b, so daß die Wärmeabstrahlungseigen­ schaft der Einrichtung auf diese Weise verbessert werden kann.
Die Erfindung kann Anwendung finden bei den verschiedensten Arten von Halbleiteranordnungen, einschließlich MOSFETs, SITs, monopolaren Einrichtungen, Volumeneffekteinrichtungen usw.

Claims (16)

1. Halbleiteranordnung, umfassend einen Halbleiterchip auf einem Substrat, gekennzeichnet durch
  • - einen Chiphalter (15) mit einer Vielzahl von Platten (15 a, 15 b, 15 c), die verschiedene thermische Ausdehnungskoeffi­ zienten haben und die laminatförmig miteinander verbunden sind;
  • - einen Halbleiterchip (1), der auf der oberen Oberfläche des Chiphalters (15) montiert ist; und
  • - ein Formharz (6), welches sich auf der Oberseite des Chip­ halters (15) befindet und den Halbleiterchip (1) dicht ab­ schließt.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Chiphalter (15) bei thermischen Änderungen einen Bime­ tall-Effekt zeigt.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Chiphalter (15) sich bei hoher Temperatur in der Weise verbiegt, daß seine Unterseite, auf der kein Formharz (6) vor­ gesehen ist, konvex wird.
4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Formharz (6) in seinem Inneren bei Raumtemperatur eine Kontraktionskraft ausübt.
5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Vielzahl von Platten (15 a, 15 b, 15 c) eine erste Me­ tallplatte (15 a, 15 c) und eine zweite Metallplatte (15 b) um­ faßt.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterchip (1) auf der ersten Metallplatte (15 a) montiert ist, wobei die erste Metallplatte (15 a) einen ther­ mischen Ausdehnungskoeffizienten hat, der kleiner ist als der der zweiten Metallplatte (15 b).
7. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Metallplatte (15) eine Öffnung (15 d) hat, wobei der Halbleiterchip (1) auf der zweiten Metallplatte (15 b) in einer Position innerhalb der Öffnung (15 d) montiert ist.
8. Anordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die zweite Metallplatte (15 b) aus einer Kupferlegierung besteht.
9. Anordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die erste Metallplatte (15 a, 15 c) aus einer Eisenlegie­ rung besteht.
10. Anordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die erste Metallplatte (15 a, 15 c) aus Wolfram besteht.
11. Anordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die erste Metallplatte (15 a, 15 c) aus Molybdän besteht.
12. Anordnung nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß die Dicke der ersten Metallplatte (15 a, 15 c) nicht größer ist als die der zweiten Metallplatte (15 b).
13. Anordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Halbleiteranordnung auf ihren oberen und unteren Ober­ flächen eine erste Elektrodeneinrichtung (3, 4) bzw. eine zwei­ te Elektrodeneinrichtung aufweist, wobei im EIN-Zustand der Halbleiteranordnung ein Strom durch diese Elektrodeneinrich­ tungen fließt.
14. Anordnung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Chiphalter (15) elektrisch mit der zweiten Elektroden­ einrichtung des Halbleiterchips (1) verbunden ist.
15. Anordnung nach Anspruch 13 oder 14, gekennzeichnet durch eine erste Leitungseinrichtung (7, 8), die elektrisch mit der ersten Elektrodeneinrichtung (3, 4) des Halbleiterchips (1) verbunden ist und deren Spitze sich aus dem Formharz (6) nach außen erstreckt.
16. Anordnung nach einem der Ansprüche 13 bis 15, gekennzeichnet durch eine zweite Leitungseinrichtung (9), die integral mit dem Chiphalter (15) ausgebildet ist und deren Spitze sich aus dem Formharz (6) heraus und von dem Chiphalter (15) weg nach außen erstreckt.
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