DE3835297C2 - Datenverarbeitungssystem mit einer Adressenbus-Steuereinrichtung - Google Patents

Description

Die Erfindung betrifft ein Datenverarbeitungssystem mit Adressenbus-Steuereinrichtung gemäß dem Oberbegriff des An­ spruchs 1.

Ein derartiges Datenverarbeitungssystem ist aus der DE 29 21 419 A1 bekannt. Sie betrifft insbesondere eine Adressenbus-Steuereinrichtung, die den Zugriff auf Einheiten erleichtert, welche Adreßdaten verschiedener Breite oder Länge benutzen.

In einem einen Mikroprozessor als Zentraleinheit verwen­ denden Datenverarbeitungssystem wird häufig ein Mehrfach­ bussystem verwendet, das einen den Mikroprozessor und einen Speicher verbindenden Bus (Speicherbus), einen die Eingabe/Ausgabe-Einheit verbindenden Bus (Systembus) und zwischen diesen Bussen angeordnete Treibergates oder Treiberpuffer aufweist. Zum Beispiel ist aus JP 60-235268-A ein System bekannt, das einen mit der CPU verbundenen inter­ nen Bus und einen mit externen Eingabe/Ausgabe-Einheiten verbundenen externen Bus und diese Busse verbindende Adressenbus-Puffer und Datenbus-Puffer enthält. Beide Busse weisen dieselbe Adressenbusbreite, d. h. die selbe Anzahl von über den Adressenbus übertragenen Adressenbits auf. Das höchstwertige Bit der von der CPU auf den inter­ nen Bus ausgegebenen Adressendaten zeigt an, auf welchen Bus zugegriffen werden soll. Zum Setzen von Banken sind Adressenschalter oder Adressenregister vorgesehen, die ein das höchstwertige Adressenbit, das als Information für die Buswahl verwendet wird, ersetzendes Adressenbit auf den externen Bus des Adressenbusses ausgeben, wodurch der von den Bussen aus zugreifbare Adressenraum erweitert wird.

Mit der Zunahme der Wortlänge des Mikroprozessors und der Verbesserung seiner Leistung wird die Breite (Anzahl der Bits) der Adreßdaten, d. h. die Größe des verarbeiteten Adreßraumes erweitert. Seit kurzem steht ein Mikroprozessor zur Verfügung, der 32-Bit-Adressen und einen Adreßraum von 4 GB zu verarbeiten in der Lage ist. Ein solcher erweiter­ ter Adreßraum St für gewöhnliche Eingabe/Ausgabe-Einhei­ ten zu groß. Daraus ergibt sich der Wunsch nach einer Ver­ kleinerung der Adressenbusbreite des Systembusses, mit dem die Eingabe/Ausgabe-Einheiten verbunden sind, so daß die Adressenbusbreite des Systembusses kleiner ist als die Adressenbusbreite des Speicherbusses, mit dem die CPU und der Speicher verbunden sind; die verkleinerte Adressenbus­ breite des Systembusses kann beispielsweise 28 Bits (256 MB) betragen.

Unter den mit dem Systembus verbundenen Eingabe/Ausgabe- Einheiten gibt es solche, die für herkömmliche Mikroprozes­ soren mit verschieden großen Adreßräumen entwickelt worden sind, so daß auch solche Eingabe/Ausgabe-Einheiten zu be­ rücksichtigen sind, die Adressendaten mit noch kleinerer Breite als die oben erwähnte reduzierte Adressenbusbreite des Systembusses verwenden.

In einem System, in dem solche, unterschiedliche Adressen­ datenbreiten verwendende Einheiten mit zwei Bussen, die wiederum Adressenbusse von unterschiedlicher Breite be­ sitzen, verbunden werden, entsteht das Problem der Fehl­ anpassung der Adressendatenbreiten. Im allgemeinen ist es nicht mehr möglich, bei einer Fehlanpassung zwischen den Adres­ sendatenbreiten eine richtige Adressierung vorzunehmen. Wenn die Adressenbusbreite eines Busses größer ist als die Adressendatenbreite einer mit diesem Bus verbundenen Einheit, so kann möglicherweise ein Register vorgesehen werden, das Adressenbits liefert, um den Unterschied aus­ zugleichen, wodurch eine Fehlanpassung zwischen den Adressendatenbreiten von Einheiten, die mit einem einzel­ nen Bus verbunden sind und verschiedene Adressendatenbrei­ ten verwenden, kompensiert wird. In einem System, in dem solche Einheiten mit zwei Bussen mit verschiedenen Adres­ sendatenbreiten verbunden sind, z. B. mit dem Speicherbus und mit dem Systembus, entsteht jedoch das zusätzliche Problem einer Fehlanpassung zwischen den Adressenbusbrei­ ten dieser Busse. Deswegen wird es schwierig, die Steue­ rung des DMA (direkter Speicherzugriff) von irgendeiner, mit irgendeinem Bus verbundenen Einheit zu irgendeiner anderen, mit irgendeinem Bus verbundenen Einheit effektiv auszuführen. Insbesondere besteht die Forderung, einer Einheit, die mit dem eine kleinere Adressenbusbreite auf­ weisenden Systembus verbunden ist und Adressendaten mit noch kleinerer Breite als die Adressenbusbreite des System­ busses verwendet, eine dynamische und schnelle Wahl irgend­ einer der entweder mit dem Systembus oder mit dem Speicher­ bus verbundenen Einheiten, also der Zieleinheiten des DMA, zu ermöglichen.

Der Erfindung liegt die Aufgabe zugrunde, ein Datenverarbei­ tungssystem mit einer Adressenbus-Steuereinrichtung zu schaffen, in dem der Zugriff auf und zwischen Einheiten mit unterschiedlicher Adressendatenbreite, die mit Bussen unter­ schiedlicher Adreßbusbreite verbunden sind, ermöglicht wird.

Diese Aufgabe wird durch die in Patentanspruch 1 angegebenen Merkmale gelöst.

Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Das erfindungsgemäße Computersystem mit Adressenbus-Steuer­ einrichtung ist so ausgebildet, daß im Fall, daß die Adressen­ datenbreite der Zugriffseinheit noch kleiner ist als die Adressenbusbreite des zweiten Busses, zweite Adressendaten zur Kompensation einer Fehlanpassung zwischen der Adressen­ busbreite des zweiten Busses und der Adressenbusbreite der Zugriffseinheit liefert. Die zweiten Adressendaten werden auf den zweiten Bus gegeben, wenn die den Bus identifizie­ rende Information den zweiten Bus identifiziert.

In einem System, das eine Mehrzahl von Zugriffseinheiten mit unterschiedlichen Adressendatenbreiten aufweist, wird die Adressendatenbreite derjenigen Einheit, die einen Zu­ griffsbefehl ausgegeben hat, gemäß dem Zugriffbefehlssignal bestimmt, woraufhin in Abhängigkeit von dieser Bestimmung eine geeignete Kompensation der Fehlanpassung zwischen den Adressendatenbreiten vorgenommen wird.

Folglich wird die DMA-Operation zwischen Einheiten, die unterschiedliche Adressendatenbreiten verwenden und mit dem ersten Bus und dem zweiten Bus, die unterschiedliche Adressenbusbreiten aufweisen, verbunden sind, effektiv ge­ steuert. Daher ist es möglich, eine leistungsstarke Zu­ sammenarbeit beispielsweise zwischen einem neuen Prozessor mit erweitertem Adreßraum und herkömmlichen Eingabe/Aus­ gabe-Einheiten mit kleineren Adreßräumen als diesen leicht zu realisieren.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen unter Bezug auf die Zeichnungen näher erläutert; es zeigen:

Fig. 1 das Blockschaltbild eines Datenverarbeitungssystems, das eine erste Ausführungsform der Erfindung ent­ hält;

Fig. 2 das Blockschaltbild der Adressenbus-Steuereinrichtung der ersten Ausführungsform von Fig. 1;

Fig. 3 das Blockschaltbild eines Datenverarbeitungssystems, das eine zweite Ausführungsform der Erfindung ent- hält;

Fig. 4 in Form eines Blockschaltbildes die Adressenbus- Steuereinrichtung der zweiten Ausführungsform der Erfindung von Fig. 3;

Fig. 5 ein Blockschaltbild der Adressenadditons­ schaltung von Fig. 4;

Fig. 6 bis 8 schematisch die von den ersten und zweiten Ausführungsformen der Erfindung durchge­ führte Adressendatenverarbeitung; und

Fig. 9 eine die Umsetzung der Systembus-Adreßraum er­ läuternde Darstellung.

Fig. 1 zeigt ein Datenverarbeitungssystem mit einer Aus­ führungsform der Erfindung. Eine CPU 1 und ein Speicher 2, die beide für 32-Bit-Adressen ausgelegt sind, sind mit einem ersten Bus 4 verbunden, der ebenfalls für 32-Bit- Adressen ausgelegt ist und der über eine Adressenbus-Steuer­ einrichtung 3 mit einem zweiten Bus 5 gekoppelt ist, welcher für 28-Bit-Adressen ausgelegt ist. Der zweite Bus 5 weist eine ersten Adressenbus 6 für die niederwertigen 23 Bits der 28-Bit-Adresse und einen zweiten Adres­ senbus 7 für die restlichen höherwertigen 5 Bits auf. So­ wohl mit dem ersten Adressenbus 6 als auch mit dem zweiten Adressenbus 7 ist eine Eingabe/Ausgabe-Einheit 9 (eine Eingabe/Ausgabe-Einheit, die keine Zugriffbefehls­ funktion besitzt), die eine 28-Bit-Adresse verwendet, verbunden. Eine Eingabe/Ausgabe-Einheit 10 (eine Eingabe/Ausgabe- Einheit, die eine Zugriffsbefehlsfunktion besitzt), die eine 24-Bit-Adresse verwendet, ist nur mit dem ersten Adressenbus 6 verbunden. Die Eingabe/Ausgabe-Einheit 10 gibt die niederwertigen 23 Bits der 24-Bit-Adressendaten auf den ersten Adressenbus 6 und das höchstwer­ tige Bit als Laufwegsteuersignal/auf die Bus-Steuerschal­ tung 3.

In der Fig. 2 sind Einzelheiten der Adressenbus-Steuereinrichtung 3 von Fig. 1 gezeigt. Das Laufwegsignal 8 von der Eingabe/Ausgabe- Einheit 10 wird direkt an einen ersten Eingang eines NAND-Gatters 13 über ein NICHT-Gatter 15 an einen ersten Eingang eines NAND-Gatters 14 geliefert. Die zweiten Eingänge der NAND-Gatter 13 und 14 empfangen ein Freigabesignal 11, das im aktivierten Zustand den logischen Wert "0" annimmt. Die Ausgabe des NAND-Gatters 13 gibt ein Treibergate 18 frei, um darüber den Inhalt einer Flip-Flop-Gruppe 16 auf den ersten Bus 4 auszugeben. Die Ausgabe des NAND-Gatters 14 gibt ein Treibergate 19 frei, um darüber den Inhalt einer Flip-Flop- Gruppe 17 auf den zweiten Adressenbus 7 des zweiten Busses 5 auszugeben. Die Ausgabe des NAND-Gatters 13 gibt außerdem ein Treibergate 20 frei, um damit Daten des ersten Adressenbusses 6 des zweiten Busses 5 in den entsprechenden Teil des ersten Busses 4 zu übertragen. Die Flip-Flop-Gruppe 16 speichert 9 Bit breite komplemen­ täre Adressendaten, die zu den vom zweiten Bus 5 zum ersten Bus 4 übertragenen Adressendaten addiert werden; die Flip-Flop-Gruppe 17 speichert 5 Bit breite komplementäre Adressendaten, die auf den zweiten Adressenbus 7 ausgegeben werden, um die Adressendaten des ersten Adressenbusses 6 zu komplementieren. Die Inhalte die­ ser Flip-Flop-Gruppen werden von der CPU 1 während der DMA-Initialisierung über die mit einem Datenbus der CPU 1 verbundene Signalleitung 2 auf gewünschte Werte gesetzt.

Zunächst wird die DMA-Operation der Eingabe/Ausgabe-Einheit 10 auf den Speicher 2 beschrieben. In der Fig. 6 ist schematisch die Adressendatenverarbeitung in diesem Fall gezeigt. Die von der Eingabe/Ausgabe-Einheit 10 ausgegebenen 24-Bit-Adressen­ daten 80 sind aus den Bits M0 bis M23 zusammengesetzt. Deren höchstwertiges Bit M23 wird als Laufwegsignal 8 verwendet; es wird auf die logische "0" gesetzt, wenn der Zugriff auf den Speicher 2 angefordert ist. Die Daten 81 in der Flip-Flop-Gruppe 16 sind aus den Bits MF0 bis MF8 zusammengesetzt und identifizieren eine vorbestimmte Fläche im Adreßraum des ersten Adressenbusses 6. Diese Daten werden zu den Bits M0 bis M22 auf dem ersten Adressenbus 6 addiert, wodurch 32-Bit-Adressendaten 82, die aus den Bits MA0 bis MA31 zusammengesetzt sind, ge­ schaffen und auf dem ersten Bus 4 übertragen werden.

Nun wird auf die Fig. 1, 2 und 6 gemeinsam Bezug genommen:

Wenn das Laufwegsignal 8 (M23) der Eingabe/Ausgabe-Einheit 10 logisch "0" ist, dann gibt das Freigabesignal 11, indem es das NAND-Gater 13 passiert, das Treibergate 18 frei, wo­ durch die Übertragung der neun Bits MF0 bis MF8 der Flip- Flop-Gruppe 16 auf die höherwertigen 9-Bit-Positionen des ersten Busses 4 ermöglicht wird. Das Freigabesignal 11 gibt, wenn es das NAND-Gatter 13 passiert, außerdem das Treiber­ gate 20 frei und ermöglicht dadurch die Übertragung der 23 auf dem ersten Adressenbus 6 befindlichen Bits M0 bis M22 auf die niederwertigen 23-Bit-Positionen des ersten Busses 4. Auf diese Weise kann die Eingabe/Ausgabe-Einheit 10 bei Verwendung der 24-Bit-Adresse die Adressierung des Speichers 2 über den für 32-Bit-Adressen (MA0 bis MA31) ausgelegten ersten Bus 4 vornehmen und dabei die Daten­ übertragung durch den DMA bewirken.

Jetzt wird die DMA-Operation von der Eingabe/Ausgabe-Einheit 10 zur Eingabe/Ausgabe-Einheit 9 beschrieben. Fig. 7 zeigt schematisch die Adressendatenverarbeitung für diesen Fall. Wenn ein Zugriff auf die Eingabe/Ausgabe-Einheit 9 gefordert ist, so wird das höchstwertige Bit M23 der von der Eingabe/Ausgabe-Einheit 10 ausgegebenen 24-Bit-Adressendaten 80 auf die logische "1" gesetzt. Die Daten 83 in der Flip-Flop-Gruppe 17 sind aus den Bits SF0 bis SF4 zusammengesetzt und identifizieren eine vorbestimmte Fläche im Adreßraum des zweiten Busses 5. Diese Daten werden auf den zweiten Adressenbus 7 ausgegeben und mit den Bits M0 bis M22 auf dem ersten Adressenbus 6 gekoppelt, wodurch die aus den Bits SA0 bis SA27 zusammengesetzten 28-Bit-Adressendaten 84 geschaffen werden.

Nun wird auf die Fig. 1, 2 und 7 insgesamt Bezug genommen: Wenn das Laufwegsignal 8 (M23) der Eingabe/Ausgabe-Einheit 10 logisch "1" ist, so passiert das Freigabesignal 11 das NAND-Gatter 14, um das Treibergate 19 freizugeben und dabei die Ausgabe der fünf Bits SF0 bis SF4 in der Flip-Flop- Gruppe 17 auf den zweiten Adressenbus 7 zu ermög­ lichen. Auf diese Weise kann die Eingabe/Ausgabe-Einheit 10 bei Ver­ wendung einer 24-Bit-Adresse die Adressierung der Eingabe/ Ausgabe-Einheit 9 über den für 28-Bit-Adressen (SA0 bis SA27) aus­ gelegten zweiten Bus 5 vornehmen und dabei die Datenübertra­ gung durch den DMA bewirken.

Fig. 3 zeigt ein Datenverarbeitungssystem mit einer weite­ ren Ausführungsform der Erfindung, welche eine verallgemei­ nerte Version der oben beschriebenenen Ausführungsform ist. Eine CPU 31 und ein Speicher 32, die 32-Bit-Adressen ver­ wenden, sind mit einem ersten Bus 38 für 32-Bit-Adressen verbunden. Der erste Bus 38 ist über eine Adressenbus-Steuer­ einrichtung 33 mit einem zweiten Bus 39 für 28-Bit-Adressen gekoppelt. Der Systembus 39 weist einen zweiten Adressenbus 40 für die höherwertigen fünf Bits der 28-Bit- Adresse und einen ersten Adressenbus 41 für die restlichen 23 Bits auf. Eine Eingabe/Ausgabe-Einheit 34 und eine Eingabe/Ausgabe- Einheit 36, die beide 28-Bit-Adressen verwenden, sind sowohl mit dem zweiten Adressenbus 40 als auch mit dem ersten Adressenbus 41 verbunden, während eine Eingabe/Ausgabe-Einheit 35 und eine Eingabe/Ausgabe-Einheit 37, die beide 24-Bit-Adressen verwenden, nur mit dem ersten Adressenbus 41 verbunden sind.

Die Eingabe/Ausgabe-Einheit 35 überträgt die niederwertigen 23 Bits der 24-Bit-Adressendaten über den ersten Adressen­ bus 41 und gibt das höchstwertige Bit als Laufweg­ signal 45 an die Adressenbus-Steuereinrichtung 33 und als das höchst­ wertige Adressenbit über die Signalleitung 41a an die Eingabe/Ausgabe-Einheit 37. Die Eingabe/Ausgabe-Einheit 34 gibt ebenfalls das 24-te Bit der Adressendaten an den zweiten Adressenbus 40 und über die Signalleitung 41a an die Eingabe/Ausgabe- Einheit 37. Die DMA-Befehl-Signalleitungen 42a, die zur Adressenbus-Steuereinrichtung 33 führen, dienen zur Übertragung eines DMA-Befehlssignales 43 mit einer 28-Bit-Adresse, das eine DMA-Forderung aus der Eingabe/Ausgabe-Einheit 34 mit 28- Bit-Adressen anzeigt, und eines DMA-Befehlssignales 44 mit 24-Bit-Adressen, das eine DMA-Forderung aus der Eingabe/Ausgabe- Einheit 35 mit 24-Bit-Adressen anzeigt. Die Zu­ griffsteuerleitungen 46, die aus der Adressenbus-Steuereinrichtung 33 herausführen, dienen zur Übertragung eines Zugriff­ steuersignales 47 mit 28-Bit-Adressen an die Eingabe/Ausgabe- Einheit 36 und eines Zugriffsteuersignales 48 mit 24-Bit-Adressen an die Eingabe/Ausgabe-Einheit 37.

In Fig. 4 sind Einzelheiten der Adressenbus-Steuereinrichtung 33 von Fig. 3 gezeigt. Eine Zugriffbefehl-Verarbeitungsschaltung 49 empfängt die Ausgabe eines Decoders 51, welcher fest­ stellt, ob die Adressendaten auf dem ersten Bus 38 die mit dem zweiten Bus 39 verbundenen Eingabe/Ausgabe-Einheiten 36 oder 37 identifizieren, das DMA-Befehlssignal 43 mit 28-Bit- Adressen und das DMA-Befehlssignal 44 mit 24-Bit-Adressen und erzeugt ein DMA-Zulassungssignal 52, ein DMA-Befehls­ steuersignal 53 und ein Zugrifflaufwegsignal 54. Das DMA-Befehlssteuersignal 53 steuert eine Wähleinrich­ tung 55, indem es die Ausgabe eines Flip-Flops 56 oder eines Flip-Flops 57 wählt. Das Flip-Flop 56 zeigt eine An­ forderung aus der Master-Einheit 34 mit 28-Bit-Adressen an das Flip-Flop 57 zeigt eine Anforderung aus der Eingabe/Ausgabe- Einheit mit 24-Bit-Adressen an. Folglich gibt die Ausgabe 70 der Wähleinrichtung 55 die Adressendatenbreite derjeni­ gen Eingabe/Ausgabe-Einheit an, deren DMA-Anforderung angenommen wird. Die Zustände dieser Flip-Flops werden durch eine CPU 31 über eine Datenleitung 58 gesetzt. Das DMA-Zulassungs­ signal 52 und die Ausgabe 70 der Wähleinrichtung 55 werden an eine Adressendaten-Additionsschaltung 50 geliefert.

Das Zugrifflaufwegsignal 54 wird über ein Zeitsteue­ rungsanpassungs-Flip-Flop 59 an die ersten Eingänge der UND-Gatter 60 und 62 geliefert. Der zweite Eingang des UND-Gatters 60 wird über ein NICHT-Gatter 61 mit der Aus­ gabe eines Decoders 63 versorgt, während der zweite Ein­ gang des UND-Gatters 62 direkt mit der Ausgabe des Deco­ ders 63 versorgt wird. Der Decoder 63 stellt fest, daß die Adressendaten des zweiten Adressenbusses 40 des zweiten Busses 39 die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen identifizieren. Das UND-Gatter 60 erzeugt das Zugriff­ steuersignal 47 mit 28-Bit-Adressen, während das UND-Gatter 62 das Zugriffssteuersignal 48 mit 24-Bit-Adressen erzeugt.

Wenn dem Zugriffslaufwegsignal 54 erlaubt wird, ein Sperrgatter 64 zu passieren, so gibt es Treibergates 67 bis 69 frei. Wenn das Treibergate 69 freigegeben ist, so überträgt es erste bis 23-te Adressenbits auf dem ersten Bus 38 zum ersten Adressenbus 41 des zweiten Busses 39; wenn das Treibergate 68 freigegeben ist, so überträgt es 24-te Adressenbits auf dem ersten Bus 38 zum zweiten Adressenbus 40; wenn das Treibergate 67 freigegeben ist, so überträgt es das 24-te Adressenbit (a23) an die Signalleitung 41a. Wenn jedoch das DMA-Zu­ lassungssignal 52 logisch "1" ist, dann wird die Freigabe dieser Treibergates gesperrt.

Die Adressendatenadditionsschaltung 50 ist ebenfalls mit dem ersten Bus 38 und dem zweiten Adressenbus 40 verbunden. Außerdem empfängt sie das Laufwegsignal 45 aus der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen. Wie im folgenden im einzelnen beschrieben wird, gibt die Adressen­ datenadditionsschaltung 50 komplementäre Adressenbits auf den ersten Bus 38 oder den zweiten Adressenbus 40 des Busses 39 und erzeugt ein Freigabesignal 66, wenn sie die komplementären Bits auf den ersten Bus 38 aus­ gibt. Das Freigabesignal 66 gibt das Treibergate 65 frei und ermöglicht so die Übertragung der Adressendaten auf dem ersten Adressenbus 41 des Busses 39 auf die entsprechenden Positionen des ersten Busses 38.

In Fig. 5 sind Einzelheiten der Adressendatenadditions­ schaltung 50 gezeigt. Das DMA-Zulassungssignal 52 aus der Zugriffbefehl-Verarbeitungsschaltung 49 wird an erste Ein­ gänge der NAND-Gatter 71 und 72 gegeben. Die Ausgabe einer Wähleinrichtung 74 wird über ein NICHT-Gatter 73 an den zweiten Eingang des NAND-Gatters 71 und direkt an den zweiten Eingang des NAND-Gatters 72 gegeben. Das Adressen­ datenbreitensignal 70 der Wähleinrichtung 55 in Fig. 4 wird einerseits an den dritten Eingang des NAND-Gatters 72 gegeben, andererseits steuert es die Wähleinrichtung 74. Die Wähleinrichtung 74 wählt das Laufwegsignal 45 der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen oder die Aus­ gabe eines Decoders 75. Der Decoder 75 stellt fest, daß die Adressendaten auf dem zweiten Adressenbus 40 des Busses 39 einen DMA-Fensterraum des ersten Busses 38, also den für den DMA auf den Speicher 32 reservierten Adressenbereich, identifiziert.

Die Ausgabe des NAND-Gatters 71 gibt ein Treibergate 78 frei, so daß die Inhalte einer Flip-Flop-Gruppe 76 über den ersten Bus 38 übertragen werden, während die Ausgabe des NAND-Gatters 72 ein Treibergate 79 freigibt, so daß die Inhalte einer Flip-Flop-Gruppe 77 über den zweiten Adressenbus 40 des Busses 39 übertragen werden. Die Ausgabe des NAND-Gatters 71 wird außerdem als das oben erwähnte Freigabesignal 66 ausgegeben. Die Flip-Flop- Gruppe 76 speichert die 9 Bit breiten komplementären Adressendaten, die zu den vom Bus 39 zum ersten Bus 38 übertragenen Adressendaten addiert werden, während die Flip-Flop-Gruppe 77 die 5 Bit breiten komplementären Adressendaten speichert, die für die Komplementierung der Adressendaten auf dem ersten Adressenbus 41 des Busses 39 auf den zweiten Adressenbus 40 ausgegeben werden. Die Inhalte dieser Flip-Flop-Gruppen werden durch die CPU während der DMA-Initialisierung über die Signalleitung 58 auf die gewünschten Werte ge­ setzt.

Nun werden die Operationen der in den Fig. 3 bis 5 gezeig­ ten Einrichtung beschrieben. Zunächst wird der Fall be­ schrieben, in dem die CPU 31 auf die Eingabe/Ausgabe-Einheiten 36 und 37 zugreift.

Zunächst wird auf Fig. 3 Bezug genommen: Die 32-Bit- Adressen verwendende CPU 31 gibt 32-Bit-Adressendaten auf den ersten Bus 38. Daraufhin stellt die Adressenbus-Steuerein­ richtung 33 mittels der unten beschriebenen Adressenbus-Steu­ eroperation einen Zugrifflaufweg an die Eingabe/Ausgabe-Einheit 36 mit 28-Bit-Adressen oder an die Eingabe/Ausgabe-Einheit 37 mit 24- Bit-Adressen her.

Nun wird auf die Fig. 4 Bezug genommen. Der Decoder 51 de­ codiert die von der CPU 31 auf ersten Bus 38 ausgege­ benen 32-Bit-Adressendaten und gibt, wenn die decodierte Adresse die Eingabe/Ausgabe-Einheit 36 oder 37 identifiziert, die decodierte Ausgabe, die diese Tatsache anzeigt, an die Zugriffbefehl-Verarbeitungsschaltung 49 aus. Die Zugriff­ befehl-Verarbeitungsschaltung 49 untersucht, ob an den DMA-Befehl-Signalleitungen 42 gegenwärtig ein DMA-Befehls­ signal anliegt oder nicht, akzeptiert den Zugriffbefehl aus der CPU 31, wenn kein DMA-Befehlssignal anliegt, und erzeugt lediglich das Zugrifflaufwegsignal 54. Da das DMA-Zulassungssignal 52 nicht erzeugt wird, wird das Zugrifflaufwegsignal 54 über das Sperrgatter 64 an die Treibergates 67, 68 und 69 geliefert, wo es diese Treibergates freigibt. Dabei überträgt das Treibergate 68 die 24-ten bis 28-ten Bits der Adressendaten auf dem ersten Bus 38 an den zweiten Adressenbus 40 des Busses 39. Das Treibergate 69 überträgt das erste bis 23-te Bit der Adressendaten auf dem ersten Bus 38 an den ersten Adressenbus 41 des Busses 39. Ferner überträgt das Treibergate 67 das 24-te Bit der Adressendaten auf dem ersten Bus 38 an die Signalleitung 41a, um die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen mit dem höchstwertigen Adressenbit zu versorgen. Die 5-Bit- Adressendatenausgabe des Treibergates 68 an den zweiten Adressenbus 40 wird durch den Decoder 63 decodiert. Der Decoder 63 decodiert die Adressendaten auf dem zweiten Adressenbus 40 und gibt, wenn er sie mit der Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen identifiziert, als Signal eine logische "1" aus.

Inzwischen wird das Zugrifflaufwegsignal 54 an das Flip-Flop 59 geschickt und von diesem gespeichert, so daß für die Treibergates 67, 68 und 69 eine Rüstzeit schaf­ fen wird, um die Adressendaten auf den Bus 39 auszuge­ ben; danach wird das Signal 54 an die UND-Gatter 60 und 62 geschickt. Wenn die Ausgabe des Decoders 63 eine logische "1" ist, so passiert die Ausgabe des Flip-Flops 59 das UND-Gatter 62 und wird als das 24-Bit-Adressen-Zugriff­ steuersignal 48 für die Wahl der Eingabe/Ausgabe-Einheit 37 mit 24- Bit-Adressen ausgegeben. Wenn andererseits die Ausgabe des Decoders 63 eine logische "0" ist, so wird die Ausgabe des NICHT-Gatters 61 "1", folglich passiert die Ausgabe des Flip-Flops 59 das UND-Gatter 60 und wird als das 28- Bit-Adressen-Zugriffsteuersignal 47 für die Wahl der Eingabe/Ausgabe- Einheit 36 mit 28-Bit-Adressen ausgegeben.

Auf diese Weise analysiert die Adressenbus-Steuereinrichtung 33 die von der CPU 31 ausgegebenen Adressendaten und überträgt über die Treibergates 67 bis 69 den notwendigen Teil der Adressendaten auf dem ersten Bus 38 an den Bus 39 und gibt ferner ein Zugriffsteuersignal an die Einheit, für die ein Zugriff angefordert ist. Somit ist die mit einem 32-Bit-Bus 38 verbundene CPU 31 bei Verwendung von 32-Bit-Adressen in der Lage, auf die Eingabe/Ausgabe- Einheit 36 mit 28-Bit-Adressen oder auf die Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen zuzugreifen.

Nun wird die Adressenbus-Steueroperation für den DMA auf eine mit dem Bus 39 verbundene Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen beschrieben. Die Steueroperation ist in diesem Fall im Grunde die gleiche wie diejenige der in den Fig. 1 und 2 gezeigten Einrichtung, so daß die Erläuterungen in den Fig. 6 und 7 ebenso auf diesen Fall anwendbar sind.

Zunächst wird der Fall eines DMA auf den mit dem ersten Bus 38 verbundenen Speicher 32 beschrieben. Hierbei wird auf Fig. 3 Bezug genommen: Wenn der DMA auf den Speicher 32 erforderlich ist, so gibt die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen das 24-Bit-Adressen-DMA-Befehlssignal 44 an die Adressenbus-Steuereinrichtung 33, die niederwertigen 23 Bits (M0 bis M22: die Adressendaten 80 in Fig. 6) an den ersten Adressenbus 41 und das höchstwertige Bit (M23: die Adressendaten 80 in Fig. 6) der Adressendaten als Laufwegsignal 45 an die Adressenbus-Steuereinrichtung 33 aus. Das Bit M23 wird auf logisch "0" gesetzt, wenn der DMA an den Speicher 32 gefordert wird. Nun wird auf Fig. 4 Bezug genommen: Aufgrund des Empfangs des 24-Bit-Adressen- DMA-Befehlssignales 44 erzeugt die Zugriffbefehl-Verarbei­ tungsschaltung 49 dann, wenn kein weiterer Zugriffbefehl vorliegt, das DMA-Zulassungssignal 52, das DMA-Befehls­ steuersignal 53 und das Zugrifflaufwegsignal 54. Das DMA-Befehlssteuersignal 53 wird eine logische "1", wenn das 28-Bit-Adressen-DMA-Befehlssignal 43 festgestellt wird, und eine logische "0", wenn das 24-Bit-Adressen-DMA- Befehlssignal 44 festgestellt wird. Da im vorliegenden Fall das 24-Bit-Adressen-DMA-Befehlssignal 44 festgestellt wird, wird das Signal mit einer logischen "0" als DMA- Befehlssteuersignal 53 an die Wähleinrichtung 55 geliefert. In Reaktion auf dieses Signal einer logischen "0" wählt die Wähleinrichtung 55 die Ausgabe des vorher von der CPU 31 auf logisch "1" gesetzten Flip-Flops 57. Folglich wird das Adressendatenbreitensignal 70, das von der Wählein­ richtung 55 an die Adressendaten-Additionsschaltung 50 geschickt wird, logisch "1", wobei gleichzeitig angezeigt wird, daß die Adressendatenbreite der den DMA-Befehl aus­ gebenden Master-Einheit 24 Bits beträgt.

Nun wird auf Fig. 5 Bezug genommen: In der Adressendaten- Additionsschaltung 50 wird das Adressendatenbreitensignal 70 mit der logischen "1" an die Wähleinrichtung 74 und das NAND-Gatter 72 geliefert. Die Wähleinrichtung 74 wählt in Reaktion auf das Signal der logischen "1" die Seite, an der das Laufwegsignal 45 anliegt. Wenn die Eingabe/Ausgabe- Einheit 35 auf das DMA-Fenster des ersten Busses 38 zu­ greift, so ist der logische Wert des Laufwegsignales 45, wie oben beschrieben, "0". Die logische "0" des Lauf­ wegsignales 45 wird durch das NICHT-Gatter 73 in eine logische "1" umgewandelt und an das NAND-Gatter 71 gelie­ fert. Das NAND-Gatter 71, das mit dem DMA-Zulassungssignal 52 versorgt wird, spricht auf das Signal der logischen "1" vom NICHT-Gatter 73 an und gibt das Freigabesignal 66 aus; außerdem gibt es das Treibergate 78 frei. Das Ergebnis ist, daß die vorher von der CPU 31 in der Flip-Flop-Gruppe 76 gespeicherten 9-Bit-Adressendaten (MF0 bis MF8: die komplementären Adressendaten 81 in Fig. 6) an die 24-ten bis 32-ten Bitpositionen des ersten Busses 38 ausgegeben werden, wo sie zu den höherwertigen neun Bits (MA23 bis MA31: die Adressedaten 82 in Fig. 6) der Adressendaten auf dem ersten Bus 38 werden.

Inzwischen gibt das Freigabesignal 66 das Treibergate 65 frei, wodurch die 23-Bit-Adressendaten (M0 bis M22: die Adressendaten 80 in Fig. 6) auf dem ersten Adressenbus 41 auf die erste bis 23-te Bitposition auf dem ersten Bus 38 übertragen werden und somit zu den niederwertigen 23 Bits (MA0 bis MA22: die Adressendaten 82 in Fig. 6) der Adressendaten auf dem ersten Bus 38 werden. Somit werden auf dem ersten Bus 28 32 Bit breite Adressendaten (MA0 bis MA31: die Adressendaten 82 in Fig. 6) gebildet.

Auf diese Weise koppelt die Adressenbus-Steuereinrichtung 33 in Reaktion auf das Laufwegsignal 45, d. h. das höchst­ wertige Bit M23 der 24-Bit-Adressen der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen, die 23-Bit-Adressendaten M0 bis M22 auf dem ersten Adressenbus 41 mit den vorher in der Flip-Flop-Gruppe 76 gespeicherten komplementären 9-Bit-Adressendaten MF0 bis MF8 und bildet dadurch die 32-Bit-Adressendaten MA0 bis MA31, die für die Durchfüh­ rung des DMA über den 32-Bit-Bus 38 er­ forderlich sind; damit wird die Datenübertragung durch den DMA zwischen der Eingabe/Ausgabe-Einheit 35 und dem Speicher 32 ermöglicht.

Nun wird die Adressenbus-Steueroperation für den DMA von der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen an die mit dem Bus 39 verbundene Eingabe/Ausgabe-Einheit 36 mit 28-Bit- Adressen beschrieben. Hierbei wird auf die Fig. 3 Bezug genommen: Wenn die Durchführung des DMA auf die mit dem Bus 39 verbundene Eingabe/Ausgabe-Einheit 36 mit 28-Bit- Adressen erforderlich ist, so gibt die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen ein DMA-Befehlssignal 44 an die Adressenbus- Steuereinrichtung 33, die niederwertigen 23 Bits (M0 bis M22: Fig. 6) der Adressendaten auf den ersten Adressenbus 41 und das höchstwertige Bit (M23: Fig. 6) als Laufwegsignal 45 an die Adressenbus-Steuereinrichtung 33 aus. Hierbei ist jedoch das Bit M23 auf logisch "1" ge­ setzt, um den DMA an die mit dem Bus 39 verbundene Eingabe/Ausgabe-Einheit zu erzielen.

Jetzt wird auf die Fig. 4 und 5 Bezug genommen: In der Adressen­ bus-Steuereinrichtung 33 erzeugt die Zugriffbefehl-Verarbei­ tungsschaltung 49 wie beim DMA auf den Speicher 32 das DMA-Zulassungssignal 52, das DMA-Befehlssteuersignal 53 und das Zugrifflaufwegsteuersignal 54. Die Adressendaten- Additionsschaltung 50 empfängt das DMA-Zulassungssignal 52 mit logisch "1" und das Adressendatenbreitensignal 70 mit logisch "1". Das in diesem Fall von der Wähleinrich­ tung 74 gewählte Laufwegsignal 45 hat den logischen Wert "1". Folglich wird die Ausgabe des NICHT-Gatters 73 eine logische "0", weshalb das NAND-Gatter 71 kein Frei­ gabesignal erzeugt. Jedoch empfängt das NAND-Gatter 72 das Adressendatenbreitensignal 70 mit der logischen "1", das DMA-Zulassungssignal 52 mit der logischen "1" und das Laufwegsignal 45 mit der logischen "1" und gibt das Treibergate 79 frei. Das Ergebnis ist, daß die vorher von der CPU 31 in der Flip-Flop-Gruppe 77 gespeicherten komplementären 5-Bit-Adressendaten (SF0 bis SF4: Fig. 7) auf den zweiten Adressenbus 40 ausgegeben werden. Diese fünf Adressenbits werden mit den 23-Bit-Adressen­ daten (M0 bis M22: Fig. 7) auf dem ersten Adressen­ bus 41 gekoppelt, wodurch 28-Bit-Adressendaten (SA0 bis SA27) gebildet werden.

Der Decoder 63 decodiert die somit auf dem zweiten Adressenbus 40 ausgegebenen Adressendaten und erzeugt ein Signal mit einer logischen "0", weil die decodierten Adressendaten nicht die Eingabe/Ausgabe-Einheit mit 24-Bit-Adressen identifizieren. Daher empfängt das UND-Gatter 60 als Ein­ gabe vom NICHT-Gatter 61 das Signal einer logischen "1", woraufhin es aufgrund des Empfangs des Zugrifflaufweg­ steuersignales 54 vom Flip-Flop 59 das 28-Bit-Adressen­ zugriffsteuersignal 47 erzeugt.

Somit kann die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen die Adressierung des Adreßraumes der Eingabe/Ausgabe-Einheit 36 mit 28-Bit-Adressen durchführen, wobei die DMA-Datenübertra­ gung zwischen diesen Einheiten bewirkt wird.

Im Falle eines DMA von der Eingabe/Ausgabe-Einheit 35 mit 24-Bit- Adressen auf die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen werden die Inhalte der Flip-Flop-Gruppe 77 (SF0 bis SF4: Fig. 7) auf diejenigen Werte gesetzt, die die Fläche im Adreßraum des Busses 39 identifizieren, die der Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen zugeordnet ist. Mit Ausnahme der Operationen des Decoders 63 und der UND- Gatter 60 und 62 sind die Operationen der Adressenbus-Steuereinrichtung 33 dieselben wie die beim DMA auf die Eingabe/Ausgabe- Einheit 36 mit 28-Bit-Adressen. Im jetzt beschriebenen Fall des DMA auf die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen decodiert der Decoder 63 die Adressendaten auf dem zweiten Adressenbus 40, die die Eingabe/Ausgabe-Einheit 37 mit 24- Bit-Adressen identifizieren, und erzeugt als Ausgang eine logische "1". Wenn das UND-Gatter 62 vom Flip-Flop 59 das Zugriffslaufwegsteuersignal 54 empfängt, so erzeugt es folglich das 24-Bit-Adressen-Zugriffsteuersignal 48. Das 24-te Adressenbit wird direkt von der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen über die Signalleitung 41a an die Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen ausgegeben.

Nun wird die Adressenbus-Steueroperation für den DMA von der Eingabe/Ausgabe-Einheit 34 mit 28-Bit-Adressen an den mit dem ersten Bus 38 verbundenen Speicher 32 beschrieben. In der Fig. 8 ist für diesen Fall die Adressendatenverarbei­ tung gezeigt. Die von der Eingabe/Ausgabe-Einheit 34 mit 28-Bit- Adressen ausgegebenen 28-Bit-Adressendaten 85 sind aus den Bits M0 bis M27 zusammengesetzt. Deren höherwertige fünf Bits, M23 bis M27, werden alle auf logisch "0" ge­ setzt, wenn ein Zugriff auf den Speicher 32 angefordert wird. Die Daten 86 in der Flip-Flop-Gruppe 76 sind aus den Bits MF′0 bis MF′8 zusammengesetzt und identifizie­ ren eine vorbestimmte Fläche im Adreßraum des ersten Busses 38. Die Daten werden zu den Bits M0 bis M22 auf dem ersten Adressenbus 41 addiert, wodurch 32- Bit-Adressendaten 82, die aus den Bits MA0 bis MA31 be­ stehen, ausgebildet werden.

Jetzt wird wieder auf Fig. 3 Bezug genommen: Die Eingabe/Ausgabe- Einheit 34 mit 28-Bit-Adressen gibt das 28-Bit-Adressen- DMA-Befehlssignal 43 an die Adressenbus-Steuereinrichtung 33 und die 28-Bit-Adressendaten (M0 bis M27: Fig. 8) auf den Bus 39. Genauer gibt sie die höherwertigen 5-Bit- Adressendaten (M23 bis M27) auf den zweiten Adres­ senbus 40 und die niederwertigen 23-Bit-Adressendaten (M0 bis M22) auf den ersten Adressenbus 41.

Nun wird auf die Fig. 4 Bezug genommen: In der Adressenbus- Steuereinrichtung 33 empfängt die Zugriffbefehl-Verarbeitungs­ schaltung 49 das 28-Bit-Adressen-DMA-Befehlssignal 43 und erzeugt, falls kein weiterer Zugriffbefehl vorliegt, das DMA-Zulassungssignal 42, das DMA-Befehlssteuersignal 53 und das Zugrifflaufwegsteuersignal 54. Das DMA-Befehls­ steuersignal 53 wird, wie oben beschrieben, ein Signal mit einer logischen "1", wenn das 28-Bit-Adressen-DMA- Befehlssignal 43 festgestellt wird. Folglich wird die Wähleinrichtung 55 mit dem Signal einer logischen "1" versorgt und wählt die Ausgabe des Flip-Flops 56, das vorher durch die CPU 31 auf logisch "0" gesetzt worden ist. Dadurch wird das Signal einer logischen "0", das an­ zeigt, daß die Adressendaten der den DMA-Befehl ausgeben­ den Eingabe/Ausgabe-Einheit 28-Bit breit sind, über die Wählein­ richtung 55 als Adressendatenbreitensignal 70 an die Adressendaten-Additionsschaltung 50 geliefert.

Nun wird auf die Fig. 5 Bezug genommen: In der Adressen­ daten-Additionsschaltung 50 wird das Adressendatenbrei­ tensignal 70 mit logisch "0" an die Wähleinrichtung 74 und an das NAND-Gatter 72 geliefert. Der Selektor 74 wählt in Reaktion auf das Signal der logischen "0" das Signal des Decoders 75. Der Decoder 75 decodiert die Adressen­ daten auf dem zweiten Adressenbus 40 und gibt ein Signal einer logischen "0" aus, wenn jedes Bit der Adres­ sendaten (M23 bis M27) logisch "0" ist. Dieses "0"-Logik­ signal vom Decoder 75 wird über die Wähleinrichtung 74 und das NICHT-Gatter 73 an das NAND-Gatter 71 geliefert. Wenn das NAND-Gatter 71 vom NICHT-Gatter 73 das "1"-Logik­ signal empfängt, so gibt es, da es mit dem DMA-Zulassungs­ signal 52 versorgt worden ist, das Freigabesignal 66 aus, während es gleichzeitig das Treibergate 78 freigibt. Da­ durch werden die vorher in der Flip-Flop-Gruppe 76 gespei­ cherten Adressendaten (MF′0 bis MF′8: Fig. 8) als höher­ wertige 9-Bit-Adressendaten (MA23 bis MA31) des ersten Busses 38 auf den ersten Bus 38 ausgegeben. In der Zwi­ schenzeit gibt das Freigabesignal 66 das Treibergate 65 (Fig. 4) frei und ermöglicht dadurch die Übertragung der niederwertigen 23-Bit-Adressendaten (M0 bis M22) der 28- Bit-Adresse auf dem ersten Adressenbus 41 von der Eingabe/ Ausgabe-Einheit 34 als niederwertige 23-Bit-Adressendaten (MA0 bis MA22) zum ersten Bus 38. Dabei werden, wie in Fig. 8 gezeigt ist, 32-Bit-Adressendaten 82 (MA0 bis MA31), die den 28-Bit-Adressendaten 85 (M0 bis M22, M23 bis M27) der Eingabe/Ausgabe-Einheit 34 mit 28-Bit-Adressen entsprechen, auf dem ersten Bus 38 gebildet. Daher ist die Eingabe/Ausgabe-Einheit 34, die 28-Bit-Adressen verwendet, in der Lage, die Adressierung des 32-Bit-Adressen verwendenden Speichers 32 durchzuführen und dabei die Datenübertragung durch den DMA zwischen der Eingabe/Ausgabe-Einheit 34 und dem Speicher 32 zu ermöglichen.

Jetzt werden die Adressenbus-Steuerungsoperationen für den DMA von der Eingabe/Ausgabe-Einheit 34 mit 28-Bit-Adressen auf die Eingabe/Ausgabe-Einheit 36 mit 28-Bit-Adressen oder auf die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen, die mit dem Bus 39 verbunden sind, beschrieben. In diesen Fällen wird die Flip-Flop-Gruppe 77 nicht verwendet.

Zunächst wird auf Fig. 3 Bezug genommen. Wenn der DMA an die mit dem Bus 39 verbundene Eingabe/Ausgabe-Einheit ange­ fordert wird, so gibt die Eingabe/Ausgabe-Einheit 34 mit 28-Bit- Adressen 28-Bit-Adressendaten auf den zweiten Adressenbus 40 und den ersten Adressenbus 41. Ferner wird das 24-te Adressenbit über die Signalleitung 41a direkt an die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen geschickt. Die auf den zweiten Adressenbus 40 aus­ gegebenen Adressendaten werden auf einen Wert gesetzt, der diejenige Fläche im 28-Bit-Adreßraum identifiziert, welche entweder der Eingabe/Ausgabe-Einheit 36 mit 28-Bit-Adressen oder der Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen, also den Zieleinheiten des DMA, zugeordnet ist. Die Eingabe/Ausgabe-Einheit 34 mit 28-Bit-Adressen schickt an die Adressenbus-Steuer­ einrichtung 33 außerdem das 28-Bit-Adressen-Befehlssignal 43.

Jetzt wird wieder auf die Fig. 4 und 5 Bezug genommen: Die Zugriffbefehl-Verarbeitungsschaltung 49 erzeugt das DMA-Zulassungssignal 52, das DMA-Befehlssteuersignal 53 und das Zugrifflaufwegsteuersignal 54. Auf die gleiche Weise wie im Fall des DMA auf den Speicher 32 gibt die Wähleinrichtung 55 das Adressendatenbreitensignal 70 mit der logischen "0" an die Adressendaten-Additionsschaltung 50. In der Adressendaten-Additionsschaltung 50 wählt die Wähleinrichtung 74 in Reaktion auf das Adressendatenbrei­ tensignal 70 mit der logischen "0" die Ausgabe des Deco­ ders 75. Jetzt ist jedoch die Ausgabe der Wähleinrichtung 75 eine logische "1", unabhängig davon, auf welche Eingabe/Ausgabe- Einheit der DMA zielt. Dies hat den Grund, daß die Adressendaten auf dem zweiten Adressenbus 40 nicht den DMA-Fensterraum des ersten Busses 38 anzeigen. Folg­ lich erzeugt das NAND-Gatter 71 kein Freigabesignal. Da das Adressendatenbreitensignal 70 logisch "0" ist, er­ zeugt auch das NAND-Gatter 72 kein Freigabesignal. Das Ergebnis ist, daß keine der Flip-Flop-Gruppen 76 und 77 Adressendaten ausgeben. Der Decoder 63 decodiert die Adressendaten auf dem zweiten Adressenbus 40 und erzeugt, wenn die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen identifiziert wird, eine logische "1"; wenn diese Eingabe/Ausgabe- Einheit 37 nicht identifiziert wird, so erzeugt der De­ coder 63 eine logische "0". Wenn die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen identifiziert wird, gibt folglich das UND-Gatter 62, das 24-Bit-Adressen-Zugriffsteuersignal 48 an die Eingabe/Ausgabe-Einheit 37 mit 24-Bit-Adressen aus, falls die Identifizierung nicht stattfindet, so gibt das UND- Gatter 60 das 28-Bit-Adressen-Zugriffsteuersignal 47 an die Eingabe/Ausgabe-Einheit 36 mit 28-Bit-Adressen aus.

Aus der vorangehenden Beschreibung wird deutlich, daß die Adressenbus- Steuereinrichtung 33 Fehlanpassungen zwischen den Adressendatenbreiten der mit dem Speicherbus 38 und dem Bus 39 mit unterschiedlichen Adressenbusbreiten verbundenen Einheiten 31, 32, 34 bis 37 mit unterschied­ lichen Adressendatenbreiten dynamisch kompensiert, wo­ durch eine Datenübertragung zwischen diesen Einheiten erreicht wird.

Nun wird die Zuweisung der Adreßräume und das Setzen der Adressendaten in den Flip-Flop-Gruppen 76 und 77 beschrie­ ben. In Fig. 9 ist das Beispiel einer Umsetzung bzw. Korrespondenz eines 32-Bit-Adreßraumes des ersten Busses 38, eines 28-Bit-Adreßraumes des Busses 39 und des 24-Bit-Adreßraumes der 24-Bit-Adressenein­ heiten 35 und 37 gezeigt. Die Fläche der 256 MB von der maximalen Adresse X"FFFF FFFF" (hexadezimal) bis X"F000 0000" im 32-Bit (4 GB)-Adreßraum des ersten Busses 38 wird in den 28-Bit-Adreßraum des Busses 39 umgesetzt. Der Bereich von 8 MB von der kleinsten Adresse X"F000 0000" bis X"F07F FFFF" dieser Fläche wird dem für den DMA von der Eingabe/Ausgabe-Einheit 34 mit 28-Bit- Adressen oder von der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Ad­ ressen auf den Speicher 32 verwendeten Speicherbus-DMA- Fensterraum zugeordnet. Der restliche Bereich (Adressen X"F080 0000" bis X"FFFF FFFF") wird als Systembusraum für den Zugriff auf die mit dem Bus 39 verbundenen Eingabe/Ausgabe- Einheiten 36 und 37 verwendet. Genauer wird die Fläche von 8 MB von der Adresse X"FF80 0000" bis zur Adresse X"FFFF FFFF" auf eine Fläche von 8 MB abgebildet, die mit der höchsten Adresse des 24-Bit-(16 MB)-Adreß­ raumes der 24-Bit-Adresseneinheiten 35 und 37 endet; diese 8 MB-Fläche wird für den Zugriff auf die Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen verwendet. Die verblei­ bende 8 MB-Fläche im 24-Bit-Adreßraum wird auf den vor­ hin genannten Speicherbus-DMA-Fensterraum abgebildet und für den DMA von der Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen auf den Speicher 32 verwendet.

Gemäß dieser Umsetzung haben die 9-Bit-Adressendaten MF8 bis MF0 (Fig. 6) und MF′8 bis MF′0 (Fig. 8), die von der Flip-Flop-Gruppe 76 geliefert werden, wenn die Eingabe/Ausgabe- Einheit 34 mit 28-Bit-Adressen und die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen auf den Speicherbus-DMA-Fensterraum zugreifen, beide den Wert "111100000". Genauso haben die 5-Bit-Adressendaten SF4 bis SF0 (Fig. 7), die von der Flip-Flop-Gruppe 77 geliefert werden, den Wert "11111", wenn die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen auf die Eingabe/Ausgabe- Einheit 37 mit 24-Bit-Adressen zugreift; wenn die Eingabe/Ausgabe- Einheit 35 mit 24-Bit-Adressen jedoch auf die Eingabe/Ausgabe- Einheit 36 mit 28-Bit-Adressen zugreift, so können diese 5-Bit-Adressendaten jedes beliebige Bit-Muster, das verschieden von "11111" und "00000" ist, annehmen.

Das Bit-Muster der von der Flip-Flop-Gruppe 76 geliefer­ ten 9-Bit-Adressendaten ändert sich, wenn sich die Zuord­ nung des Speicherbus-DMA-Fensterraumes ändert. Außerdem kann der Speicherbus-DMA-Fensterraum für die Eingabe/Ausgabe-Ein­ heit 34 mit 28-Bit-Adressen verschieden sein von dem­ jenigen für die Eingabe/Ausgabe-Einheit 35 mit 24-Bit-Adressen. Die von der Flip-Flop-Gruppe 76 in diesem Fall geliefer­ ten Adressendaten ändern sich in Abhängigkeit davon, welche der Eingabe/Ausgabe-Einheiten den DMA-Befehl an den Speicher 32 ausgegeben hat.

Wenn die Aufgabe allein darin besteht, Fehlanpassungen zwischen den Adressendatenbreiten zu kompensieren, so ist die Addition von Adressenbits in einer Anzahl, die dem Unterschied der Adressendatenbreiten entspricht, aus­ reichend. Beispielsweise ist für den DMA der Eingabe/Ausgabe-Ein­ heit 34 mit 28-Bit-Adressen auf den Speicher 32 die Addi­ tion von vier Bits ausreichend, für den DMA der Eingabe/Ausgabe- Einheit 35 mit 24-Bit-Adressen auf den Speicher 32 ist die Addition von acht Bits ausreichend. In den oben be­ schriebenen Ausführungsformen liefern die Flip-Flop- Gruppen 16, 17, 76 und 77 jedoch zusätzlich Daten, die den Bus identifizierenden Teil (M23 in Fig. 6 und Fig. 7, M23 bis M27 in Fig. 8) der ursprünglichen Adressendaten ersetzen. Dies erlaubt eine viel freiere Abbildung zwi­ schen den Adreßräumen, woraus sich für die Adressierung ein hoher Grad von Flexibilität ergibt.

Damit DMA-Operationen in einer Mehrzahl gleichzeitig durchgeführt werden können, können mehrere Flip-Flop- Gruppen 16, 17, 76 oder 77 vorgesehen werden. Wenn bei­ spielsweise zwei Flip-Flop-Gruppen 77 vorgesehen werden, so können auf der Grundlage eines Zeitmultiplexbetriebes zwei parallele DMA-Operationen von einer ersten und einer zweiten Eingabe/Ausgabe-Einheit mit 24-Bit-Adressen auf eine erste bzw. eine zweite Eingabe/Ausgabe-Einheit mit 28-Bit- Adressen durchgeführt werden.

Claims (9)

1. Datenverarbeitungssystem mit

• - einem ersten Bus (4; 38) und einem zweiten Bus (5; 39);
• - einem Prozessor (1; 31);
• - einem Speicher (2; 32),
  wobei der Prozessor (1; 31) und der Speicher (2; 32) mit dem ersten Bus (4; 38) verbunden sind;
• - mehreren Eingabe/Ausgabe-Einheiten (9, 10; 34-37), die mit dem zweiten Bus (5; 39) verbunden sind, von denen wenigstens eine (10; 34, 35) auf eine andere Eingabe/Ausgabe-Einheit (9; 36, 37) und auf den Spei­ cher (2; 32) zugreifen kann;

gekennzeichnet durch

• - eine Adressenbus-Steuereinrichtung (3; 33) zur Steue­ rung der Adressenübertragung zwischen dem ersten (4; 38) und dem zweiten Bus (5; 39) mit denen sie verbun­ den ist, wobei die Adreßbusbreite des zweiten Busses (5; 39) kleiner ist als die des ersten (4; 38) und die Adressendatenbreite der zugreifenden Einheit (10; 34, 35) gleich oder kleiner als die Adreßbusbreite des zweiten Busses (5; 39) ist, mit:
• - einem von einer zugreifenden Einheit (Eingabe/Ausgabe- Einheit 10; 34, 35) stammenden Laufwegsignal (8; 45), das den Bus (4; 38, 5; 39) angibt, mit dem die Einheit, auf die zugegriffen wird (Speicher 2; 32; Eingabe/Ausgabe-Einheit 9, 36, 37) verbunden ist;
• - einer ersten Adreß-Ergänzungseinrichtung (13, 16, 18; 71, 76, 78), bestehend aus einem NAND-Gatter (13; 71), einer Flip-Flop-Gruppe (16; 76) und einem Trei­ bergate (18; 78), die mit dem ersten Bus (4; 38) und dem Laufwegsignal (8; 45) verbunden ist zur Lie­ ferung von ersten Adreß-Zusatz-Daten zum ersten Bus (4; 38) wenn die Einheit, auf die zugegriffen wird, mit dem ersten Bus (4; 38) verbunden ist, um eine Fehlanpassung zwischen der Adressendatenbreite der zugreifenden Einheit und der Adreßbusbreite des er­ sten Busses (4; 38) zu vermeiden, wobei die ersten Adreß-Zusatz-Daten sich in der Flip-Flop-Gruppe (16; 76) befinden; und
• - einer zweiten Adreß-Ergänzungseinrichtung (14, 17, 19; 72, 77, 79), bestehend aus einem NAND-Gatter (14; 72), einer Flip-Flop-Gruppe (17, 77) und einem Trei­ bergate (19; 79), die mit dem zweiten Bus (5; 39) und dem Laufwegsignal (8; 45) verbunden ist zur Lie­ ferung von zweiten Adreß-Zusatz-Daten für den zweiten Bus (5; 39) wenn die Einheit, auf die zugegriffen wird, mit dem zweiten Bus (5; 39) verbunden ist, um eine Fehlanpassung zwischen der Adressenbreite der zugreifenden Einheit und der Adreßbusbreite des zwei­ ten Busses (5; 39) zu vermeiden, wobei sich die zwei­ ten Adreß-Zusatz-Daten in der Flip-Flop-Gruppe (17; 77) der zweiten Adreß-Ergänzungseinrichtung befinden.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß als Laufwegsignal (8; 45) ein Teil der Adressen- Daten (M23, M23-M27) der zugreifenden Einheit verwendet wird.

3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet,
daß der zweite Bus (5; 39) einen ersten Adressenbus (6; 41) und einen zweiten Adressenbus (7; 40) aufweist;
die zugreifende Einheit die Adressendaten ohne Angabe des Busses an den ersten Adressenbus (6; 41) gibt;
die zweite Adreß-Ergänzungseinrichtung (14, 17, 19; 72, 77, 79) die zweiten Adreß-Zusatz-Daten an den zweiten Adressenbus (7; 40) gibt,
die Adressenbus-Steuereinrichtung (3; 33) ein mit dem ersten Bus (4; 38) und dem ersten Adressenbus (6; 41) verbundenes Treibergate (20; 65) aufweist, das über ei­ ne Logikschaltung (13, 50) vom Laufwegsignal (8, 40, 45) gesteuert wird, um die Adreßdaten vom ersten Adres­ senbus (6; 41) zum entsprechenden Teil des ersten Bus­ ses (4; 38) zu übertragen, wenn das Laufwegsignal (8; 45) auf der Laufwegsignal-Leitung den ersten Bus (4; 38) angibt.

4. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Daten für die Flip-Flop-Gruppen (16, 76; 17, 77) vom Prozessor (CPU; 1; 31) geliefert sind.

5. Datenverarbeitungssystem nach Anspruch 1, gekennzeichnet durch eine Signalerzeugungseinrichtung (49, 55, 56, 57) be­ stehend aus einer Zugriffbefehl-Verarbeitungsschaltung (49), einer Wähleinrichtung (55) und Flip-Flops (56, 57), die aufgrund eines Zugriffbefehlssignals, ausgege­ ben von der zugreifenden Einheit (Eingabe/Ausgabe-Ein­ heit; 34, 35), ein Adressendatenbreitensignal (70) er­ zeugt, das die Adressendatenbreite der zugreifenden Einheit (Eingabe/Ausgabe-Einheit; 34, 35) angibt.

6. Datenverarbeitungssystem nach Anspruch 5, dadurch gekennzeichnet, daß
die zugreifende Eingabe/Ausgabe-Einheit eine erste Ein­ heit (34) aufweist, deren Adressendatenbreite der Adreßbusbreite des zweiten Busses (39) entspricht, so­ wie eine zweite Einheit (35), deren Adressendatenbreite kleiner als die Adreßbusbreite des zweiten Busses (39) ist;
der zweite Bus (39) einen ersten und einen zweiten Adressenbus (41, 40) aufweist;
die zweite zugreifende Einheit (35) die Adreßdaten ohne Angabe des Busses an den ersten Adressenbus (41) aus­ gibt; und
die zweite Adreß-Ergänzungseinrichtung (72, 77, 79) die zweiten Adreß-Zusatz-Daten an den zweiten Adressenbus (40) ausgibt.

7. Datenverarbeitungssystem nach Anspruch 6, dadurch gekennzeichnet, daß das Laufwegsignal (40) die Identifikation des Bus­ ses, der mit der Einheit, auf die zugegriffen wird, verbunden ist, von der ersten zugreifenden Eingabe/ Ausgabe-Einheit (34) über den zweiten Bus (39) emp­ fängt.

8. Datenverarbeitungssystem nach Anspruch 5, gekennzeichnet durch einen Dekoder (63), der mit dem zweiten Adressenbus (40) verbunden ist zur Bestimmung der Adressendaten­ breite der Einheit auf die zugegriffen wird, und mit dem Dekoder (63) verbundene Gatter (60-62) zur Ausgabe von Zugriffs-Steuersignalen (47-48).