DE3785961T2

DE3785961T2 - Leseschaltung für einen vielstufigen Speicher.

Info

Publication number: DE3785961T2
Application number: DE87100346T
Authority: DE
Inventors: David Richard Huffman; Scott Clarence Lewis; James Edward Rock
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1986-02-18
Filing date: 1987-01-13
Publication date: 1993-12-23
Anticipated expiration: 2007-01-14
Also published as: JPS62192999A; DE3785961D1; EP0241637A3; EP0241637B1; JPH0468718B2; US4719600A; EP0241637A2

Description

Diese Erfindung bezieht sich auf eine Leseschaltung zum Bestimmen des Datenzustandes einer Speicherzelle in einem vielstufigen Speichersystem wodurch binäre Ausgangssignale geliefert werden.
Übliche Speicherzellen speichern 1 Datenbit, 0 oder 1, in der Form eines von zwei möglichen Ladungspegeln. Zum Beispiel kann ein hoher Ladungspegel das Datenbit 1 darstellen, wogegen ein niedriger Ladungspegel das Datenbit 0 darstellen kann. Um die gespeicherten Daten zu lesen, wird ein Daten-Eingangssignal mit einem Bezugsspannungspegel verglichen. Das Daten-Eingangssignal besitzt einen von zwei Spannungspegeln, der dadurch bestimmt wird, welcher der beiden der möglichen Ladungspegel in der Speicherzelle vorhanden ist. Der Bezugsspannungspegel wird zwischen zwei möglichen Spannungspegeln festgesetzt, die den beiden möglichen Ladungspegeln der Speicherzelle entsprechen. Durch Bestimmen, ob der Spannungspegel des Daten- Eingangssignals höher oder niedriger als der Bezugsspannungspegel ist, kann der Datenzustand der Speicherzelle gelesen werden.
Vielstufige Speichersysteme zum Speichern von Daten in der Form von mehr als zwei möglichen Ladungspegeln sind neuerlich von Interesse geworden. Solche Systeme erhöhen das Ausmaß von Daten, die pro Zelle gespeichert werden, und erhöhen dadurch potentiell die Gesamtspeicherdichte von Speichersystemen. Ein als Beispiel dienendes vielstufiges Speichersystem speichert verschiedene Datenbits pro Speicherzelle. Zum Beispiel können die vier eindeutigen Zustände (00), (01), (10) und (11) die durch zwei Datenbits dargestellt werden können, den Ladungspegeln von 0, 2, 4 und 6 Ladungseinheiten entsprechen. Unglückerlicherweise wird das Lesesystem, das notwendig ist, um die in einer Speicherzelle gespeicherten Daten zu lesen, komplizierter, wenn mehr Daten in der Zelle gespeichert werden. Ein einziger Bezugsspannungspegel kann nicht länger verwendet werden, da vier mögliche Spannungspegel für das Daten- Eingangssignal erforderlich sind, um den vier möglichen gespeicherten Ladungspegeln zu entsprechen.
Ein Beispiel solch eines Lesesystems ist in US-A- 4 181 865 in Verbindung mit einem vielstufigen Speichersystem beschrieben. Die Leseschaltung enthält eine einzige Vergleichsschaltung. Ein Eingang der Vergleichsschaltung empfängt die Signalladung, während der andere Eingang zeitlich nacheinander verschiedene Bezugsspannungsladungen zum Vergleichen mit der Signalladung empfängt. Jeder dieser Bezugsladungspegel und die entsprechenden Bezugsspannungen am Eingang der Vergleichsschaltung ist von vorgegebener Größe und hängt nicht ab von dem Wert eines Datenbits, der vorher bestimmt wurde.
Andere vorkommende Lesesysteme für vielstufige Speichersysteme (US-A-4 449 203) verwenden eine Anzahl von festen Bezugsspannungspegeln für den Vergleich mit dem Spannungspegel des Dateneingangssignals, der dem Ladungspegel der Speicherzelle entspricht. Unter Bezugnahme auf das oben beschriebene System mit vier möglichen Ladungspegeln kann ein typisches Lesesystem, das eine Anzahl fester Bezugsspannungspegel benutzt, wie folgt arbeiten. Die Spannungspegel eines Daten- Eingangssignals von 0, 2, 4 und 6 Ladungseinheiten entsprechen den Ladungspegeln der Speicherzelle von 0, 2 ,4 und 6 Ladungseinheiten. Die relativen Amplituden der Spannungspegel des Daten- Eingangssignals und jeder der drei festen Bezugsspannungspegel werden verglichen. Drei geeignete feste Bezugsspannungspegel würden 1, 3 und 5 Spannungseinheiten sein. Durch Bestimmen, ob der Spannungspegel des Daten-Eingangssignals höher oder niedriger als jeder der drei festen Bezugsspannungspegel ist, kann der Ladungspegel der Speicherzelle bestimmt werden. Da jeder Ladungspegel einer Speicherzelle einem der vier Zustände entspricht, die durch zwei Datenbits dargestellt werden, können die gespeicherten Daten gelesen werden. Wenn das Ausmaß der pro Zelle gespeicherten Daten zunimmt, wächst auch die Anzahl der Bezugsspannungspegel, die erforderlich sind, um den Datenzustand einer Speicherzelle zu lesen. Daher muß man bei der Entscheidung, ob ein vielstufiges Speichersystem zu verwenden ist oder nicht, den Faktor der erhöhten Speicherzellendichte gegen die erhöhte Komplexität des Lesesystems zum Lesen der Daten einer Speicherzelle abwägen.
Faktoren, die beim Bewerten eines vielstufigen Speichersystems in Betracht zu ziehen sind, schließen ein den Platzbedarf der Schaltung, die Leistungsfähigkeit und die geforderten Signaleigenschaften. Die erhöhte Komplexität des Lesesystems bei einem vielstufigen Speichersystem kann mehr Schaltelemente erfordern und daher eine größere Zunahme des Platzbedarfs der Schaltung als durch das Erhöhen der Gesamtspeicherdichte gewonnen wird. Dies ist eine besonders wichtige Betrachtung bei der Herstellung von Miniaturchips mit hoher Dichte der integrierten Schaltungen, wo der Platzbedarf des Chips sehr wichtig ist. Außerdem kann die vergrößerte Komplexität des Lesesystems in einem vielstufigen Speichersystem die Geschwindigkeit verringern, mit der eine Speicherzelle gelesen oder geschrieben werden kann. Schließlich müssen auch die geforderten Signaleigenschaften eines vielstufen Speichersystems berücksichtigt werden. Wenn die Anzahl der Spannungspegel des Daten-Eingangssignals erhöht wird, nimmt die Größe der Spannung, die solche Spannungspegel trennt, ab. Die Fähigkeit, zwischen den Spannungspegeln zu unterscheiden, wird dann schwierig, da weniger Störspannung erforderlich ist, um eine Fehldeutung eines Spannungspegels zu verursachen. Für dynamische Speicher mit Zellen aus einem Bauelement ist daher ein hohes Verhältnis von Speicherzellenkapazität zur Signalleitungskapazität erwünscht, da das einen breiten Bereich möglicher gespeicherter Ladungspegel erlaubt, bei denen Störspannungen nicht den Systembetrieb stören.
Die beanspruchte Erfindung löst das Problem, eine verbesserte Leseschaltung für ein vielstufiges Speichersystem anzugeben, in dem die vorher beschriebenen Faktoren bei der Überlegung, ein vielstufiges Speichersystem zu verwenden, günstiger ins Gewicht fallen.
Durch diese Erfindung ist eine verbesserte Leseschaltung zum Bestimmen des Datenzustandes einer Speicherzelle in einem vielstufigen Speichersystem erreichbar, wobei der Platzbedarf der Schaltung, der erforderlich ist, um die Leseschaltung zu produzieren, verringert ist und/oder die Geschwindigkeit der Leseschaltung erhöht ist.
Die Erfindung wird im einzelnen unten beschrieben mit Bezugnahme auf die Zeichnungen, von denen:
Fig. 1 eine schematische Darstellung einer Leseschaltung für ein vielstufiges Speichersystem gemäß der Erfindung ist,
Fig. 2 eine Tabelle ist, die die Entsprechung der Parameter für die in Fig. 1 dargestellte Leseschaltung zeigt, wenn in der Speicherzelle 11 gespeicherte Daten gelesen werden,
Fig. 3 ein Diagramm ist, das die Eingangs-Taktsignale während eines Lesezyklus für die in Fig. 1 dargestellte Leseschaltung zeigt, die mit der in Fig. 8 dargestellten Rückschreibschaltung benutzt wird, wenn die in der Speicherzelle 11 gespeicherten Daten gelesen werden,
Fig. 4 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lasezyklus für die in Fig. 1 gezeigte Leseschaltung zeigt, die mit der in Fig. 8 dargestellten Rückschreibschaltung benutzt wird, wenn ein in der Speicherzelle 11 gespeicherter Ladungspegel gelesen wird,
Fig. 5 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die in Fig. 1 dargestellt Schaltung zeigt, die in Verbindung mit der in Fig. 8 dargestellten Rückschreibschaltung benutzt wird, wenn ein in der Speicherzelle 11 gespeicherter Ladungspegel 2/6Q gelesen wird,
Fig. 6 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die in Fig. 1 dargestellte Schaltung zeigt, die in Verbindung mit der in Fig. 8 dargestellten Rückschreibschaltung verwendet wird, wenn ein in der Speicherzelle 11 gespeicherter Ladungspegel 4/6 Q gelesen wird,
Fig. 7 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die in Fig. 1 dargestellte Schaltung zeigt, die in Verbindung mit der in Fig. 8 dargestellten Rückschreibschaltung verwendet wird, wenn ein in der Speicherzelle 11 gespeicherter Ladungspegel Q gelesen wird,
Fig. 8 ein Schaltbild ist einer Rückschreibschaltung zur Verwendung in der Leseschaltung nach Fig. 1 für ein vielstufiges Speichersystem gemäß der Erfindung,
Fig. 9 eine Tabelle ist, die die Entsprechung der Parameter der in den Fign. 8 und 15 dargestellten Rückschreibschaltungen beim Rückschreiben von Daten in die Speicherzelle 11 nach Fig. 1 darstellt,
Fig. 10 ein Diagramm ist, das die Eingangs-Taktsignale während eines Lesezyklus für die in Fig. 1 dargestellte Schaltung zeigt, die mit der in Fig. 15 dargestellten Rückschreibschaltung beim Lesen von in der Speicherzelle 11 gespeicherten Daten verwendet wird,
Fig. 11 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die Leseschaltung nach Fig. 1 zeigt, die beim Lesen des in der Speicherzelle 11 gespeicherten Ladungspegels 0 mit der Rückschreibschaltung nach Fig. 15 benutzt wird,
Fig. 12 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die in Fig. 1 dargestellte Leseschaltung zeigt, die beim Lesen des in der Speicherzelle 11 gespeicherten Ladungspegels 2/6Q mit der in Fig. 15 dargestellten Rückschreibschaltung benutzt wird,
Fig. 13 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die Leseschaltung nach Fig. 1 zeigt, die beim Lesen des in der Speicherzelle 11 gespeicherten Ladungspegels 4/6Q mit der Rückschreibschaltung nach Fig. 15 benutzt wird,
Fig. 14 ein Diagramm ist, das die Signalverläufe an den internen Leseknoten während eines Lesezyklus für die in Fig. 1 dargestellte Leseschaltung zeigt, die beim Lesen des in der Speicherzelle 11 gespeicherten Ladungspegels Q mit der Rückschreibschaltung nach Fig. 15 benutzt wird,
Fig. 15 ein Schaltbild einer alternativen Rückschreibschaltung ist zur Verwendung in der Leseschaltung nach Fig. 1 für ein vielstufiges Speichersystem gemäß der Erfindung.
Ein bevorzugtes Ausführungsbeispiel der Leseschaltung für ein vielstufiges Speichersystem ist schematisch in Fig. 1 simuliert. Der Ladungspegel der Speicherzelle kann einer von vier möglichen Ladungspegeln 0, 2/6Q, 4/6Q oder Q sein, die den Spannungspegeln des Daten- Eingangssignals von VH-V, VH-4/6V, VH-2/6V oder VH entsprechen. Die Ladungspegel entsprechen 2 Datenbits, wie das in Fig. 2 dargestellt ist. Die genaue Entsprechung zwischen den Ladungspegeln und den Spannungspegeln ist unerheblich, solange irgendeine Form der Entsprechung vorhanden ist. Der Spannungspegel des Daten- Eingangssignals wird mit einem ersten Bezugsspannungspegel verglichen, der auf VH-3/6V eingestellt ist. Wenn der Spannungspegel des Daten- Eingangssignals geringer als VH-3/6V ist, muß der Spannungspegel des Daten-Eingangsignals entweder VH-V oder VH-4/6V sein. Daher muß D1, wie das in Fig. 2 dargestellt ist, eine 1 sein, und ein zweiter Bezugsspannungspegel wird auf VH-5/6V eingestellt.
Wenn jedoch der Spannungspegel des Daten- Eingangssignals größer als VH-3/6V ist, dann muß der Spannungspegel des Daten-Eingangssignals entweder VH-2/6V oder VH sein. D1 muß dann eine 01 sein, das Daten- Eingangssignal wird niedriger eingestellt auf 2/6V, und der zweite Bezugsspannungspegel wird auf VH-3/6V eingestellt. Beim nachfolgenden Vergleich des zweiten oder eingestellten Spannungspegels des Daten- Eingangssignals mit dem zweiten Bezugsspannungspegel kann der genaue Spannungspegel des Daten- Eingangssignals bestimmt werden. Daher kann auch D2 abgeleitet werden. Das Benutzen der Ergebnisse des ersten Vergleichs der Spannungspegel mit dem Satz der zweiten Bezugsspannungspegel spart Platz für die Schaltung und verbessert die Schaltgeschwindigkeit.
Nach Fig. 1 sind Daten in den Speicherzellen 11 oder 12 als einer von vier möglichen Ladungspegeln gespeichert. Die Speicherzellen 11 und 12 sind als Zellen mit einem Baustein dargestellt, die einen Kondensator C1 oder C2 und einen Transistor T1 oder T2 enthalten. Die Kondensatoren C1 und C2 sind mit dem Kontakt SUB1 zum Siliziumsubstrat verbunden für den Fall einer Datenerkennungsschaltung auf einem Siliziumchip mit integrierter Schaltung. Jedoch können irgendwelche Mittel zum Verbinden der Kondensatoren C1 und C2 mit einem Signal mit Gleichspannungspegel verwendet werden. Außerdem kann jede Speicherkonfiguration zum Speichern von Daten benutzt werden.
Anfänglich wird der Ladungspegel über die Transistoren T1 und T2 in die Speicherzellen 11 oder 12 eingeschrieben. Die Daten werden eingeschrieben durch Erregen sowohl der Bit- Dekodiersignalleitung B1 als auch der geeigneten Wortsignalleitung W1 oder W2 mit einem Impuls mit hohem Spannungspegel. Dies stellt die internen Knoten N1 oder N2 oder N3 oder N4 auf ihre erforderlichen Spannungszustände. Schreiben geschieht dann wie beim auf einem Lesezyklus folgenden Rückschreiben.
Die Leseschaltung enthält zwei kreuzgekoppelte Leseverstärkerschaltungen, eine erste Leseschaltung 13 für Differenzspannungspegel und eine zweite Leseschaltung 14 für Differenzspannungspegel. Es ist wichtig zu bemerken, daß die Eingangs-Taktsignale, die benutzt werden, um die Leseschaltung zu betreiben, unterschiedlich sind, abhängig von der Rückschreibschaltung, die benutzt wird, um die Daten in den Speicherzellen aufrechtzuerhalten. Unter Bezugnahme auf die Fign. 1-4 wird die Wirkungsweise der Leseschaltung jetzt in einer Weise beschrieben, die verträglich ist mit der Rückschreibschaltung nach Fig. 8, für den Fall, daß Datenbits (D1= 1, D2= 0) gelesen werden, die als 0 Ladungseinheiten in der Speicherzelle 11 gespeichert sind. Die Wirkungsweise der Rückschreibschaltung nach Fig. 8 wird später beschrieben.
Anfangs, zum Zeitpunkt t0, befindet sich das Rückschreibsignal R1 auf einem beliebigen Pegel der Spannung VH+. Das stellt sicher, daß die Transistoren T3 und T4 eingeschaltet sind und die Bitleitungen BL1 und BL2 auf den Spannungspegel VH aufgeladen haben. Die Entkopplungssignale I1 und I2 weisen auch den Spannungspegel VH+ auf, was sicherstellt, daß die Transistoren T5-T8 alle eingeschaltet sind. Die internen Leseknoten N1-N4 weisen daher anfänglich den Spannungspegel VH auf. Verriegelungssignale L1 und L2 befinden sich ebenfalls auf dem Spannungspegel VH. Wählsignale S1 und S2 weisen den Spannungspegel (VH-VT) auf, wobei VT die Schwellspannung der Speicherzellentransistoren T1 und T2 ist. Die Wortleitungssignale W1 und W2 weisen 0 Volt auf, um sicherzustellen, daß die Transistoren T1 und T2
ausgeschaltet sind und daß die Ladungspegel der Kondensatoren C1 und C2 aufrechterhalten werden. Zum Zeitpunkt t1 wird das Rückschreibsignal R1 auf Massepotential gepulst, um die Transistoren T3 und T4 auszuschalten.
Zum Zeitpunkt t2 wird eine Speicherzelle für das Lesen ausgewählt durch Pulsen des geeigneten Wortleitungssignals W1 oder W2 auf VH. Für das Lesen der in der Speicherzelle 11 gespeicherten Daten wird das Wortleitungssignal W1 benutzt. Der Transistor T1 wird daher eingeschaltet, was es dem Kondensator C1 erlaubt, sich von Null auf einen Pegel Q aufzuladen, wobei die Ladung von der parasitären Kapazität der Bitleitung BL1 kommt. Die Beziehung zwischen der Ladung (q), der Kapazität (C) und der Spannung (V) wird durch die bekannte Gleichung
(1) q = CV
angegeben, sowohl für den Kondensator C1 als auch die Bitleitung BL1 vor dem Einschalten des Transistors T1. Nachdem der Transistor T1 eingeschaltet wurde, muß die gesamte Ladung gleich sein der Endspannung Vf entweder des Kondensators C1 oder der Bitleitung BL1 (da der Kondensator C1 und die Bitleitung BL1 kurzgeschlossen sind, ist ihr Spannungspegel der gleiche), multipliziert mit der Summe der Kapazitäten des Kondensators C1 und der Bitleitung BL1. Die endgültige Gleichgewichtsbedingung kann durch die Gleichung dargestellt werden
da VCi 0,
wobei sich die Indizes "Ci" und "BLi" auf die Anfangsspannung des Kondensators C1 und die Anfangsspannung der Bitleitung BL1 beziehen. Daher nimmt, weil der anfängliche Ladungspegel des Kondensators C1 sich von Null auf Q erhöht, der endgültige Spannungspegel der Bitleitung BL1, der von dem Laden des Kondensators C1 herrührt, linear ab. Mit abfallender Spannung der Bitleitung schaltet der Transistor T5 zur Zeitpunkt t2 ein. Der Spannungspegel am Knoten N1 fällt von VH auf (VH-V) ab, wobei V der lineare Spannungsabfall ist, der beim Laden des Kondensators C1 von dem Ladungspegel Null auf den Ladungspegel Q auftritt.
Zum Zeitpunkt t2 wird auch das geeignete Wählsignal S1 oder S2 auf Massepotential geprüft, um die Knoten N1 oder N2 über die Kondensatoren C3 oder C4 für den Spannungsvergleich zur Bestimmung von D1 einzustellen. Die Kondensatoren C3 und C4 sind so dimensioniert, daß sie ungefähr die Spannung 3/6V von den Knoten N1 bzw. N2 auskoppeln. Zum Lesen der in der Speicherzelle 11 gespeicherten Daten wird das Wählsignal S1 benutzt, um den Knoten N2 auf einen ersten Bezugsspannungspegel (VH-3/6V) über den Kondensator C4 einzustellen.
Zum Zeitpunkt t3 wird das Entkopplungssignal I1 auf Massepotential gepulst, um die Transistoren T5 und T6 auszuschalten, wodurch die Knoten N1 und N2 von der zweiten Leseschaltung 14 für Differenzspannungspegel entkoppelt werden, mit Ausnahme der Kondensatoren C5 und C6. Zum Zeitpunkt t4 wird das Verriegelungssignal L1 auf Massepotential gepulst, um die Spannungspegel an den internen Leseknoten N1 und N2 zu vergleichen. Die Transistoren T9 und T10 arbeiten als eine übliche Verriegelungsschaltung, die den Knoten langsam auf den niedrigeren Spannungspegel entlädt. Da der Knoten N1 sich auf dem Spannungspegel (VH-V) des Daten- Eingangssignals befand und der Knoten N2 sich auf dem ersten Bezugsspannungspegel (VH-3/6V) befand, wird der Knoten N1 entladen. Die Kondensatoren C5 und C6 sind dimensioniert, um eine Spannung von etwa 2/6V aus den Knoten N3 bzw. N4 auszukoppeln, abhängig davon, welcher der Knoten N1 und N2 entladen wurde. Da der Knoten N1 entladen wurde, bewirkt der Kondensator C6 das Abfallen des zweiten Bezugsspannungspegels am Knoten N4 auf (VH-5/6V) Der Knoten N3 bleibt auf dem Spannungspegel (VH-V) des Daten- Eingangssignals.
Zum Zeitpunkt t5 wird das Verriegelungssignal L2 auf Massepotential gepulst, um die Spannungspegel an den internen Leseknoten N3 und N4 zu vergleichen. Ähnlich dem ersten Spannungsvergleich arbeiten die Transistoren 11 und 12 als eine übliche Verriegelungsschaltung, die den Knoten langsam auf den niedrigeren Spannungspegel entlädt. Da der Knoten N3 sich auf dem Spannungspegel (VH-V) des Daten-Eingangssignals befand und der Knoten N4 auf dem zweiten Bezugsspannungspegel (VH-5/6V), wird der Knoten N3 zusammen zusammen mit BL1 entladen. Zum Zeitpunkt t6 wird das Entkopplungssignal I2 auf Massepotential gepulst, um die Transistoren T7 und T8 abzuschalten, wodurch die Knoten N3 und N4 von der restlichen Schaltung entkoppelt werden. Das Bit-Dekodiersignal B1 steuert die Ausgabe der Daten und kann zu jedem Zeitpunkt nach dem Ende eines Spannungsvergleichs an der betreffenden Verriegelungsschaltung aktiviert werden. Das Pulsen des Bit-Dekodiersignals B1 auf einen hohen Spannungspegel schaltet die Transistoren T13-T16 ein. Die Datenbits werden als erste binäre Daten- Ausgangssignale hoher oder niedriger Spannung durch die Daten-Ausgangssignale D1 und D1 ausgegeben und als zweite binäre Daten-Ausgangssignale hoher oder niedriger Spannung durch die Datenausgangssignale D2 und D2. Bei der Leseschaltung nach Fig. 1 stellt ein binäres Daten-Ausgangssignal mit hohem Spannungspegel das Datenbit 1 dar und ein binäres Daten-Ausgangssignal mit niedrigem Spannungspegel das Datenbit 0, obgleich solch eine genaue Korrelation unnötig ist. Daher stellen das erste binäre Daten-Ausgangssignal mit hohem Spannungspegel am Datenausgang D1 und das zweite binäre Daten-Ausgangssignal mit niedrigem Spannungspegel am Datenausgang D2 die Datenbits (10) dar.
Zum Zeitpunkt t7 wird das Wortleitungssignal W1, nachdem die Daten rückgeschrieben wurden, auf Massepotential gepulst, um den Transistor T1 abzuschalten und den Kondensator C1 zu entkoppeln. Zum Zeitpunkt t8 werden das Rückschreibsignal R1, das Wählsignal S1, die Entkopplungssignale I1 und I2 und die Verriegelungssignale L1 und L2 auf ihre betreffenden Pegel, die zum Zeitpunkt t0 vorhanden waren, zurückgepulst. Die Leseschaltung wird daher in Vorbereitung eines weiteren Datenlesezyklus rückgestellt.
Fig. 3 bezieht sich auf den Fall, daß Datenbits (D1=1, D2=1), die in der Speicherzelle 11 als Ladungspegel 2/6Q gespeichert sind, in einer Weise, die mit der in Fig. 8 dargestellten Rückschreibschaltung verträglich ist, gelesen werden. Die Schaltung zur Erkennung der Daten arbeitet wie vorher beschrieben mit der Ausnahme, daß das Einschalten des Transistors T1 die Spannungspegel an den Knoten N1 und N3 auf (VH-4/6V) verringert, da der Kondensator C1 bereits teilweise auf 2/6Q zum Zeitpunkt t2 aufgeladen ist. Zum Zeitpunkt t4 wird der Knoten N1 langsam entladen, da der Spannungspegel (VH-4/6V) des Daten-Eingangssignals am Knoten N1 niedriger ist als der erste Bezugsspannungspegel (VH-3/6V) am Knoten N2. Der Kondensator C6 verringert dann den Spannungspegel am Knoten N4 auf (VH-5/6V). Zum Zeitpunkt t5 wird der Spannungspegel (VH-4/6V) des Daten- Eingangssignal am Knoten N3 mit dem zweiten Bezugsspannungspegel (VH-5/6V) am Knoten N4 verglichen. Daher wird der Knoten N4 zum Zeitpunkt t5 langsam entladen, was den Unterschied beim Lesen der Datenbits (11) gegenüber dem früheren Beispiel des Lesens der Datenbits (10) erklärt.
Fig. 6 bezieht sich auf den Fall, daß die Datenbits (D1=0, D2=0), die in der Speicherzelle 11 als Ladungspegel 4/6Q gespeichert sind, in einer Weise gelesen werden, die mit der Rückschreibschaltung nach Fig. 8 verträglich ist. Die Leseschaltung arbeitet wie früher beschrieben, mit der Ausnahme, daß das Einschalten des Transistors T1 die Spannungspegel an den Knoten N1 und N3 auf (VH-2/6V) verringert, da der Kondensator C1 bereits teilweise auf 4/6Q zum Zeitpunkt t2 geladen ist. Zum Zeitpunkt t4 wird der Knoten N2 langsam entladen, da der Spannungspegel (VH-2/6V) des Daten-Eingangssignals am Knoten N1 höher als der erste Bezugsspannungspegel (VH-3/6V) des Knoten N2 ist. Der Kondensator C5 verringert dann den Spannungspegel am Knoten N3 auf (VH-4/6V). Zum Zeitpunkt t5 wird der Knoten N3 daher auf den Spannungspegel (VH-4/6V) des Daten-Eingangssignals eingestellt und der Knoten N4 weist den zweiten Bezugsspannungspegel von (VH-3/6V) auf. Daher wird der Knoten N3 langsam entladen, was den Datenbits (00) entspricht.
Fig. 7 bezieht sich auf den Fall, daß die Datenbits (D1=0, D2=1), die in der Speicherzelle 11 als Ladungspegel Q gespeichert sind, in einer Weise gelesen werden, die mit der in Fig. 8 dargestellten Rückschreibschaltung verträglich ist. Die Leseschaltung arbeitet wie vorher beschrieben mit der Ausnahme, daß das Einschalten des Transistors T1 die Spannungspegel an den Knoten N1 und N3 nicht verringert, weil der Kondensator C1 zum Zeitpunkt t2 bereits voll auf Q geladen ist. Zum Zeitpunkt t4 wird der Knoten N2 langsam entladen, da der Spannungspegel VH des Daten-Eingangssignals am Knoten N1 höher ist als der erste Bezugsspannungspegel (VH-3/6V) am Knoten N2. Der Kondensator C5 verringert dann den Spannungspegel am Knoten N3 auf (VH-2/6V). Zum Zeitpunkt t5 befindet sich der Knoten N3 auf dem justierten Spannungspegel (VH-2/6V) des justierten Daten-Eingangssignals und der Knoten N4 weist den zweiten Bezugsspannungspegel (VH-3/6V) auf. Daher wird der Knoten N4 langsam entladen, was die Datenbits (01) berücksichtigt.
Nachdem die Daten gelesen wurden, ist es notwendig, den gleichen Ladungspegel in die Speicherzelle rückzuschreiben, um den Verlust der gespeicherten Daten zu vermeiden. Es wird auf Fig. 3 Bezug genommen. Dies wird zwischen den Zeitpunkten t6 und t7 durchgeführt, während das Signal der geeigneten Wortleitung hoch bleibt. Eine Rückschreibschaltung zum Durchführen der Rückschreibfunktion in Verbindung mit der Leseschaltung nach Fig. 1, die mit den Taktsignalen nach Fig. 3 wie vorher beschrieben betrieben wird, ist in Fig. 8 dargestellt. Die Rückschreibschaltung schließt 12 Transistoren T31-T42 ein, die zwischen den Knoten N5 und N7 an die Leseschaltung angeschlossen sind.
Die Wirkungsweise der Rückschreibschaltung wird jetzt erläutert unter Bezugnahme auf Fig. 9 für den Fall des Rückschreibens der Datenbits (10) als Ladungspegel 0 in die Speicherzelle 11. Anfänglich wird das Rückschreibsignal R3 geerdet, die Transistoren T33, T36, T37 und T40 ausgeschaltet zu halten und irgendwelche Signale daran zu hindern, die Knoten N5 und N7 zu erreichen. Das Rückschreibsignal R2 befindet sich auf dem Spannungspegel VH. Die Knoten N1-N4, die auch in Fig. 1 dargestellt sind, befinden sich anfangs auf den in Fig. 4 zum Zeitpunkt t6 dargestellten Spannungspegeln. Diese Spannungen entsprechen den in Fig. 9 dargestellten, wo eine "0" einen entladenen oder niedrigen Knoten und eine "1" einen nicht entladenen oder hohen Knoten darstellt. Die Knoten N1 und N3 befinden sich anfangs auf niedrigen Spannungspegeln, während die Knoten N2 und N4 einen hohen Spannungspegel aufweisen.
Daher sind die Transistoren T34 und T39 eingeschaltet, während die Transistoren T35 und T38 ausgeschaltet sind. Das Rückschreibsignal R2 wird dann auf Massepotential gepulst. Da die Transistoren T34 und T39 eingeschaltet sind, werden die Knoten N35 und N36 entladen, wodurch die Transistoren T31, T32, T41 und T42 ausgeschaltet werden. Das Rückschreibsignal R3 wird dann auf VH gepulst, wodurch die Transistoren T33, T36, T37 und T40 eingeschaltet werden. Da jedoch die Transistoren T31, T32, T41 und T42 ausgeschaltet sind, werden die Knoten N5 und N7 nicht berührt. Da das Entkopplungssignal I2 und das Wortleitungssignal W1 hoch sind, hatte das Herunterpulsen des Verriegelungssignals L2 zum Zeitpunkt t5 sowohl den Kondensator C1 als auch den Knoten N3 während des Lesens der Datenbits (10) entladen. Daher bleibt der Kondensator C1 zweckmäßig entladen, um die Datenbits (10) darzustellen, wenn das Rückschreibsignal R3 auf VH gepulst wird. Es sei bemerkt, daß, da das Wortleitungssignal W2 sich auf Massepotential befindet, das Signal durch den Knoten N7 den Kondensator C2 nicht beeinflussen kann.
Beim Rückschreiben der Datenbits (11) als Ladungspegel 2/6Q in die Speicherzelle 11 befinden sich die Knoten N1 und N4 anfangs auf einem niedrigen Spannungspegel, während die Knoten N2 und N3 einen hohen Spannungspegel aufweisen. Daher sind die Transistoren T34 und T35 eingeschaltet und die Transistoren T38 und T39 sind ausgeschaltet, wenn das Rückschreibsignal R2 auf Massepotential gepulst wird. Der Knoten 35 wird dadurch entladen, was die Transistoren T31 und T32 ausschaltet. Der Knoten N36 bleibt hoch, wodurch die Transistoren T41 und T42 eingeschaltet bleiben. Wenn das Rückschreibsignal R3 auf VH gepulst wird, nimmt der Knoten N5 den Spannungspegel 1/3 (VH-VT) an und veranlaßt den Kondensator C1 sich auf 2/6Q aufzuladen. Es ist zu bemerken, daß, da das Wortleitungssignal W2 sich auf Massepotential befindet, der Signalspannungspegel von 2/3 (VH-VT) am Knoten N8 den Kondensator C2 nicht beeinflussen kann.
Beim Rückschreiben der Datenbits (00) als Ladungspegel 4/6Q in die Speicherzelle 11 besitzen die Knoten N2 und N3 anfangs einen niedrigen Spannungspegel, während die Knoten N1 und N2 einen hohen Spannungspegel aufweisen. Daher sind die Transistoren T38 und T39 eingeschaltet und die Transistoren T34 und T35 sind ausgeschaltet, wenn das Rückschreibsignal R2 auf Massepotential gepulst wird. Der Knoten N36 wird daher entladen, was die Transistoren T41 und T42 ausschaltet. Der Knoten N35 bleibt hoch, wodurch die Transistoren T31 und T32 eingeschaltet bleiben. Wenn das Rückschreibsignal R3 auf VH gepulst wird, nimmt der Knoten N5 den Spannungspegel 2/3 (VH-VT) an, was veranlaßt, daß der Kondensator C1 entsprechend auf 4/6Q geladen wird. Es sei wiederum bemerkt, daß, da das Wortleitungssignal W2 Massepotential aufweist, der Signalspannungspegel von 1/3 (VH-VT) am Knoten N7 den Kondensator C2 nicht beeinflussen kann.
Beim Rückschreiben der Datenbits (01) als Ladungspegel Q in die Speicherzelle 11 weisen die Knoten N2 und N4 anfangs einen niedrigen Spannungspegel auf, während die Knoten N1 und N 3 einen hohen Spannungspegel aufweisen. Daher sind die Transistoren T35 und T38 eingeschaltet und die Transistoren T34 und T39 ausgeschaltet, wenn das Rückschreibsignal R2 nach Masse gepulst wird. Die Knoten N35 und N36 werden dadurch entladen und schalten die Transistoren T31, T32, T41 und T42 aus. Wenn das Rückschreibsignal R3 auf VH gepulst wird, werden die Knoten N5 und N7 nicht berührt. Der Kondensator C1 wurde nach dem Lesen der Datenbytes (01) wegen des Entladens des Knotens N2 zum Zeitpunkt t4 etwas weniger als voll geladen zurückgelassen. Dies ist jedoch nur eine Form der Störspannung, die durch die Verwendung etwas größerer Kondensatoren C3 und C4 kompensiert wird, um die tatsächlichen Ladungspegel der Speicherzellen zu komprimieren. Daher lädt der Rückschreibzyklus den Kondensator C1 in passender Weise in vollstem Ausmaß auf. Es sei wiederum bemerkt, daß, da das Wortleitungssignal W2 sich auf Massepotential befindet, der Signalspannungspegel am Knoten N7 den Kondensator C2 nicht beeinflussen kann.
Die Leseschaltung nach Fig. 1 kann auch mit anderen Rückschreibschaltungen betrieben werden. Jedoch können die erforderlichen Eingangs-Taktsignale für andere Rückschreibschaltungen verschieden sein. Zum Beispiel werden die Eingangs-Taktsignale nach Fig. 10 benutzt, um die Leseschaltung nach Fig. 1 in einer Weise zu betreiben, die mit der Rückschreibschaltung nach Fig. 15 verträglich ist. Fign. 11-14 zeigen die Signalverläufe der internen Leseknoten für einen Lesezyklus unter Benutzung der Eingangs-Taktsignale nach Fig. 10. Die Fig. 10 schließt eine Umkehr in der Reihenfolge des Erdens des Verriegelungssignals L2 und des Entkopplungssignals I2 zu den Zeitpunkten t5 und t6 ein. Fig. 10 schließt auch einen kurzen Impuls des Entkopplungssignals I1 auf VH zum Zeitpunkt t6 ein. Dies erlaubt es den Zuständen der Knoten N1 und N 2, die Knoten N5 und N7 und damit auch den Kondensator C1 oder C2 zu Beginn eines Rückschreibzyklus zum Zeitpunkt t6 zu konditionieren. Daher ist die tatsächliche Zeit, in der das Entkopplungssignal I auf VH gepulst wird, die maximale Zeit, die erforderlich ist, um den Kondensator C1 oder C2 zu konditionieren. Der Rückschreibzyklus beginnt dann, nachdem das Entkopplungssignal I1 geerdet wurde, erneut. Daher muß die tatsächliche Zeit, die zwischen t6 und t7 verstrichen ist, lang genug sein, um sowohl das Konditionieren der Kondensatoren als auch einen vollständigen Rückschreibzyklus unterzubringen. Es sei bemerkt, daß für die Eingangs- Taktsignale nach Fig. 3 die Kondensatoren für den Rückschreibzyklus konditioniert wurden, als das Verriegelungssignal L3 zum Zeitpunkt t5 auf Massepotential gepulst wurde. Die anfängliche Betriebsweise der Leseschaltung mit Eingangs-Taktsignalen nach Fig. 10 ist ähnlich der der vorher beschriebenen mit den Eingangs- Taktsignalen nach Fig. 3.
Die Rückschreibschaltung nach Fig. 15 enthält 5 Transistoren T21-T25, die mit der Leseschaltung zwischen den Knoten N5 und N7 verbunden sind. Die Wirkungsweise der Rückschreibschaltung nach Fig. 15 wird jetzt unter Bezugnahme auf Fig. 10 beschrieben für den Fall, daß das Rückschreiben der Datenbits (10) als Ladungspegel 0 in die Speicherzelle 11 erfolgt. Die Knoten N2 und N4 befinden sich anfangs auf einem hohen Spannungspegel, während die Knoten N1 und N3 sich auf einem niedrigen Spannungspegel befinden. Daher ist der Transistor T22 eingeschaltet und der Transistor T21 ist ausgeschaltet. Der Transistor T23 ist stets eingeschaltet, da seine Gate-Elektrode sich stets auf den Spannungspegel (VH-VT) befindet. Da jedoch der Knoten N3 einen niedrigen Spannungspegel aufweist, bleibt der Transistor T34 und damit auch der Transistor T25 ausgeschaltet. Da das Entkopplungssignal I1 und das Wortleitungssignal W1 hoch waren und der Knoten N1 entladen war, hatte das Hochpulsen des Entkopplungssignals I1 zum Zeitpunkt t6 den Kondensator C1 beim Lesen der Datenbits (10) entladen.
Daher bleibt der Kondensator C1 passend entladen, um die Datenbits (10) darzustellen.
Beim Rückschreiben der Datenbits (11) als Ladungspegel 2/6Q in die Speicherzelle 11 befinden sich die Knoten N2 und N3 anfangs auf einem hohen Spannungspegel, während die Knoten N1 und N4 einen niedrigen Spannungspegel aufweisen. Daher bleibt das Gate des Transistors T24 hoch. Der Spannungspegel
erreicht dann die Gate-Elektrode des Transistors T25 und schaltet ihn ein.
Der Knoten N5 wurde entladen und der Knoten N7 nach dem Lesen der Datenbits (11) auf den Spannungspegel (VH-3/6V) belassen. Das Einschalten des Transistors T25 in den Sättigungsbetrieb hebt daher den Spannungspegel des Knotens N25 auf 113 (VH-VT) an und den Ladungspegel des Kondensators C1 auf 2/6Q. Der Knoten N7 fällt, hat aber keinen Einfluß auf den Kondensator C2, da das Wortleitungssignal W2 Massepotential aufweist.
Beim Rückschreiben der Datenbits (00) als Ladungspegel 4/6Q in die Speicherzelle 11 besitzen die Knoten N1 und N4 anfangs einen hohen Spannungspegel, während die Knoten N2 und N3 einen niedrigen Spannungspegel aufweisen. Da die Transistoren T21 und T23 daher eingeschaltet sind, dient der hohe Spannungspegel des Knotens N4 dazu, den Transistor T24 eingeschaltet zu halten.
Der Spannungspegel
erreicht dann die Gate-Elektrode des Transistors T25 und schaltet ihn ein. Der Knoten N7 wurde entladen, und der Knoten N5 nach dem Lesen der Datenbits (00) auf dem Spannungspegel (VT-2/6V) zurückgelassen. Das Einschalten des Transistors T25 erniedrigt daher den Spannungspegel des Knotens N5 auf ungefähr 213 (VH-VT) und den Ladungspegel des Kondensators C1 auf V/6Q. Der Knoten N7 steigt an, hat aber keine Wirkung auf den Kondensator C2, da das Wortleitungssignal W2 geerdet ist.
Beim Rückschreiben der Datenbites (01) als Ladungspegel Q in die Speicherzelle 11 befinden sich die Knoten N1 und N3 anfangs auf einem hohen Spannungspegel, während die Knoten N2 und N4 sich auf einem niedrigen Spannungspegel befinden. Die Transistoren T22 und T23 sind daher eingeschaltet, aber der Transistor T24 und damit auch der Transistor T25 bleiben ausgeschaltet. Da der Knoten N9 nach dem Lesen der Datenbites (01) auf einem Spannungspegel VH zurückgelassen wurde, bleibt der Kondensator C1 ungefähr auf den Pegel Q aufgeladen.
Die in Fig. 8 und Fig. 15 dargestellen Rückschreibschaltungen werden als gleich adäquate Alternativen angesehen. Während die Rückschreibschaltung nach Fig. 15 weniger Bauelemente aufweist und daher Platz für die Schaltung sparen kann, erfordert die Rückschreibschaltung nach Fig. 8 einfachere Eingangs-Taktsignale.
Während die Erfindung speziell Bezugnahme auf ein besonderes Ausführungsbeispiel beschrieben wurde, versteht es sich für die Fachleute, daß verschiedene Änderungen im Detail vorgenommen werden können. Zum Beispiel kann jede Anzahl von Speicherzellen durch die Leseschaltung gelesen werden. Solange als einzelne Wortleitungen jede Speicherzelle begleiten, ist es möglich, jede vorgegebene ausgewählte Speicherzelle zu lesen. Darüber hinaus würde, wenn die Speicherzelle 12 der hier beschriebenen Ausführungsbeispiele zu lesen wäre, die Arbeitsweise der Leseschaltung umgekehrt zu einer Links- Rechtssymmetrie, wie das in den Fig. 1, 8 und 15 dargestellt ist. Ebenso braucht die Anzahl der in einer gegebenen Speicherzelle gespeicherten möglichen Ladungspegel nicht auf 4 beschränkt zu sein, sondern kann jeden Betrag größer als 2 aufweisen, vorausgesetzt, daß das Datenlesen durch eine Reihe von Leseschaltungen für Differenz- Spannungspegel durchgeführt wird.

Claims

1. Leseschaltung zum Bestimmen des Datenzustandes eines Daten- Eingangssignals, das einem von n Ladungspegeln entspricht, bestehend aus:

Mitteln (11, 12) zum Liefern eines Daten-Eingangsignals, das einen Datenzustand darstellt, der einem von n Ladungspegeln entspricht, wobei n eine ganze Zahl größer 2 ist, und

Mitteln (einschließlich C3, C4) zum Erzeugen einer ersten Bezugsspannung, die eine vorgegebene Pegelhöhe aufweist, wobei die Leseschaltung dadurch gekennzeichnet ist, daß sie enthält

eine erste Leseschaltung (13) für Differenzspannungspegel, die auf den Spannungspegel des Daten-Eingangssignals anspricht und auf den ersten Bezugsspannungspegel, wobei die erste Differenz-Leseschaltung für Spannungspegel zumindest ein erstes Daten-Ausgangssignal (D1) als eine Funktion der relativen Größen des Spannungspegels des Daten-Eingangsignals und des ersten Bezugsspannungspegels liefert,

Mittel (einschließlich C5, C6), die auf das erste binäre Daten-Ausgangssignal ansprechen zum Erzeugen einer zweiten Bezugsspannung, die eine Pegelhöhe besitzt, die von der des ersten Bezugsspannungspegels, der von dem Zustand des ersten binären Daten-Ausgangssignals abhängt, verschieden ist, und

eine zweite Leseschaltung (14) für Differenzspannungspegel, die auf den Spannungspegel eines geregelten Daten- Eingangssignals anspricht und auf einen zweiten Bezugsspannungspegel, wobei das geregelte Daten- Eingangssignal einer Funktion des Daten-Eingangssignals entspricht, und die zweite Leseschaltung für Differenzspannungspegel zumindest ein zweites binäres Daten- Ausgangssignal (D2) als Funktion der relativen Größen des Spannungspegels des geregelten Daten-Eingangssignals und des zweiten Bezugsspannungspegels liefert, wobei das erste binäre Daten-Ausgangssignal und das zweite binäre Daten- Ausgangssignal dazu benutzt werden, einen der n Ladungspegel, der dem Daten-Eingangssignal entspricht, zu bestimmen

2. Leseschaltung nach Anspruch 1, bei der die Mittel, die auf das erste binäre Daten-Ausgangssignal ansprechen, um einen zweiten Bezugsspannungspegel zu erzeugen, bestehen aus:

zumindest einem Kondensator (C5, C6), bei dem ein Anschluß mit dem ersten binären Daten-Ausgangssignal der ersten Leseschaltung (13) für Differenzspannungspegel verbunden ist, und

zumindest einem Transistor (T7, T8), der zwischen einem internen Leseknoten (N3, N4) der zweiten Leseschaltung (14) für Differenzspannungspegel für den zweiten Bezugsspannungspegel, und dem anderen Anschluß des Kondensators angeschlossen ist, wobei die Gate-Elektrode des Transistors an ein getaktetes Spannungssignal angeschlossen ist.

3. Leseschaltung nach den Ansprüchen 1 oder 2, weiter enthaltend eine Rückschreibschaltung, die zwischen der ersten und zweiten Leseschaltung (13, 14) für Differenzspannungspegel angeschlossen ist.

4. Leseschaltung nach einem der vorhergehenden Ansprüche, bei der die erste und zweite Leseschaltung (13, 14) für Differenzspannungspegel einen kreuzgekoppelten Leseverstärker enthält.

5. Leseschaltung nach einem der vorhergehenden Ansprüche, bei der der Schaltungsknoten, an dem sich das Daten-Eingangssignal ausbildet (BL1, BL2), umfaßt:

eine erste Verbindung über einen ersten Kondensator (C3, C4) mit einer Quelle für ein Auswählsignal (S2, S1),

eine zweite Verbindung über einen zweiten Kondensator (C5, C6) mit einem entsprechenden internen Knoten (N2, N1) der ersten Leseschaltung (13) für Differenzspannungspegel,

eine dritte Verbindung über einen entsprechenden Durchschalttransistor (T5, T6) mit einem entsprechenden entgegengesetzten internen Knoten (N1, N2) der ersten Leseschaltung (13) für Differenzspannungspegel und

eine vierte Verbindung über einen entsprechenden Durchschalttransistor (T7, T8) mit einem entsprechenden internen Knoten (N3, N4) der zweiten Leseschaltung (14) für Differenzspannungspegel (14).