DE3784751T2 - Verfahren zur herstellung von verbindungsloechern auf integrierten schaltungen. - Google Patents

Verfahren zur herstellung von verbindungsloechern auf integrierten schaltungen.

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DE3784751T2 DE8787400652T DE3784751T DE3784751T2 DE 3784751 T2 DE3784751 T2 DE 3784751T2 DE 8787400652 T DE8787400652 T DE 8787400652T DE 3784751 T DE3784751 T DE 3784751T DE 3784751 T2 DE3784751 T2 DE 3784751T2
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Description

  • Diese Anmeldung ist eine Fortsetzung der gleichzeitig anhängigen Patentanmeldung in UA, Aktenzeichen 644,028, hinterlegt am 23. August 1984.
  • Diese Erfindung bezieht sich auf die Herstellung von Mehrlagenverdrahtungen für integrierte Schaltkreise und insbesondere auf die Ausbildung von Durchkontaktierungen für selektive elektrische Verbindungen zwischen ausgewählten Niveaus der Mehrlagenstruktur.
  • Integrierte Schaltkreise umfassen eine Vielzahl von Halbleiterkomponenten, die im wesentlichen koplanar relativ zueinander auf einem Siliciumwafer angeordnet sind. Um einen funktionierenden Schaltkreis zu gewinnen, ist es erforderlich, die elektrischen Kontaktbereiche diesen Komponenten elektrisch zu verbinden. Elektrische Verdrahtungen können, abhängig von der Kompliziertheit des Schaltkreises, eine Duplizierung von Komponenten erfordern, extensive oder komplizierte Leitungsführung der Verdrahtungen oder beides. Solche Erfordernisse beeinträchtigen die Schaltkreisverdichtung durch Verwendung von mehr Fläche, als erforderlich wäre, wenn die Verdrahtungen verlegt werden könnten ohne Berücksichtigung von einander überlappenden Metall-Leitungen.
  • Es ist natürlich möglich, Verdrahtungen übereinander zu führen ohne Kontakt unter Aufbau von integrierten Mehrlagenschaltkreiskomponenten, die zwei oder mehr Niveaus von Verdrahtungen umfassen, getrennt durch eine dielektrische Schicht. Wenn solche Komponenten aufgebaut werden, sind vertikale Verbindungen, manchmal als Durchkontaktierungen bezeichnet, erforderlich, um Signale und Signalrückläufe von einem Niveau der planaren Verdrahtungen zu dem anderen zu führen.
  • Mit zunehmender Komponentenverdichtung auf integrierten Schaltkreisen wird die Ausfluchtung von Metall zu Kontakten und Durchkontaktierungen mehr und mehr kritisch. Dies ist auf die Tatsache zurückzuführen, daß eine größere Komponentendichte notwendigerweise eine damit einhergehende Zunahme in der Kontakt- und Verdrahtungsdichte mit sich bringt. Wenn es infolgedessen erforderlich ist, einen bestimmten Kontakt oder eine Verdrahtung, die auf dem Substrat angeordnet ist, mit einer bestimmten Verdrahtung auf dem nächsthöheren Niveau elektrisch zu verbinden oder zwei bestimmte Verdrahtungen zwischen Niveaus elektrisch zu verbinden, ist die präzise Ausfluchtung der Durchkontaktierungen zwingend. Die Fehlausfluchtung könnte unerwünschte Kurzschlüsse zwischen Verdrahtungen hervorrufen oder zwischen einem Kontakt und einer Verdrahtung.
  • Zusätzlich zu den Kurzschlüssen kann eine Fehlausfluchtung auch einen randständigen elektrischen Kontakt zwischen der Durchkontaktierung und der Verdrahtung erzeugen, wodurch ein Bereich erhöhter Stromdichte hervorgerufen wird, ein Defekt, der möglicherweise fatal beim Betrieb des Schaltkreises sein kann. Darüberhinaus kann bei der Anwendung der vorbekannten Technik der Durchkontaktierung, bei der Durchkontaktiermaterial in eine Öffnung eingebracht wird, die durch das die Verdrahtungsniveaus trennende dielektrische Material geätzt worden ist, die Fehlausfluchtung der Durchkontaktieröffnung ein Überätzen des Dielektrikums nach unten bis in die Nähe der Oberfläche des Halbleitersubstrats hervorrufen, wenn nicht sogar in das Substrat. Nachfolgendes Einbringen des Durchkontaktiermetalls in die Öffnung könnte dann Defekte hervorrufen infolge Durchstanzens oder Verunreinigung des Substratmaterials.
  • Ein Verfahren der Kompensation bezüglich der Durchkontaktierfehlausfluchtung besteht darin, Kissen oder Nester zu bilden, die Vergrößerungen der Breite der planaren Verdrahtungen, etwa an dem Ort der Durchkontaktierung, sind. Je größer das Kissen oder Nest ist, desto größer kann infolgedessen die Durchkontaktierfehlausfluchtung sein, die tolerierbar ist. Die Erzeugung solcher Kissen oder Nester selbst hat einen nachteiligen Einfluß auf die Verdichtung, da diese verbreiterten Abschnitte der Verdrahtung einen dichteren Abstand zwischen den Verdrahtungen ausschließen. Darüberhinaus muß beim Plazieren einer metallischen Verdrahtungsleitung über ein Kontaktloch, das einen Komponentenkontaktbereich freilegt, eine Zugabe gemacht werden für mögliche Fehlausfluchtung der Metall-Leitungsposition relativ zu dem Loch, so daß das Loch nicht unabgedeckt bleibt und teilweise oder sogar vollständig bei extremen Fehlausfluchtungen den Ätzmitteln ausgesetzt wird, die verwendet werden, um das metallische Verdrahtungsleitungsmuster zu schaffen. Dies machte in der Vergangenheit erforderlich, daß die metallische Leitungsbreite in der Nähe des Loches einen bestimmten Bruchteil der Breite über die elektrischen Erfordernisse der Verdrahtungsleitung hinaus umfaßt, welcher Bruchteil mindestens gleich der erwarteten maximalen Fehlausfluchtung der Leitung ist.
  • Diese zusätzliche Breite erhöht die minimale Leitungsmitte- Leitungsmitte-Distanz, die bei der Auslegung der Geometrien für die metallischen Verdrahtungsleitungen möglich ist. Dies kann gezeigt werden unter Bezugnahme auf Fig. 13, die Metallstrukturen darstellt, welche schematisch die gegenwärtigen Erfordernisse repräsentieren. Wie in Fig. 13 gezeigt, ist eine "Hundeknochen"-Struktur 702, bei der es sich um eine Verbreiterung der Verdrahtungsleitung 704 handelt, so ausgelegt, daß sie vollständig den Kontaktbereich 706 umschließt durch überlagertes Metall, um sicherzustellen, daß der Kontaktbereich 706 nicht Ätzmitteln ausgesetzt wird, die angewandt werden bei der Bildung der Verdrahtungsleitungen 704. Infolgedessen ist die Mittellinie-Mittellinie-Distanz gleich w/2 + a + d + w/2, worin w die erforderliche Breite einer metallischen Verdrahtungsleitung ist, a die Fehlausfluchtungszugabe ist und d die erforderliche Trennung zwischen den Metall-Leitungen. Demgemäß kann man sehen, daß die Fehlausfluchtungszugabe a den notwendigen Abstand zwischen Leitungen vergrößert.
  • Demgemäß ist es ein Ziel der vorliegenden Erfindung, ein Verfahren für die Bildung vertikaler Verdrahtungen in Mehrniveau- Metallisierungen für integrierte Schaltkreise zu schaffen, welches im wesentlichen selbstausfluchtend ist. Das durch Patentanspruch 1 definierte Verfahren bezieht sich auf dieses Problem. Es ist festzuhalten, daß EP-A-0 175 604, welches die Schritte (a) bis (d) offenbart, Stand der Technik gemäß den Vorschriften von Art. 54(3) und (4) EPU darstellt. Das Verfahren der vorliegenden Erfindung unterscheidet sich von diesem Stand der Technik durch die Schritte (c1) und (c2).
  • Das Verfahren der vorliegenden Erfindung zielt ab auf die Bildung von Pfosten in einem integrierten Schaltkreis, der ein Halbleitersubstrat mit einer darüber gebildeten Isolierungsschicht umfaßt. Die Isolierschicht hat mindestens einen Komponentenkontaktbereich darin definiert. Eine Schicht eines ersten Metalls, das reaktiv ist bezüglich eines ersten Ätzmittels, jedoch im wesentlichen nicht reaktiv ist bezüglich eines zweiten Ätzmittels, wird auf der Isolierschicht gebildet und in den Komponentenkontaktbereichen. Eine Schicht eines zweiten Metalls, das reaktiv ist mit dem zweiten Ätzmittel, jedoch im wesentlichen nicht reaktiv ist mit dem Ätzmittel, wird auf der ersten Metallschicht gebildet. Die zweite Metallschicht wird dann nach Erfordernissen maskiert zur Bildung eines vorbestimmten Pfostenmusters mit mindestens einem definierten Pfosten mit einer Fläche, die mindestens gleich ist der Fläche des darunterliegenden Komponentenkontaktbereichs und im wesentlichen damit ausgefluchtet ist bezüglich der räumlichen Abdeckbeziehung mit ihm. Die Pfosten werden dann gebildet durch Ätzen der unmaskierten Abschnitte der zweiten Metallschicht. Da die erste Metallschicht nicht reaktiv ist mit dem zweiten Ätzmittel, endet das Ätzen an der Oberfläche der ersten Metallschicht. Die erste Metallschicht wird dann maskiert zur Bildung des gewünschten Verdrahtungsmusters. Die erste Metallschicht wird dann geätzt unter Bildung des ersten Ätzmittels. Da die zweite Metallschicht nicht reaktiv ist mit dem ersten Ätzmittel, bleiben die Pfosten, die in der zweiten Metallschicht gebildet worden waren, unbeeinträchtigt von dem ersten Ätzmittel und dienen ferner als Masken auf der ersten Metallschicht unter Erzeugung präziser Ausfluchtung zwischen den Pfosten, die aus der zweiten Metallschicht aufgebaut sind, mit der Verdrahtung, die aus dem ersten Metall aufgebaut ist, und mit den unterlagerten Komponentenkontaktbereichen.
  • Die Patentansprüche 2 bzw. 3 definieren zwei mögliche Alternativen für die Ausführung des Verfahrens, das im Patentanspruch 1 definiert ist.
  • Fig. 1 bis 5A illustrieren aufeinanderfolgende Querschnittsdarstellungen eines Fabrikationsschemas für einen integrierten Schaltkreis unter Verwendung eines alternativen bevorzugten Ausführungsbeispiels des Verfahrens der vorliegenden Erfindung.
  • Fig. 6 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, das im Querschnitt in Fig. 1 dargestellt ist.
  • Fig. 7 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, wie im Querschnitt in Fig. 2 dargestellt ist.
  • Fig. 8 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, wie im Querschnitt in Fig. 3 dargestellt.
  • Fig. 9 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, wie im Querschnitt in Fig. 4 dargestellt.
  • Fig. 10 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, wie im Querschnitt in Fig. 5 dargestellt.
  • Fig. 11A bis 11D zeigen aufeinanderfolgende Querschnittsansichten eines weiteren Fabrikationsschemas für einen integrierten Schaltkreis unter Verwendung eines anderen alternativen bevorzugten Ausführungsbeispiels der vorliegenden Erfindung.
  • Fig. 12 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises, wie im Querschnitt in Fig. 11A dargestellt.
  • Fig. 13 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises zur Darstellung von Fehlausfluchtungstoleranz in einem vorbekannten Fabrikationsschema.
  • Fig. 14 ist eine Draufsicht auf ein Segment eines integrierten Schaltkreises unter Darstellung der Oberdeckung von Metall bezüglich Kontaktfehlausfluchtungstoleranz gemäß der vorliegenden Erfindung.
  • In Fig. 1 bis 5A ist ein Fabrikationsschema für Mehrlagenverdrahtungen für integrierte Schaltkreise unter Verwendung einer bevorzugten Ausführungsform des Verfahrens der vorliegenden Erfindung dargestellt. Fig. 1 zeigt ein Halbleitersubstrat 102, in dem Komponenten ausgebildet sind. Eine dielektrische Schicht 104 ist auf der Oberfläche des Halbleitersubstrats 102 ausgebildet. Es ist bevorzugt, daß die dielektrische Schicht 104 ein Siliciumdioxidmaterial umfaßt, das bis zu einer Dicke von etwa 7000 Å (10 = 1 nm), vorzugsweise durch die Technik des chemischen Dampfniederschlags, aufgebracht ist.
  • Eine Mehrzahl von Öffnungen 106 wird in der dielektrischen Schicht 104 in vorbestimmter räumlicher Beziehung bezüglich der Komponenten ausgebildet, die in dem Siliciumsubstrat 102 geformt worden sind unter Anwendung irgendeiner kompatiblen Maskentechnik, beispielsweise optische Abbildung eines Musters auf Photoresist. Eine erste Metallschicht 108 wird über der dieelektrischen Schicht 104 und in den Öffnungen 106 gebildet, vorzugsweise unter Verwendung einer Sputter- Auftragtechnik. Physikalischer Dampfniederschlag oder chemischer Dampfniederschlag sind ebenfalls anwendbar. Es ist bevorzugt, daß die erste Metallschicht 108 Aluminium oder Aluminiumlegierungen umfaßt und bis zu einer Dicke im wesentlichen gleich 7500 Å gebildet wird.
  • Eine zweite Metallschicht 110 wird über der ersten Metallschicht 108 gebildet, vorzugsweise unter Anwendung einer Sputter- Niederschlagtechnik. Physikalischer Dampfniederschlag oder chemischer Dampfniederschlag (VCD) können jedoch ebenfalls verwandt werden. Es ist bevorzugt, daß die zweite Metallschicht 110 Wolfram umfaßt, das bis zu einer Dicke von im wesentlichen 7500 niedergeschlagen wird. Eine Schicht aus Photoresistmaterial 112 wird dann auf der zweiten Metallschicht 110 gebildet, wird maskiert und bemustert unter Verwendung konventioneller Photoresisttechniken zur Bildung eines Musters -von im wesentlichen parallen Streifen 114, wie in Fig. 6 dargestellt. Die Streifenmuster 114 werden segmentiert und auf dem Substrat in vorbestimmter räumlicher Beziehung mit den Öffnungen 106 angeordnet, da sie verwendet werden zur Bildung eines Teils von Durchkontaktierungspfosten, wie im einzelnen später in dieser Beschreibung erläutert.
  • Das unbemusterte Photoresist wird dann entwickelt zum Exponieren der zweiten Metallschicht 110, die heruntergeätzt wird bis zu der oberen Oberfläche der ersten Metallschicht 108 zur Bildung einer Mehrzahl von zweiten Metallstreifen 116, wie in Fig. 2 und 7 dargestellt, unter Verwendung der reaktiven Ionenätzung von Wolfram mit einem fluorbasierten Plasma, das durch das zweite Metall 110 hinausätzt, jedoch an dem ersten Metall 108 endet. Als nächstes wird, wie in Fig. 3 dargestellt, eine Schicht aus Photoresistmaterial 118 über den Streifen 116 und der ersten Metallschicht 108 ausgebildet, wird dann maskiert und bemustert unter Verwendung konventioneller Photoresisttechniken zur Bildung eines Musters von Durchkontaktierungen 120, welches Muster die Streifensegmente 116 in Draufsicht durchsetzt, wie in Fig. 8 dargestellt. Diese Schnitte bilden Pfostenkontaktierungen, wie nachfolgend beschrieben.
  • Das unbemusterte Photoresistmaterial wird entwickelt, und die freigelegten zweiten Metallbereiche werden weggeätzt bis herunter zur Oberfläche der ersten Metallschicht 108 unter Verwendung von reaktiver Ionenätzung des Wolframs mit einem fluorbasierten Plasma, das das zweite Metall wegätzt, jedoch am ersten Metall stoppt. Die freigelegten Bereiche der ersten Metallschicht 108 werden dann geätzt unter Anwendung eines zweiten Ätzmittels, das das erste Metall angreift, jedoch das zweite Metall nicht angreift und auch nicht das Material, aus dem die Isolierschicht 104 gebildet ist. Da in dieser Ausführungsform die erste Metallschicht Aluminium oder eine Aluminiumlegierung ist, werden die freigelegten Bereiche der ersten Metallschicht geätzt unter Anwendung einer reaktiven Ionenätztechnik mit einem chlorbasierten Plasma. Im Ergebnis dieses Ätzschrittes wird ein Verdrahtungsmuster 122 gebildet mit Pfostendurchkontaktierungen 124, die darauf angeordnet sind, über der Isolierschicht 104, wie in Fig. 4 und 9 dargestellt.
  • Wie in Fig. 9 zu sehen, werden die pfostenartigen Durchkontaktierungen 124 an den Schnitten der Verdrahtungen 122 mit den Streifensegmenten 116 gebildet. Im Ergebnis sind die pfostenartigen Durchkontaktierungen 124 automatisch ausgefluchtet mit den Verdrahtungen 122.
  • Eine Schicht aus Isoliermaterial, vorzugsweise SiO&sub2; wird über den Verdrahtungen 122 und den pfostenartigen Durchkontaktierungen 124 unter Anwendung von chemischem Niederdruckdampfniederschlag gebildet bis zu einer Dicke von vorzugsweise 20000 Å. Die isolierende Schicht 126 wird dann planarisiert, wie in Fig. 5 gezeigt unter Verwendung eines Rückätzplanarisierverfahrens, das die obere Oberfläche der pfostenartigen Durchkontaktierungen 124 freilegt (siehe auch Fig. 10). Um ein zweites Niveau von Verdrahtungen aufzubauen, wird eine dritte Metallisierungsschicht 128, vorzugsweise Aluminium, über der planarisierten Oberfläche der zweiten Isolierschicht 126 und den Oberseiten der pfostenartigen Durchkontaktierungen 124 gebildet unter Anwendung entweder des Sputterns, des physikalischen Dampfniederschlags oder CVD bis zu einer Dicke, die vorzugsweise 7500-12000 Å beträgt. Die dritte Metallschicht hat elektrischen Kontakt mit den freigelegten oberen Oberflächen der pfostenartigen Durchkontaktierungen 124. Wenn keine weiteren Niveaus erforderlich sind, wird die dritte Metallschicht in ein vorbestimmtes Verdrahtungsmuster geätzt, freigelegt in einer Schicht aus Photoresist, wie dies im Stand der Technik bekannt ist. Dieses abschließende Niveau kann dann mit einem Dielektrikum beschichtet werden als Kratzschutz in üblicher Weise, um die Mehrniveaustruktur zu vervollständigen.
  • Wenn zusätzliche Verdrahtungsniveaus gewünscht werden, wird eine vierte Metallschicht 130 über der dritten Metallschicht gebildet, und eine Schicht aus Photoresist 132 wird über der vierten Metallschicht 130 gebildet, wie oben in Verbindung mit Fig. 5A dargelegt. Das zweite Niveau von Verdrahtungen wie auch der zweite Satz von pfostenartigen Durchkontaktierungen für die elektrische Verbindung des zweiten Niveaus von Verdrahtungen mit einem dritten Niveau von Verdrahtungen werden in Übereinstimmung mit dem oben beschriebenen Verfahren gebildet. Dieser Prozeß kann wiederholt werden, bis die gewünschte Anzahl von Verdrahtungsniveaus erreicht worden ist.
  • Wie man aus der obigen Beschreibung der bevorzugten Ausführungsform des Verfahrens der vorliegenden Erfindung ersehen kann, werden die Durchkontaktierungspfosten 124 automatisch ausgefluchtet mit dem unterlagerten Verdrahtungsmuster 122, selbst dann, wenn die erste Maske nicht genau ausgefluchtet mit der zweiten Maske ist, da das zweite Metall selbst als eine Maske für das Ätzen des ersten Metalls dient, weil die Pfosten an den Schnittstellen zwischen den ersten und zweiten Metallen auftreten.
  • Indem nun auf Fig. 11A bis 11D bezuggenommen wird, so ist dort ein weiteres Fabrikationsschema für Mehrniveauverdrahtungen für integrierte Schaltkreise unter Verwendung eines noch anderen alternativen bevorzugten Verfahrens gemäß der vorliegenden Erfindung dargestellt. Fig. 11A zeigt ein Halbleitersubtrat 502, in dem Komponenten gebildet sind. Eine dielektrische Schicht 504 wird auf der Oberfläche des Halbleitersubstrats gebildet. Es ist bevorzugt, daß die dielektrische Schicht 504 ein Siliciumdioxidmaterial umfaßt, das bis zu einer Dicke von etwa 7000 Å, vorzugsweise durch die Technik des chemischen Dampfniederschlags, gebildet wird.
  • Eine Mehrzahl von Öffnungen 506 werden in der dielektrischen Schicht 504 gebildet unter Freilegung von Kontaktbereichen der Komponenten, die in dem Siliciumsubstrat 502 gebildet worden sind. Die Öffnungen 506 werden in der dielektrischen Schicht 504 gebildet unter Verwendung irgendeiner kompatiblen Maskentechnik, beispielsweise optische Abbildung eines Musters in Photoresists. Eine erste Metallschicht 508 wird über der dielektrischen Schicht 504 und in den Öffnungen 506 gebildet, wodurch Kontakt hergestellt wird mit den Komponentenkontaktbereichen, welche durch die Öffnungen 506 freigelegt worden sind. Es ist auch bevorzugt, daß die erste Metallschicht 508 gebildet wird unter Anwendung einer Sputter-Auftragtechnik. Physikalischer oder chemischer Dampfniederschlag können jedoch ebenfalls verwandt werden. Es ist bevorzugt, daß die erste Metallschicht 508 Aluminium oder Aluminiumlegierung umfaßt und bis zu einer Dicke von 7500 Å gebildet wird.
  • Eine zweite Metallschicht 510 wird über der ersten Metallschicht 508, vorzugsweise unter Anwendung einer Sputter-Auftragtechnik, gebildet. Physikalischer Dampfniederschlag oder chemischer Dampfniederschlag (CVD) können jedoch ebenfalls verwendet werden. Es ist bevorzugt, daß die zweite Metallschicht 510 Wolfram umfaßt, das bis zu einer Dicke im wesentlichen gleich 7500 Å gebildet wird. Eine Schicht aus Photoresistmaterial 512 wird dann auf der zweiten Metallschicht 510 gebildet und wird maskiert und bemustert unter Anwendung konventioneller Photoresisttechniken zur Bildung eines Pfostenmusters. Jene Pfosten, die definiert werden über unterlagerten Kontaktbereichen, siehe beispielsweise 514 in Fig. 11A, werden vollständig dimensioniert und umschließen einschließlich Fehlausfluchtungstoleranz die darunterliegende Öffnung 506 und den Komponentenkontaktbereich.
  • Das unbemusterte Photoresist wird dann entwickelt zum Frei legen der zweiten Metallschicht 510, die abgeätzt wird bis zu der oberen Oberfläche der ersten Metallschicht 508 zwecks Bildung einer Mehrzahl von Pfosten 516, wie in Fig. 11B und 12 dargestellt, vorzugsweise unter Anwendung reaktiver Ionenätzung des Wolframs mit einem fluorbasierten Plasma, das durch die zweite, aus Wolfram bestehende Metallschicht ätzt, jedoch an der ersten, aus Aluminiummetall bestehenden Schicht 508 endet.
  • Als nächstes wird, wie in Fig. 11C dargestellt, eine Schicht aus Photoresistmaterial 518 über den Pfosten 516 und der ersten Metallschicht 508 gebildet, wird dann maskiert und bemustert unter Anwendung konventioneller Photoresisttechniken zur Bildung eines Musters 520 von Verdrahtungen, wie durch die gestrichelten Linien in Fig. 11C angedeutet. Das unbemusterte Photoresistmaterial wird entwickelt, und die freigelegten ersten Metallflächen werden weggeätzt herunter bis zur Oberfläche der Isolierschicht 504 unter Verwendung eines zweiten Ätzmittels, das das erste Metall angreift, jedoch das zweite Metall oder das Material, aus dem die Isolierschicht 504 besteht, nicht angreift. Da in dieser Ausführungsform die erste Metallschicht Aluminium oder eine Aluminiumlegierung ist, werden die freigelegten Bereiche der ersten Metallschicht 508 vorzugsweise unter Anwendung einer reaktiven Ionenätztechnik mit einem chlorbasierten Plasma geätzt. Als ein Ergebnis dieses Ätzschrittes wird ein Verdrahtungsmuster 522 mit darauf angeordneten Pfosten 516 über der Isolierschicht 504 gebildet, wie in Fig. 11D und 12 dargestellt. Die Pfosten 516 dienen als Masken während des zweiten Ätzprozesses. Da sie vollständig einschließlich Fehlausfluchtungstoleranz die unterlagerten Öffnungen 506 in der Isolierschicht 504 umschließen, und da sie nicht reagieren mit dem zweiten Ätzmitteln, hindern sie das zweite Ätzmittel daran, in die Öffnungen 506 einzudringen und möglicherweise die Komponentenkontaktbereiche freizulegen oder in anderer Weise zu beschädigen.
  • Das abschließende Verdrahtungsniveau kann aufgebaut werden durch Bildung einer einzelnen Schicht des Erstmetalls über der freigelegten oberen Oberfläche der unterlagerten Pfosten, welche Lage dann geätzt wird entsprechend einem vorbestimmten Muster, exponiert in einer Schicht aus Photoresist, wie dies im Stand der Technik bekannt ist. Dieses abschließende Niveau kann dann mit einem Dielektrikum beschichtet werden zwecks Kratzschutz in üblicher Weise, um die Mehrniveaustruktur zu vervollständigen.
  • Wie in Fig. 14 im Vergleich mit dem Stand der Technik nach Fig. 13 erkennbar, schafft die vorliegende Erfindung einen Schutz der unterlagerten Kontaktbereiche, während die Notwendigkeit eliminiert wird, die Fehlausfluchtungszugabe (a) zwischen der Mittellinie-Mittellinie-Distanz vorzusehen, wodurch die Leitungen näher aneinander um diesen Betrag positioniert werden können. Gegenwärtig beträgt eine typische Abmessung für den intermetallischen Abstand (d) etwa 2 Mikron, während die Fehlausfluchtungszugabe (a) typischerweise gleich einem halben Mikron ist. In einem hoch oder sehr hoch integrierten Schaltkreis kann sich die Eliminierung der halben Mikrontoleranzzugabe zwischen jeweils benachbarten Verdrahtungsleitungen aufaddieren zu einer erheblichen Einsparung im Oberflächenverbrauch, wodurch der Einbau von mehr Komponenten in dem Substrat ermöglicht wird. Zusätzlich zum Ermöglichen kleinerer Abstände der Metall-Leitungen schützt die Anwendung dieses Verfahrens die unterlagerten Strukturen gegen unerwünschtes Metallätzen im Falle von Fehlausfluchtung. Darüberhinaus werden die Pfosten, die zum Schutz der unterlagerten Kontaktbereiche gebildet wurden, auch anwendbar als Durchkontaktierungspfosten und tragen demgemäß nicht zu irgendwelchen Verfahrenskomplizierungen bei.
  • Ein anderes Verfahren zum Schutz gegen unbeabsichtigtes Ätzen von unterlagerten Kontaktbereichen besteht darin, eine dünne Ätzstoppschicht vorzusehen. Beispielsweise wird eine dünne Schicht aus Titan mit einer Dicke von etwa 400 Å über den exponierten unterlagerten Kontaktbereichen gebildet. Als nächstes wird eine zweite dünne Schicht aus beispielsweise Wolfram mit einer Dicke von etwa 800 Aß über der Titanschicht gebildet. Danach wird eine erste Metallschicht aus Aluminium über den dünnen Titan-Wolframschichten gebildet. Dem folgt die Bildung einer zweiten Metallschicht, beispielsweise Wolfram, über der Aluminiumschicht. Das Ätzen der Wolfram- und Aluminumschicht in die vorbestimmten Muster würde wie oben beschrieben ausgeführt. Die dünnen Titan-Wolframschichten würden jedoch als Ätzbegrenzung gegen das Ätzmittel wirken, das für das Atzen der Aluminiumschicht verwendet wird. In ähnlicher Weise würde bei Anwendung von Wolfram als erster Metallschicht und Aluminium als zweiter Metallschicht eine dünne Schicht aus Aluminium von etwa 300 Å Dicke verwendet zwischen der Wolframschicht und den unterlagerten exponierten Kontaktbereichen, und zwar als Ätzstoppschicht. Wenn auf diese Weise die Aluminium- und Wolframschicht in ihre vorbestimmten Muster geätzt werden, wie oben beschrieben, dient die dünne Aluminiumschicht als eine Ätzgrenze gegen das Ätzmittel, das für das Atzen der überlagerten Wolframschicht verwendet wird.
  • Der abschließende Schritt in beiden obigen Beispielen besteht darin, die dünnen Ätzstoppschichten zu ätzen. Obwohl das Ätzmittel, verwendet zum Atzen der Ätzstoppschichten auch die Pfosten ätzen würde die in der zweiten Metallschicht gebildet worden sind, wäre der Anteil an verlorengehendem Pfostenmaterial minimal infolge der relativen Dünnheit der Ätzstoppschicht. Obwohl etwas Pfostenmaterial verloren ginge, verringert die Anwendung der dünnen Barriereschicht, wie oben beschrieben, erheblich die nachteiligen Einflüsse der Fehlausfluchtung bezüglich unterlagerter Kontaktbereiche.
  • Während die Prinzipien der vorliegenden Erfindung nun klargestellt wurden in einem illustrativen Ausführungsbeispiel entsprechend dem Anspruch 1, wird Fachleuten unmittelbar deutlich, daß zahlreiche Modifikationen von Struktur, Anordnung, Elementen, Material und Komponenten möglich sind, angewandt beim Praktizieren der Erfindung und in übrigen, welche besonders angepaßt sind für spezifische Umgebungen und Betriebserfordernisse, ohne von jenen Prinzipien abzuweichen. Die beigefügten Ansprüche sollen demgemäß jegliche solche Modifikation innerhalb der Beschränkungen nur des Anspruchs 1 abdecken und umfassen.

Claims (8)

1. Ein Verfahren für die Bildung von Kontaktlöchern in einer integrierten Schaltung, umfassend die Schritte:
(a) Bilden einer Schicht eines ersten Metalls auf einem Halbleitersubstrat,
(b) Bilden einer Schicht eines zweiten Metalls auf der ersten Metallschicht,
(c) Atzen der zweiten Metallschicht mit einem zweiten Ätzmittel, das mit dem zweiten Metall reagiert, jedoch im wesentlichen unreaktiv ist mit dem ersten Metall, um so ein vorbestimmtes Kontaktlochmuster zu bilden,
(d) Ätzen der ersten Metallschicht mit einem ersten Ätzmittel, das mit dem ersten Metall reagiert, jedoch im wesentlichen unreaktiv ist mit dem zweiten Metall, um so ein vorbestimmtes Verschaltungsmuster zu bilden, dadurch gekennzeichnet, daß der Schritt (c) umfaßt (c1) einen vorbereitenden Ätzschritt mit dem zweiten Ätzmittel, um so ein vorläufiges Muster zu bilden einschließlich Kontaktlochbereichen, und (c2) einen abschließenden Ätzschritt mit dem zweiten Ätzmittel, um so alle Bereiche des zweiten Metalls abzutragen mit Ausnahme des Kontaktlochmusters.
2. Das Verfahren nach Anspruch 1, bei dem das vorläufige Muster das Verschaltungsmuster ist und die Ätzschritte in der Reihenfolge (c1), (d), (c2) ausgeführt werden.
3. Das Verfahren nach Anspruch 1, bei dem das vorläufige Muster abweicht von dem Verschaltungsmuster und Schritt (c2) ausgeführt wird mit dem Verschaltungsmuster, wobei die Ätzschritte in der Reihenfolge (c1), (c2), (d) ausgeführt werden.
4. Das Verfahren nach Anspruch 1, zusätzlich die Schritte umfassend:
(e) Bilden einer ersten dielektrischen Schicht über den Verschaltungs- und Kontaktlochmustern und
(f) Bilden einer im wesentlichen planaren Oberfläche auf der ersten dielektrischen Schicht, welche Oberfläche im wesentlichen koplanar ist mit den oberen Oberflächen des Kontaktlochmusters durch Rückätzen der dielektrischen Schicht, bis mindestens die obere Oberfläche des Kontaktlochmusters freigelegt ist, unter Verwendung eines Ätzmittels, das mit dem dielektrischen Material reagiert, jedoch im wesentlichen unreaktiv ist mit dem zweiten Metall, wobei die freigelegten oberen Oberflächen Kontaktlochbereiche bilden.
5. Das Verfahren nach Anspruch 4, zusätzlich die Schritte umfassend:
(g) Bilden einer dritten Schicht des ersten Metalls auf der planaren Oberfläche im Kontakt mit den Kontaktlochbereichen,
(h) Atzen der dritten Schicht in ein zweites vorbestimmtes Verschaltungsmuster, und
(i) Bilden einer Schicht aus dielektrischem Material über dem zweiten vorbestimmten Verschaltungsmuster und der ersten dielektrischen Schicht.
6. Das Verfahren nach Anspruch 4 mit den zusätzlichen Schritten:
(g) Bilden einer dritten Schicht des ersten Metalls auf der planaren Oberfläche in Kontakt mit dem Kontaktlochbereich,
(h) Bilden einer vierten Schicht des zweiten Metalls auf der dritten Schicht,
(i) Ätzen der vierten Schicht mit dem zweiten Ätzmittel in ein zweites vorbestimmtes Kontaktlochmuster, wobei mindestens ein Kontaktloch eine Fläche aufweist, die mindestens im wesentlichen gleich der Fläche eines darunter liegenden Kontaktlochbereichs ist und im wesentlichen damit ausgefluchtet ist, in überdeckender räumlicher Beziehung mit diesem, und
(j) Bilden eines zweiten Satzes von Kontaktlöchern in vorbestimmter räumlicher Beziehung mit einem zweiten vorbestimmten Verschaltungsmuster durch Atzen der dritten Schicht in das zweite vorbestimmte Verschaltungsmuster mit dem ersten Ätzmittel.
7. Das Verfahren nach Anspruch 6 mit den zusätzlichen Schritten:
(k) Wiederholen von Schritt (e) bezüglich des zweiten Musters und
(l) Wiederholen von Schritt (f).
8. Das Verfahren nach Schritt 7, bei dem die Schritte (g) bis (l) mindestens einmal wiederholt werden zur Bildung von zumindest einem dritten Satz von Kontaktlöchern und mindestens einem dritten vorbestimmten Verschaltungsmuster mit den zusätzlichen Schritten:
(m) Bilden einer Deckschicht aus dem ersten Metall auf der obersten planaren Oberfläche,
(n) Atzen der Deckschicht in ein abschließendes vorbestimmtes Verschaltungsmuster und
(o) Bilden einer Deckschicht aus dielektrischem Material über dem abschließenden vorbestimmten Verschaltungsmuster und der obersten dielektrischen Schicht.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61258453A (ja) * 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
US4954423A (en) * 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
JPS63132452A (ja) * 1986-11-24 1988-06-04 Mitsubishi Electric Corp パタ−ン形成方法
NL8701032A (nl) * 1987-05-01 1988-12-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen.
US4981550A (en) * 1987-09-25 1991-01-01 At&T Bell Laboratories Semiconductor device having tungsten plugs
US4963510A (en) * 1987-11-02 1990-10-16 Texas Instruments Incorporated Method and apparatus for providing interconnection between metallization layers on semiconductors devices
GB2212979A (en) * 1987-12-02 1989-08-02 Philips Nv Fabricating electrical connections,particularly in integrated circuit manufacture
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5488394A (en) * 1988-01-05 1996-01-30 Max Levy Autograph, Inc. Print head and method of making same
US5162191A (en) * 1988-01-05 1992-11-10 Max Levy Autograph, Inc. High-density circuit and method of its manufacture
US4897676A (en) * 1988-01-05 1990-01-30 Max Levy Autograph, Inc. High-density circuit and method of its manufacture
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
DE3881032T2 (de) * 1988-05-26 1993-11-25 Fairchild Semiconductor Verbindungssystem von hoher Leistungsfähigkeit für eine integrierte Schaltung.
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US4917759A (en) * 1989-04-17 1990-04-17 Motorola, Inc. Method for forming self-aligned vias in multi-level metal integrated circuits
FR2650472A1 (fr) * 1989-07-27 1991-02-01 Bull Sa Procede de depot d'une couche isolante sur une couche conductrice du reseau multicouche d'une carte de connexion de circuit integre de haute densite, et carte en resultant
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
US5000818A (en) * 1989-08-14 1991-03-19 Fairchild Semiconductor Corporation Method of fabricating a high performance interconnect system for an integrated circuit
US4991285A (en) * 1989-11-17 1991-02-12 Rockwell International Corporation Method of fabricating multi-layer board
US4992059A (en) * 1989-12-01 1991-02-12 Westinghouse Electric Corp. Ultra fine line cable and a method for fabricating the same
US5112761A (en) * 1990-01-10 1992-05-12 Microunity Systems Engineering Bicmos process utilizing planarization technique
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5071359A (en) * 1990-04-27 1991-12-10 Rogers Corporation Array connector
US5245751A (en) * 1990-04-27 1993-09-21 Circuit Components, Incorporated Array connector
JPH0710030B2 (ja) * 1990-05-18 1995-02-01 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層配線基板の製造方法
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
US5118385A (en) * 1991-05-28 1992-06-02 Microelectronics And Computer Technology Corporation Multilayer electrical interconnect fabrication with few process steps
JPH06216061A (ja) * 1992-11-25 1994-08-05 Sgs Thomson Microelectron Inc 自己整合型ビア
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
KR0137978B1 (ko) * 1994-10-12 1998-06-15 김주용 반도체 소자 제조방법
US6191484B1 (en) * 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5593919A (en) * 1995-09-05 1997-01-14 Motorola Inc. Process for forming a semiconductor device including conductive members
KR0185298B1 (ko) * 1995-12-30 1999-04-15 김주용 반도체 소자의 콘택홀 매립용 플러그 형성방법
US5639692A (en) * 1996-04-08 1997-06-17 Chartered Semiconductor Manufacturing Pte, Ltd. Non-etch back SOG process using a metal via stud
US5925577A (en) * 1997-02-19 1999-07-20 Vlsi Technology, Inc. Method for forming via contact hole in a semiconductor device
US5851302A (en) * 1997-02-19 1998-12-22 Vlsi Technology, Inc. Method for dry etching sidewall polymer
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6251773B1 (en) 1999-12-28 2001-06-26 International Business Machines Corporation Method of designing and structure for visual and electrical test of semiconductor devices
US7084066B1 (en) * 2000-07-03 2006-08-01 Cypress Semiconductor Corporation Method of uniformly etching refractory metals, refractory metal alloys and refractory metal silicides
TW477019B (en) * 2000-09-15 2002-02-21 Promos Technologies Inc Via chain structure and process with testing potential
US6569295B2 (en) * 2001-03-20 2003-05-27 International Business Machines Corporation Method for grading surface topography for improved step coverage and planarization
US7358116B2 (en) * 2002-04-29 2008-04-15 Intel Corporation Substrate conductive post formation
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
US20090165296A1 (en) * 2006-04-04 2009-07-02 Yoash Carmi Patterns of conductive objects on a substrate and method of producing thereof
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
US11328954B2 (en) * 2020-03-13 2022-05-10 International Business Machines Corporation Bi metal subtractive etch for trench and via formation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2731333A (en) * 1954-05-13 1956-01-17 Komak Inc Method of forming ornamented surfaces
US3489656A (en) * 1964-11-09 1970-01-13 Western Electric Co Method of producing an integrated circuit containing multilayer tantalum compounds
US3679941A (en) * 1969-09-22 1972-07-25 Gen Electric Composite integrated circuits including semiconductor chips mounted on a common substrate with connections made through a dielectric encapsulator
US3756887A (en) * 1971-07-29 1973-09-04 Us Navy Method of making microfuses on a thin film circuitry panel
US3904461A (en) * 1972-10-02 1975-09-09 Bendix Corp Method of manufacturing solderable thin film microcircuit with stabilized resistive films
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US4203800A (en) * 1977-12-30 1980-05-20 International Business Machines Corporation Reactive ion etching process for metals
US4410622A (en) * 1978-12-29 1983-10-18 International Business Machines Corporation Forming interconnections for multilevel interconnection metallurgy systems
JPS57130461A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor memory storage
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
FR2564242B1 (fr) * 1984-05-11 1986-09-19 Efcis Procede de fabrication de circuits integres a plusieurs niveaux d'interconnexion en tungstene
JPS613431A (ja) * 1984-06-15 1986-01-09 Nec Corp 多層配線を有する半導体装置およびその製造方法
EP0175604B1 (de) * 1984-08-23 1989-07-19 Fairchild Semiconductor Corporation Verfahren zum Herstellen von Kontaktlöchern auf integrierten Schaltungen

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US4670091A (en) 1987-06-02
DE3784751D1 (de) 1993-04-22
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