DE3633310C2

DE3633310C2 -

Info

Publication number: DE3633310C2
Application number: DE3633310A
Authority: DE
Inventors: Andrew Gordon Francis Bridgewater N.J. Us Dingwall
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1985-10-01
Filing date: 1986-09-30
Publication date: 1989-09-07
Also published as: HK105694A; GB2181315B; KR910001052B1; JPH0343810B2; GB8623541D0; KR870004577A; DE3633310A1; US4633222A; GB2181315A; JPS6291022A

Description

Die Erfindung geht aus von einer Schaltungsanordnung, wie sie im Oberbegriff des Anspruchs 1 angegeben ist.

Aus dem RCA Solid State Databook "CMOS Integrated Circuits", Ausgabe 1983, insbesondere Seiten 721 und 722, ist ein Allzweck- Laborimpulsgenerator bekannt, der Impulse einstellbarer Frequenz und einstellbaren Tastverhältnisses für Laboranwendungen liefert. Das Tastverhältnis läßt sich durch Umschaltung von Kapazitäten eines Multivibrators wählen. Ferner ist aus der US-PS 37 81 871 ein Analog/Digital-Wandler bekannt, der mit variabler Taktfrequenz arbeitet, wobei die Taktfrequenz für die Umwandlung des Analogsignals in die höherwertigen Bits wegen der dazu benötigten längeren Zeit höher ist als für die nachfolgende Umwandlung in die niedrigerwertigen Bits, auf deren Werte sich der Wandler schneller einstellen kann. Infolge des Anwachsens der Taktimpulsfrequenz bei jedem Umwandlungsvorgang eines analogen Signalwertes in einen Digitalwert läßt sich die Umwandlungsgeschwindigkeit heraufsetzen.

Bei taktgesteuerten Systemen werden Operationen häufig bei beiden Phasen einer jeden Taktperiode durchgeführt, d. h. sowohl wenn das Taktsignal den positiveren (hohen) Pegel als auch wenn es den negativeren (niedrigen) Pegel hat. Auf A/D-Wandler als Beispiel wurde bereits hingewiesen. Typischerweise wird in einem A/D-Wandler eine unbekannte analoge Eingangsspannung während der einen Phase (Abfrageintervall) jeder Taktperiode "abgefragt". Das "abgefragte" Signal wird dann während einer zweiten Phase (Umwandlungsintervall) jeder Taktperiode mit einer Referenzspannung verglichen und in ein Digitalsignal umgewandelt. Während der Umwandlungsphase müssen außerdem andere Aufgaben erfüllt werden (organisatorische Operationen), wozu u. a. die Vorbereitung des Systems zum Ansprechen auf die nächste Abfragephase gehört.

Die Taktsteuerung eines A/D-Wandlers erfolgt typischerweise durch ein rechteckförmiges oder sinusförmiges Taktsignal geeigneter Frequenz bei festem Verhältnis des Abfrageintervalls T _S zum Umwandlungsintervall T _C (Intervall für Verarbeitung und organisatorische Operationen), wie es bei einem symmetrischen Taktsignal der Fall ist, wo das Abfrageintervall T _S gleich dem Umwandlungsintervall T _C ist und das direkt an den Takteingang (oder die Takteingänge) des Wandlers gelegt wird.

Die Frequenz f des an ein System gelegten Taktsignals wird normalerweise vom Benutzer gewählt und kann sich über einen weiten Bereich ändern. Es hat sich jedoch z. B. für die Taktung eines A/D-Wandlers zum Abfragen der unbekannten Eingangsspannung gezeigt, daß bei einem Taktsignal mit festem Verhältnis T _S/T _C für einen großen Teil des Taktsignal-Frequenzspektrums nicht die besten Ergebnisse erzielt werden. Bei hoher Taktfrequenz ist nämlich das Zeitintervall (T = 1/f), das zur Durchführung von Funktionen während jeder Periode zur Verfügung steht, klein und reicht manchmal nicht aus, bestimmte notwendige Funktionen ohne beträchtliche Fehler durchzuführen. Andererseits wurde gefunden, daß bei niedriger Taktfrequenz das entsprechend längere Zeitintervall Fremd- und Rauschimpulsen Gelegenheit gibt, das System zu beeinflussen. Schließlich sei noch festgestellt, daß die genannten Takt-Asymmetrierschaltungen dafür bestimmt sind, bei einer speziellen Taktsignalfrequenz zu funktionieren.

Zur Veranschaulichung dieser Probleme sei auf Fig. 2 vorgegriffen, in der die Kurven A und B das Fehlerniveau eines typischen A/D-Wandlers aufzeigen, der mit einem symmetrisch alternierenden (rechteckförmigen) Abfragesignal der Frequenz f betrieben wird, wobei innerhalb jeder Periode des Taktsignals das Abfrage- und das Umwandlungsintervall beide gleich 1/2 f sind. Im Kontrast hierzu zeigt die Kurve C der Fig. 2 das Fehlerniveau desselben A/D-Wandlers, wenn er gemäß der Erfindung mit einer asymmetrischen Abfrageperiode (T _S) betrieben wird, wie es durch Kurvensegmente A, B und C in Fig. 3 definiert ist. Symmetrische Taktsignale, bei denen T _S im wesentlichen gleich T _C ist, schränken den Betrieb des Wandlers bei niedrigen und hohen Taktfrequenzen stark ein. Einige dieser Einschränkungen seien nachstehend diskutiert.

Ein A/D-Wandler enthält normalerweise einen Vergleicher, an dessen Eingang während der Abfragephase eine unbekannte Eingangsspannung gelegt wird. Bei niedrigen Taktfrequenzen, wenn das Abfrageintervall lang genug ist, um extensive Änderungen in der Amplitude der Eingangsspannung zu umfassen, kann der Vergleicher, der normalerweise vor der Abfrage auf einen Kipp- Punkt getrieben wird, in die Sättigung und dann zurück aus der Sättigung gesteuert werden. Der Vergleicher ist nicht immer in der Lage, allen diesen Änderungen zu folgen, insbesondere wenn er aus mehreren Stufen in Kaskadenschaltung besteht. Dies hat zur Folge, daß bei symmetrischem Betrieb im Falle niedriger Frequenzen ein Ansteigen des Fehlerniveaus zu beobachten ist, wie es die Kurve A in Fig. 2 zeigt. Aus diesem Grund wird in erfindungsgemäßen Schaltungen das Abfrageintervall bei niedrigeren Frequenzen zwischen 0 Hz und F _B1, wie es das Kurvensegment A in Fig. 3 zeigt, auf einen festen Wert T _S1 begrenzt, der nicht viel größer ist als die Mindestzeit (T _SM), die nötig ist, um den Wert der unbekannten, zu messenden Eingangsspannung genau zu fühlen bzw. einzufangen.

In Verbindung mit den vorstehenden Beobachtungen hat es sich ferner herausgestellt, daß im Bereich mittlerer und hoher Taktfrequenzen manchmal je nach Anzahl und Art der während des Umwandlungsintervalls durchgeführten Funktionen ein symmetrisches Abfragesignal (Abfrageintervall gleich Umwandlungsintervall) zu einem Fehlerniveau führt, das von der Frequenz abhängt, wie es die Kurve B in Fig. 2 zeigt.

Schließlich wurde festgestellt, daß das Fehlerniveau relativ steil ansteigt, wenn das Umwandlungsintervall T _C kürzer wird als ein gewisses Minimum T _CM, während eine kontrollierte Verkürzung des Abfrageintervalls T _S unter ein gewisses Minimum T _SM nicht zu so steilem Anstieg des Fehlerniveaus führt.

Der im Anspruch 1 angegebenen Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Erzeugung eines asymmetrischen Ausgangstaktsignals gleicher Frequenz wie ein zugeführtes Eingangstaktsignal anzugeben, wobei jedoch das Taktverhältnis in Abhängigkeit von der Taktfrequenz zur Optimierung der Betriebsweise der mit diesem Taktsignal angesteuerten Schaltungen variabel sein soll.

Ein spezielles Anwendungsbeispiel der Erfindung liegt in der Ansteuerung von Analog/Digital-Wandlern, ein weiterer Anwendungsfall sind etwa Zähler, die bei geeigneter Änderung des Tastverhältnisses der zu zählenden Frequenz in einem größeren Frequenzbereich als bei konstantem Tastverhältnis arbeiten können.

Durch die Erfindung läßt sich der Betrieb beispielsweise eines A/D-Wandlers dadurch verbessern, daß man derart asymmetrische Taktsignale an ihn legt, daß das Umwandlungsintervall auf Kosten des Abfrageintervalls begünstigt wird.

Bei einer Ausführungsform der Erfindung wird in Abhängigkeit von der Frequenz eines symmetrischen Eingangstaktsignals ein asymmetrisches Abfrage-Taktsignal CL _S erzeugt, dessen Tastverhältnis T _S/(T _S+T _C) abnimmt, wenn die Frequenz des Eingangstaktsignals zunimmt. Wenn das Tastverhältnis bezüglich T _S des Abfragetaktsignals CL _S abnimmt, dann steigt das Tastverhältnis eines entsprechenden Umwandlungs- oder Referenzsignals CL _R mit zunehmender Frequenz des ankommenden Taktsignals an.

Im einzelnen spricht eine Asymmetrieschaltung in der erfindungsgemäßen Schaltungsanordnung auf die Frequenz f des Eingangstaktsignals CL _I an, um ein asymmetrisches Abfragetaktsignal (CL _S) zu erzeugen, in welchem jede Periode ein Abfrageintervall T _S enthält, das einerseits für alle Frequenzen von CL _I unterhalb einer ersten Abbruchfrequenz F _B1 einen festen Wert T _S1 hat, der kleiner ist als 1/(2·F _B1), und das andererseits für Frequenzen von CL _I, die oberhalb F _B1 liegen, Änderungen erfährt, so daß es gleich 1/(2·f) minus irgendeinem vorgewählten Wert ist.

Bei der nachfolgend als Anwendungsbeispiel der Erfindung erläuterten Ansteuerung eines A/D-Wandlers erzeugt eine Takt- Asymmetrierschaltung aus der Frequenz des Eingangstaktsignals Abfrage- und Umwandlungs-Taktsignale, in denen bei Frequenzen oberhalb einer zweiten Abbruchfrequenz F _B2, die höher ist als F _B1, das Umwandlungsintervall T _C ungefähr gleich T _CM ist und das Abfrageintervall T _S = T-T _CM ist. Um ein Beispiel zu nennen, kann ein die erfindungsgemäße Schaltung aufweisender A/D-Wandler mit einer Abfrageperiode T _S betrieben werden, die sich entsprechend den Kurvensegmenten A, B und C in Fig. 3 ändert, wobei T _C gleich T-T _S ist, um das verbesserte Verhalten zu erzielen, wie es die Kurve C in Fig. 2 veranschaulicht.

Die Erfindung sei nachfolgend anhand eines in den Zeichnungen veranschaulichten Ausführungsbeispiels im einzelnen erläutert.

Fig. 1A ist ein Schaltbild eines Teils der Vergleicherschaltung eines Analog/Digital-Wandlers (A/D-Wandler), der in erfindungsgemäßer Weise angesteuert wird;

Fig. 1B zeigt in einem Schaubild die Wellenform asymmetrischer Taktsignale, die an die Schaltung der Fig. 1A gemäß der Erfindung gelegt werden;

Fig. 2 veranschaulicht als Funktion der Frequenz das Fehlerverhalten eines typischen Analog/Digital-Wandlers bei Steuerung durch symmetrische und asymmetrische Abfrageimpulse;

Fig. 3 zeigt als Funktion der Frequenz die Breite T _S der Abfrageimpulse, wie sie dem A/D-Wandler nach Fig. 1 anzulegen sind, um die verbesserten Ergebnisse gemäß Kurve C nach Fig. 2 zu erzielen;

Fig. 4 ist ein vereinfachtes Schaltbild einer Einstellschaltung für das Tastverhältnis der Taktimpulse gemäß der Erfindung;

Fig. 5A, 5B, 5C, 5D und 5E zeigen Wellenformen von Signalen, die an verschiedenen Punkten der Schaltung nach Fig. 4 erzeugt werden, und zwar bei verschiedenen Frequenzen.

Für die nachstehende Beschreibung sei angenommen, daß das ankommende Taktsignal CL _I symmetrisch ist, wie in Fig. 5 gezeigt, und einem Taktsignalformer zugeführt wird, wie er in Fig. 4 dargestellt ist, um unter anderem ein asymmetrisches Abfrage-Taktsignal CL _S zu erzeugen, das die Länge des Abfrageintervalls bestimmt. Die Zeitdauer, während welcher CL _I auf seinem hohen oder positiveren Pegel ist, wird mit T _H bezeichnet, und die Zeitdauer, während welcher CL _I auf seinem niedrigen oder negativeren Pegel ist, wird mit T _L bezeichnet. Die Periode T des Signals CL _I ist gleich 1/f, was seinerseits gleich T _H + T _L ist, wobei f die Frequenz des ankommenden Taktsignals CL _I ist. Die Zeitdauer, während welcher CL _S (abgeleitet aus CL _I) auf seinem hohen oder positiveren Pegel ist, wird mit T _S bezeichnet und ist das erwähnte Abfrageintervall. Die Zeitdauer, während welcher CL _S auf seinem niedrigen oder negativeren Pegel ist, wird mit T _C bezeichnet und ist das erwähnte Umwandlungsintervall. Die Periode T von CL _S ist gleich der Periode von CL _I. Daher gilt für die folgende Beschreibung die Bezeichnung T = T _S + T _C. Das Tastverhältnis D von CL _S ist willkürlich definiert als das Verhältnis der Dauer des positiven Intervalls T _S zur Gesamtperiode T. In erfindungsgemäßen A/D-Wandlern wird T _S meist kleiner gemacht werden als 1/(2 · f), so daß CL _S ein Tastverhältnis von weniger als 50% haben wird.

In der nun folgenden näheren Beschreibung der Erfindung wird zunächst der Betrieb einer typischen, in A/D-Wandlern benutzten Vergleicherschaltung beschrieben, dann werden bestimmte Probleme untersucht, und schließlich werden die notwendigen Bedingungen zur Verbesserung des Betriebs beschrieben.

Der in Fig. 1A gezeigte Teil der Vergleicherschaltung eines A/D-Wandlers enthält ein Torglied TG 1 in Komplementärbauweise, das durch Taktsignale CL _R und ein- und ausgeschaltet wird, um eine Referenzspannung der Amplitude V _REF aus einer Referenzspannungsquelle 9 selektiv an die "Eingangs"-Seite (Seite X) eines Kondensators C 1 zu legen. Ein weiteres Torglied TG 3 in Komplementärbauweise, das durch Taktsignale CL _S und ein- und ausgeschaltet wird, dient dazu, eine Quelle 11 eines abzufragenden Eingangssignals V _IN selektiv mit der Eingangsseite des Kondensators C 1 zu koppeln. Die Ausgangsseite (Seite Y) des Kondensators C 1 ist an einem Schaltungspunkt 1 mit dem Eingang eines Inverters I 101 verbunden. Der Inverter I 101 enthält zwei Feldeffekttransistoren mit isolierter Gateelektrode (sogenannte IGFETs) P 11 und N 11, die zueinander komplementären Leitungstyp haben, und deren Sourceelektroden mit einem Betriebspotential V _DD bzw. mit Masse verbunden sind. Die Gateelektroden der beiden IGFETs sind mit dem Eingangsknoten 1 des Inverters verbunden, und die Drainelektroden sind an den Ausgangsknoten 2 des Inverters angeschlossen. Zwischen die Knoten 1 und 2 ist ein Torglied TG 21 geschaltet. Wenn das Torglied TG 21 aktiviert ist, sind Eingang und Ausgang des Inverters I 101 über einen niederohmigen Weg miteinander verbunden und werden auf dasselbe Potential getrieben. Der Inverter I 101 wird dann auf seinen "Kipp"-Punkt getrieben und befindet sich unter dieser Bedingung in einem Zustand, der als "automatischer Nullabgleich" bezeichnet wird. Der Ausgang des Inverters I 101 ist über einen Kondensator C 2 mit dem Eingang eines Inverters I 102 gekoppelt, der aus komplementären IGFETs P 21 und N 21 besteht, die so miteinander verbunden sind, daß ein Komplementär-Inverter I 102 des gleichen Typs wie der Inverter I 101 gebildet wird. Zwischen den Eingangsknoten 3 und den Ausgangsknoten 4 des Inverters I 102 ist ein Torglied TG 22 geschaltet. Die Torglieder TG 21 und TG 22 werden durch Taktsignale CL _R und gleichzeitig ein- und ausgeschaltet. Wenn für gleiche Vorspannungsbedingungen die Source-Drain-Impedanz Z _P11 von P 11 gleich der Source-Drain-Impedanz Z _N11 von N 11 ist, dann werden Eingangs- und Ausgangsknoten 1 und 2 des Inverters I 101 während des Nullabgleichteils jeder Periode auf das Potential V _DD/2 getrieben. In ähnlicher Weise werden, wenn für gleiche Vorspannungsbedingungen die Source-Drain-Impedanz Z _P21 von P 21 gleich der Source- Drain-Impedanz Z _N21 von N 21 ist, Eingangs- und Ausgangsknoten 3 und 4 des Inverters I 102 während des Nullabgleichteils jeder Periode auf V _DD/2 getrieben.

Das am Knoten 4 erscheinende Ausgangssignal wird an eine Latch-Schaltung (Halte- oder Zwischenspeicherschaltung) 104 gelegt, die ein Torglied TG 23 enthält, das zwischen den Knoten 4 und den Eingang eines Inverters I 103 geschaltet ist. Der Ausgang des Inverters I 103 ist mit dem Eingang eines Inverters I 104 und mit dem Eingang eines Decodierer/ Codierers 106 verbunden. Der Ausgang des Inverters 104 ist an einen weiteren Eingang des Decodierers/Codierers 106 angeschlossen und über ein Torglied TG 24 mit dem Eingang des Inverters I 103 verbunden. In der Schaltungsanordnung nach Fig. 1A wird das Torglied TG 23 eingeschaltet, wenn das Signal CL _R niedrig ist, und ausgeschaltet, wenn CL _R hoch ist. Das Torglied TG 24 wird eingeschaltet, wenn niedrig ist, und es wird ausgeschaltet, wenn hoch ist.

Nachstehend sei in Verbindung mit den Wellenformen der Fig. 1B eine Betriebsart des Vergleichers nach Fig. 1A beschrieben, um verschiedene Funktionen besonders herauszustellen, die während der Abfrage- und Umwandlungsintervalle durchgeführt werden müssen:

1) Während jedes Umwandlungsintervalls T _C und vor dem Beginn eines Abfrageintervalls, also während einer Zeitspanne t _A bis t₀, in der CL _R hoch und niedrig ist und in der CL _S niedrig und hoch ist, sind die Torglieder TG 1, TG 21 und TG 22 eingeschaltet (durchlässig) und das Torglied TG 3 ausgeschaltet (gesperrt). Infolgedessen sind die Inverter I 101 und I 102 im automatischen Nullabgleich, und unter der Voraussetzung, daß die Inverter I 101 und I 102 symmetrisch sind, werden die Potentiale der Knotenpunkte 1, 2, 3 und 4 auf oder nahe an V _DD/2 getrieben. Während dieser Zeitspanne legt die Referenzspannungsquelle 9, weil TG 1 eingeschaltet ist, die Referenzspannung V _REF an die Eingangsseite X des Kondensators C 1, der somit auf den Spannungswert von V _REF aufgeladen wird.
2) Zum Zeitpunkt t₀ wird CL _R niedrig ( wird hoch), wodurch die Torglieder TG 1, TG 21 und TG 22 ausgeschaltet werden. Da CL _S noch niedrig ist, bleibt TG 3 ebenfalls ausgeschaltet.
3) Für eine Zeitspanne T _b1, die von t₀ bis t ₁ reicht, bleiben CL _S und CL _R niedrig. Die Zeitspanne T _b1 ist ausreichend lang gewählt, um sicherzustellen, daß TG 1 eingeschaltet wird, bevor TG 3 gesperrt wird. Dies wiederum stellt sicher, daß die elektrische Verbindung zwischen V _REF und der Kondensatorseite X "abgebrochen" wird, bevor eine Verbindung zwischen V _IN und der Kondensatorseite X "hergestellt" wird; hiermit wird ein Kurzschluß zwischen V _REF und V _IN verhindert.
4) Zum Zeitpunkt t ₁ wird CL _S hoch ( wird niedrig), und das Abfrageintervall T _S wird begonnen. Nun wird die abzufragende Eingangsspannung V _IN über das eingeschaltete Torglied TG 3 an die Eingangsseite des Kondensators C 1 gelegt. Falls V _IN positiver ist als die am Kondensator C 1 gespeicherte Spannung V _REF, erscheint am Knoten 1 eine positive Differenzspannung (V _IN - V _REF), die dann vom Inverter I 101 verstärkt und invertiert wird und im Verstärker I 102 weiter verstärkt und nochmals invertiert wird, um am Ausgangsknoten 4 des Inverters 101 eine "hohe" Spannung zu erzeugen. Wenn V _IN weniger positiv als die am Kondensator C 1 gespeicherte Spannung V _REF ist, entsteht am Knoten 1 eine negative Differenzspannung, die im Inverter I 101 verstärkt und invertiert und im Inverter I 102 weiter verstärkt und invertiert wird, so daß am Ausgangsknoten 4 des Inverters I 102 eine "niedrige" Spannung erzeugt wird. Während der Abfragephase (d. h. zwischen den Zeitpunkten t ₁ und t ₂) jeder Taktperiode bleibt CL _R niedrig, und die Torglieder TG 1, TG 21 und TG 22 sind ausgeschaltet.
5) Zum Zeitpunkt t ₂ geht CL _S auf niedrigen Pegel, womit das Abfrageintervall beendet wird. TG 3 wird ausgeschaltet und unterbricht damit die Verbindung zwischen V _IN und der Kondensatorseite X. Vom Zeitpunkt t ₂ bis zum Zeitpunkt t ₃ (d. h. für eine Zeitspanne T _b2 nach t ₂) bleibt CL _R niedrig, so daß TG 1, TG 21 und TG 22 ausgeschaltet bleiben.
6) Die Zeitspanne T _b2 ist ausreichend lang gewählt, um sicherzustellen, daß TG ₃ ausgeschaltet bleibt und die Verbindung zwischen V _IN und C 1 unterbrochen ist, bevor TG 1 eingeschaltet wird und eine Verbindung zwischen V _REF und C 1 hergestellt wird. Dies verhindert einen möglichen Kurzschluß zwischen V _REF und V _IN. Ferner wird während der Zeitspanne T _b2 die Differenzspannung (d. h. V _IN - V _REF oder V _REF - V _IN), die während der Abfragephase am Knoten 1 erzeugt wird, weiterhin von den Invertern I 101 und I 102 und den Invertern I 103 und I 104 in der Latch-Schaltung 104 verstärkt, wobei I 103 und I 104 vom gleichen Typ sein können wie I 101 und I 102. Während der Zeitspanne T _b2 ist das Torglied TG 23 in der Latch-Schaltung 104 eingeschaltet (und TG 24 ausgeschaltet), so daß das am Knoten 4 erscheinende Signal über TG 23 zum Inverter I 103 der Latch-Schaltung 104 gekoppelt wird, der das Differenzsignal weiter verstärkt und invertiert und es an den Inverter 104 legt, der das Differenzsignal wiederum verstärkt und invertiert. Somit werden die an den Ausgängen der Inverter I 101, I 102, I 103 und I 104 erzeugten Signale weiterhin auf den Pegel V _DD getrieben, der willkürlich als logische "1" definiert sei, oder auf das Massepotential, das willkürlich als logische "0" definiert sei. Mit Beendigung der Zeitspanne T _b2, d. h. zum Zeitpunkt t ₃, wird TG 23 ausgeschaltet und TG 24 eingeschaltet, und das verstärkte Signal vom Ausgang des Inverters I 104 wird regenerativ (mitkoppelnd) auf den Eingang des Inverters I 103 rückgekoppelt, wodurch die Information über das abgefragte Signal festgehalten und in der Latch-Schaltung 104 gespeichert wird.
7) Zum Zeitpunkt t ₃ wird CL _R hoch, während CL _S bereits niedrig ist. Wenn CL _R hoch wird, werden die Torglieder TG 1, TG 21, TG 22 und TG 24 eingeschaltet und das Torglied TG 23 ausgeschaltet, während das Torglied TG 3 bereits ausgeschaltet ist. Mit dem Einschalten von TG 1 wird die Referenzspannung V _REF an die Seite X des Kondensators C 1 gelegt. Die Einschaltung von TG 21 und TG 22 bewirkt, daß die Inverter I 101 und I 102 in den Zustand automatischen Nullabgleichs gehen und daß die Knoten 1, 2, 3 und 4 auf oder nahe an das Potential V _DD/2 getrieben werden. Unabhängig davon wird die gehaltene bzw. zwischengespeicherte Information (d. h. das Ausgangssignal der Latch-Schaltung 104) auf den Decodierer/Codierer 106 gegeben. Die Zeitspanne zur Durchführung der Funktionen der Zwischenspeicherung und der Decodierung/Codierung sei hier allgemein als T _q bezeichnet. Die Zeitspanne T _q, die benötigt wird, damit die Latch-Schaltung einen vollen Logikpegel erreichen kann und damit die Signalinformation über den Decodierer 106 zur Erzeugung eines Wertesignals am Ausgang B verarbeitet werden kann, wird oft länger sein als die Zeit, die notwendig ist, um das Signal oder die Referenzspannung gerade abzufragen.

Es wurde nun gefunden, daß T _q nicht kleiner gemacht werden sollte als ein gewisser Mindestwert T _qM, um zu verhindern, daß sich unkontrollierte Signalfehler in die Verarbeitung der Signalinformation einschleichen.

Die vorstehende Analyse führt zu folgenden Schlüssen:

A. Während jedes Abfrageintervalls T _S wird Zeit benötigt, um das Eingangssignal V _IN abzufragen, es an den Eingang des Vergleichers zur Erzeugung eines Differenzsignals zu legen und das Differenzsignal mittels der Inverter I 101, I 102, I 103 und I 104 zu verstärken. Es wurde erkannt, daß eine Mindestzeitspanne T _sM erforderlich ist, um ein Eingangssignal fehlerarm oder fehlerlos genau abzufragen.
B. Während jedes Umwandlungsintervalls T _C wird Zeit benötigt für:
- a) das Abfragen der Spannung V _REF und Anlegen dieser Spannung an die Eingangsseite des Kondensators C 1;
- b) den automatischen Nullabgleich der Inverter I 101 und I 102;
- c) die Sperrung von TG 1 vor der Einschaltung von TG 3;
- d) die Sperrung von TG 3 vor der Einschaltung von TG 1 und außerdem die weitere Verstärkung des Differenzsignals;
- e) die regenerative Rückkopplung der an die Latch-Schaltung 104 gelegten Information innerhalb dieser Schaltung und für das volle Erreichen des Logikpegels "1" oder "0" am Ausgang der Latch-Schaltung, und
- f) die Eingabe der in der Latch-Schaltung 104 erzeugten Information in den Codierer/Decodierer 106 und die Verarbeitung (d. h. Decodierung/Codierung) der Information über mindestens eine Mindestzeitspanne T _qM.

Es wurde gefunden, daß eine Mindestzeitspanne T _CM erforderlich ist, um das abgefragte Eingangssignal mit wenig oder keinen Fehlern in aussagekräftige Daten umzuwandeln. Die Zeitspanne T _CM enthält eine Zeit T _rM, eine Zeit T _qM und Zeiten T _b1 und T _b2:

a) T _rM ist die Mindestzeit, die erforderlich ist, um das Referenzsignal fehlerarm oder fehlerlos abzufragen. Bei niedrigen Frequenzen (und wenn kein automatischer Nullabgleich während T _rM erfolgt) kann angenommen werden, daß die Mindestzeit T _rM, die erforderlich ist, um das Referenzsignal genau abzufragen und den Abfragewert an den Eingang des Vergleichers zu legen, gleich ist der Mindestzeit T _SM, die erforderlich ist, um das Eingangssignal genau abzufragen und den betreffenden Abfragewert an den Vergleichereingang zu legen. Bei hohen Frequenzen (insbesondere wenn automatischer Nullabgleich und andere organisatorische Operationen während der Abfrage der Referenzspannung durchgeführt werden) kann nicht mehr angenommen werden, daß die Zeit T _rM gleich T _SM ist, vielmehr wird sie in Wirklichkeit länger als T _SM sein;
b) T _qM ist die Mindestzeit, die zur richtigen "Konditionierung" des Signals erforderlich ist, wobei diese Konditionierung die Verstärkung des verglichenen Signals auf volle Logikpegel, die Zwischenspeicherung dieses Signals und die Decodierung des verglichenen Signals enthält;
c) T _b1 und T _b2 sind die bereits oben definierten Zeitspannen.

Eine weitere Analyse der Schaltung nach Fig. 1A deckt verschiedene Probleme auf, von denen einige bereits erwähnt wurden und welche den Betrieb der Schaltung über einen weiten Frequenzbereich betreffen. Wenn während der Abfrageperiode T _S das Signal V _IN an den Eingang des Inverters I 101 gelegt wird, dann sprechen I 101 und I 102, die zuvor ihren automatischen Nullabgleich bekommen haben und auf ihren Kipp-Punkt eingestellt worden sind, schnell und mit Verstärkung an. I 103 und I 104 sprechen in gleicher Weise schnell und mit Verstärkung an. Somit wird während eines Abfrageintervalls bei jedem Wert von V _IN, der größer oder kleiner ist als V _REF, die Inverter I 101, I 102, I 103 und I 104 in Richtung zur Sättigung oder in die Sättigung getrieben. Wenn sich dann V _IN noch während des Abfrageintervalls auf einen anderen Wert ändert, können I 101, I 102, I 103 und I 104 in die entgegengesetzte Richtung getrieben werden und während des Abfrageintervalls aus der Sättigung gelangen. Wenn also das Intervall T _S so lang ist, daß sich in ihm das Signal am Vergleichereingang wesentlich ändert, wird der Vergleicher in die und aus der Sättigung getrieben. Der Vergleicher wird nicht in der Lage sein, diesen Änderungen zu folgen, insbesondere wenn er aus mehreren Stufen in Kaskadenschaltung besteht. Die Kurve A der Fig. 2 zeigt das "potentielle" Fehlerniveau, das sich infolge "übermäßiger" Breiten des Abfrageimpulses bei niedrigen Frequenzen ergeben wird. Aus diesem Grund sollte bei niedrigen Frequenzen das Abfrageintervall nicht wesentlich länger sein als die Mindestzeit, die zum genauen Fühlen oder Einfangen des Wertes der zu messenden unbekannten Eingangsspannung benötigt wird.

Bei einer speziellen Ausführungsform eines erfindungsgemäßen A/D-Wandlers wurden die an den Vergleicher und andere Schaltungen des Wandlers gelegten Signale CL _S und so gewählt, daß über einen niedrigen Frequenzbereich von 0 Hz bis zum ersten Knickpunkt F _B1 bei ungefähr 12,8 MHz das Intervall T _S auf einem festen Wert T _S1 von 33 Nanosekunden blieb. Die potentielle Fehlerquelle bei niedrigen Frequenzen wurde damit wesentlich reduziert, wie es die Kurve C in Fig. 2 für den Bereich niedriger Frequenzen zeigt. Die Intervalldauer T _S1 von 33 Nanosekunden wurde gewählt, um einen genügenden zeitlichen Spielraum (innterhalb des Frequenzbereichs von 0 Hz bis 12,8 MHz) zu haben, damit V _IN unter allen Bedingungen richtig abgefragt wird. Die 33 Nanosekunden waren sogar etwas großzügig bemessen, denn sie konnten ruhig bis zu 50% vermindert werden, ohne die Genauigkeit der Abfrage wesentlich zu beeinträchtigen. Dementsprechend wird bei niedrigen Frequenzen (d. h. Frequenzen des ankommenden Taktsignals CL _I, die wesentlich unter 1/(T _SM+T _CM) liegen) das von der Schaltung nach Fig. 4 erzeugte und in der Schaltung nach Fig. 1 eingestellte Abfrageintervall auf einen Zeitwert T _S1 begrenzt, der wesentlich (aber nicht übermäßig) größer ist als T _SM, um genügend Spielraum zur Gewährleistung einer genauen Auslesung des abgefragten Signals V _IN zu erhalten. Die Begrenzung der Breite von T _S bei niedrigen Frequenzen gestattet eine einwandfreie Abfrage von V _IN und verhindert gleichzeitig ein übermäßiges Hin- und Hersteuern der Vergleicherschaltung. Die Folge ist ein verbessertes Verhalten (d. h. ein geringeres Fehlerniveau) bei niedrigen Frequenzen.

Die Kurve B in Fig. 2 zeigt das Verhalten des A/D-Wandlers bei mittleren Frequenzen (zwischen F _B1 und F _B2) und hohen Frequenzen (oberhalb F _B2), wenn mit symmetrischen Taktsignalen CL _S gearbeitet wird. Man sieht, daß das Fehlerniveau des Systems steil ansteigt, wenn die Taktfrequenz über 1/(T _SM+T _CM) hinausgeht. Aufgrund der obigen Analyse der Schaltung nach Fig. 1A wurde erkannt, daß bei hohen Frequenzen die für ein genaues Abfragen und Umwandeln der abgefragten Daten benötigte Mindestzeit nicht mehr zur Verfügung steht und daß für das Abfragen der Referenzspannung und das "Konditionieren" der resultierenden Daten mehr Zeit benötigt wird als für das Abfragen des Eingangssignals.

Ferner wurde durch Experiment und Analyse gefunden, daß das Fehlerniveau der resultierenden Ausgangsdaten schnell und steil ansteigt, wenn die Zeit T _q, die zur Konditionierung des "verglichenen" Signals zugeteilt ist, unter T _qM vermindert wird. Im Gegensatz zu Ergebnissen, die man erzielt, wenn T _q niedriger als T _qM gemacht wird, wurde herausgefunden, daß sich der Fehler der gemessenen Ergebnisse in einer kontrollierten Weise erhöht, wenn man die Abfragezeit T _S in kontrollierter Weise unter T _SM reduziert und wenn man die Zeit für die Abfrage des Referenzsignals etwas kürzer macht als T _rM. Bei einem Betrieb mit kontrolliertem Fehlerniveau kann der Wandler benutzt werden und ist nützlich, solange das Fehlerniveau unter irgendeinem vorbestimmten Wert bleibt. Dementsprechend wurden bei einer speziellen Ausführungsform des erfindungsgemäßen A/D- Wandlers für den Bereich mittlerer Frequenzen zwischen F _B1 und einer zweiten Knickpunktfrequenz F _B2 die an den Vergleicher und andere Schaltungen des Wandlers gelegten Signale CL _S und so gestaltet, daß T _S einen Wert gleich [1/2 · f - T _DA] und T _C einen Wert gleich [1/2 · f + T _DA] bekam, wobei T _DA eine konstante Zeitspanne ist, die z. B. die Hälfte von T _qM beträgt. Eine Verminderung von T _S gegenüber T _C stellt sicher, daß während T _C eine Extrazeit zur einwandfreien Konditionierung des Signals verfügbar ist.

Es wurde außerdem festgestellt, daß man bei hohen Frequenzen das niedrigste Fehlerniveau dann erzielte, wenn man das Mindest-Umwandlungsintervall T _C nicht kleiner macht als T _CM. Dementsprechend wurde der A/D-Wandler im Bereich hoher Frequenzen mit einem Signal CL _S betrieben, welches sich derart änderte, daß T _C gleich T _CM und T _S gleich T - T _CM war.

Kurz gesagt führte ein Betrieb des A/D-Wandlers mit Abfrageimpulsen, deren Breite sich als Funktion der Frequenz änderte, wie es die Kurvensegmente A, B und C der Fig. 3 zeigen, zu dem mit der Kurve C in Fig. 2 charakterisierten Verhalten.

Offensichtlich erzielte man die besten Ergebnisse (d. h. die wenigsten Fehler bei jeder gegebenen Frequenz, wie es die Kurve C in Fig. 2 zeigt) mit einem Taktimpulssystem, das nach drei Frequenzbereichen derart aufgegliedert ist, wie es die Kurvensegmente A, B und C der Fig. 3 zeigen.

Die Fig. 4 zeigt ein vereinfachtes Blockschaltbild einer taktsignalformenden Schaltung zur Erzeugung von Taktsignalen, die ihrerseits Abfrageimpulsbreiten ergeben, deren Tastverhältnis sich als Funktion der Frequenz ändert, und zwar mit einer von Bereich zu Bereich unterschiedlichen Geschwindigkeit. Wie oben ausgeführt, kann die Schaltung nach Fig. 4 dazu benutzt werden, selektiv asymmetrische Abfrage- und Umwandlungssignale zu erzeugen, deren Impulsbreiten so sind, wie es die verschiedenen Kurvensegmente der Fig. 3 vorschreiben. Die Schaltung nach Fig. 4 kann aber auch modifiziert werden, um andere gewünschte und/oder gewählte Impulsbreiten zu liefern. Die Schaltung nach Fig. 4 hat eine Eingangsklemme 41, an die ein ankommendes, aus einer Quelle 31 stammendes Taktsignal CL _I gelegt wird, das angenommenerweise eine Rechteckwelle sei, deren Frequenz f sich z. B. von 0 Hz bis auf mehr als 50 MHz ändern kann. Die Frequenz f des ankommenden Taktsignals CL _I wird typischerweise vom Benutzer der Schaltung ausgewählt. Wie es auf dem Gebiet der Analog/Digital-Wandler allgemein bekannt ist, sollte die Taktfrequenz normalerweise mindestens doppelt so hoch sein wie die Frequenz der höchstfrequenten Komponente der abzufragenden unbekannten Eingangsspannung, um dem Nyquist-Kriterium zu genügen.

Die Schaltung nach Fig. 4 enthält 13 kaskadengeschaltete Inverter I 1 bis I 13, die in drei Gruppen D 1, D 2 und D 3 angeordnet sind, um drei verschiedene Zeitverzögerungen zu bewirken. Alle Inverter in Fig. 4 sind vorzugsweise auf demselben integrierten Schaltungsplättchen (IC) gebildet. Wenn sie Teil eines A/D-Wandlers bildet, ist die Taktsignal- Formungsschaltung nach Fig. 4 vorzugsweise auf demselben integrierten Schaltungsplättchen gebildet wie die den A/D-Wandler bildende Schaltung, so daß die Inverter die gleiche Abhängigkeit von Temperatur, Verarbeitung und Spannungsschwankungen haben wie die anderen Teile des A/D- Wandlers. Zum Zwecke der Erläuterung sei nachstehend angenommen, daß alle Inverter in Fig. 4 einander völlig gleich sind und daß jeder Inverter eine Laufzeit τ _D von 3 Nanosekunden hat. Wenn die Komponenten des A/D-Wandlers aus komplementären MOS-Bauelementen (CMOS-Elementen) bestehen wie z. B. die Inverter I 101 und I 102 in Fig. 1, dann sollten auch die Inverter in Fig. 4 vorzugsweise Inverter des CMOS-Typs sein.

In der Anordnung nach Fig. 4 bilden der erste und zweite Inverter I 1 und I 2 ein erstes Verzögerungsnetzwerk D 1. Am Ausgang des zweiten Inverters I 2 wird ein erstes verzögertes Ausgangssignal f _A entnommen. Das Ausgangssignal f _A wird dann in einem UND-Glied G 1 mit dem Eingangstaktsignal CL _I verknüpft, um ein erstes, asymmetrisches Ausgangssignal CL _A zu erzeugen. Durch die UND-Verknüpfung des Signals CL _I mit dem verzögerten Signal F _A werden 6 Nanosekunden (d. h. 2 τ _D) vom vorderen Rand des Signals CL _I abgeschnitten, so daß das asymmetrische Signal CL _A entsteht, wie es in den Fig. 5A bis 5E gezeigt ist. Das Signal CL _A ist eine Rechteckwelle, die für eine Dauer T _H1 = (1/2 · f) - 2 τ _D hohen Pegel und für eine Dauer T _L1 = (1/2 · f) + 2 τ _D niedrigen Pegel hat, wobei τ _D gleich der Laufzeit einer Verzögerungsstufe ist. Für den Fall, daß τ _D gleich 3 Nanosekunden ist, ist die Breite der positiv gerichteten Impulse von CL _A gleich der Breite der positiv gerichteten Impulse von CL _I minus 6 Nanosekunden, wobei die 6 Nanosekunden die Gesamtlaufzeit oder -verzögerung des Netzwerkes D 1 darstellen, die gleich der Summe der Verzögerungen der Inverter I 1 und I 2 ist.

Am Ausgang des neunten Inverters I 9 wird ein zweites verzögertes Ausgangssignal f _B erzeugt, das sieben Laufzeit- Einheiten nach dem Signal f _A erscheint, weil es zusätzlich kaskadengeschaltete Inverter I 3 bis I 9 durchlaufen muß, die zur Bildung des Verzögerungsnetzwerkes D 2 zusammengefaßt sind. Das Signal f _B ist gegenphasig gegenüber den Signalen CL _I und f _A, und seine Vorderflanke ist um sieben Laufzeit-Einheiten (also um 21 Nanosekunden) gegenüber den Flanken des Signals f _A verzögert.

Am Ausgang des dreizehnten Inverters I 13 wird ein drittes verzögertes Ausgangssignal f _C erzeugt, das vier Laufzeit- Einheiten später als f _B erscheint, da es zusätzlich die kaskadengeschalteten Inverter I 10 bis I 13 durchläuft, die zur Bildung des Verzögerungsnetzwerkes D 3 zusammengefaßt sind.

Die Ausgangssignale f _B und f _C werden in einem ODER-Glied G 2 verknüpft, um ein Ausgangssignal CL _B zu erzeugen. Dieses Signal CL _B wird dann in ein UND-Glied G 3 mit dem Signal CL _A verknüpft, um das Abfragetaktsignal CL _S zu erzeugen, in dem sich die Breite T _S der positiv gerichteten Impulse als Funktion der Frequenz ändert, wie es die Kurvensegmente A, B und C in Fig. 3 zeigen. wird mittels eines einzelnen Inverters aus dem Signal CL _S erhalten. Das Signal CL _R wird erhalten, indem folgende Signale kombiniert werden: 1) Das Signal CL _I und verzögerte Versionen dieses Signals, die eine Zeitspanne T _b1 vor dem Positivwerden der CL _S-Impulse erscheinen, und 2) das Signal CL _S und verzögerte Versionen des Signals, die eine Zeitspanne T _b2 nach dem Negativwerden von CL _S erscheinen. Die erwähnten Signale werden einer Kombination von Invertern und logischen Verknüpfungsgliedern angelegt, um ein Taktsignal CL _R zu erzeugen, das eine Zeit T _b1 vor dem Positivwerden von CL _S negativ wird und das eine Zeit T _b2 nach dem Negativwerden von CL _S positiv wird. wird durch Elementar- Inverter aus dem Signal CL _R erzeugt. CL _S und die anderen Taktsignale werden den Vergleichern und anderen Schaltungen des A/D-Wandlers angelegt, wie es zum Teil in Fig. 1A gezeigt ist.

Im Falle niedriger Frequenzen unterhalb F _B1, wie er in den Fig. 5A und 5B gezeigt ist, werden die an den Ausgängen der Verzögerungsnetzwerke D 2 und D 3 erzeugten Signale f _B und f _C dazu verwendet, die Rückflanke der CL _A- Taktimpulse zu stutzen, um einen Abfrageimpuls T _S zu erzeugen, der eine feste Breite von elf Laufzeit-Einheiten hat (entspricht der Summe der Verzögerungen in den Netzwerken D 2 und D 3). Das heißt, das Signal CL _B (das aus der ODER-Verknüpfung von f _B und f _C resultiert) ergibt in seiner UND-Verknüpfung mit dem Signal CL _A ein Abfragetaktsignal CL _S, das für die Dauer von elf Laufzeit-Einheiten in jeder Periode des Signals CL _I "hoch" ist.

Wenn z. B. die Frequenz von CL _I ungefähr 8,33 MHz beträgt, wie im Falle der Fig. 5A, oder ungefähr 11,1 MHz wie im Falle der Fig. 5B, ist die Breite von T _S gleich den elf Elementarlaufzeiten (Laufzeit-Einheiten) der Inverter I 3 bis I 13 (d. h. gleich der Verzögerung der Netzwerke D 2 plus D 3). Dies gilt genauso für alle Frequenzen von CL _I, die unterhalb der ersten Abbruchfrequenz F _B1 (erster Knickpunkt der Kurve in Fig. 3) liegt, wobei F _B1 ungefähr gleich 12,8 MHz ist. Im angenommenen Fall, daß jede Laufzeit-Einheit gleich 3 Nanosekunden ist, bleibt für alle Frequenzen unterhalb des ersten Knickpunktes F _B1 die Dauer von T _S des Taktsignals CL _S gleich 33 Nanosekunden. Wenn das Signal CL _S an den A/D-Wandler gelegt wird, bestimmt sein "hohes" Intervall die Abfrageimpulsbreite T _S bzw. das Abfrageintervall, während der restliche Teil jeder Taktperiode (d. h. der Teil T _C = T - T _S1) der Signalumwandlung zur Verfügung gestellt wird.

Im Bereich mittlerer Frequenzen zwischen F _B1 und F _B2 ist die Breite T _S der Abfrageimpulse kleiner als 33 Nanosekunden. In diesem Frequenzbereich ist CL _S gleich CL _A, das seinerseits gleich CL _I minus 2 τ _D ist. Der positiv gerichtete Teil (d. h. T _S) des Signals CL _S kann ausgedrückt werden durch [1/(2 · f) - 2 τ _D], und sein negatives Intervall (d. h. T _C) ist dann gleich [ (1/2f) + 2 τ _D]. Im mittleren Frequenzbereich ergibt die ODER-Verknüpfung der verzögerten Taktsignale f _B und f _C ein Signal CL _B, dessen positiv gerichtete Impulse die CL _A-Impulse beidseitig übergreifen. Infolgedessen ist, wenn zur Erzeugung von CL _S das Signal CL _A mit dem Signal CL _B in UND-Verknüpfung kombiniert wird, CL _S gleich CL _A. Dies ist in den Fig. 5C und 5D für CL _I-Frequenzen von ungefähr 16,6 MHz bzw. 20,8 MHz veranschaulicht. In jedem Fall ist T _S gleich (1/2f) - 2 τ _D, während T _C gleich (1/2f) + 2 τ _D ist.

Eine zweite Abbruch- oder Knickfrequenz F _B2 oberhalb 25 MHz wird erhalten, wenn in der Schaltung nach Fig. 4 das Signal f _B in ODER-Verknüpfung mit dem Signal F _C vereinigt wird, um das Signal CL _B zu erhalten, das in UND-Verknüpfung mit dem Signal CL _A kombiniert wird, um CL _S zu erzeugen. Oberhalb F _B1 nimmt das Verhältnis von T _S zu T _C mit ansteigender Frequenz steil ab, entsprechend dem Kurvensegment C in Fig. 3. Dies bedeutet, daß T _C solange wie möglich gleich T _CM und T _S gleich T - T _CM gehalten wird. Somit wird, wenn die resultierenden Taktsignale an einen A/D- Wandler gelegt werden, der größte Teil der verfügbaren Zeit während jeder Periode bei Frequenzen oberhalb F _B2 für die Umwandlung der abgefragten Daten verfügbar gemacht. Bei hohen Frequenzen oberhalb F _B2, wie in Fig. 5E gezeigt, werden die Ausgangssignale f _B und f _C dazu verwendet, den vorderen Teil der positiven CL _A-Taktimpulse zu stutzen, um ein CL _S-Taktsignal zu erhalten, in welchem das Abfrageintervall T _S dem Verlauf des Kurvensegmentes C in Fig. 3 entspricht.

Die von der Schaltung nach Fig. 4 erzeugten Signale CL _S, , CL _R und werden an den Vergleicher und die zugeordneten Schaltungen gelegt, wie zum Teil in Fig. 1A gezeigt. Hierbei führt eine den Kurvensegmenten A, B und C der Fig. 3 entsprechende Beziehung zwischen Abfrageperiode T _S und Frequenz zum niedrigsten Systemfehler über den weitesten Frequenzbereich, wie es die Kurve C in Fig. 2 veranschaulicht.

In der Taktsignal-Formungsschaltung nach Fig. 4 werden verschiedene verzögerte Signale erzeugt, die aus dem ankommenden Taktsignal CL _I abgeleitet sind. Die verschiedenen verzögerten Signale und das Signal CL _I werden dann logisch verknüpft, um mehrere Signale zu erzeugen, deren Tastverhältnisse sich in verschiedenen Frequenzbändern unterschiedlich verhalten. Einige Kombinationen sind vorstehend ausführlicher beschrieben worden. Es sei jedoch erwähnt, daß entlang der Verzögerungsleitung (D 1, D 2 oder D 3) ebensogut andere verzögerte Signale abgeleitet werden können (z. B. ein Signal f _D am Ausgang des Inverters I 5 und ein Signal f _E am Ausgang von I 7) und mit anderen verzögerten Ausgangssignalen und/oder dem Signal CL _I logisch verknüpft werden können, um andere Kurven als die in Fig. 3 gezeigten zu erhalten. Natürlich liegt es auch innerhalb des Bereichs der Erfindung, die Anzahl der Verzögerungselemente zu erhöhen oder zu vermindern.

Gewisse Aspekte der Erfindung werden am besten erkennbar, wenn man mit Hilfe einiger Zahlenbeispiele das Ergebnis untersucht, welches man erhält, wenn man einige der von der Schaltung nach Fig. 4 erzeugten Taktsignale an einen A/D-Wandler des in Fig. 1A teilweise gezeigten Typs legt. So sei z. B. angenommen, daß T _SM gleich 15 Nanosekunden ist und daß T _CM gleich 27 Nanosekunden ist, so daß T _SM + T _CM = 42 Nanosekunden. Bei niedrigen Frequenzen, wo genügend Zeit vorhanden ist, können die Mindestlängen der Abfrage- und Umwandlungsintervalle innerhalb eines beträchtlichen Spielraums vergrößert werden, um Fehler minimal zu halten. Somit ist es bei niedrigen Frequenzen vernünftig, eine feste Abfrageperiode T _S von 33 Nanosekunden zu wählen, solange T _C gleich oder größer als dieser Wert ist. Daher wird in der Schaltung nach Fig. 4, wie es das Kurvensegment A in Fig. 3 zeigt, für alle Taktfrequenzen unterhalb 12,8 MHz (erste Knickfrequenz F _B1) die Impulsbreite T _S auf einen festen Wert T _S1 von 33 Nanosekunden eingestellt. Die restliche Zeit jeder Periode steht für die Signalumwandlung zur Verfügung. Obwohl das Umwandlungsintervall T _C nicht eigens dargestellt ist, gilt natürlich, daß T _C gleich (T - T _S) ist, wobei T gleich 1/f und f die Frequenz des ankommenden Taktsignals CL _I ist.

Im mittleren Frequenzbereich, oberhalb F _B1 und unterhalb F _B2, nimmt die für die Abfrage und Umwandlung zur Verfügung stehende Zeit ab. Angenommen, im mittleren Frequenzbereich sei es erwünscht, daß das Umwandlungsintervall um eine feste Zeitspanne größer sei als das Abfrageintervall T _S. Ferner sei als Beispiel angenommen, daß T _qM gleich 12 Nanosekunden ist und daß gewünscht wird, daß T _C um diese Zeitspanne T _qM von 12 Nanosekunden länger ist als T _S. Diese Forderung wird in der Tat durch die Schaltung nach Fig. 4 erfüllt, die im Frequenzbereich zwischen F _B1 und F _B2 auf das Signal CL _I hin ein Signal CL _S erzeugt, bei welchem T _S gleich 1/2f - 2 τ _D und T _C gleich 1/2f + 2 τ _D ist, wobei τ _D gleich 3 Nanosekunden ist.

Die Fig. 5C und 5D veranschaulichen, wie im mittleren Frequenzbereich von der Schaltung nach Fig. 4 Werte für T _S (positiver Teil von CL _S) und T _C (negativer Teil von CL _S) erhalten werden, wobei angenommen wird, daß T _qM gleich 12 Nanosekunden ist.

Wenn CL _I eine Frequenz von ungefähr 16,6 MHz hat, dann ist die Periode T gleich 60 Nanosekunden (vgl. Fig. 5C), von denen 24 Nanosekunden auf T _S und 36 Nanosekunden auf T _C entfallen. Wenn T _qM gleich 12 Nanosekunden ist, dann ist die übrige Umwandlungszeit für das Abfragen der Referenzspannung V _REF und das Durchführen anderer organisatorischer Operationen gleich 24 Nanosekunden. Wenn CL _I eine Frequenz von ungefähr 20,8 MHz hat, dann ist T gleich 48 Nanosekunden (vgl. Fig. 5D und 3), von denen 18 Nanosekunden (d. h. 6 τ _D) dem Intervall T _S und 30 Nanosekunden (d. h. 10 τ _D) dem Intervall T _C zugeteilt werden. Wenn T _qM gleich 12 Nanosekunden ist, dann beträgt die übrige Umwandlungszeit 18 Nanosekunden.

Im mittleren Frequenzbereich wird also T _C um 12 Nanosekunden länger gemacht als T _S, wobei die 12 Nanosekunden die Zeit für T _qM darstellen. Bei Aufrechterhaltung dieser Differenz bekommt man einen "guten" Betrieb mit genügender Zeit für die Datenabfrage und die nachfolgende Datenumwandlung.

Der Betrieb bei hohen Frequenzen läßt sich besser verstehen, wenn man daran erinnert, daß für T _CM eine Zeit von 27 Nanosekunden angenommen wird. Für CL _I-Frequenzen oberhalb F _B2 erzielte man das niedrigste Fehlerniveau, indem man das Umwandlungsintervall T _C ungefähr gleich T _CM hielt. Das heißt, oberhalb der Frequenz F _B2 wurde T _CM relativ konstant gehalten, während T _SM reduziert wurde, so daß das Abfrageintervall T _S gleich [(1/2f) - T _CM] war.

Um ein Abfrageintervall T _S (und somit ein Signal CL _S) entsprechend dem Kurvensegment C in Fig. 3 zu erzeugen, brauchen nur die Signale f _B und f _C im ODER-Glied G 2 verknüpft zu werden, um ein Signal CL _B zu erzeugen, das dann mit dem Signal CL _A in UND-Verknüpfung kombiniert wird, um das erforderliche Signal CL _S zu erhalten. Die Fig. 5E zeigt typische Wellenformen, die von der Schaltung nach Fig. 4 im Falle einer Frequenz von 27 MHz erzeugt werden (d. h. einer Frequenz oberhalb F _B2). Man erkennt, daß bei 27 MHz das Signal CL _B das vordere Ende der CL _A-Impulse um eine Laufzeit- Einheit (d. h. um 3 Nanosekunden) verkürzt, wodurch T _S gleich 9 Nanosekunden und T _C gleich 27 Nanosekunden wird, was gleich T _CM ist. Bei Frequenzen oberhalb 27 MHz wird T _C relativ konstant auf 27 Nanosekunden (d. h. auf dem Wert für T _CM) gehalten, und T _S wird mit steigenden Frequenzen entsprechend vermindert, bis es zu klein wird, um ein aussagekräftiges Signal zu bilden.

Wie oben erwähnt, kann der Betrieb der Schaltung nach Fig. 4 bei hohen Frequenzen so modifiziert werden, daß T _S langsamer abnimmt, als es mit der Kurve C in Fig. 3 dargestellt ist. So kann man z. B. dafür sorgen, daß sich T _S entsprechend der Kurve D der Fig. 3 oder entsprechend irgendeiner anderen Kurve ändert, z. B. entsprechend der Kurve E, die zwischen den Kurven C und D in Fig. 3 verläuft. Die Einstellung der Impulsbreiten kann, wie in Fig. 4 gezeigt, dadurch erfolgen, daß man verschiedene Ausgänge der Verzögerungsnetzwerke anzapft, z. B. die Ausgänge für f _D und f _E, und daß man diese Ausgänge in ODER- Verknüpfung mit den Signalen f _B und f _C kombiniert, um das gewünschte Signal CL _S zu erzeugen, in welchem die Abfrageimpulsbreite und das Umwandlungsintervall die jeweils gewünschte Größe haben.

Zum Beispiel kann die Schaltung nach Fig. 4 wie bei den für mittlere Frequenzen beschriebenen Beispielen in einer Weise betrieben werden, die sicherstellt, daß T _qM auf 12 Nanosekunden gehalten wird und daß T _S und T _C - T _qM einander gleich sind und sich den restlichen Teil der Taktperiode teilen. Bei dieser Betriebsart würde sich T _S entsprechend dem Kurvensegment D der Fig. 3 ändern, das eine Verlängerung des Kurvensegmentes B ist. Einen Betrieb entlang den Kurvensegmenten B und D der Fig. 3 erhält man durch ODER-Verknüpfung der Signale F _D und F _E mit den Signalen F _B und F _C, so daß für Frequenzen oberhalb F _B1 das Signal CL _A als Signal CL _S produziert wird.

Für die vorstehend beschriebene Verbindung ist die Frequenzabhängigkeit von T _S und T _C für Frequenzen oberhalb 24 MHz bestimmt durch die Gleichungen T _S = [(1/2f) - 2 τ _D] und T _C = [(1/2f) + 2 τ _D] bzw. durch die Kurvensegmente B und D in Fig. 3. Einige typische Ergebnisse sind in der nachstehenden Tabelle aufgeführt:

Diese Ergebnisse zeigen die Übereinstimmung zwischen dem Betrieb der Schaltung nach Fig. 4 und den Kurvensegmenten B und D in Fig. 3. Wenn man also das System in einer solchen Weise betreibt, daß das Signal CL _A als CL _S reproduziert wird, ändert sich T _S entsprechend dem Ausdruck [1/(2f)] - 2 τ _D, und die Mindestzeit T _qM wird aufrechterhalten, während die Referenzsignal-Abfrageintervalle (T _C - T _qM) in entsprechendem Maß kürzer werden, wenn die Frequenz von CL _I höher ist als F _B1.

Kurz gesagt erhielt man für einen A/D-Wandler die optimalen Ergebnisse, wenn man ihn mit Abfrageimpulsen betrieb, die entsprechend der Fig. 3 bemessen waren. Das heißt:

a) im Bereich niedriger Frequenzen von 0 Hz bis F _B1 ist T _S gleich einer festen Dauer T _S1 (z. B. 33 Nanosekunden), und T _C ist dann gleich 1/f - T _S1;
b) im Bereich mittlerer Frequenzen zwischen F _B1 und F _B2 ist die Abfrageperiode gleich [(1/2f) - 2 τ _D], und T _C ist gleich [(1/2f) + 2 τ _D], und
c) im Bereich hoher Frequenzen wurde der geringste Systemfehler erhalten, wenn man T _C ungefähr gleich T _CM hielt und T _S entsprechend verkürzte. Jedoch kann man im Bereich hoher Frequenzen den Betrieb auch erweitern, indem T _S und T _C so steuert, daß T _S irgendeiner Kurve entspricht, die zwischen den Kurven C und D in Fig. 3 liegt.

Claims

1. Schaltungsanordnung zur Erzeugung eines asymmetrischen Ausgangstaktsignals gleicher Frequenz wie ein zugeführtes Eingangstaktsignal der Periode T = 1/f mit einem ersten Intervall T₁ positiveren Pegels und einem zweiten Intervall T₂ negativeren Pegels, mit einer Einstellschaltung für das Tastverhältnis zwischen den entsprechenden Intervallen T _S und T _C im Ausgangstaktsignal, dadurch gekennzeichnet, daß die Einstellschaltung (Fig. 4) derart ausgebildet ist, daß sie während jeder Periode des Ausgangstaktsignals CL _S,

a) das Intervall T _S auf eine feste Breite T _S1 einstellt, wenn die Frequenz f des Eingangstaktsignals unterhalb einer ersten Knickpunktfrequenz F _B1 liegt, und
b) für Eingangssignalfrequenzen f oberhalb der ersten Knickpunktfrequenz F _B1 das Intervall T _S = 1/2f minus einer vorbestimmten ersten konstanten Dauer T _X macht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einstellschaltung bei oberhalb einer zweiten, höheren Knickpunktfrequenz F _B2 liegenden Eingangstaktsignalfrequenz f das Intervall T _S gleich T minus einer vorbestimmten zweiten konstanten Dauer T _CM macht.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einstellschaltung eine Verzögerungseinrichtung (D 1, D 2, D 3) zur unterschiedlichen Verzögerung des Eingangstaktsignals und logische Verknüpfungsglieder (G 1, G 2, G 3) zum Kombinieren der unterschiedlich verzögerten Eingangstaktsignale zu dem asymmetrischen Ausgangstaktsignal enthält.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Ausgangstaktsignale zur Ansteuerung eines Analog/Digital-Wandlers dienen, der in jeder Periode des Ausgangstaktsignals ein analoges Eingangssignal während eines Abfrageintervalls T _S abfragt und während eines darauffolgenden Umwandlungsintervalls T _C den Abfragewert in Digitaldaten umwandelt, wobei eine Mindestdauer T _SM für ein genaues Abfragen des Eingangssignals und eine Mindestdauer T _CM für die Umwandlung des Abfragewertes in aussagekräftige Daten benötigt wird und wobei die Frequenz f des Eingangstaktsignals innerhalb eines Bereiches liegt, in welchem die Periode T = 1/f des Taktsignals kleiner sein kann als (T _SM+T _CM), und daß die erste Knickpunktfrequenz F _B1 bei f = 1/(T _SM+T _CM) liegt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet,
daß die Einstellschaltung bei Eingangstaktsignalfrequenzen unterhalb der ersten Knickpunktfrequenz F _B1 das Abfrageintervall T _S auf eine feste Breite T _S1<T _SM einstellt.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Einstellschaltung bei Eingangstaktsignalfrequenzen f oberhalb der zweiten Knickpunktfrequenz F _B2 das Abfrageintervall T _S auf eine Breite gleich (T-T _CM) einstellt.

7. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Einstellschaltung bei Eingangstaktsignalfrequenzen f zwischen der ersten und der zweiten Knickpunktfrequenz F _B1 bzw. F _B2 das Abfrageintervall T _S auf eine sich invers mit der Frequenz f des Eingangstaktsignals ändernde Breite abzüglich einem vorgewählten konstanten Wert einstellt.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Einstellschaltung bei Eingangstaktsignalfrequenzen f im Bereich zwischen der ersten und der zweiten Knickpunktfrequenz F _B1 bzw. F _B2 das Abfrageintervall T _S auf die Breite (1/2f-K₁T _qM) und bei oberhalb der zweiten Knickpunktfrequenz F _B2 liegenden Eingangstaktsignalfrequenzen auf die Breite (1/2f-K₂T _qM) einstellt, wobei K₁ eine erste Konstante und K₂ eine zweite Konstante und T _qM der Mindestwert der in der Mindestdauer T _CM für die A/D-Umwandlung enthaltenen Zeitspanne T _q zur Datenkoordinierung ist.