DE3633310C2 - - Google Patents
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- DE3633310C2 DE3633310C2 DE3633310A DE3633310A DE3633310C2 DE 3633310 C2 DE3633310 C2 DE 3633310C2 DE 3633310 A DE3633310 A DE 3633310A DE 3633310 A DE3633310 A DE 3633310A DE 3633310 C2 DE3633310 C2 DE 3633310C2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
Die Erfindung geht aus von einer Schaltungsanordnung, wie sie
im Oberbegriff des Anspruchs 1 angegeben ist.
Aus dem RCA Solid State Databook "CMOS Integrated Circuits",
Ausgabe 1983, insbesondere Seiten 721 und 722, ist ein Allzweck-
Laborimpulsgenerator bekannt, der Impulse einstellbarer Frequenz
und einstellbaren Tastverhältnisses für Laboranwendungen
liefert. Das Tastverhältnis läßt sich durch Umschaltung von
Kapazitäten eines Multivibrators wählen. Ferner ist aus der
US-PS 37 81 871 ein Analog/Digital-Wandler bekannt, der mit
variabler Taktfrequenz arbeitet, wobei die Taktfrequenz für
die Umwandlung des Analogsignals in die höherwertigen Bits
wegen der dazu benötigten längeren Zeit höher ist als für die
nachfolgende Umwandlung in die niedrigerwertigen Bits, auf
deren Werte sich der Wandler schneller einstellen kann. Infolge
des Anwachsens der Taktimpulsfrequenz bei jedem Umwandlungsvorgang
eines analogen Signalwertes in einen Digitalwert läßt
sich die Umwandlungsgeschwindigkeit heraufsetzen.
Bei taktgesteuerten Systemen werden Operationen häufig bei
beiden Phasen einer jeden Taktperiode durchgeführt, d. h. sowohl
wenn das Taktsignal den positiveren (hohen) Pegel als auch
wenn es den negativeren (niedrigen) Pegel hat. Auf A/D-Wandler
als Beispiel wurde bereits hingewiesen. Typischerweise wird
in einem A/D-Wandler eine unbekannte analoge Eingangsspannung
während der einen Phase (Abfrageintervall) jeder Taktperiode
"abgefragt". Das "abgefragte" Signal wird dann während einer
zweiten Phase (Umwandlungsintervall) jeder Taktperiode mit
einer Referenzspannung verglichen und in ein Digitalsignal
umgewandelt. Während der Umwandlungsphase müssen außerdem
andere Aufgaben erfüllt werden (organisatorische Operationen),
wozu u. a. die Vorbereitung des Systems zum Ansprechen auf die
nächste Abfragephase gehört.
Die Taktsteuerung eines A/D-Wandlers erfolgt typischerweise
durch ein rechteckförmiges oder sinusförmiges Taktsignal geeigneter
Frequenz bei festem Verhältnis des Abfrageintervalls
T S zum Umwandlungsintervall T C (Intervall für Verarbeitung und
organisatorische Operationen), wie es bei einem symmetrischen
Taktsignal der Fall ist, wo das Abfrageintervall T S gleich
dem Umwandlungsintervall T C ist und das direkt an den Takteingang
(oder die Takteingänge) des Wandlers gelegt wird.
Die Frequenz f des an ein System gelegten Taktsignals wird
normalerweise vom Benutzer gewählt und kann sich über einen
weiten Bereich ändern. Es hat sich jedoch z. B. für die Taktung
eines A/D-Wandlers zum Abfragen der unbekannten Eingangsspannung
gezeigt, daß bei einem Taktsignal mit festem Verhältnis
T S /T C für einen großen Teil des Taktsignal-Frequenzspektrums
nicht die besten Ergebnisse erzielt werden. Bei hoher Taktfrequenz
ist nämlich das Zeitintervall (T = 1/f), das zur
Durchführung von Funktionen während jeder Periode zur Verfügung
steht, klein und reicht manchmal nicht aus, bestimmte notwendige
Funktionen ohne beträchtliche Fehler durchzuführen.
Andererseits wurde gefunden, daß bei niedriger Taktfrequenz
das entsprechend längere Zeitintervall Fremd- und Rauschimpulsen
Gelegenheit gibt, das System zu beeinflussen. Schließlich
sei noch festgestellt, daß die genannten Takt-Asymmetrierschaltungen
dafür bestimmt sind, bei einer speziellen Taktsignalfrequenz
zu funktionieren.
Zur Veranschaulichung dieser Probleme sei auf Fig. 2 vorgegriffen,
in der die Kurven A und B das Fehlerniveau eines
typischen A/D-Wandlers aufzeigen, der mit einem symmetrisch
alternierenden (rechteckförmigen) Abfragesignal der Frequenz f
betrieben wird, wobei innerhalb jeder Periode des Taktsignals
das Abfrage- und das Umwandlungsintervall beide gleich 1/2 f
sind. Im Kontrast hierzu zeigt die Kurve C der Fig. 2 das
Fehlerniveau desselben A/D-Wandlers, wenn er gemäß der Erfindung
mit einer asymmetrischen Abfrageperiode (T S ) betrieben
wird, wie es durch Kurvensegmente A, B und C in Fig. 3
definiert ist. Symmetrische Taktsignale, bei denen T S im
wesentlichen gleich T C ist, schränken den Betrieb des Wandlers
bei niedrigen und hohen Taktfrequenzen stark ein. Einige dieser
Einschränkungen seien nachstehend diskutiert.
Ein A/D-Wandler enthält normalerweise einen Vergleicher, an
dessen Eingang während der Abfragephase eine unbekannte Eingangsspannung
gelegt wird. Bei niedrigen Taktfrequenzen, wenn
das Abfrageintervall lang genug ist, um extensive Änderungen
in der Amplitude der Eingangsspannung zu umfassen, kann der
Vergleicher, der normalerweise vor der Abfrage auf einen Kipp-
Punkt getrieben wird, in die Sättigung und dann zurück aus der
Sättigung gesteuert werden. Der Vergleicher ist nicht immer
in der Lage, allen diesen Änderungen zu folgen, insbesondere
wenn er aus mehreren Stufen in Kaskadenschaltung besteht. Dies
hat zur Folge, daß bei symmetrischem Betrieb im Falle niedriger
Frequenzen ein Ansteigen des Fehlerniveaus zu beobachten ist,
wie es die Kurve A in Fig. 2 zeigt. Aus diesem Grund wird in
erfindungsgemäßen Schaltungen das Abfrageintervall bei niedrigeren
Frequenzen zwischen 0 Hz und F B1, wie es das Kurvensegment
A in Fig. 3 zeigt, auf einen festen Wert T S1 begrenzt,
der nicht viel größer ist als die Mindestzeit (T SM ), die nötig
ist, um den Wert der unbekannten, zu messenden Eingangsspannung
genau zu fühlen bzw. einzufangen.
In Verbindung mit den vorstehenden Beobachtungen hat es sich
ferner herausgestellt, daß im Bereich mittlerer und hoher Taktfrequenzen
manchmal je nach Anzahl und Art der während des
Umwandlungsintervalls durchgeführten Funktionen ein symmetrisches
Abfragesignal (Abfrageintervall gleich Umwandlungsintervall)
zu einem Fehlerniveau führt, das von der Frequenz abhängt,
wie es die Kurve B in Fig. 2 zeigt.
Schließlich wurde festgestellt, daß das Fehlerniveau relativ
steil ansteigt, wenn das Umwandlungsintervall T C kürzer wird
als ein gewisses Minimum T CM , während eine kontrollierte Verkürzung
des Abfrageintervalls T S unter ein gewisses Minimum
T SM nicht zu so steilem Anstieg des Fehlerniveaus führt.
Der im Anspruch 1 angegebenen Erfindung liegt die Aufgabe
zugrunde, eine Schaltungsanordnung zur Erzeugung eines asymmetrischen
Ausgangstaktsignals gleicher Frequenz wie ein zugeführtes
Eingangstaktsignal anzugeben, wobei jedoch das Taktverhältnis
in Abhängigkeit von der Taktfrequenz zur Optimierung
der Betriebsweise der mit diesem Taktsignal angesteuerten
Schaltungen variabel sein soll.
Ein spezielles Anwendungsbeispiel der Erfindung liegt in der
Ansteuerung von Analog/Digital-Wandlern, ein weiterer Anwendungsfall
sind etwa Zähler, die bei geeigneter Änderung des
Tastverhältnisses der zu zählenden Frequenz in einem größeren
Frequenzbereich als bei konstantem Tastverhältnis arbeiten
können.
Durch die Erfindung läßt sich der Betrieb beispielsweise eines
A/D-Wandlers dadurch verbessern, daß man derart asymmetrische
Taktsignale an ihn legt, daß das Umwandlungsintervall auf
Kosten des Abfrageintervalls begünstigt wird.
Bei einer Ausführungsform der Erfindung wird in Abhängigkeit
von der Frequenz eines symmetrischen Eingangstaktsignals ein
asymmetrisches Abfrage-Taktsignal CL S erzeugt, dessen Tastverhältnis
T S /(T S +T C ) abnimmt, wenn die Frequenz des Eingangstaktsignals
zunimmt. Wenn das Tastverhältnis bezüglich T S des
Abfragetaktsignals CL S abnimmt, dann steigt das Tastverhältnis
eines entsprechenden Umwandlungs- oder Referenzsignals CL R mit
zunehmender Frequenz des ankommenden Taktsignals an.
Im einzelnen spricht eine Asymmetrieschaltung in der
erfindungsgemäßen Schaltungsanordnung auf die Frequenz f des
Eingangstaktsignals CL I an, um ein asymmetrisches Abfragetaktsignal
(CL S ) zu erzeugen, in welchem jede Periode ein
Abfrageintervall T S enthält, das einerseits für alle Frequenzen
von CL I unterhalb einer ersten Abbruchfrequenz F B1 einen
festen Wert T S1 hat, der kleiner ist als 1/(2·F B1), und das
andererseits für Frequenzen von CL I , die oberhalb F B1 liegen,
Änderungen erfährt, so daß es gleich 1/(2·f) minus irgendeinem
vorgewählten Wert ist.
Bei der nachfolgend als Anwendungsbeispiel der Erfindung erläuterten
Ansteuerung eines A/D-Wandlers erzeugt eine Takt-
Asymmetrierschaltung aus der Frequenz des Eingangstaktsignals
Abfrage- und Umwandlungs-Taktsignale, in denen bei Frequenzen
oberhalb einer zweiten Abbruchfrequenz F B2, die höher ist als
F B1, das Umwandlungsintervall T C ungefähr gleich T CM ist und
das Abfrageintervall T S = T-T CM ist. Um ein Beispiel zu nennen,
kann ein die erfindungsgemäße Schaltung aufweisender
A/D-Wandler mit einer Abfrageperiode T S betrieben werden,
die sich entsprechend den Kurvensegmenten A, B und C in Fig. 3
ändert, wobei T C gleich T-T S ist, um das verbesserte Verhalten
zu erzielen, wie es die Kurve C in Fig. 2 veranschaulicht.
Die Erfindung sei nachfolgend anhand eines in den
Zeichnungen veranschaulichten Ausführungsbeispiels im einzelnen
erläutert.
Fig. 1A ist ein Schaltbild eines Teils der Vergleicherschaltung
eines Analog/Digital-Wandlers (A/D-Wandler), der
in erfindungsgemäßer Weise angesteuert wird;
Fig. 1B zeigt in einem Schaubild die Wellenform asymmetrischer
Taktsignale, die an die Schaltung der Fig. 1A gemäß der
Erfindung gelegt werden;
Fig. 2 veranschaulicht als Funktion der Frequenz das
Fehlerverhalten eines typischen Analog/Digital-Wandlers bei
Steuerung durch symmetrische und asymmetrische Abfrageimpulse;
Fig. 3 zeigt als Funktion der Frequenz die Breite T S
der Abfrageimpulse, wie sie dem A/D-Wandler nach Fig. 1
anzulegen sind, um die verbesserten Ergebnisse gemäß Kurve C
nach Fig. 2 zu erzielen;
Fig. 4 ist ein vereinfachtes Schaltbild einer Einstellschaltung
für das Tastverhältnis der Taktimpulse gemäß der
Erfindung;
Fig. 5A, 5B, 5C, 5D und 5E zeigen Wellenformen von
Signalen, die an verschiedenen Punkten der Schaltung nach
Fig. 4 erzeugt werden, und zwar bei verschiedenen Frequenzen.
Für die nachstehende Beschreibung sei angenommen, daß das
ankommende Taktsignal CL I symmetrisch ist, wie in Fig. 5
gezeigt, und einem Taktsignalformer zugeführt wird, wie
er in Fig. 4 dargestellt ist, um unter anderem ein asymmetrisches
Abfrage-Taktsignal CL S zu erzeugen, das die Länge
des Abfrageintervalls bestimmt. Die Zeitdauer, während
welcher CL I auf seinem hohen oder positiveren Pegel ist,
wird mit T H bezeichnet, und die Zeitdauer, während welcher
CL I auf seinem niedrigen oder negativeren Pegel ist,
wird mit T L bezeichnet. Die Periode T des Signals CL I ist
gleich 1/f, was seinerseits gleich T H + T L ist, wobei f
die Frequenz des ankommenden Taktsignals CL I ist. Die Zeitdauer,
während welcher CL S (abgeleitet aus CL I ) auf seinem
hohen oder positiveren Pegel ist, wird mit T S bezeichnet
und ist das erwähnte Abfrageintervall. Die Zeitdauer, während
welcher CL S auf seinem niedrigen oder negativeren Pegel
ist, wird mit T C bezeichnet und ist das erwähnte Umwandlungsintervall.
Die Periode T von CL S ist gleich der
Periode von CL I . Daher gilt für die folgende Beschreibung
die Bezeichnung T = T S + T C . Das Tastverhältnis D von CL S
ist willkürlich definiert als das Verhältnis der Dauer
des positiven Intervalls T S zur Gesamtperiode T. In erfindungsgemäßen
A/D-Wandlern wird T S meist kleiner gemacht
werden als 1/(2 · f), so daß CL S ein Tastverhältnis von
weniger als 50% haben wird.
In der nun folgenden näheren Beschreibung der Erfindung
wird zunächst der Betrieb einer typischen, in A/D-Wandlern
benutzten Vergleicherschaltung beschrieben, dann werden
bestimmte Probleme untersucht, und schließlich werden die
notwendigen Bedingungen zur Verbesserung des Betriebs beschrieben.
Der in Fig. 1A gezeigte Teil der Vergleicherschaltung
eines A/D-Wandlers enthält ein Torglied TG 1 in Komplementärbauweise,
das durch Taktsignale CL R und ein- und
ausgeschaltet wird, um eine Referenzspannung der Amplitude
V REF aus einer Referenzspannungsquelle 9 selektiv an die
"Eingangs"-Seite (Seite X) eines Kondensators C 1 zu legen.
Ein weiteres Torglied TG 3 in Komplementärbauweise, das
durch Taktsignale CL S und ein- und ausgeschaltet wird,
dient dazu, eine Quelle 11 eines abzufragenden Eingangssignals
V IN selektiv mit der Eingangsseite des Kondensators
C 1 zu koppeln. Die Ausgangsseite (Seite Y) des Kondensators
C 1 ist an einem Schaltungspunkt 1 mit dem Eingang
eines Inverters I 101 verbunden. Der Inverter I 101
enthält zwei Feldeffekttransistoren mit isolierter Gateelektrode
(sogenannte IGFETs) P 11 und N 11, die zueinander
komplementären Leitungstyp haben, und deren Sourceelektroden
mit einem Betriebspotential V DD bzw. mit Masse verbunden
sind. Die Gateelektroden der beiden IGFETs sind
mit dem Eingangsknoten 1 des Inverters verbunden, und die
Drainelektroden sind an den Ausgangsknoten 2 des Inverters
angeschlossen. Zwischen die Knoten 1 und 2 ist ein Torglied
TG 21 geschaltet. Wenn das Torglied TG 21 aktiviert
ist, sind Eingang und Ausgang des Inverters I 101 über
einen niederohmigen Weg miteinander verbunden und werden
auf dasselbe Potential getrieben. Der Inverter I 101 wird
dann auf seinen "Kipp"-Punkt getrieben und befindet sich
unter dieser Bedingung in einem Zustand, der als "automatischer
Nullabgleich" bezeichnet wird. Der Ausgang des
Inverters I 101 ist über einen Kondensator C 2 mit dem Eingang
eines Inverters I 102 gekoppelt, der aus komplementären
IGFETs P 21 und N 21 besteht, die so miteinander verbunden
sind, daß ein Komplementär-Inverter I 102 des gleichen
Typs wie der Inverter I 101 gebildet wird. Zwischen
den Eingangsknoten 3 und den Ausgangsknoten 4 des Inverters
I 102 ist ein Torglied TG 22 geschaltet. Die Torglieder
TG 21 und TG 22 werden durch Taktsignale CL R und
gleichzeitig ein- und ausgeschaltet. Wenn für gleiche
Vorspannungsbedingungen die Source-Drain-Impedanz Z P11
von P 11 gleich der Source-Drain-Impedanz Z N11 von N 11
ist, dann werden Eingangs- und Ausgangsknoten 1 und 2
des Inverters I 101 während des Nullabgleichteils jeder
Periode auf das Potential V DD /2 getrieben. In ähnlicher
Weise werden, wenn für gleiche Vorspannungsbedingungen
die Source-Drain-Impedanz Z P21 von P 21 gleich der Source-
Drain-Impedanz Z N21 von N 21 ist, Eingangs- und Ausgangsknoten
3 und 4 des Inverters I 102 während des Nullabgleichteils
jeder Periode auf V DD /2 getrieben.
Das am Knoten 4 erscheinende Ausgangssignal wird an eine
Latch-Schaltung (Halte- oder Zwischenspeicherschaltung)
104 gelegt, die ein Torglied TG 23 enthält, das zwischen
den Knoten 4 und den Eingang eines Inverters I 103 geschaltet
ist. Der Ausgang des Inverters I 103 ist mit dem Eingang
eines Inverters I 104 und mit dem Eingang eines Decodierer/
Codierers 106 verbunden. Der Ausgang des Inverters
104 ist an einen weiteren Eingang des Decodierers/Codierers
106 angeschlossen und über ein Torglied TG 24 mit dem Eingang
des Inverters I 103 verbunden. In der Schaltungsanordnung
nach Fig. 1A wird das Torglied TG 23 eingeschaltet,
wenn das Signal CL R niedrig ist, und ausgeschaltet, wenn
CL R hoch ist. Das Torglied TG 24 wird eingeschaltet, wenn
niedrig ist, und es wird ausgeschaltet, wenn
hoch ist.
Nachstehend sei in Verbindung mit den Wellenformen der
Fig. 1B eine Betriebsart des Vergleichers nach Fig. 1A
beschrieben, um verschiedene Funktionen besonders herauszustellen,
die während der Abfrage- und Umwandlungsintervalle
durchgeführt werden müssen:
- 1) Während jedes Umwandlungsintervalls T C und vor dem Beginn eines Abfrageintervalls, also während einer Zeitspanne t A bis t₀, in der CL R hoch und niedrig ist und in der CL S niedrig und hoch ist, sind die Torglieder TG 1, TG 21 und TG 22 eingeschaltet (durchlässig) und das Torglied TG 3 ausgeschaltet (gesperrt). Infolgedessen sind die Inverter I 101 und I 102 im automatischen Nullabgleich, und unter der Voraussetzung, daß die Inverter I 101 und I 102 symmetrisch sind, werden die Potentiale der Knotenpunkte 1, 2, 3 und 4 auf oder nahe an V DD /2 getrieben. Während dieser Zeitspanne legt die Referenzspannungsquelle 9, weil TG 1 eingeschaltet ist, die Referenzspannung V REF an die Eingangsseite X des Kondensators C 1, der somit auf den Spannungswert von V REF aufgeladen wird.
- 2) Zum Zeitpunkt t₀ wird CL R niedrig ( wird hoch), wodurch die Torglieder TG 1, TG 21 und TG 22 ausgeschaltet werden. Da CL S noch niedrig ist, bleibt TG 3 ebenfalls ausgeschaltet.
- 3) Für eine Zeitspanne T b1, die von t₀ bis t 1 reicht, bleiben CL S und CL R niedrig. Die Zeitspanne T b1 ist ausreichend lang gewählt, um sicherzustellen, daß TG 1 eingeschaltet wird, bevor TG 3 gesperrt wird. Dies wiederum stellt sicher, daß die elektrische Verbindung zwischen V REF und der Kondensatorseite X "abgebrochen" wird, bevor eine Verbindung zwischen V IN und der Kondensatorseite X "hergestellt" wird; hiermit wird ein Kurzschluß zwischen V REF und V IN verhindert.
- 4) Zum Zeitpunkt t 1 wird CL S hoch ( wird niedrig), und das Abfrageintervall T S wird begonnen. Nun wird die abzufragende Eingangsspannung V IN über das eingeschaltete Torglied TG 3 an die Eingangsseite des Kondensators C 1 gelegt. Falls V IN positiver ist als die am Kondensator C 1 gespeicherte Spannung V REF , erscheint am Knoten 1 eine positive Differenzspannung (V IN - V REF ), die dann vom Inverter I 101 verstärkt und invertiert wird und im Verstärker I 102 weiter verstärkt und nochmals invertiert wird, um am Ausgangsknoten 4 des Inverters 101 eine "hohe" Spannung zu erzeugen. Wenn V IN weniger positiv als die am Kondensator C 1 gespeicherte Spannung V REF ist, entsteht am Knoten 1 eine negative Differenzspannung, die im Inverter I 101 verstärkt und invertiert und im Inverter I 102 weiter verstärkt und invertiert wird, so daß am Ausgangsknoten 4 des Inverters I 102 eine "niedrige" Spannung erzeugt wird. Während der Abfragephase (d. h. zwischen den Zeitpunkten t 1 und t 2) jeder Taktperiode bleibt CL R niedrig, und die Torglieder TG 1, TG 21 und TG 22 sind ausgeschaltet.
- 5) Zum Zeitpunkt t 2 geht CL S auf niedrigen Pegel, womit das Abfrageintervall beendet wird. TG 3 wird ausgeschaltet und unterbricht damit die Verbindung zwischen V IN und der Kondensatorseite X. Vom Zeitpunkt t 2 bis zum Zeitpunkt t 3 (d. h. für eine Zeitspanne T b2 nach t 2) bleibt CL R niedrig, so daß TG 1, TG 21 und TG 22 ausgeschaltet bleiben.
- 6) Die Zeitspanne T b2 ist ausreichend lang gewählt, um sicherzustellen, daß TG 3 ausgeschaltet bleibt und die Verbindung zwischen V IN und C 1 unterbrochen ist, bevor TG 1 eingeschaltet wird und eine Verbindung zwischen V REF und C 1 hergestellt wird. Dies verhindert einen möglichen Kurzschluß zwischen V REF und V IN . Ferner wird während der Zeitspanne T b2 die Differenzspannung (d. h. V IN - V REF oder V REF - V IN ), die während der Abfragephase am Knoten 1 erzeugt wird, weiterhin von den Invertern I 101 und I 102 und den Invertern I 103 und I 104 in der Latch-Schaltung 104 verstärkt, wobei I 103 und I 104 vom gleichen Typ sein können wie I 101 und I 102. Während der Zeitspanne T b2 ist das Torglied TG 23 in der Latch-Schaltung 104 eingeschaltet (und TG 24 ausgeschaltet), so daß das am Knoten 4 erscheinende Signal über TG 23 zum Inverter I 103 der Latch-Schaltung 104 gekoppelt wird, der das Differenzsignal weiter verstärkt und invertiert und es an den Inverter 104 legt, der das Differenzsignal wiederum verstärkt und invertiert. Somit werden die an den Ausgängen der Inverter I 101, I 102, I 103 und I 104 erzeugten Signale weiterhin auf den Pegel V DD getrieben, der willkürlich als logische "1" definiert sei, oder auf das Massepotential, das willkürlich als logische "0" definiert sei. Mit Beendigung der Zeitspanne T b2, d. h. zum Zeitpunkt t 3, wird TG 23 ausgeschaltet und TG 24 eingeschaltet, und das verstärkte Signal vom Ausgang des Inverters I 104 wird regenerativ (mitkoppelnd) auf den Eingang des Inverters I 103 rückgekoppelt, wodurch die Information über das abgefragte Signal festgehalten und in der Latch-Schaltung 104 gespeichert wird.
- 7) Zum Zeitpunkt t 3 wird CL R hoch, während CL S bereits niedrig ist. Wenn CL R hoch wird, werden die Torglieder TG 1, TG 21, TG 22 und TG 24 eingeschaltet und das Torglied TG 23 ausgeschaltet, während das Torglied TG 3 bereits ausgeschaltet ist. Mit dem Einschalten von TG 1 wird die Referenzspannung V REF an die Seite X des Kondensators C 1 gelegt. Die Einschaltung von TG 21 und TG 22 bewirkt, daß die Inverter I 101 und I 102 in den Zustand automatischen Nullabgleichs gehen und daß die Knoten 1, 2, 3 und 4 auf oder nahe an das Potential V DD /2 getrieben werden. Unabhängig davon wird die gehaltene bzw. zwischengespeicherte Information (d. h. das Ausgangssignal der Latch-Schaltung 104) auf den Decodierer/Codierer 106 gegeben. Die Zeitspanne zur Durchführung der Funktionen der Zwischenspeicherung und der Decodierung/Codierung sei hier allgemein als T q bezeichnet. Die Zeitspanne T q , die benötigt wird, damit die Latch-Schaltung einen vollen Logikpegel erreichen kann und damit die Signalinformation über den Decodierer 106 zur Erzeugung eines Wertesignals am Ausgang B verarbeitet werden kann, wird oft länger sein als die Zeit, die notwendig ist, um das Signal oder die Referenzspannung gerade abzufragen.
Es wurde nun gefunden, daß T q nicht kleiner gemacht werden
sollte als ein gewisser Mindestwert T qM , um zu verhindern,
daß sich unkontrollierte Signalfehler in die
Verarbeitung der Signalinformation einschleichen.
Die vorstehende Analyse führt zu folgenden Schlüssen:
- A. Während jedes Abfrageintervalls T S wird Zeit benötigt, um das Eingangssignal V IN abzufragen, es an den Eingang des Vergleichers zur Erzeugung eines Differenzsignals zu legen und das Differenzsignal mittels der Inverter I 101, I 102, I 103 und I 104 zu verstärken. Es wurde erkannt, daß eine Mindestzeitspanne T sM erforderlich ist, um ein Eingangssignal fehlerarm oder fehlerlos genau abzufragen.
- B. Während jedes Umwandlungsintervalls T C wird Zeit benötigt
für:
- a) das Abfragen der Spannung V REF und Anlegen dieser Spannung an die Eingangsseite des Kondensators C 1;
- b) den automatischen Nullabgleich der Inverter I 101 und I 102;
- c) die Sperrung von TG 1 vor der Einschaltung von TG 3;
- d) die Sperrung von TG 3 vor der Einschaltung von TG 1 und außerdem die weitere Verstärkung des Differenzsignals;
- e) die regenerative Rückkopplung der an die Latch-Schaltung 104 gelegten Information innerhalb dieser Schaltung und für das volle Erreichen des Logikpegels "1" oder "0" am Ausgang der Latch-Schaltung, und
- f) die Eingabe der in der Latch-Schaltung 104 erzeugten Information in den Codierer/Decodierer 106 und die Verarbeitung (d. h. Decodierung/Codierung) der Information über mindestens eine Mindestzeitspanne T qM .
Es wurde gefunden, daß eine Mindestzeitspanne T CM erforderlich
ist, um das abgefragte Eingangssignal mit wenig
oder keinen Fehlern in aussagekräftige Daten umzuwandeln.
Die Zeitspanne T CM enthält eine Zeit T rM , eine Zeit T qM
und Zeiten T b1 und T b2:
- a) T rM ist die Mindestzeit, die erforderlich ist, um das Referenzsignal fehlerarm oder fehlerlos abzufragen. Bei niedrigen Frequenzen (und wenn kein automatischer Nullabgleich während T rM erfolgt) kann angenommen werden, daß die Mindestzeit T rM , die erforderlich ist, um das Referenzsignal genau abzufragen und den Abfragewert an den Eingang des Vergleichers zu legen, gleich ist der Mindestzeit T SM , die erforderlich ist, um das Eingangssignal genau abzufragen und den betreffenden Abfragewert an den Vergleichereingang zu legen. Bei hohen Frequenzen (insbesondere wenn automatischer Nullabgleich und andere organisatorische Operationen während der Abfrage der Referenzspannung durchgeführt werden) kann nicht mehr angenommen werden, daß die Zeit T rM gleich T SM ist, vielmehr wird sie in Wirklichkeit länger als T SM sein;
- b) T qM ist die Mindestzeit, die zur richtigen "Konditionierung" des Signals erforderlich ist, wobei diese Konditionierung die Verstärkung des verglichenen Signals auf volle Logikpegel, die Zwischenspeicherung dieses Signals und die Decodierung des verglichenen Signals enthält;
- c) T b1 und T b2 sind die bereits oben definierten Zeitspannen.
Eine weitere Analyse der Schaltung nach Fig. 1A deckt
verschiedene Probleme auf, von denen einige bereits erwähnt
wurden und welche den Betrieb der Schaltung über
einen weiten Frequenzbereich betreffen. Wenn während der
Abfrageperiode T S das Signal V IN an den Eingang des Inverters
I 101 gelegt wird, dann sprechen I 101 und I 102,
die zuvor ihren automatischen Nullabgleich bekommen haben
und auf ihren Kipp-Punkt eingestellt worden sind, schnell
und mit Verstärkung an. I 103 und I 104 sprechen in gleicher
Weise schnell und mit Verstärkung an. Somit wird während
eines Abfrageintervalls bei jedem Wert von V IN , der größer
oder kleiner ist als V REF , die Inverter I 101, I 102, I 103
und I 104 in Richtung zur Sättigung oder in die Sättigung
getrieben. Wenn sich dann V IN noch während des Abfrageintervalls
auf einen anderen Wert ändert, können I 101, I 102,
I 103 und I 104 in die entgegengesetzte Richtung getrieben
werden und während des Abfrageintervalls aus der Sättigung
gelangen. Wenn also das Intervall T S so lang ist, daß sich
in ihm das Signal am Vergleichereingang wesentlich ändert,
wird der Vergleicher in die und aus der Sättigung getrieben.
Der Vergleicher wird nicht in der Lage sein, diesen
Änderungen zu folgen, insbesondere wenn er aus mehreren
Stufen in Kaskadenschaltung besteht. Die Kurve A der
Fig. 2 zeigt das "potentielle" Fehlerniveau, das sich infolge
"übermäßiger" Breiten des Abfrageimpulses bei niedrigen
Frequenzen ergeben wird. Aus diesem Grund sollte bei
niedrigen Frequenzen das Abfrageintervall nicht wesentlich
länger sein als die Mindestzeit, die zum genauen Fühlen
oder Einfangen des Wertes der zu messenden unbekannten Eingangsspannung
benötigt wird.
Bei einer speziellen Ausführungsform eines erfindungsgemäßen
A/D-Wandlers wurden die an den Vergleicher und andere
Schaltungen des Wandlers gelegten Signale CL S und
so gewählt, daß über einen niedrigen Frequenzbereich von
0 Hz bis zum ersten Knickpunkt F B1 bei ungefähr 12,8 MHz
das Intervall T S auf einem festen Wert T S1 von 33 Nanosekunden
blieb. Die potentielle Fehlerquelle bei niedrigen
Frequenzen wurde damit wesentlich reduziert, wie es
die Kurve C in Fig. 2 für den Bereich niedriger Frequenzen
zeigt. Die Intervalldauer T S1 von 33 Nanosekunden
wurde gewählt, um einen genügenden zeitlichen Spielraum
(innterhalb des Frequenzbereichs von 0 Hz bis 12,8 MHz)
zu haben, damit V IN unter allen Bedingungen richtig abgefragt
wird. Die 33 Nanosekunden waren sogar etwas großzügig
bemessen, denn sie konnten ruhig bis zu 50% vermindert
werden, ohne die Genauigkeit der Abfrage wesentlich zu
beeinträchtigen. Dementsprechend wird bei niedrigen Frequenzen
(d. h. Frequenzen des ankommenden Taktsignals CL I ,
die wesentlich unter 1/(T SM +T CM ) liegen) das von der Schaltung
nach Fig. 4 erzeugte und in der Schaltung nach Fig. 1
eingestellte Abfrageintervall auf einen Zeitwert T S1 begrenzt,
der wesentlich (aber nicht übermäßig) größer ist
als T SM , um genügend Spielraum zur Gewährleistung einer
genauen Auslesung des abgefragten Signals V IN zu erhalten.
Die Begrenzung der Breite von T S bei niedrigen Frequenzen
gestattet eine einwandfreie Abfrage von V IN und verhindert
gleichzeitig ein übermäßiges Hin- und Hersteuern der Vergleicherschaltung.
Die Folge ist ein verbessertes Verhalten
(d. h. ein geringeres Fehlerniveau) bei niedrigen Frequenzen.
Die Kurve B in Fig. 2 zeigt das Verhalten des A/D-Wandlers
bei mittleren Frequenzen (zwischen F B1 und F B2) und hohen
Frequenzen (oberhalb F B2), wenn mit symmetrischen Taktsignalen
CL S gearbeitet wird. Man sieht, daß das Fehlerniveau
des Systems steil ansteigt, wenn die Taktfrequenz über
1/(T SM +T CM ) hinausgeht. Aufgrund der obigen Analyse der
Schaltung nach Fig. 1A wurde erkannt, daß bei hohen Frequenzen
die für ein genaues Abfragen und Umwandeln der
abgefragten Daten benötigte Mindestzeit nicht mehr zur
Verfügung steht und daß für das Abfragen der Referenzspannung
und das "Konditionieren" der resultierenden Daten mehr
Zeit benötigt wird als für das Abfragen des Eingangssignals.
Ferner wurde durch Experiment und Analyse gefunden, daß
das Fehlerniveau der resultierenden Ausgangsdaten schnell
und steil ansteigt, wenn die Zeit T q , die zur Konditionierung
des "verglichenen" Signals zugeteilt ist, unter T qM
vermindert wird. Im Gegensatz zu Ergebnissen, die man erzielt,
wenn T q niedriger als T qM gemacht wird, wurde herausgefunden,
daß sich der Fehler der gemessenen Ergebnisse
in einer kontrollierten Weise erhöht, wenn man die Abfragezeit
T S in kontrollierter Weise unter T SM reduziert und
wenn man die Zeit für die Abfrage des Referenzsignals etwas
kürzer macht als T rM . Bei einem Betrieb mit kontrolliertem
Fehlerniveau kann der Wandler benutzt werden und
ist nützlich, solange das Fehlerniveau unter irgendeinem
vorbestimmten Wert bleibt. Dementsprechend wurden bei einer
speziellen Ausführungsform des erfindungsgemäßen A/D-
Wandlers für den Bereich mittlerer Frequenzen zwischen F B1
und einer zweiten Knickpunktfrequenz F B2 die an den Vergleicher
und andere Schaltungen des Wandlers gelegten Signale
CL S und so gestaltet, daß T S einen Wert gleich
[1/2 · f - T DA ] und T C einen Wert gleich [1/2 · f + T DA ]
bekam, wobei T DA eine konstante Zeitspanne ist, die z. B.
die Hälfte von T qM beträgt. Eine Verminderung von T S gegenüber
T C stellt sicher, daß während T C eine Extrazeit
zur einwandfreien Konditionierung des Signals verfügbar
ist.
Es wurde außerdem festgestellt, daß man bei hohen Frequenzen
das niedrigste Fehlerniveau dann erzielte, wenn man
das Mindest-Umwandlungsintervall T C nicht kleiner macht
als T CM . Dementsprechend wurde der A/D-Wandler im Bereich
hoher Frequenzen mit einem Signal CL S betrieben, welches
sich derart änderte, daß T C gleich T CM und T S gleich T - T CM
war.
Kurz gesagt führte ein Betrieb des A/D-Wandlers mit Abfrageimpulsen,
deren Breite sich als Funktion der Frequenz
änderte, wie es die Kurvensegmente A, B und C der Fig. 3
zeigen, zu dem mit der Kurve C in Fig. 2 charakterisierten
Verhalten.
Offensichtlich erzielte man die besten Ergebnisse (d. h.
die wenigsten Fehler bei jeder gegebenen Frequenz, wie
es die Kurve C in Fig. 2 zeigt) mit einem Taktimpulssystem,
das nach drei Frequenzbereichen derart aufgegliedert ist,
wie es die Kurvensegmente A, B und C der Fig. 3 zeigen.
Die Fig. 4 zeigt ein vereinfachtes Blockschaltbild einer
taktsignalformenden Schaltung zur Erzeugung von Taktsignalen,
die ihrerseits Abfrageimpulsbreiten ergeben, deren
Tastverhältnis sich als Funktion der Frequenz ändert, und
zwar mit einer von Bereich zu Bereich unterschiedlichen
Geschwindigkeit. Wie oben ausgeführt, kann die Schaltung
nach Fig. 4 dazu benutzt werden, selektiv asymmetrische
Abfrage- und Umwandlungssignale zu erzeugen, deren Impulsbreiten
so sind, wie es die verschiedenen Kurvensegmente
der Fig. 3 vorschreiben. Die Schaltung nach Fig. 4
kann aber auch modifiziert werden, um andere gewünschte
und/oder gewählte Impulsbreiten zu liefern. Die Schaltung
nach Fig. 4 hat eine Eingangsklemme 41, an die ein ankommendes,
aus einer Quelle 31 stammendes Taktsignal CL I gelegt
wird, das angenommenerweise eine Rechteckwelle sei,
deren Frequenz f sich z. B. von 0 Hz bis auf mehr als 50 MHz
ändern kann. Die Frequenz f des ankommenden Taktsignals
CL I wird typischerweise vom Benutzer der Schaltung ausgewählt.
Wie es auf dem Gebiet der Analog/Digital-Wandler
allgemein bekannt ist, sollte die Taktfrequenz normalerweise
mindestens doppelt so hoch sein wie die Frequenz
der höchstfrequenten Komponente der abzufragenden unbekannten
Eingangsspannung, um dem Nyquist-Kriterium zu
genügen.
Die Schaltung nach Fig. 4 enthält 13 kaskadengeschaltete
Inverter I 1 bis I 13, die in drei Gruppen D 1, D 2 und D 3 angeordnet
sind, um drei verschiedene Zeitverzögerungen zu
bewirken. Alle Inverter in Fig. 4 sind vorzugsweise auf
demselben integrierten Schaltungsplättchen (IC) gebildet.
Wenn sie Teil eines A/D-Wandlers bildet, ist die Taktsignal-
Formungsschaltung nach Fig. 4 vorzugsweise auf demselben
integrierten Schaltungsplättchen gebildet wie die den
A/D-Wandler bildende Schaltung, so daß die Inverter die
gleiche Abhängigkeit von Temperatur, Verarbeitung und
Spannungsschwankungen haben wie die anderen Teile des A/D-
Wandlers. Zum Zwecke der Erläuterung sei nachstehend angenommen,
daß alle Inverter in Fig. 4 einander völlig
gleich sind und daß jeder Inverter eine Laufzeit τ D von
3 Nanosekunden hat. Wenn die Komponenten des A/D-Wandlers
aus komplementären MOS-Bauelementen (CMOS-Elementen) bestehen
wie z. B. die Inverter I 101 und I 102 in Fig. 1, dann
sollten auch die Inverter in Fig. 4 vorzugsweise Inverter
des CMOS-Typs sein.
In der Anordnung nach Fig. 4 bilden der erste und zweite
Inverter I 1 und I 2 ein erstes Verzögerungsnetzwerk D 1.
Am Ausgang des zweiten Inverters I 2 wird ein erstes verzögertes
Ausgangssignal f A entnommen. Das Ausgangssignal
f A wird dann in einem UND-Glied G 1 mit dem Eingangstaktsignal
CL I verknüpft, um ein erstes, asymmetrisches Ausgangssignal
CL A zu erzeugen. Durch die UND-Verknüpfung des Signals
CL I mit dem verzögerten Signal F A werden 6 Nanosekunden
(d. h. 2 τ D ) vom vorderen Rand des Signals CL I abgeschnitten,
so daß das asymmetrische Signal CL A entsteht,
wie es in den Fig. 5A bis 5E gezeigt ist. Das Signal
CL A ist eine Rechteckwelle, die für eine Dauer T H1 = (1/2 · f)
- 2 τ D hohen Pegel und für eine Dauer T L1 = (1/2 · f) + 2 τ D
niedrigen Pegel hat, wobei τ D gleich der Laufzeit einer
Verzögerungsstufe ist. Für den Fall, daß τ D gleich 3 Nanosekunden
ist, ist die Breite der positiv gerichteten Impulse
von CL A gleich der Breite der positiv gerichteten Impulse
von CL I minus 6 Nanosekunden, wobei die 6 Nanosekunden
die Gesamtlaufzeit oder -verzögerung des Netzwerkes
D 1 darstellen, die gleich der Summe der Verzögerungen der
Inverter I 1 und I 2 ist.
Am Ausgang des neunten Inverters I 9 wird ein zweites verzögertes
Ausgangssignal f B erzeugt, das sieben Laufzeit-
Einheiten nach dem Signal f A erscheint, weil es zusätzlich
kaskadengeschaltete Inverter I 3 bis I 9 durchlaufen
muß, die zur Bildung des Verzögerungsnetzwerkes D 2 zusammengefaßt
sind. Das Signal f B ist gegenphasig gegenüber
den Signalen CL I und f A , und seine Vorderflanke ist um
sieben Laufzeit-Einheiten (also um 21 Nanosekunden) gegenüber
den Flanken des Signals f A verzögert.
Am Ausgang des dreizehnten Inverters I 13 wird ein drittes
verzögertes Ausgangssignal f C erzeugt, das vier Laufzeit-
Einheiten später als f B erscheint, da es zusätzlich die
kaskadengeschalteten Inverter I 10 bis I 13 durchläuft, die
zur Bildung des Verzögerungsnetzwerkes D 3 zusammengefaßt
sind.
Die Ausgangssignale f B und f C werden in einem ODER-Glied
G 2 verknüpft, um ein Ausgangssignal CL B zu erzeugen. Dieses
Signal CL B wird dann in ein UND-Glied G 3 mit dem Signal
CL A verknüpft, um das Abfragetaktsignal CL S zu erzeugen,
in dem sich die Breite T S der positiv gerichteten Impulse
als Funktion der Frequenz ändert, wie es die Kurvensegmente
A, B und C in Fig. 3 zeigen. wird mittels
eines einzelnen Inverters aus dem Signal CL S erhalten.
Das Signal CL R wird erhalten, indem folgende Signale kombiniert
werden: 1) Das Signal CL I und verzögerte Versionen
dieses Signals, die eine Zeitspanne T b1 vor dem Positivwerden
der CL S -Impulse erscheinen, und 2) das Signal
CL S und verzögerte Versionen des Signals, die eine Zeitspanne
T b2 nach dem Negativwerden von CL S erscheinen. Die
erwähnten Signale werden einer Kombination von Invertern
und logischen Verknüpfungsgliedern angelegt, um ein Taktsignal
CL R zu erzeugen, das eine Zeit T b1 vor dem Positivwerden
von CL S negativ wird und das eine Zeit T b2 nach dem
Negativwerden von CL S positiv wird. wird durch Elementar-
Inverter aus dem Signal CL R erzeugt. CL S und die anderen
Taktsignale werden den Vergleichern und anderen
Schaltungen des A/D-Wandlers angelegt, wie es zum Teil
in Fig. 1A gezeigt ist.
Im Falle niedriger Frequenzen unterhalb F B1, wie er in
den Fig. 5A und 5B gezeigt ist, werden die an den Ausgängen
der Verzögerungsnetzwerke D 2 und D 3 erzeugten Signale
f B und f C dazu verwendet, die Rückflanke der CL A -
Taktimpulse zu stutzen, um einen Abfrageimpuls T S zu erzeugen,
der eine feste Breite von elf Laufzeit-Einheiten
hat (entspricht der Summe der Verzögerungen in den Netzwerken
D 2 und D 3). Das heißt, das Signal CL B (das aus der
ODER-Verknüpfung von f B und f C resultiert) ergibt in seiner
UND-Verknüpfung mit dem Signal CL A ein Abfragetaktsignal
CL S , das für die Dauer von elf Laufzeit-Einheiten
in jeder Periode des Signals CL I "hoch" ist.
Wenn z. B. die Frequenz von CL I ungefähr 8,33 MHz beträgt,
wie im Falle der Fig. 5A, oder ungefähr 11,1 MHz wie im
Falle der Fig. 5B, ist die Breite von T S gleich den elf
Elementarlaufzeiten (Laufzeit-Einheiten) der Inverter I 3
bis I 13 (d. h. gleich der Verzögerung der Netzwerke D 2 plus
D 3). Dies gilt genauso für alle Frequenzen von CL I , die
unterhalb der ersten Abbruchfrequenz F B1 (erster Knickpunkt
der Kurve in Fig. 3) liegt, wobei F B1 ungefähr gleich
12,8 MHz ist. Im angenommenen Fall, daß jede Laufzeit-Einheit
gleich 3 Nanosekunden ist, bleibt für alle Frequenzen
unterhalb des ersten Knickpunktes F B1 die Dauer von T S des
Taktsignals CL S gleich 33 Nanosekunden. Wenn das Signal
CL S an den A/D-Wandler gelegt wird, bestimmt sein "hohes"
Intervall die Abfrageimpulsbreite T S bzw. das Abfrageintervall,
während der restliche Teil jeder Taktperiode
(d. h. der Teil T C = T - T S1) der Signalumwandlung zur Verfügung
gestellt wird.
Im Bereich mittlerer Frequenzen zwischen F B1 und F B2 ist
die Breite T S der Abfrageimpulse kleiner als 33 Nanosekunden.
In diesem Frequenzbereich ist CL S gleich CL A , das
seinerseits gleich CL I minus 2 τ D ist. Der positiv gerichtete
Teil (d. h. T S ) des Signals CL S kann ausgedrückt werden
durch [1/(2 · f) - 2 τ D ], und sein negatives Intervall
(d. h. T C ) ist dann gleich [ (1/2f) + 2 τ D ]. Im mittleren
Frequenzbereich ergibt die ODER-Verknüpfung der verzögerten
Taktsignale f B und f C ein Signal CL B , dessen positiv
gerichtete Impulse die CL A -Impulse beidseitig übergreifen.
Infolgedessen ist, wenn zur Erzeugung von CL S das Signal
CL A mit dem Signal CL B in UND-Verknüpfung kombiniert wird,
CL S gleich CL A . Dies ist in den Fig. 5C und 5D für
CL I -Frequenzen von ungefähr 16,6 MHz bzw. 20,8 MHz veranschaulicht.
In jedem Fall ist T S gleich (1/2f) - 2 τ D ,
während T C gleich (1/2f) + 2 τ D ist.
Eine zweite Abbruch- oder Knickfrequenz F B2 oberhalb 25
MHz wird erhalten, wenn in der Schaltung nach Fig. 4 das
Signal f B in ODER-Verknüpfung mit dem Signal F C vereinigt
wird, um das Signal CL B zu erhalten, das in UND-Verknüpfung
mit dem Signal CL A kombiniert wird, um CL S zu erzeugen.
Oberhalb F B1 nimmt das Verhältnis von T S zu T C mit ansteigender
Frequenz steil ab, entsprechend dem Kurvensegment
C in Fig. 3. Dies bedeutet, daß T C solange wie möglich
gleich T CM und T S gleich T - T CM gehalten wird. Somit
wird, wenn die resultierenden Taktsignale an einen A/D-
Wandler gelegt werden, der größte Teil der verfügbaren
Zeit während jeder Periode bei Frequenzen oberhalb F B2 für
die Umwandlung der abgefragten Daten verfügbar gemacht.
Bei hohen Frequenzen oberhalb F B2, wie in Fig. 5E gezeigt,
werden die Ausgangssignale f B und f C dazu verwendet, den
vorderen Teil der positiven CL A -Taktimpulse zu stutzen,
um ein CL S -Taktsignal zu erhalten, in welchem das Abfrageintervall
T S dem Verlauf des Kurvensegmentes C in Fig. 3
entspricht.
Die von der Schaltung nach Fig. 4 erzeugten Signale CL S ,
, CL R und werden an den Vergleicher und die zugeordneten
Schaltungen gelegt, wie zum Teil in Fig. 1A gezeigt.
Hierbei führt eine den Kurvensegmenten A, B und C
der Fig. 3 entsprechende Beziehung zwischen Abfrageperiode
T S und Frequenz zum niedrigsten Systemfehler über den
weitesten Frequenzbereich, wie es die Kurve C in Fig. 2
veranschaulicht.
In der Taktsignal-Formungsschaltung nach Fig. 4 werden
verschiedene verzögerte Signale erzeugt, die aus dem ankommenden
Taktsignal CL I abgeleitet sind. Die verschiedenen
verzögerten Signale und das Signal CL I werden dann
logisch verknüpft, um mehrere Signale zu erzeugen, deren
Tastverhältnisse sich in verschiedenen Frequenzbändern
unterschiedlich verhalten. Einige Kombinationen sind vorstehend
ausführlicher beschrieben worden. Es sei jedoch
erwähnt, daß entlang der Verzögerungsleitung (D 1, D 2 oder
D 3) ebensogut andere verzögerte Signale abgeleitet werden
können (z. B. ein Signal f D am Ausgang des Inverters I 5
und ein Signal f E am Ausgang von I 7) und mit anderen verzögerten
Ausgangssignalen und/oder dem Signal CL I logisch
verknüpft werden können, um andere Kurven als die in Fig. 3
gezeigten zu erhalten. Natürlich liegt es auch innerhalb
des Bereichs der Erfindung, die Anzahl der Verzögerungselemente
zu erhöhen oder zu vermindern.
Gewisse Aspekte der Erfindung werden am besten erkennbar,
wenn man mit Hilfe einiger Zahlenbeispiele das Ergebnis
untersucht, welches man erhält, wenn man einige der von
der Schaltung nach Fig. 4 erzeugten Taktsignale an einen
A/D-Wandler des in Fig. 1A teilweise gezeigten Typs legt.
So sei z. B. angenommen, daß T SM gleich 15 Nanosekunden ist
und daß T CM gleich 27 Nanosekunden ist, so daß T SM + T CM =
42 Nanosekunden. Bei niedrigen Frequenzen, wo genügend
Zeit vorhanden ist, können die Mindestlängen der Abfrage-
und Umwandlungsintervalle innerhalb eines beträchtlichen
Spielraums vergrößert werden, um Fehler minimal zu halten.
Somit ist es bei niedrigen Frequenzen vernünftig, eine
feste Abfrageperiode T S von 33 Nanosekunden zu wählen,
solange T C gleich oder größer als dieser Wert ist. Daher
wird in der Schaltung nach Fig. 4, wie es das Kurvensegment
A in Fig. 3 zeigt, für alle Taktfrequenzen unterhalb
12,8 MHz (erste Knickfrequenz F B1) die Impulsbreite T S
auf einen festen Wert T S1 von 33 Nanosekunden eingestellt.
Die restliche Zeit jeder Periode steht für die Signalumwandlung
zur Verfügung. Obwohl das Umwandlungsintervall
T C nicht eigens dargestellt ist, gilt natürlich, daß T C
gleich (T - T S ) ist, wobei T gleich 1/f und f die Frequenz
des ankommenden Taktsignals CL I ist.
Im mittleren Frequenzbereich, oberhalb F B1 und unterhalb
F B2, nimmt die für die Abfrage und Umwandlung zur Verfügung
stehende Zeit ab. Angenommen, im mittleren Frequenzbereich
sei es erwünscht, daß das Umwandlungsintervall
um eine feste Zeitspanne größer sei als das Abfrageintervall
T S . Ferner sei als Beispiel angenommen, daß T qM gleich
12 Nanosekunden ist und daß gewünscht wird, daß T C um diese
Zeitspanne T qM von 12 Nanosekunden länger ist als T S .
Diese Forderung wird in der Tat durch die Schaltung nach
Fig. 4 erfüllt, die im Frequenzbereich zwischen F B1 und
F B2 auf das Signal CL I hin ein Signal CL S erzeugt, bei
welchem T S gleich 1/2f - 2 τ D und T C gleich 1/2f + 2 τ D
ist, wobei τ D gleich 3 Nanosekunden ist.
Die Fig. 5C und 5D veranschaulichen, wie im mittleren
Frequenzbereich von der Schaltung nach Fig. 4 Werte für
T S (positiver Teil von CL S ) und T C (negativer Teil von
CL S ) erhalten werden, wobei angenommen wird, daß T qM gleich
12 Nanosekunden ist.
Wenn CL I eine Frequenz von ungefähr 16,6 MHz hat, dann
ist die Periode T gleich 60 Nanosekunden (vgl. Fig. 5C),
von denen 24 Nanosekunden auf T S und 36 Nanosekunden auf
T C entfallen. Wenn T qM gleich 12 Nanosekunden ist, dann ist
die übrige Umwandlungszeit für das Abfragen der Referenzspannung
V REF und das Durchführen anderer organisatorischer
Operationen gleich 24 Nanosekunden. Wenn CL I eine
Frequenz von ungefähr 20,8 MHz hat, dann ist T gleich 48
Nanosekunden (vgl. Fig. 5D und 3), von denen 18 Nanosekunden
(d. h. 6 τ D ) dem Intervall T S und 30 Nanosekunden
(d. h. 10 τ D ) dem Intervall T C zugeteilt werden. Wenn T qM
gleich 12 Nanosekunden ist, dann beträgt die übrige Umwandlungszeit
18 Nanosekunden.
Im mittleren Frequenzbereich wird also T C um 12 Nanosekunden
länger gemacht als T S , wobei die 12 Nanosekunden die
Zeit für T qM darstellen. Bei Aufrechterhaltung dieser Differenz
bekommt man einen "guten" Betrieb mit genügender
Zeit für die Datenabfrage und die nachfolgende Datenumwandlung.
Der Betrieb bei hohen Frequenzen läßt sich besser verstehen,
wenn man daran erinnert, daß für T CM eine Zeit von
27 Nanosekunden angenommen wird. Für CL I -Frequenzen oberhalb
F B2 erzielte man das niedrigste Fehlerniveau, indem
man das Umwandlungsintervall T C ungefähr gleich T CM hielt.
Das heißt, oberhalb der Frequenz F B2 wurde T CM relativ
konstant gehalten, während T SM reduziert wurde, so daß das
Abfrageintervall T S gleich [(1/2f) - T CM ] war.
Um ein Abfrageintervall T S (und somit ein Signal CL S ) entsprechend
dem Kurvensegment C in Fig. 3 zu erzeugen, brauchen
nur die Signale f B und f C im ODER-Glied G 2 verknüpft
zu werden, um ein Signal CL B zu erzeugen, das dann mit dem
Signal CL A in UND-Verknüpfung kombiniert wird, um das erforderliche
Signal CL S zu erhalten. Die Fig. 5E zeigt typische
Wellenformen, die von der Schaltung nach Fig. 4 im
Falle einer Frequenz von 27 MHz erzeugt werden (d. h. einer
Frequenz oberhalb F B2). Man erkennt, daß bei 27 MHz das Signal
CL B das vordere Ende der CL A -Impulse um eine Laufzeit-
Einheit (d. h. um 3 Nanosekunden) verkürzt, wodurch T S gleich
9 Nanosekunden und T C gleich 27 Nanosekunden wird, was gleich
T CM ist. Bei Frequenzen oberhalb 27 MHz wird T C relativ
konstant auf 27 Nanosekunden (d. h. auf dem Wert für T CM )
gehalten, und T S wird mit steigenden Frequenzen entsprechend
vermindert, bis es zu klein wird, um ein aussagekräftiges
Signal zu bilden.
Wie oben erwähnt, kann der Betrieb der Schaltung nach
Fig. 4 bei hohen Frequenzen so modifiziert werden, daß
T S langsamer abnimmt, als es mit der Kurve C in Fig. 3
dargestellt ist. So kann man z. B. dafür sorgen, daß sich T S
entsprechend der Kurve D der Fig. 3 oder entsprechend
irgendeiner anderen Kurve ändert, z. B. entsprechend der
Kurve E, die zwischen den Kurven C und D in Fig. 3 verläuft.
Die Einstellung der Impulsbreiten kann, wie in
Fig. 4 gezeigt, dadurch erfolgen, daß man verschiedene
Ausgänge der Verzögerungsnetzwerke anzapft, z. B. die Ausgänge
für f D und f E , und daß man diese Ausgänge in ODER-
Verknüpfung mit den Signalen f B und f C kombiniert, um das
gewünschte Signal CL S zu erzeugen, in welchem die Abfrageimpulsbreite
und das Umwandlungsintervall die jeweils gewünschte
Größe haben.
Zum Beispiel kann die Schaltung nach Fig. 4 wie bei den
für mittlere Frequenzen beschriebenen Beispielen in einer
Weise betrieben werden, die sicherstellt, daß T qM auf 12
Nanosekunden gehalten wird und daß T S und T C - T qM einander
gleich sind und sich den restlichen Teil der Taktperiode
teilen. Bei dieser Betriebsart würde sich T S entsprechend
dem Kurvensegment D der Fig. 3 ändern, das eine Verlängerung
des Kurvensegmentes B ist. Einen Betrieb entlang den Kurvensegmenten
B und D der Fig. 3 erhält man durch ODER-Verknüpfung
der Signale F D und F E mit den Signalen F B und F C , so
daß für Frequenzen oberhalb F B1 das Signal CL A als Signal
CL S produziert wird.
Für die vorstehend beschriebene Verbindung ist die Frequenzabhängigkeit
von T S und T C für Frequenzen oberhalb 24 MHz
bestimmt durch die Gleichungen T S = [(1/2f) - 2 τ D ] und
T C = [(1/2f) + 2 τ D ] bzw. durch die Kurvensegmente B
und D in Fig. 3. Einige typische Ergebnisse sind in der
nachstehenden Tabelle aufgeführt:
Diese Ergebnisse zeigen die Übereinstimmung zwischen dem
Betrieb der Schaltung nach Fig. 4 und den Kurvensegmenten
B und D in Fig. 3. Wenn man also das System in einer solchen
Weise betreibt, daß das Signal CL A als CL S reproduziert
wird, ändert sich T S entsprechend dem Ausdruck
[1/(2f)] - 2 τ D , und die Mindestzeit T qM wird aufrechterhalten,
während die Referenzsignal-Abfrageintervalle
(T C - T qM ) in entsprechendem Maß kürzer werden, wenn die Frequenz
von CL I höher ist als F B1.
Kurz gesagt erhielt man für einen A/D-Wandler die optimalen
Ergebnisse, wenn man ihn mit Abfrageimpulsen betrieb,
die entsprechend der Fig. 3 bemessen waren. Das heißt:
- a) im Bereich niedriger Frequenzen von 0 Hz bis F B1 ist T S gleich einer festen Dauer T S1 (z. B. 33 Nanosekunden), und T C ist dann gleich 1/f - T S1;
- b) im Bereich mittlerer Frequenzen zwischen F B1 und F B2 ist die Abfrageperiode gleich [(1/2f) - 2 τ D ], und T C ist gleich [(1/2f) + 2 τ D ], und
- c) im Bereich hoher Frequenzen wurde der geringste Systemfehler erhalten, wenn man T C ungefähr gleich T CM hielt und T S entsprechend verkürzte. Jedoch kann man im Bereich hoher Frequenzen den Betrieb auch erweitern, indem T S und T C so steuert, daß T S irgendeiner Kurve entspricht, die zwischen den Kurven C und D in Fig. 3 liegt.
Claims (8)
1. Schaltungsanordnung zur Erzeugung eines asymmetrischen
Ausgangstaktsignals gleicher Frequenz wie ein zugeführtes
Eingangstaktsignal der Periode T = 1/f mit einem ersten
Intervall T₁ positiveren Pegels und einem zweiten Intervall
T₂ negativeren Pegels, mit einer Einstellschaltung für das
Tastverhältnis zwischen den entsprechenden Intervallen T S
und T C im Ausgangstaktsignal,
dadurch gekennzeichnet, daß die
Einstellschaltung (Fig. 4) derart ausgebildet ist, daß sie
während jeder Periode des Ausgangstaktsignals CL S ,
- a) das Intervall T S auf eine feste Breite T S1 einstellt, wenn die Frequenz f des Eingangstaktsignals unterhalb einer ersten Knickpunktfrequenz F B1 liegt, und
- b) für Eingangssignalfrequenzen f oberhalb der ersten Knickpunktfrequenz F B1 das Intervall T S = 1/2f minus einer vorbestimmten ersten konstanten Dauer T X macht.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Einstellschaltung bei oberhalb einer
zweiten, höheren Knickpunktfrequenz F B2 liegenden Eingangstaktsignalfrequenz
f das Intervall T S gleich T minus einer
vorbestimmten zweiten konstanten Dauer T CM macht.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Einstellschaltung eine Verzögerungseinrichtung
(D 1, D 2, D 3) zur unterschiedlichen Verzögerung des
Eingangstaktsignals und logische Verknüpfungsglieder (G 1, G 2,
G 3) zum Kombinieren der unterschiedlich verzögerten Eingangstaktsignale
zu dem asymmetrischen Ausgangstaktsignal
enthält.
4. Schaltungsanordnung nach Anspruch 1, 2 oder 3,
dadurch gekennzeichnet, daß die Ausgangstaktsignale zur
Ansteuerung eines Analog/Digital-Wandlers dienen, der in
jeder Periode des Ausgangstaktsignals ein analoges Eingangssignal
während eines Abfrageintervalls T S abfragt und während
eines darauffolgenden Umwandlungsintervalls T C den
Abfragewert in Digitaldaten umwandelt, wobei eine Mindestdauer
T SM für ein genaues Abfragen des Eingangssignals und
eine Mindestdauer T CM für die Umwandlung des Abfragewertes
in aussagekräftige Daten benötigt wird und wobei die Frequenz
f des Eingangstaktsignals innerhalb eines Bereiches
liegt, in welchem die Periode T = 1/f des Taktsignals kleiner
sein kann als (T SM +T CM ), und daß die erste Knickpunktfrequenz
F B1 bei f = 1/(T SM +T CM ) liegt.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet,
daß die Einstellschaltung bei Eingangstaktsignalfrequenzen unterhalb der ersten Knickpunktfrequenz F B1 das Abfrageintervall T S auf eine feste Breite T S1<T SM einstellt.
daß die Einstellschaltung bei Eingangstaktsignalfrequenzen unterhalb der ersten Knickpunktfrequenz F B1 das Abfrageintervall T S auf eine feste Breite T S1<T SM einstellt.
6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch
gekennzeichnet, daß die Einstellschaltung bei Eingangstaktsignalfrequenzen
f oberhalb der zweiten Knickpunktfrequenz
F B2 das Abfrageintervall T S auf eine Breite gleich (T-T CM )
einstellt.
7. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch
gekennzeichnet, daß die Einstellschaltung bei Eingangstaktsignalfrequenzen
f zwischen der ersten und der zweiten Knickpunktfrequenz
F B1 bzw. F B2 das Abfrageintervall T S auf eine
sich invers mit der Frequenz f des Eingangstaktsignals
ändernde Breite abzüglich einem vorgewählten konstanten
Wert einstellt.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet,
daß die Einstellschaltung bei Eingangstaktsignalfrequenzen
f im Bereich zwischen der ersten und der zweiten
Knickpunktfrequenz F B1 bzw. F B2 das Abfrageintervall T S
auf die Breite (1/2f-K₁T qM ) und bei oberhalb der zweiten
Knickpunktfrequenz F B2 liegenden Eingangstaktsignalfrequenzen
auf die Breite (1/2f-K₂T qM ) einstellt, wobei K₁ eine erste
Konstante und K₂ eine zweite Konstante und T qM der Mindestwert
der in der Mindestdauer T CM für die A/D-Umwandlung
enthaltenen Zeitspanne T q zur Datenkoordinierung ist.
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