DE3505314C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Bitmusterwandler für Bildpunktdaten und speziell auf eine Vorrichtung zum Umwandeln eines Eingangsbitmusters in ein Ausgangsbitmuster, die mit einem Drucker oder einer Kathodenstrahlanzeigevorrichtung kompatibel ist.

Mit Rechnern verbundene Endgeräte verarbeiten Bitmusterdaten in einer vertikalen oder einer horizontalen Richtung. Von den Punktschreibern verarbeitet beispielsweise ein Zeilendrucker Bildpunktdaten in der horizontalen Richtung, während ein Seriendrucker Bildpunktdaten in der vertikalen Richtung verarbeitet. Aus diesem Grunde müssen die Ausgangsdaten, die dem Hammer eines Druckers zugeführt werden, im Falle des Zeilendruckers Horizontaldaten sein und im Falle eines Seriendruckers Vertikaldaten. Wenn von einem Fremdrechner zugeführte Daten mit einem Zeilendrucker kompatibel sind, aber der zu benutzende Drucker ein Seriendrucker ist, oder umgekehrt, dann muß die Datenausgangsfolge gewandelt werden, um mit dem zur Verfügung stehenden Drucker kompatibel zu sein. Dies gilt auch für einen Zeichengenerator oder eine mit Kathodenstrahlröhre ausgerüstete Anzeigevorrichtung. Wenn ein Zeichengenerator Vertikaldaten abgibt und diese von einer Kathodenstrahlröhre oder von einem Horizontaldaten verarbeitenden Zeilendrucker dargestellt werden müssen, dann müssen die Vertikaldaten in Horizontaldaten umgewandelt werden.

Wenn Eingangsdaten, die ausgehend von einem höchstwertigen Bit (nachfolgend MSB genannt) von einem Endgerät, wie beispielsweise einem Drucker, verarbeitet werden sollen, der Drucker aber dazu eingerichtet ist, solche Eingangsdaten von einem geringstwertigen Bit (nachfolgend LSB genannt) ausgehend zu verarbeiten, oder umgekehrt, dann muß eine MSB/LSB-Wandlung durchgeführt werden.

Wenn ein Druckausgangssignal auf das Doppelte gedehnt werden oder 8-Bit-Eingangsdaten in 6-Bit-Blöcke verarbeitet werden sollen, dann muß ein Eingangsbitmuster in ein solches Muster umgewandelt werden, das von einem Endgerät verarbeitet werden kann.

Eine solche Vertikal/Horizontal-Wandlung, MSB/LSB-Wandlung, Dehnung (Verdoppelung) und Bitmusterumwandlung vom 8-Bit-Muster in ein 6-Bit-Muster werden gewöhnlich von einem Programm durchgeführt. Eine solche Umwandlung erfordert jedoch viel Zeit und verzögert den Ausdruck oder die Darstellung auf dem Bildschirm.

Die Funktionen eines Bitmusterwandlers, der die vorgenannten Bedingungen erfüllt, werden nachfolgend erläutert.

Die Vertikal/Horizontal-Wandlung von Bitmustern wird unter Bezugnahme auf die in Fig. 1 dargestellte Tabelle erläutert.

Wenn gemäß Fig. 1 8-Bit-Daten in einen Speicher eingeschrieben werden (Bits b 00-b 77), dann wird beispielsweise die Spalte 0 ausgewählt und die Daten werden in der Reihenfolge b 00, b 01, b 02, . . . , b 07 eingeschrieben und weiterhin werden in gleicher Weise Daten in die übrigen Spalten eingeschrieben. Die Daten werden daher in der Richtung eingeschrieben, die in Fig. 1 durch den Pfeil A dargestellt ist. Zur Vertikal/Horizontal-Wandlung werden die Daten aus dem Speicher in Richtung des Pfeiles B ausgelesen. Wenn die Daten ausgelesen werden, dann wird beispielsweise die Reihe 0 gewählt und es werden die Daten in der Reihenfolge b 00, b 10, b 20, . . . , b 70 ausgelesen, womit die Vertikal/Horizontal- Wandlung des Bitmusters durchgeführt wird.

Bei der MSB/LSB-Wandlung werden beim Einlesen, wie Zeile i in Fig. 2 zeigt, die MSB-Daten d 7 in die Bitstelle b 7 eingelesen und die LSB-Daten d 0 werden in die Bitstelle b 0 eingelesen. Wenn die Daten ausgelesen werden, wie Zeile ii in Fig. 2 zeigt, dann werden die Daten d 7 aus der Bitstelle b 0 und die Daten d 0 aus der Bitstelle b 7 ausgelesen, womit die MSB/LSB-Wandlung durchgeführt wird.

Wenn ein Bitmuster auf doppelte Größe gedehnt wird, wie Zeile i in Fig. 3 zeigt, dann wird jedes Datenbit d 0 bis d 7 in jede Bitstelle des Speichers eingelesen. Wenn die Daten ausgelesen werden, wie in Zeile ii in Fig. 3 gezeigt, dann werden 1-Bit- Daten als 2-Bit-Daten zweimal ausgelesen. Aufgrund dieser Datenwandlung kann ein Zeichen, das gegenüber den Eingangsdaten doppelte Größe aufweist, gedruckt werden.

Bei der Datenwandlung von einem 8-Bit-Muster in ein 6-Bit- Muster, wie in Zeile i in Fig. 4 gezeigt, werden von jeder Reihe von 8-Bit-Daten d 0 bis d 7, d 8 bis d 15 oder d 16 bis d 23 nur 6-Bit-Daten ausgelesen und die übrigen zwei Bits werden auf "1" gesetzt. Mit anderen Worten, die Daten d 0 bis d 5 werden als eine Reihe behandelt und die Daten d 6 bis d 11 werden für die nächste Reihe ausgelesen. Die ausgelesenen Daten sind wie in Zeile ii in Fig. 4 gezeigt.

Aus der DE-OS 23 27 474 ist ein Zeichensignalgenerator bekannt, der für alle Betriebsarten bei Punktdruckern geeignet ist, d. h. für Drucker mit stationärem Druckkopf, der sich über die volle Breite eines Aufzeichnungsträgers erstreckt und dazu verwendet wird, in sich wiederholender Weise das Drucken von horizontalen Punktzeilen an allen Zeichnestellen auszuführen, um dadurch eine vollständige Zeile von Zeichen zu erzeugen, und für Drucker mit einem Druckkopf, der mehrere Druckelemente in vertikaler Richtung trägt und in Richtung der zu druckenden Zeile bewegt wird, um eine vollständige Zeile zu drucken. Der bekannte Zeichensignalgenerator enthält nur einen einzigen Zeichenspeicher, wobei die Anzahl von Ausgangsanschlüsse herabgesetzt ist, indem selektiv Teilspalten und Teilzeilen an gemeinsame Ausgangsleitungen angeschlossen werden, so daß die Gesamtanordnung des Zeichensignalgenerators auf integrierten Schaltungen angeordnet werden kann. Im Betrieb des Signalgenerators wird auszulesende Information an eine Steuerschaltung geliefert, so daß Zeichenerkennungsdaten in einem Zeichenspeicher gespeichert werden. Ein Adreßdekodierer, der auf den Zeilenspeicher anspricht, versorgt einen Zeichenspeicher mit einem Adreßsignal. Im Falle eines Zeilendruckbetriebs wird ein Zeilenwähler in eine erste Stellung gebracht, wobei ein Spaltenwähler unwirksam gemacht wird, so daß er keine Signale durchläßt. Signale werden über erste fünf Leitungen, die einem ersten Zeichen entsprechen, einer Sammelschaltung zugeführt, von wo diese Signale zu einem Drucker über einen Teilzeilenausgang, einen Kombinationsausgang und einen Gemeinschaftsausgang abgegeben werden, so daß die erste Punktzeile der Zeichen gedruckt wird. Anschließend werden die entsprechenden ersten Punktzeilen eines zweiten Zeichens nacheinander gedruckt, wobei der Zeilenwähler an der ersten Position gehalten wird. Sodann wird der Zeilenwähler auf eine zweite Position umgeschaltet, damit Signale durch zweite fünf Leitungen laufen können. Ein gleicher Vorgang wird wiederholt, so daß alle Punktzeilen gedruckt werden. Zur Ausführung eines spaltenweisen Betriebs wird der Spaltenwähler von Teilspalte zu Teilspalte geschaltet, um eine entsprechende Punktreihe zu drucken.

Die DE-OS 29 01 167 beschreibt einen Punktmatrixdrucker mit vier Druckelementen, die von einem Schlitten getragen werden, wobei jedes Element dazu eingerichtet ist, zehn Zeichen in einer Zeile zu drucken. Ein Zeittaktstreifen, der an dem Schlitten befestigt ist, hat mehrere Schlitze und an beiden Enden Ruhepositionen als Umkehrpunkte für den Schlitten und die Druckelemente. Beim Drucken oder Vorwärtsbewegen von Papier zeigt eine Steuerlogik des Druckers einen Besetztzustand an, und die Logik empfängt Zeichenkodedaten zum Drucken und Daten für die Steuerfunktionen. Ein Schreibsignal taktet Daten in die Steuerlogik, und die Druckdaten werden in einem Speicher gespeichert. Die Steuerfunktionsdaten werden dekodiert und in einer programmierbaren Logikeinheit gespeichert. Der Schlitten fährt zweimal hin und her, um das Papier um zwei Punktabstände vorzuschieben, bevor gedruckt wird. Ein optischer Sensor ermittelt die Punktpositionen von den vorderen und hinteren Rändern der Schlitze des Zeittaktstreifens und ermittelt die Ruhepositionen, wenn ein Punktimpuls nicht innerhalb einer gewissen Zeit erscheint. Die Steuerlogik ermittelt die Ruhepositionen vor dem Drucken des nächsten Zeichens, um die Schlittenbewegungsrichtung zu erkennen. Vor jedem Drucken von Punkten in jedem Zeichen werden die in dem Adreßspeicher gespeicherten Daten von dort entnommen und zu dem Zeichenlesespeicher gesandt, um eine Punktreihe für jedes Zeichen zu erzeugen. Die Punktreihendaten für jedes Zeichen werden in jedes Punktdatenregister geladen. Dieses Laden erfolgt in Übereinstimmung mit der Bewegungsrichtung des Schlittens entweder vorwärts oder rückwärts. Ein Hammerimpuls wird an jeder Punktposition erzeugt, um die Druckelemente bei Anwesenheit eines Punktes einer Punktreihe nach vorn zu schlagen. Der Schlitten fährt siebenmal hin und her, um eine Zeile aus Zeichen zu drucken, die sieben Punkte hoch sind.

Aus der CH-PS 5 29 387 ist ein Mehrfachaufzeichnungskopfanordnung bekannt, mit einer einzelnen Reihe eines einzelnen Kopfes, der quer über der vollen Breite der Drucktrommel angeordnet ist, und mit einem Zeichengenerator zum Umwandeln ankommender kodierter Signale in Punktmuster, der wenigstens eine Speichermatrix enthält, in der nacheinander wenigstens ein Teil eines jeden aus einer Mehrzahl von Zeichen gebildet wird. Im Falle einer 11 × 15 Punktmatrix besteht das Zeichenmuster aus Zeilen A bis O und Spalten 1 bis 11. Beim Zeilendrucken werden die Punktspalten nacheinander in der Reihenfolge 1, 2, . . . , 11 erregt, wobei die Punktreihe A erregt bleibt (nach dem Einstellen eines ersten Zeichens). Als Folge davon wird die Gesamtheit der obersten Reihe der Matrix ausgelesen, und die ersten elf Köpfe werden erregt, oder nicht, je nach Zeicheninformation. Sodann wird die Matrix gelöscht und ein zweites Zeichen wird in sie hineingeschrieben, und es werden daher die zweiten elf Köpfe erregt, oder nicht, je nach Zeichenmuster. Diese Folge wiederholt sich, bis die obersten Zeilen aller 80 Zeichen aufgezeichnet worden sind. Sodann wiederholt sich die beschriebene Ablauffolge mit den Punktzeilen B bis O, die nacheinander erregt werden, um die gesamte Zeichenzeile auszudrucken. Für ein schmales Zeichen, beispielsweise den Buchstaben i oder l, ist es möglich, die Abtastung für das nächste Zeichen sofort zu beginnen, nachdem die Abtastung über die erforderliche Anzahl von Punktspalten des Zeichens ausgeführt worden ist, ohne daß es notwendig ist, alle elf Punktspalten abzutasten. Durch spezielle Signalsteuerung können bestimmte Druckbilder erzeugt werden, wie Kursivdruck, Dehnung und Fettdruck, und zwar durch Eingriff in den Matrixabtasttakt oder durch Steuerung der Anzahl von Abtastungen der Matrix oder durch Signalverzögerungen.

Zusammenfassend läßt sich zu dem Stand der Technik feststellen, daß die erstgenannte Druckschrift keine Wandlung höchstwertiges Bit/geringstwertiges Bit und keine Dehnungswandlung beschreibt, die zweitgenannte Druckschrift keine Reihen/Spalten-Wandlung und die letztgenannte Druckschrift keine Spalten/Reihen-Wandlung, keine Bitwandlung und keine Wandlung höchstwertiges/geringstwertiges Bit vorsieht.

Der Erfindung liegt die Aufgabe zugrunde, einen Bitmusterwandler anzugeben, der in der Lage ist, ein Bitmuster von Bildpunktdaten umzuwandeln, und zwar von Vertikalbitmustern in Horizontalbitmuster und umgekehrt, eine Wandlung höchstwertiges Bit/geringstwertiges Bit (MSB/LSB), eine Dehnung von Eingangsbitmustern zur Ausgabe in doppelter Größe und eine Umwandlung von 8-Bit-Bildpunktmustern in 6-Bit-Bildpunktmuster.

Der Wandler, der die vorgenannte Aufgabe erfüllt, ist Gegenstand des Patentanspruchs 1. Ausgestaltungen desselben sind Gegenstand der Unteransprüche.

Mit dem erfindungsgemäßen Wandler können die Bitmuster von eingegebenen Vertikaldaten automatisch in Daten eines Horizontalmusters umgesetzt werden. Es können daher Daten für einen Serienpunktdrucker dazu verwendet werden, automatisch einen Zeilendrucker zu betreiben. Eine Bitmusterwandlung mit Hilfe eines Programms, wie in einem üblichen Gerät verwendet, wird nicht benötigt, so daß die für die Wandlung benötigte Zeit eingespart und die Verarbeitungsgeschwindigkeit erhöht werden kann.

Da darüberhinaus die MSB/LSB-Wandlung, die Dehnung auf das Doppelte und die 8-Bit- in 6-Bit-Wandlung automatisch durchgeführt werden können, kann das Bitmuster von Eingangsdaten automatisch in ein gewünschtes Bildmuster umgewandelt werden und die Verarbeitungsgeschwindigkeit kann gegenüber bekannten Systemen erheblich gesteigert werden.

Die Erfindung soll nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert werden. Es zeigt

Fig. 1 eine Tabelle zur Erläuterung der Vertikal/Horizontal- Wandlung eines Bitmusters;

Fig. 2 eine Tabelle zur Erläuterung der MSB/LBS-Wandlung;

Fig. 3 eine Tabelle zur Erläuterung der Dehnung auf das Doppelte;

Fig. 4 eine Tabelle zur Erläuterung der Umwandlung eines 8-Bit-Musters in ein 6-Bit-Muster;

Fig. 5 ein Blockdiagramm eines Anwendungssystems eines Bitmusterwandlers nach der vorliegenden Erfindung;

Fig. 6 ein Blockdiagramm eines Dekoders;

Fig. 7 ein Schaltbild des Dekoders;

Fig. 8 ein Schaltbild eines Torsegments;

Fig. 9 ein Schaltbild eines Verriegelungsmoduls;

Fig. 10 ein Schaltbild einer Speicherschaltung des Verriegelungsmoduls;

Fig. 11 ein Schaltbild einer Ausleseeinrichtung ANM 1;

Fig. 12 ein Schaltbild einer Torschaltung in der Ausleseeinrichtung ANM 1;

Fig. 13 ein Schaltbild einer Ausleseeinrichtung ANM 2;

Fig. 14 ein Schaltbild eines logischen Summiermoduls;

Fig. 15 ein Schaltbild eines ODER-Kreises in dem Summiermodul, und

Fig. 16 ein Schaltbild eines Wählmoduls.

Eine Ausführungsform eines Bitmusterwandlers nach der vorliegenden Erfindung wird nachfolgend im Detail erläutert.

Ein Anwendungssystem eines Bitmusterwandlers nach einer Ausführungsform der Erfindung wird zunächst unter Bezugnahme auf Fig. 5 beschrieben.

In Fig. 5 bezeichnen die Bezugszeichen 2 einen Fremdrechner, 1 ein Endgerät, 3 und 12 Zentralprozessoreinheiten (nachfolgend als CPU bezeichnet). Man erkennt weiterhin einen Speicher 4 zum Speichern eines Steuerprogramms des Endgerätes, einen Pufferspeicher 5 zum Speichern der vom Fremdrechner 2 über Schnittstellen 13 und 8 zugeführte Daten, einen Bitmusterwandler 6 nach der vorliegenden Erfindung, ein Bildschirmanzeigegerät 9, einen Drucker 10 und Vielfachleitungen 11 und 14.

Mit dem Wandler nach der vorliegenden Erfindung wird ein Bitmuster automatisch durch Einlesen und Auslesen des Bitmusters aus der CPU 3 in oder von dem Bitmusterwandler 6 umgewandelt. Die CPU 3 gibt die umgewandelten Daten an den Drucker oder die Bildschirmanzeigevorrichtung ab. Wenn ein Ausgang von einem Zeichengenerator ein anderes Muster als das Eingangsmuster des Druckers aufweist, dann kann der Bitmusterwandler 6 die Bitmusterumwandlung durchführen.

Fig. 6 zeigt ein Blockdiagramm des Bitmusterwandlers 6. Es sind dort dargestellt: ein Dekoder DEM, ein Verriegelungsmodul LAM mit einer Vielzahl von Speicherelementen zum Speichern von Daten, die zusammen einen Speicher bilden, Datenausleseeinrichtungen ANM 1 und ANM 2, die verschiedene Bitwandlereinrichtungen, die später noch beschrieben werden, bilden, ein logisches Summiermodul ORM, das einen ODER-Kreis bildet, ein Auswahlmodul SEM, das einen MSB/LBS-Wandler bildet, und Treiber DR. Mit den Bezugszeichen A 0 bis A 3 sind Adreßsignale bezeichnet. ist ein Chipwählsignal, ein Schreibsignal, ein Ausgangs-Freigabesignal und ein Rücksetzsignal. Diese Signale sind mit entsprechenden Eingangsanschlüsse verbunden. Mit den Bezugszeichen D 0 bis D 7 sind Datenvielfachleitungen bezeichnet.

Der Dekoder DEM empfängt die Adreßsignale A 0 bis A 3, das Chipwählsignal , das Schreibsignal und das Ausgangsfreigabesignal , die von der CPU 3 zugeführt werden. Der Dekoder DEM liefert Wählschreibsignale SWT 0 bis SWT 8, die eine Schreibadresse für das Einschreiben von Daten aus den Datenleitungen D 0 bis D 7 in das Verriegelungsmodul LAM darstellen, zum Verriegelungsmodul LAM, Wählauslesesignale SRD 0 bis SRD 7 und SRD 8 bis SRDE, die Ausleseadressen zum Auslesen von Daten aus dem Verriegelungsmodul LAM darstellen, zu den Ausleseeinrichtungen ANM 1 und ANM 2 und ein Datenausgangsfreigabesignal DOE zum Befehlen der Datenausgabe oder -eingabe von oder zu den Datenleitungen D 0 bis D 7. Die Ausleseeinrichtung ANM 1 ist eine Bit- Vertikal/Horizontal-Wandlereinrichtung zum Durchführen einer Vertikal/Horizontal-Wandlung von Daten DXnn, die aus dem Verriegelungsmodul LAM ausgelesen werden, wie Fig. 1 zeigt. Die Ausleseeinrichtung ANM 2 weist eine Dehnungswandlungseinrichtung auf, um eine Dehnung auf das Doppelte durchzuführen, und eine Bit-Anzahl-Umwandlungseinrichtung zur Durchführung einer Umwandlung eines 8-Bit-Musters in ein 6-Bit- Muster. Das Summierungsmodul ORM gibt den einen oder den anderen Ausgang der Ausleseeinrichtungen ANM 1 und ANM 2 weiter. Die MSB/LSB-Wandlereinrichtung SEM führt die MSB/LSB-Wandlung durch.

Der Aufbau des Dekoders DEM wird nachfolgend unter Bezugnahme auf die Fig. 7 und 8 im einzelnen erläutert.

In Fig. 7 geben die Symbole DE 1 und DE 2 Dekoder an, die die Adreßsignale A 0 bis A 3 empfangen und Verriegelungsadreßsignale SEL 0 bis SELE erzeugen, um Daten in das Verriegelungsmodul LAM als Speicher einzulesen oder daraus auszulesen. Mit den Symbolen GSA 1 und GSA 2 sind Tormudule bezeichnet, die Wählschreibsignale SWT 0 bis SWT 8 (Wählschreibsignale SWT 9 bis SWTE werden nicht verwendet) und Wähllesesignale SRD 0 bis SRDE in Abhängigkeit von Adreßsignalen SEL 0 bis SELE erzeugen. Jedes der Tormodule GSA 1 und GSA 2 weist acht Torsegmente (SA 0 bis SA 7 und SA 8 bis SAF) auf. Mit I ist ein Inverter bezeichnet, G 1 bis G 3 sind UND-Schaltungen, WT ist ein invertiertes Signal des Schreibsignals , d. h., ein Schreibbefehlssignal. Wenn die Adreßsignale A 0, A 1, A 2 und A 3 von der CPU 3 jeweils "0" sind, dann ist das Verriegelungsadreßsignal SEL 0 vom Dekoder DE 1 ebenfalls "0" und die übrigen Adreßsignale SEL 1 bis SELE sind "1". Da das Verriegelungsadreßsignal SEL 0 vom Inverter I invertiert worden ist, erzeugt das Torsegment SA 0 des Tormoduls GSA 1 das Wähllesesignal SRD 0 vom Pegel "1". Da die übrigen Verriegelungsadreßsignale SEL 1 bis SELE jeweils "1" sind, haben die übrigen Wählesesignale SRD 1 bis SRDE die Größe "0". Die Wähllesesignale SRD 1 bis SRD 7 und SRD 8 bis SRDE werden den Ausleseeinrichtungen ANM 1 und ANM 2 zugeführt. Die Adresse 0 des Verriegelungsmoduls LAM wird gewählt und die Daten werden daraus ausgelesen. Wenn das Schreibbefehlssignal WT zugeführt wird, dann hat nur das Wähllesesignal SWT 0 den Pegel "1", und Daten werden bei der Adresse 0 des Verriegelungsmoduls LAM eingeschrieben. Wenn die Adreßsignale A 0, A 1, A 2 und A 3 von der CPU die Größen "0", "0", "0" und "1" haben, dann hat nur das Verriegelungsadreßsignal SEL 8 die Größe "0", und nur das Wähllesesignal SRD 8 und das Wählschreibsignal SWT 8 (nur wenn das Schreibbefehlssignal WT zugeführt wird) werden erzeugt, und die Adresse 8 des Verriegelungsmoduls LAM wird gewählt. In gleicher Weise können 15 Verriegelungsadreßsignale SEL 0 bis SELF von 4-Bit-Adreßsignalen A 0, A 1, A 2 und A 3 erzeugt werden. In dieser Ausführungsform wird das letzte Verriegelungsadreßsignal SELF jedoch nicht verwendet. Es sei auch betont, daß die Wählschreibsignale SWT 9 bis SWTE von den Torsegmenten SA 9 bis SAE des Tormoduls GSA 2 nicht verwendet werden.

Wenn das Chipwählsignal und das Ausgangsfreigabesignal "0" sind und das Schreibsignal "1" ist, dann wird das Datenausgangs-Freigabesignal DOE erzeugt.

Das Verriegelungsmodul LAM als Speichereinrichtung wird unter Bezugnahme auf die Fig. 9 und 10 erläutert.

Das Verriegelungsmodul LAM besteht aus acht Speicherschaltungen LAS 0 bis LAS 7 aus Speicherelementen und einer einzigen Steuerverriegelungsschaltung COT (die Steuerverriegelungsschaltung ist eine 1-Bit-Verriegelungsschaltung). Die Speicherschaltungen LAS 0 bis LAS 7 empfangen Dateneingangssignale DI 0 bis DI 7, wie in Fig. 10 gezeigt. Die Anschlüsse G der Speicherschaltungen LAS 0 bis LAS 7 empfangen Wählschreibsignale SWT 0 bis SWT 7. Fig. 10 zeigt ein Beispiel für die Speicherschaltung LAS 0. Der Anschluß G der Speicherschaltung LAS 0 empfängt das Wählschreibsignal SWT 0 der Speicheradresse 0. Wenn der Dekoder DEM das Wählschreibsignal SWT 0 der Speicheradresse 0 erzeugt, dann wird die Speicherschaltung LAS 0 des Verriegelungsmoduls LAM ausgewählt und empfängt die Daten D 0 bis D 7. Wenn der Dekoder DEM das Wählschreibsignal SWT 1 der Speicheradresse 1 erzeugt, dann werden dementsprechend die Daten D 0 bis D 7 in der Speicherschaltung LAS 1 verriegelt. Wenn der Dekoder DEM das Wählschreibsignal SWT 2 erzeugt, dann verriegelt die Speicherschaltung LAS 2 die Daten D 0 bis D 7 usw.

Die Datenausleseinrichtung ANM 1 als Bit-Vertikal/Horizontal-Wandler wird nun unter Bezugnahme auf die Fig. 11 und 12 erläutert.

Wie gezeigt, enthält die Ausleseeinrichtung ANS 1 acht Torschaltungsgruppen ANS 0 bis ANS 7, von denen jede aus acht NAND- Schaltungen G 4 besteht (Fig. 12 zeigt ein Beispiel für die Torschaltungsgruppe ANS 0). Ein Eingangsanschluß einer jeden NAND- Schaltung G 4 der Torschaltungsgruppe ANS 0 empfängt das Wähllesesignal SRD 0 der Leseadresse 0. Ein Eingangsanschluß einer jeden NAND-Schaltung G 4 der Torschaltungsgruppe ANS 1 empfängt das Wähllesesignal SRD 1 der Leseadresse 1 usw. Schließlich empfängt ein Eingangsanschluß einer jeden NAND-Schaltung G 4 der Torschaltungsgruppe ANS 7 das Wähllesesignal SRD 7 der Leseadresse 7 (Fig. 11 und 12).

Der andere Eingangsanschluß einer jeden NAND-Schaltung G 4 der Torschaltungsgruppe ANS 0 empfängt eines der Bit-0-Signale DX 00, DX 10, DX 20, . . . , DX 70, die in den Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM gespeichert sind (beachte, daß DX αβ einen Ausgang vom Verriegelungsmodul LAM bedeutet, der dem b-ten Bit (β = 0-7) der Speicherschaltung α (α = LAS 0 bis LAS 7) entspricht). In gleicher Weise empfängt der andere Eingangsanschluß einer jeden NAND-Schaltung G 4 der Torschaltungsgruppe ANS 1 eines der Bit-1-Signale DX 01, DX 11, DX 21, . . . , DX 71 der Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM. Entsprechend erhält die Torschaltungsgruppe ANS 7 die Bit-7- Signale DX 07, DX 17, DX 27, . . . , DX 77. Wenn das Wähllesesignal SRD 0 zugeführt wird, dann werden daher die in den Bits 0 der Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM gespeicherten Daten von der Ausleseinrichtung ANM 1 erzeugt (DY 00-DY 70). Wenn das Wähllesesignal SRD 1 zugeführt wird, dann werden die in den Bits 1 der entsprechenden Speicherschaltungen gespeicherten Daten erzeugt (DY 01- DY 71) usw. In einem Ausgangssignal DY αβ der Ausleseeinrichtung ANM 1 bezeichnet α die Speicherschaltung, die einen Ausgang abgibt, und repräsentiert auch die Bitpositon des Ausgangs, und β repräsentiert die Adresse, die von den Wähllesesignalen SRD 0 bis SRD 7 bestimmt ist, und die Bitposition der Speicherschaltungen LAS 0 bis LAS 7.

Der obige Zusammenhang wird unter Bezugnahme auf die Fig. 1 und 9 bis 12 erläutert. Wenn das Wählschreibsignal SWT 0 der Adresse 0 dem Verriegelungsmodul LAM und die Daten b 00, b 01, . . . , b 07 aus Fig. 1 dem Verriegelungsmodul LAM als Dateneingangssignale DI 0 bis DI 7 zugeführt werden, dann werden in der Speicherschaltung LAS 0 die Daten b 00, b 01, . . . , b 07 gespeichert. Wenn das Wählschreibsignal SWT 1 der Adresse 1 dem Verriegelungsmodul LAM und die Daten b 10 bis b 17 nach Fig. 1 dem Verriegelungsmodul LAM als Dateneingangssignale DI 0 bis DI 7 zugeführt werden, dann werden diese Daten b 10, b 11, . . . , b 17 in der Speicherschaltung LAS 1 gespeichert. Auf diese Weise werden Daten der Spalte 0 in der Speicherschaltung LAS 0, Daten der Spalte 1 in der Speicherschaltung LAS 1, Daten der Spalte 2 in der Speicherschaltung LAS 2, . . . , und Daten der Spalte 7 in der Speicherschaltung LAS 7 gespeichert. Wenn Daten als Folge der Wähllesesignale SRD 0 bis SRD 7 von der Ausleseeinrichtung ANM 1 ausgelesen werden, dann werden Bit-0-Signale der entsprechenden Speicherschaltungen LAS 0 bis LAS 7, d. h. DX 00, DX 10, . . . , DX 70 (b 00, b 10, b 20, . . . , b 70 in Fig. 1) von dem Wähllesesignal SRD 0 der Adresse 0 ausgelesen. Wenn das Wähllesesignal SRD 1 der Adresse 1 zugeführt wird, dann werden in gleicher Weise Bit-1-Signale b 01, b 11, b 21, . . . , b 71 der Reihe 1 in Fig. 1 ausgelesen. Auf diese Weise werden 8-Bit-Daten (DI 0 bis DI 7) in das Verriegelungsmodul LAM in Einheiten der Spalten 0 bis 7 nach Fig. 1 durch die Wählschreibsignale SWT 0 bis SWT 7 eingeschrieben. Im Lesebetrieb werden die Daten jedoch in Einheiten von Reihen ausgelesen. Als Ergebnis sind die Ausgangssignale DY 00 bis DY 70, DY 01 bis DY 71, . . . , DY 07 bis DY 77 vom UND-Modul ANM 1 als Bit-Vertikal/Horizontal- Wandler der Vertikal/Horizontal-Wandlung unterzogen worden.

Die Datenausleseeinrichtung ANM 2 wird nun erläutert.

Fig. 13 zeigt den Aufbau der Einrichtung ANM 2. Die Bit-0- bis Bit-7-Ausgänge DX 00 bis DX 07 der Speicherschaltung LAS 0 des Verriegelungsmoduls LAM werden dem einen Eingangsanschluß einer jeden NAND-Schaltung G 5-0 bis G 5-7 zugeführt, deren andere Eingangsanschlüsse gemeinsam das Wähllesesignal SRD 8 der Adresse 8 empfangen. Wenn das Wähllesesignal SRD 8 der Adresse 8 zugeführt wird, dann werden daher die in den Bits 0 bis 7 der Speicherschaltung LAS 0 des Verriegelungsmoduls LAM gespeicherten Daten als Daten DY 08 bis DY 78 erzeugt. In diesem Falle wird keine Bitwandlung aufgeführt und die Daten werden ohne jede Wandlung erzeugt.

Es werden nun die NAND-Schaltungen G 6-0 bis G 6-7 und G 7-0 bis G 7-7 des Dehnungswandlers in der Ausleseeinrichtung ANM 2 beschrieben. Die einen Eingangsanschluß der NAND-Schaltungen G 6-0 bis G 6-7 empfangen gemeinsam das Wähllesesignal SRD 9 der Adresse 9, und die einen Eingangsanschlüsse der NAND-Schaltungen G 7-0 bis G 7-7 empfangen gemeinsam das Wähllesesignal SRDA der Adresse A. Der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 6-0 bis G 6-7 und der NAND-Schaltungen G 7-0 bis G 7-7 empfängt jeweils ein entsprechendes der Bit-0- bis Bit-7-Ausgangssignale DX 00 bis DX 07 der Speicherschaltung LAS 0 des Verriegelungsmoduls LAM. Es sei in diesem Fall beachtet, daß das Bit-0- Ausgangssignal DX 00 den NAND-Schaltungen G 6-0 und G 6-1 zugeführt wird, das Bit-1-Ausgangssignal DX 01 wird den NAND- Schaltungen G 6-2 und G 6-3 zugeführt, usw., und das Bit-7- Ausgangssignal DX 07 wird den NAND-Schaltungen G 7-6 bis G 7-7 zugeführt. Wenn die in den entsprechenden Bits DX 00 bis DX 07 der Speicherschaltung LAS 0 gespeicherten Daten durch d 0, d 1, d 2, . . . , d 7 dargestellt sind, wie in Zeile i Fig. 3 gezeigt, dann werden die Ausgänge DY 09 bis DY 79 und DY 0 A bis DY 7 A der NAND-Schaltungen G 6-0 bis G 6-7 bzw. G 7-0 bis G 7-7 gleich d 0, d 0, d 1, d 1, d 2, d 2, . . . , d 7, d 7, wie in Zeile ii in Fig. 3 gezeigt, so daß auf das Doppelte gedehnte Daten erzeugt werden.

Es werden nun die NAND-Schaltungen G 8-0 bis G 11-7, die den Bitanzahlwandler bilden, beschrieben. Die einen Eingangsanschlüsse der NAND-Schaltungen G 8-0 bis G 8-7 empfangen gemeinsam das Wähllesesignal SRDB der Adresse B, und der andere Eingangsanschluß jeder der NAND-Schaltungen G 8-0 bis G 8-5 empfängt jeweils ein entsprechendes der Ausgangssignale DX 00 bis DX 05 der Speicherschaltung LAS 0. Der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 8-6 und G 8-7 empfängt ein Signal "1". Die einen Eingangsanschlüsse der NAND- Schaltungen G 9-0 bis G 9-7 empfangen gemeinsam das Wähllesesignal SRDC. Der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 9-0 bis G 9-5 empfängt jeweils ein entsprechendes der Ausgangssignale DX 06, DX 07, DX 10, DX 11, DX 12 und DX 13 von dem Verriegelungsmodul LAM und der anderen Eingangsschluß einer jeden der NAND-Schaltungen G 9-6 und G 9-7 empfängt ein Signal "1". In gleicher Weise empfangen die einen Eingangsanschlüsse der NAND-Schaltungen G 10-0 bis G 10-7 gemeinsam das Wähllesesignal SRDD der Adresse D. Der andere Eingangsanschluß jeder der NAND-Schaltungen G 10-0 bis G 10-5 empfängt jeweils ein entsprechendes der Ausgangssignale DX 14 bis DX 17, DX 20 und DX 21 vom Verriegelungsmodul LAM und der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 10-6 und G 10-7 empfängt ein Signal "1". Die einen Einganganschlüsse der NAND-Schaltungen G 11-0 bis G 11-7 empfangen gemeinsam das Wähllesesignal SRDE der Adresse E. Der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 11-0 bis G 11-5 empfängt jeweils ein entsprechendes der Ausgangssignale DX 22 bis DX 27 vom Verriegelungsmodul LAM und der andere Eingangsanschluß einer jeden der NAND-Schaltungen G 11-6 und G 11-7 empfängt ein Signal "1".

Es sei nun angenommen, daß, wie in Zeile i in Fig. 4 gezeigt, die Daten d 0 bis d 7 in den Bits 0 bis 7 der Speicherschaltung LAS 0, die Daten d 8 bis d 15 in der Speicherschaltung LAS 1 und die Daten d 16 bis d 23 in der Speicherschaltung LAS 2 gespeichert sind. Wenn die Wähllesesignale SRDB, SRDC, SRDD und SRDE in diesem Falle zugeführt werden, dann werden die Ausgangssignale DY 0 B bis DY 7 B der Ausleseeinrichtung ANM 2 gleich d 0, d 1, d 2, d 3, d 4, d 5, "1" und "1", wie in Zeile ii in Fig. 4 gezeigt. In gleicher Weise werden die Ausgangssignale DY 0 C bis DY 7 C gleich d 6 bis d 11, "1" und "1" und die Ausgangssignale DY 0 B bis DY 0 E werden so, wie in Zeile ii in Fig. 4 gezeigt. In dieser Weise wird die Umwandlung eines 8-Bit-Musters in ein 6-Bit-Muster durchgeführt.

Nun wird das logische Summiermodul ORM beschrieben.

Fig. 14 zeigt den Aufbau des Moduls ORM. Das Modul ORM besteht aus acht ODER-Kreisen, wie Fig. 15 zeigt (in Fig. 15 ist der ODER-Kreis OR 0 als Beispiel dargestellt). Der ODER-Kreis OR 0 erzeugt die Bit-0-Daten (DZ 0), wenn er von den Adressen O bis E angesprochen wird. Der ODER-Kreis OR 1 erzeugt die Bit-1-Daten (DZ 1), wenn er von den Adressen 0 bis E angesprochen wird, usw. Schließlich erzeugt der ODER-Kreis OR 7 die Bit-7-Daten (DZ 7), wenn er von den Adressen 0 bis E angesprochen wird.

Das Wählmodul SEM als MSB/LSB-Wandler wird nun beschrieben.

Fig. 16 zeigt den Aufbau des Wählmoduls. Die Bezugszeichen G 12-0 bis G 12-15 geben NAND-Schaltungen an, die Bezugszeichen G 13-0 bis G 13-7 geben NOR-Schaltungen an und I ist ein Inverter. Ein Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT des Verriegelungsmoduls LAM wird vom Inverter I invertiert, und das invertierte Signal wird den NAND-Schaltungen G 12-0, G 12-2, G 12-4, G 12-6, G 12-8, G 12-10, G 12-12 und G 12-14 zugeführt.

Der andere Eingangsanschluß einer jeden dieser NAND-Schaltungen empfängt ein entsprechendes der Ausgangssignale DZ 0 bis DZ 7 des Moduls ORM. Auf diese Weise ist das Ausgangssignal DZ 0 ein Bit-0-Ausgang und wird der NAND- Schaltung G 12-0 zugeführt, der Bit-1-Ausgang DZ 1 wird der NAND-Schaltung G 12-2, der Bit-2-Ausgang DZ 2 wird der NAND- Schaltung G 12-4, der Bit-3-Ausgang DZ 3 wird der NAND-Schaltung G 12-6, . . . , und der Bit-7-Ausgang DZ 7 wird der NAND- Schaltung G 12-14 zugeführt. Das Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT des Verriegelungsmodul LAM wird dem einen Eingangsanschluß einer jeden der NAND-Schaltungen G 12-1, G 12-3, G 12-5, G 12-7, G 12-9, G 12-11, G 12-13 und G 12-15 zugeführt. Der andere Eingangsanschluß jeder dieser NAND-Schaltungen empfängt die Ausgänge DZ 7 bis DZ 0 in umgekehrter Reihenfolge zum obigen Fall. Das Ausgangssignal DZ 7 als Bit-7-Ausgang vom Summiermodul ORM wird der NAND-Schaltung G 12-1 zugeführt, das Bit-6-Ausgangssignal DZ 6 wird der NAND-Schaltung G 12-3 zugeführt, . . . , und das Bit-0-Ausgangssignal DZ 0 wird der NAND-Schaltung G 12-15 zugeführt. Die Ausgänge der NAND-Glieder G 12-0 und G 12-1 werden einer NOR-Schaltung G 13-0 zugeführt. Die Ausgänge der NAND-Schaltungen G 12-2 und G 12-3 werden einer NOR-Schaltung G 13-1 zugeführt. Die Ausgänge der NAND-Schaltungen G 12-4 und G 12-5 werden NOR-Schaltungen G 13-2 usw. zugeführt und die Ausgänge der NAND-Schaltungen G 12-14 und G 12-15 werden einer NOR-Schaltung G 13-7 zugeführt.

Wenn das Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT gleich "0" ist, dann sind als Folge die Ausgänge D 00 bis D 07 vom Wählmodul SEM die Ausgänge DZ 0 bis DZ 7 vom Summiermodul ORM. Wenn das Ausgangssignal DX 80 der Steuerverriegelungsschaltung COT gleich "1" ist, dann ist der Ausgang D 00 vom Wählmodul SEM der Ausgang DZ 7 vom Summiermodul ORM. Der Ausgang D 01 ist der Ausgang DZ 6, der Ausgang D 02 ist der Ausgang DZ 5, . . . , und der Ausgang D 07 ist der Ausgang DZ 0.

Bezugnehmend auf das Beispiel, das in Fig. 2 gezeigt ist, sei angenommen, daß Daten d 0 bis d 7 nach Zeile i in Fig. 2 als Ausgänge DZ 0 bis DZ 7 erzeugt werden. Wenn das Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT gleich "0" ist, dann werden die Ausgangsdaten d 0 bis d 7 direkt mit demselben Muster erzeugt, wie die Ausgänge D 00 bis D 07 des Wählmoduls SEM. Wenn das Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT jedoch "1" ist, dann wird die MSB/LSB-Wandlung ausgeführt und das Bit- muster nach Zeile ii in Fig. 2 wird als Ausgänge D 00 bis D 07 vom Wählmodul SEM erzeugt.

Die Ausgänge D 00 bis D 07 vom Wählmodul SEM werden entsprechend den Treibern DR zugeführt, wie in Fig. 6 gezeigt. Die entsprechenden Treiber DR werden in Abhängigkeit von dem Datenausgangs-Freigabesignal D 0 E vom Dekoder DEM erregt, und wenn sie erregt sind, dann erzeugen sie die Ausgänge D 00 bis D 07 vom Wählmodul SEM als die Ausgangssignale des Bitmusterwandlers 6.

Die Betriebsweise der Gesamtvorrichtung dieser Ausführungsform wird nun erläutert.

Es sei angenommen, daß die CPU das Chipwählsignal und das Schreibsignal erzeugt und daß beispielsweise die Adresse 0 von den Adreßsignalen A 0 bis A 3 angegeben wird. Dann werden, wie in Fig. 6 dargestellt und in Bezugnahme darauf erläutert, allein das Speicheradreßsignal SEL 0 vom Dekoder DE 1 gleich "0" und die übrigen Speicheradreßsignale SEL 1 bis SELE gleich "1". Das Torsegment SA 0 des Tormoduls GSA 1 erzeugt dann das Wähllesesignal SRD 0 und das Wählschreibsignal SWT 0. Wenn das Wählschreibsignal SWT 0 erzeugt wird, wie in den Fig. 9 und 10 gezeigt, dann wird die Speicherschaltung LAS 0 des Verriegelungsmoduls LAM gewählt und die Daten (D 10 bis D 17) von der Datenvielfachleitung werden in die Speicherschaltung LAS 0 eingeschrieben. In gleicher Weise werden Daten in die Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM an den Adressen 0 bis 7 eingeschrieben, die durch die Adreßsignale A 0 bis A 3 zugänglich gemacht werden. Wenn das Wähllesesignal SRD 0 vom Dekoder DEM erzeugt wird, dann wird dieses dem UND-Modul ANM 1 zugeführt und die Torschaltung ANS 0 wird ausgewählt. Dann werden, wie oben beschrieben, die Bit-0-Daten DX 00 bis DX 70, die in den entsprechenden Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM gespeichert sind, ausgelesen. In gleicher Weise werden die Bit-0- bis Bit-7-Ausgangssignale DY 00 - DY 70 bis DY 07 - DY 77 von den Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM erzeugt (DY 07 entspricht beispielsweise Bit 7 der Speicherschaltung LAS 0). Wenn die Adressen 0 bis 7 angegeben sind, wie in Fig. 1 gezeigt, dann werden auf diese Weise die entsprechenden Daten von der Ausleseeinrichtung ANM 1 nach Vertikal/Horizontal-Wandlung erzeugt. Diese Ausgänge DY 00 bis DY 77 werden dem Summier-Modul ORM so zugeführt, daß die Bit-0- bis Bit-7-Ausgänge von den entsprechenden Speicherschaltungen den ODER-Schaltungen OR 0 bis OR 7 zugeführt werden und die Ausgangssignale DZ 0 bis DZ 7 werden vom Summiermodul ORM erzeugt.

In dem obenbeschriebenen Beispiel sei der Fall angenommen, daß die Adresse 0 gewählt ist. Die Wählleseadresse SRD 0 wird erzeugt, Bit-0-Daten der Speicherschaltungen LAS 0 bis LAS 7 des Verriegelungsmoduls LAM werden von der Ausleseeinrichtung ANM 1 erzeugt. Dann werden Bit-0-Daten von der Speicherschaltung LAS 0 als Ausgangssignal DZ 0 des Summier- Moduls ORM erzeugt. Bit-0-Daten der Speicherschaltung LAS 1 werden als Ausgangssignal DZ 1 erzeugt usw., und Bit- 0-Daten der Speicherschaltung LAS 7 werden als Ausgangssignal DZ 7 erzeugt. Diese Ausgangssignale werden dem Wählmodul SEM als MSB/LSB-Wandler zugeführt. Wie oben erläutert worden ist, wird, wenn das Ausgangssignal DX 80 der Steuerverriegelungsschaltung COT als MSB/LSB-Wandlungsbefehlssignal "0" ist, keine MSB/LSB-Wandlung durchgeführt und vertikal/horizontal-gewandelte Bitmusterdaten werden vom Bitmusterwandler 6 erzeugt. Wenn das Ausgangssignal DX 80 von der Steuerverriegelungsschaltung COT gleich "1" ist, dann werden die Bitmusterdaten der MSB/LSB-Wandlung unterzogen. Der Bitmusterwandler 6 erzeugt demnach Daten, die der Vertikal/Horizontal-Wandlung und der MSB/LSB-Wandlung unterzogen worden sind.

In der obigen Beschreibung sind die Adressen 0 bis 7 durch die Adressensignale A 0 bis A 3 zugänglich gemacht worden. Es wird nun ein Fall beschrieben, bei dem die Adresse 8 ausgewählt ist. Wenn die Adresse 8 ausgewählt ist, dann erzeugt der Dekoder DEM das Wählschreibsignal SWT 8 (wenn das Schreibbefehlssignal WT empfangen wird) und das Wähllesesignal SRD 8. Wenn das Wählschreibsignal SWT 8 dem Verriegelungsmodul LAM zugeführt wird, wie in Fig. 9 gezeigt, dann wird die Steuerverriegelungsschaltung COT ausgewählt. Eingangssignale DI 0 bis DI 7 werden in die Steuerverriegelungsschaltung COT eingeschrieben. Da in diesem Falle nur die Daten des Bits 0 als Steuersignal für die MSB/LSB-Wandlung verwendet werden, wird das Bit-0-Signal DI 0 unter den Dateneingangssignalen DI 0 bis DI 7 auf "1" gesetzt, wenn die MSB/LSB-Wandlung ausgeführt wird, es wird jedoch auf "0" gesetzt, wenn keine MSB/LSB-Wandlung ausgeführt wird. Die Daten werden so eingeschrieben.

In der Zwischenzeit wird das Wähllesesignal SRB 8 der Ausleseeinrichtung ANM 2 zugeführt. Wie in Fig. 13 gezeigt, werden die Ausgänge SX 00 bis DX 07 von der Speicherschaltung LAS 0 des Verriegelungsmoduls LAM ausgewählt und als Ausgangssignale DY 08 bis DY 78 erzeugt. Diese Ausgangssignale DY 08 bis DY 78 werden dem Wählmodul SEM über das logische Summier-Modul ORM zugeführt. Wenn das Signal DX 80 von der Steuerverriegelungsschaltung COT gleich "1" ist, dann wird, wie oben beschrieben, die MSB/LSB-Wandlung durchgeführt und gewandelte Daten werden erzeugt. Wenn jedoch die Adresse 8 gewählt ist, wird nur eine MSB/LSB-Wandlung ausgeführt, wie in Fig. 2 gezeigt.

Wenn Adressen 9 und 10 gewählt sind, dann führt der Dekoder DEM die Wähllesesignale SRD 9 und SRDA der Ausleseeinrichtung ANM 2 zu. Diese verdoppelt die Ausgangssignale DX 00 bis DX 07 von der Speicherschaltung LAS 0 des Verriegelungsmoduls LAM, wie oben beschrieben, und erzeugt Ausgangssignale DY 09 bis DY 79 und DY 0 A bis DY 7 A. Diese Ausgangssignale werden über das Summier-Modul ORM und das Wählmodul SEM erzeugt (wenn am Wählmodul keine MSB/LSB-Wandlung ausgeführt wird). Der Bitmusterwandler 6 erzeugt auf das doppelte expandierte Ausgangssignale D 00 bis D 07, wie in Zeile ii in Fig. 3 gezeigt.

Wenn Adressen 11, 12, 13 und 14 gewählt sind, dann führt der Dekoder DEM die Wähllesesignale SRDB; SRDC; SRDD und SRDE der Ausleseeinrichtung ANM 2 zu. Wie in Fig. 13 gezeigt und in Bezugnahme darauf erläutert worden ist, werden die 8-Bit- Ausgangssignale DX 00 bis DX 07, DX 10 bis DX 17 und DX 20 bis DX 27 von den Speicherschaltungen LAS 0, LAS 1 und LAS 2 des Verriegelungsmoduls LAM als 6-Bit-Ausgangssignale DY 0 B bis DY 7 B, DY 0 C bis DY 7 C, DY 0 D bis DY 7 D und DY 0 E bis DY 7 E erzeugt, wie in Zeile ii in Fig. 4 gezeigt. Diese Ausgangssignale werden in gleicher Weise über das logische Summier-Modul ORM und das Wählmodul SEM erzeugt. Auf diese Weise erhält man 6- Bit-Musterdaten aus 8-Bit-Musterdaten. Die gewandelten Bitmusterdaten können dem Drucker oder der Bildschirmanzeigevorrichtung, die damit kompatibel ist, zugeführt werden.

Claims (5)

1. Bitmusterwandler zur Verwendung mit einer zentralen Prozessoreinheit (CPU), enthaltend:

• a) ein Datenverriegelungsmodul (LAM) mit n Speicherschaltungen (LAS 0-LAS 7), von denen jede m Eingänge (1 D-8 D), einen Datenschreibeanschluß (G) zum Entgegennehmen eines Datenschreibsignals (SWT) und m Speicherelemente aufweist, die in Abhängigkeit von dem Datenschreibsignal (SWT) darin Daten speichern, die den n Eingängen (1 D-8 D) zugeführt werden, wobei das Datenverriegelungsmodul (LAM) eine Matrixspeicherschaltung mit m Zeilen und n Spalten bildet;
• b) eine erste Datenausleseeinrichtung (ANM 1) mit m Torschaltungsgruppen (ANS 0 bis ANS 7), die eine Zeilen/Spalten-Wandlereinrichtung bilden, wobei jede Torschaltungsgruppe (ANS 0 bis ANS 7) n Logikschaltungen (G 4) mit ersten und zweiten Eingängen aufweist, in jeder Torschaltungsgruppe die ersten Eingänge jeweils einer der n Logikschaltungen (G 4) jeweils mit n Speicherelementen einer zugehörigen Speicherschaltungen (LAS 0 bis LAS 7) des Datenverriegelungsmoduls (LAM) verbunden sind und die zweiten Eingänge der Logikschaltungen (G 4) zusammengeschaltet sind, um einen Datenausleseanschluß für die entsprechende Torschaltungsgruppe (ANS 0 bis ANS 7) zu bilden, der ein Datenauslesesignal (SRD 0 bis SRD 7) entgegennimmt;
• c) eine zweite Datenausleseeinrichtung (ANM 2), enthaltend mehrere Torschaltungsgruppen (G 5 bis G 11), die eine Nicht-Wandler-Einrichtung und/oder einen Dehnungswandler und/oder einen 8 : 6-Bitwandler bilden, wobei jede dieser Torschaltungsgruppen (G 5 bis G 11) m Logikschaltungen (G 5-0 . . . G 5-7, G 6-0 . . . G 6-7, . . . ) mit ersten und zweiten Eingängen aufweist, jeweils die ersten Eingänge der m Logikschaltungen einer Torschaltungsgruppe mit vorbestimmten Speicherelementen einer vorbestimmten Anzahl von Speicherschaltungen (LAS 0 bis LAS 7) des Datenverriegelungsmoduls (LAM) verbunden sind, die zweiten Eingänge der m Logikschaltungen der Torschaltungsgruppen (G 5 bis G 11) jeweils miteinander verbunden sind, um einen Datenausleseanschluß für die entsprechende Torschaltungsgruppe zum Empfang eines Datenauslesesignals (SRD 8 bis SRDE) zu bilden;
• d) ein logisches Summiermodul (ORM) mit m logischen Summierschaltungen (OR 0 bis OR 7), die jeweils Ausgänge logisch summieren, die von entsprechenden der Torschaltungen (G 4, G 5-0 . . . G 11-7) der ersten und zweiten Datenausleseeinrichtungen (ANM 1, ANM 2) zugeführt werden;
• e) einen MSB/LSB-Wandler (SEM) mit m Wähltorschaltungen (G 12-0, G 12-1; G 12-2, G 12-3; . . . ; G 13-0 bis G 13-7), die jeweils erste und zweite Eingänge und Wählanschlüsse haben, wobei die ersten Eingänge mit den m logischen Summierschaltungen des logischen Summiermoduls (ORM) der Reihenfolge nach verbunden sind, die zweiten Eingänge mit den m logischen Summierschaltungen des logischen Summiermoduls (ORM) in der umgekehrten Reihenfolge verbunden sind, jede der m Wähltorschaltungen dazu eingerichtet ist, mit dem logischen Summiermodul (ORM) so verbunden zu werden, daß einer der ersten und zweiten Eingänge in Übereinstimmung mit der Anwesenheit/Abwesenheit eines Wählsignals (DX 80) ausgewählt wird, das den Wählanschlüssen zugeführt ist, und
• f) einen Decoder (DEM), der in Übereinstimmung mit einem Befehl von der CPU betreibbar ist, um die Datenschreibsignale (SWT) an die Datenschreibanschlüsse (G) des Datenverriegelungsmoduls (LAM) zu senden, die Datenauslesesignale (SRD) zu den Datenausleseanschlüssen der ersten und zweiten Datenausleseeinrichtungen (ANM 1 ANM 2) zu senden und das Datenverriegelungsmodul (LAM) zu veranlassen, das Wählsignal (DX 80) an die Wählanschlüsse des MSB/LSB-Wandlers (SEM) zu senden.

2. Bitmusterwandler nach Anspruch 1, dadurch gekennzeichnet, daß der Decoder (DEM) dazu eingerichtet ist, ein Auslesesignal (SRD 8) für Nicht-Wandlung abzugeben, die zweite Datenausleseeinrichtung (ANM 2) eine Torschaltungsgruppe (G 5) für Nicht-Wandlung enthält, bestehend aus m Logikschaltungen (G 5-0 . . . G 5-7), die jeweils erste und zweite Eingänge aufweisen, wobei die ersten Eingänge mit entsprechenden Speicherelementen (DX 00 . . . DX 07) verbunden sind, die jeweils in einer vorbestimmten Spalte des Datenverriegelungsmoduls (LAM) angeordnet sind, die zweiten Eingänge miteinander verbunden sind, um einen Datenausleseanschluß zur Eingegennahme des Auslesesignals (SRD 8) für Nicht-Wandlung zu bilden, und die zweite Datenausleseeinrichtung (ANM 2) dazu eingerichtet ist, die in dem Datenverriegelungsmodul (LAM) gespeicherten Daten in Abhängigkeit von dem Auslesesignal (SRD 8) für Nicht-Wandlung so auszulösen, daß die Daten in ihrer Reihenfolge zwischen Einschreibung und Auslesung unverändert bleiben.

3. Bitmusterwandler nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Datenausleseeinrichtung (ANM 2) erste und zweite Torschaltungsgruppen (G 6, G 7) für Dehnungswandlung aufweist, wobei jede Gruppe (G 6, G 7) aus m Logikschaltungen (G 6-0 . . . G 6-7, G 7-0 . . . G 7) besteht, die erste und zweite Eingänge aufweisen, die ersten Eingänge der Logikschaltungen (G 6-0 . . . G 7) der ersten Gruppe (G 6) jeweils paarweise zusammengeschaltet sind, um m/2 Paare einander zugeordneter Eingänge zu bilden, die mit Speicherelementen (DX 00 bis DX 03) verbunden sind, die an Stellen von der ersten Zeile bis zur m/2ten Zeile in einer vorbestimmten Spalte des Datenverringelungsmoduls (LAM) angeordnet sind, die zweiten Eingänge der m Logikschaltungen (G 6-0, G 6-7) der ersten Torschaltungsgruppe (G 6) miteinander verbunden sind, um einen Datenausleseanschluß zur Entgegennahme eines Datenauslesesignals (SRD 9) für die erste Torschaltungsgruppe (G 6) zu bilden, das von dem Decoder (DEM) zugeführt wird, die ersten Eingänge der m Logikschaltungen (G 7-0 . . . G 7-7) der zweiten Gruppe (G 7) jeweils paarweise miteinander verbunden sind, um m/2 Paare einander zugeordnet Eingänge zu bilden, die mit Speicherschaltungen (DX 04 bis DX 07) verbunden sind, die an Stellen von der (m/2 + 1)-ten Zeile bis zur m-ten Zeile in der genannten vorbestimmten Spalte des Datenverriegelungsmoduls (LAM) angeordnet sind, und die zweiten Eingänge der m Logikschaltungen (G 7-0 . . . G 7-7) der zweiten Torschaltungsgruppe (G 7) miteinander verbunden sind, um einen Datenausleseanschluß zur Entgegennahme eines Datenauslesesignals (SRDA) für die zweite Torschaltungsgruppe (G 7) zu bilden, das von dem Decoder (DEM) zugeführt wird, wodurch 1-Bit-Daten (DX 00 bis DX 07) in 2-Bit-Daten (DY 09 bis DY 19, DY 29 bis DY 39, . . . ,DY 6 A bis DY 7 A) umgewandelt werden, die jeweils den gleichen Dateninhalt haben, wie ein Speicherelement der genannten vorbestimmten Spalte des Datenverriegelungsmoduls (LAM).

4. Bitmusterwandler nach Anspruch 1, dadurch gekennzeichnet, daß der 8 : 6-Bitwandler vier Torschaltungsgruppen (G 8 bis G 11) aufweist, von denen jede Gruppe acht Logikschaltungen (G 8-0 . . . G 8-7, . . ., G 11-0 . . . G 11-7) jeweils mit ersten und zweiten Eingängen aufweist, welche Logikschaltungen jeweils in einen ersten Satz aus sechs Schaltungen und einen zweiten Satz aus zwei Schaltungen unterteilt sind, wobei die ersten Eingänge der Logikschaltungen (G 8-0. . . G 8-5, G 9-0 . . . G 9-5, G 10-0 . . . G 10-5, G 11-0 . . . G 11-5) der ersten Sätze mit Speicherelementen (DX 00 . . . DX 07, DX 10 . . . DX 17, DX 20 . . . DX 27) des Verriegelungsmoduls (LAM) verbunden sind, die willkürlich ausgewählte drei Spalten des Datenverriegelungsmoduls (LAM) bilden, die nebeneinander angeordnet sind, die ersten Eingangsanschlüsse der Logikschaltungen (G 8-6, G 8-7; G 9-6, G 9-7; G 10-6, G 10-7; G 11-6, G 11-7) der zweiten Sätze mit Daten des logischen Pegels "1" versorgt sind und die zweiten Eingänge einer jeden Gruppe jeweils miteinander verbunden sind, um jeweils Ausleseanschlüsse für die Entgegennahme von Datenauslesesignalen (SRDB, SRDC, SRDD, SRDE) für die 8 : 6-Bitwandlung zu bilden, die von dem Decoder (DEM) zugeführt werden, wodurch 6-Bit-Daten, die voneinander durch zwei logische "1en" voneinander getrennt sind, aus 8-Bit-Daten, die in den Datenverriegelungsmodul (LAM) gespeichert sind, erhalten werden.

5. Bitmusterwandler nach Anspruch 1, dadurch gekennzeichnet, daß jede Wähltorschaltung aus einem Paar Logikschaltungen (G 12-0, G 12-1; . . . G 12-14, G 12-15) jeweils aus ersten und zweiten Logikschaltungen, die jeweils erste und zweite Eingänge haben, und einer zugehörigen logischen Summierschaltung (G 13-0 . . . G 13-7) jeweils mit ersten und zweiten Eingängen besteht, wobei die Ausgänge der ersten und zweiten Logikschaltungen mit den ersten bzw. zweiten Eingängen der logischen Summierschaltung (G 13-0 . . . G 13-7) verbunden sind, die ersten Eingänge der ersten Logikschaltungen der m Paare von Logikschaltungen mit den Ausgängen (DZ 0-DZ 7) der m logischen Summierschaltungen (OR 0 bis OR 7) des logischen Summiermoduls (ORM) in deren Reihenfolge verbunden sind, die ersten Eingänge der zweiten Logikschaltungen der genannten m Paare mit den Ausgängen (DZ 0-DZ 7) der m logischen Summierschaltungen (OR 0 bis OR 7) des logischen Summiermoduls (ORM) in umgekehrter Reihenfolge derselben verbunden sind, die zweiten Eingänge der ersten Logikschaltungen der genannten m Paare mit einem Wählsignalausgang des Verriegelungsmoduls (LAM) verbunden sind, um das MSB/LBS-Wählsignal (DX 80) über einen Inverter (I) zu empfangen, und die zweiten Eingangsanschlüsse der zweiten Logikschaltungen der genannten m Paare mit dem genannten Wählsignalausgang des Verriegelungsmoduls (LAM) direkt verbunden sind.