DE3437510C2 - - Google Patents

Description

Die Erfindung betrifft ein Eingabedaten-Lesegerät nach dem Oberbegriff des Patentanspruches 1. Ein solches Lesegerät wird z. B. bei einer Berührungstafel o. dgl. verwendet, die im allgemeinen um den Anzeigenbereich einer Kathodenstrahlröhren-, einer Flüssigkristallanzeige usw. herum angeordnet ist.

Eine Berührungstafel für die manuelle Eingabe von Rohdaten ist häufig an der Vorderseite des Anzeigenbereichs eines Kathodenstrahlröhren- oder Flüssigkristallanzeige angeordnet. Bei einer solchen Berührungstafel sind zahlreiche (m × n) Schalter in Matrixanordnung vorgesehen. Den Schaltern werden gegebene Ansteuersignale zugeführt, und die resultierenden logischen Ausgangssignale bzw. Lesesignale werden von den Schaltern erhalten. Die Inhalte der Eingabedaten der Berührungstafel oder die Kombination aus den betätigten Schaltern werden durch eine logische Rechenschaltung entsprechend diesen Lesesignalen erfaßt. Die erfaßten Inhalte der Eingabedaten werden sodann für die Durchführung einer vorgeschriebenen Operation benutzt.

Bei der Betätigung der Schalter werden im allgemeinen zwei Betätigungsregeln angewandt. Im einen Fall wird das gleichzeitige Betätigen von zwei oder mehr Schaltern verhindert. Im anderen Fall ist die gleichzeitige Betätigung von einem oder mehreren Schaltern in Beziehung zum Umschalten eines anderen bestimmten Schalters nach Maßgabe der Spezifikation oder Funktion des Geräts zulässig. Bei einer mittels eines Operator-Tastenfelds mit Berührungstafel ausgeführten Verfahrensregelung (Prozeßsteuerung) kann beispielsweise ohne Schwierigkeit die erstere Regel für eine Zifferneingabe von 0 bis 9 (Dezimaltasteneingabe) oder eine alphabetische bzw. Buchstabeneingabe gelten. Dagegen könnten bei einer mittels eines Fernbedienungsschalters ausgeführten Verfahrensregelung zwei oder mehr Schalter gleichzeitig betätigt werden. In diesem Fall sollte die letztere Regel angewandt werden. Diese gleichzeitige Betätigung kann in einem Fall erfolgen, in welchem jeweilige Regelzieldaten für mehrere unabhängige Regelschleifen gleichzeitig eingegeben werden sollen oder in welchem mehrere Tasten-Eingabedaten (Stellsignale) kontinuierlich ausgegeben werden sollen. Zur richtigen Erfassung oder Bestimmung der Kombination der verschiedenen, gleichzeitig betätigten Schalter müssen Signalstreuflüsse zwischen den jeweiligen betätigten Schaltern ausgeschaltet werden. Zu diesem Zweck ist jeder der herkömmlichen Schalter gemäß Fig. 1 mit einer Streufluß-Sperrdiode versehen.

Fig. 1 veranschaulicht eine übliche 3 × 3-Schalterfeld- Schaltung mit Streufluß-Sperrdioden dj (j = 1, 2, . . ., 9). Gemäß Fig. 1 sind Reihenschaltungen aus Schaltern si (i = 1, 2, . . ., 9) und Dioden dj an den betreffenden Kreuzungs- oder Knotenpunkten von Eingabe- bzw. Zeilenleitungen für Ansteuersignale D 1-D 3 und Ausgabe- bzw. Spaltenleitungen für Lesesignale S 1-S 3 angeordnet. Die Eingabeleitungen nehmen Ansteuer- bzw. Treibersignale D 1-D 3 ab, und die Ausgabeleitungen liefern Lesesignale S 1-S 3. Wenn nur die Schalter s 1, s 4 und s 5 geschlossen bzw. betätigt sind, entsprechen die Wellenformen der Ansteuersignale D 1-D 3 denen nach Fig. 2A bis 2C, und die Wellenformen der Lesesignale S 1-S 3 erhalten die Form gemäß Fig. 2D bis 2F. Entsprechend den logischen Zuständen der Lesesignale S 1-S 3 stellt ein nicht dargestelltes Rechenwerk (ALU) fest, daß die Schalter s 1, s 4 und s 5 betätigt sind. Falls die Dioden d 1-d 9 in der Schaltung von Fig. 1 nicht vorhanden sind, kann bei betätigten Schaltern s 1, s 2 und s 4 das Ansteuersignal D 2 über die geschlossenen Schalter s 1 und s 2 zur Ausgabeleitung für das Lesesignal S 2 hindurchsteuern. Hierbei tritt der genannte Signalstreufluß auf, wodurch die einwandfreie Erfassung der Kombination der gleichzeitig betätigten Schalter gestört wird. Aus obigem ergibt sich, daß dann, wenn das gleichzeitige Drücken von zwei oder mehr Schaltern an der Berührungstafel nicht verhindert oder gesperrt wird, die Diode dj wegen des Signalstreuflusses nicht weggelassen werden kann. In der Praxis erweist es sich jedoch als schwierig, die betreffenden Dioden dj dicht an den auf einer Berührungstafel angeordneten Schaltern si zu montieren. In diesem Fall ist die Verdrahtung für die Schalter si an der Seite der Berührungstafel nicht vervollständigt. Vielmehr sind dabei die einzelnen Verdrahtungen der Schalter si über unabhängige Kontakte eines Steck-Verbinders zur Außenseite der Berührungstafel herausgeführt, und die Verdrahtung ist an der Außenseite der Berührungstafel mit der Verdrahtung der Streufluß-Sperrdioden dj vervollständigt oder abgeschlossen. Dies erfordert eine große Zahl von Kontakten im Verbinder und macht die Verdrahtung mit den Dioden dj kompliziert.

Aus "IBM Technical Disclosure Bulletin", Vol. 25, No. 11A, April 1983, Seiten 5777, 5778, ist ein Tastenfeld-Abtaster bekannt, bei dem ein Tastenfeld mit einem Mikroprozessor über ein Eingaberegister und ein Ausgaberegister verbunden ist. Das Eingaberegister liegt an den Tastenfeld- Zeilen, während das Ausgaberegister an die Tastenfeld- Spalten angeschlossen ist. Ein Abtasten des Tastenfelds erfolgt, indem der Mikroprozessor sequentiell ein Bit auf "1" im Eingaberegister setzt, während die übrigen Eingaberegister-Bits auf "0" gesetzt sind. Das Bit-Setzen auf "1" wird an das Tastenfeld weitergegeben und so zu einer Bit-Position des Ausgaberegisters abhängig von der eingedrückten Taste übertragen. Die Inhalte des Ausgaberegisters werden zu einem Mikroprozessor-Speicher überführt, und sodann wird die entsprechende Position erfaßt, um die eingedrückte Taste zu dekodieren.

Weiterhin ist aus der DE-OS 29 26 078 eine Zeichen-Auswahltastatur bekannt, bei der X-Leiter und Y-Leiter, die mit den Zeilen bzw. Spalten matrixähnlich angeordneter Tasten verbunden sind, an Zeilen- und Spaltenidentifikationseinheiten angeschlossen sind. Diese Identifikationseinheiten sind adressierbar, um eine Datenidentifizierung zu bestimmten X- und Y-Leitern eines Leiterpaars zu ermöglichen. Mit den Identifikationseinheiten ist ein Mikroprozessor mit einem Schreib-Lese-Speicher verbunden. Wird eine Taste betätigt, so empfängt dieser Mikroprozessor von den Identifikationseinheiten Informationen, die die bestimmten X- und Y-Leiter identifizieren.

Es ist Aufgabe der vorliegenden Erfindung, ein Eingabedaten- Lesegerät für ein Schalterfeld anzugeben, das die Kombination eines oder mehrerer gleichzeitig betätigter Schalter einwandfrei zu bestimmen vermag, ohne daß Fehler aufgrund von Signalstreuflüssen auftreten.

Diese Aufgabe wird bei einem Eingabedaten-Lesegerät nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 8.

Bei dem erfindungsgemäßen Eingabedaten-Lesegerät kann die Detektoreinheit eine Kombination gleichzeitig eingeschalteter bzw. betätigter Schalter aufgrund der Eingabeadressendaten und der Ausgabeadressendaten mittels der in einem Speicherabschnitt gespeicherten Bezugstabelle erfassen, so daß infolge dieses Speicherabschnitts bzw. dieser Bezugstabelle keine Streufluß-Sperrdioden benötigt werden.

Das erfindungsgemäße Eingabedaten-Lesegerät ist z. B. auch auf Vorrichtungen gemäß (1) Electronics; 10. April 1984, S. 140-144 "Touch screens let your fingers provide a fast, simple entry into the computer" oder (2) US-PS 44 13 314 anwendbar.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnungen näher erläutert. Es zeigen

Fig. 1 ein Schaltbild eines bisherigen 3 × 3-Schalterfelds mit Streufluß-Sperrdioden,

Fig. 2A bis 2C Wellenformdiagramme von Ansteuersignalen bei der Schaltung nach Fig. 1,

Fig. 2D bis 2F Wellenformdiagramme von Lesesignalen bei der Schaltung nach Fig. 1,

Fig. 3 ein Blockschaltbild eines Eingabedaten-Lesegeräts nach der Erfindung,

Fig. 4 ein Schaltbild eines Beispiels für die Treiberstufe nach Fig. 3,

Fig. 5 ein Schaltbild eines Beispiels für die Zwischenspeichereinheit nach Fig. 3 und

Fig. 6A und 6B Ablauf- oder Fließdiagramme zur Erläuterung der Arbeitsweise des Geräts nach Fig. 3.

Die Fig. 1 und 2 sind eingangs bereits erläutert worden.

Gemäß Fig. 3 besteht ein Schalterfeld SW _mn aus 9 (= 3 × 3) Schaltern SW₁₁-SW₃₃. Tatsächlich kann die Zahl (=m × n) der Schalter im Schalterfeld SW _mn wesentlich größer sein als 9 und z. B. 256 betragen (wobei die angehängten Buchstaben m und n beliebige ganze Zahlen sein können). Ein Mikroprozessor bzw. Mikrocomputer 1, der eine Detektoreinheit bildet, dient zur Steuerung eines vorgeschriebenen Programmflusses gemäß Fig. 6A und 6B. Der Mikroprozessor 1 kann von herkömmlicher Bauart und 8 Registern (a, m, l, n, s, i, b und c) zugeordnet sein. Obgleich nicht dargestellt, enthält der Mikroprozessor 1 ein Rechenwerk (ALU), einen Programmspeicher, einen Datenspeicher usw. Die erwähnten 8 Register können durch bestimmte Speicherplätze im Speicher (Randomspeicher) des Mikroprozessors 1 ersetzt werden.

Der Mikroprozessor 1 ist über eine Sammelschiene B an eine Treiberstufe 2 angekoppelt, die auf Eingabedaten D 2 (Adressendaten AD 0, AD 1 und Befehel CS, WRITE) vom Mikroprozessor 1 anspricht. Gemäß Fig. 4 enthält die Treiberstufe 2 einen Datensignalspeicher 21, einen Adressendekodierer 22 und einen Leitungstreiber 23, die an Eingabe- bzw. Zeilenleitungen La 1-La 3 des Schalterfelds SW _mn angeschlossen sind. Invertierte Signale der Ausgangssignale E 22A-E 22C vom Adressendekodierer 22 können je nach Fall unmittelbar an die Eingabeleitungen La 1-La 3 angeschaltet sein. Ausgabe- bzw. Spaltenleitungen Lb 1-Lb 3 des Schalterfelds SW _mn sind mit einer Zwischenspeichereinheit 3 verbunden. Gemäß Fig. 5 umfaßt die Zwischenspeichereinheit 3 eine Wellenformschaltung 31 und einen 3-Zustands- Zwischenspeicherkreis 32. Die Zwischenspeichereinheit 3 spricht auf Lesesignale SS 1-SS 3 auf den Leitungen Lb 1-Lb 3 an und ruft diese Signale nach Maßgabe von über die Sammelschiene B vom Mikroprozessor 1 gelieferten Befehlen CS, READ) ab. Sodann liefert die Zwischenspeichereinheit 3 Adressendaten AX 0-AX 2 als Teil der Daten D 3. Der Mikroprozessor 1 nimmt die Adressendaten AX 0-AX 2 über die Sammelschiene B von der Zwischenspeichereinheit 3 ab. Die Adressendaten AX 0-AX 2 stellen den Inhalt der Lesesignale SS 1-SS 3 dar. Der Mikroprozessor 1 bewirkt das Synthetisieren oder Zusammensetzen eines Erfassungskodes "s" nach Maßgabe der Adressendaten AD 0 und AD 1 in den Daten D 2 und der Adressendaten AX 0-AX 2 in den DatenD 3. Die nachstehend angegebenen Bezugstabellen sind im Datenspeicher oder in einem anderen Speicher im Mikroprozessor 1 abgespeichert. Tabelle I veranschaulicht die Konfiguration des Registers l, welches Adressen für die Inhalte [m] der Zeilenleitungszahl m (= 1, 2, 3) des Schalterfeldes SW _mn , wenn zwei oder mehrere Bits der Lesesignale SS 1-SS 3 eine logische "1" enthalten. Tabelle II veranschaulicht die Konfiguration des Registers n, welches Adressen für die Inhalte [a] des Registers a speichert, wenn zwei oder mehr Bits der Lesesignale SS 1-SS 3 eine logische "1" enthalten. Tabelle III veranschaulicht den Aufbau des Registers [s] zur Speicherung der Adressen für die Inhalte [s] des Erfassungskodes "s". Tabelle IV zeigt die Entsprechung zwischen den Inhalten [a] und den neukodierten Inhalten [a]. Tabelle V veranschaulicht die Entsprechung zwischen dem Durchschalt- oder Schließzustand jedes der Schalter SW₁₁-SW₃₃ und den Inhalten [s] des Erfassungskodes "s". Tabelle VI veranschaulicht die Entsprechung zwischen der Kombination von [l] & [n] sowie den Inhalten [s] des Erfassungskodes "s".

Tabelle I

Tabelle II

Tabelle III

Tabelle IV

Tabelle V

Anmerkung:

In Tabelle V steht jede der Zeilenzahlen *11, *13 und *15 beispielhaft für einen Fall, in welchem der erwähnte Signalstreufluß auftritt. Das Symbol 1′′ bezeichnet eine aufgrund des Signalstreuflusses fehlerhaft erzeugte logische "1". Das Symbol xxxx bezeichnet einen Sperrzustand aufgrund des Fehlers. Das Symbol 1 steht für einen normalen logischen Pegel "1", der beim Schließzustand ON eines beliebigen der Schalter SW _mn erhalten wird. Der Leerbereich steht für einen logischen Pegel "0".

Tabelle VI

Der Aufbau der Treiberstufe 2 ist in Fig. 4 veranschaulicht. Wenn der Mikrorechner 1 (Fig. 3) zur Sammelschiene B Daten D 2 liefert, die Befehle CS & WRITE sowie Adressendaten AD 0 und AD 1 enthalten, nehmen der D- Eingang eines D-Flipflops 21A die Adressendaten AD 0, der D-Eingang eines D-Flipflops 21B Adressendaten AD 1 sowie erster und zweiter Eingang eines UND-Glieds 21C Befehle CS bzw. WRITE (Einschreiben) ab. Wenn der logische Pegel jedes Befehls CS und WRITE einer "1" entspricht, taktet ein UND-verknüpftes Ausgangssignal E 21C vom UND-Glied 21 C die D-Flipflops 21 A und 21 B. Sodann werden der logische Pegel der Daten AD 0 im Flipflop 21A und der logische Pegel der Daten AD 1 im Flipflop 21B verriegelt. Ein Q-Ausgangssignal Q 21A vom Flipflop 21 A wird zum ersten Eingang eines UND-Glieds 22 A sowie zum zweiten Eingang eines UND-Glieds 22 C geliefert. Ein Q-Ausgangssignal Q 21B vom Flipflop 21 B wird an den ersten Eingang des UND-Glieds 22 C und an den zweiten Eingang eines UND-Glieds 22 B angelegt. Ein invertiertes Q-Ausgangssignal IQ 21A vom Flipflop 21 A wird dem ersten Eingang des UND-Glieds 22 B aufgeprägt, während ein invertiertes Q-Ausgangssignal IQ 21B vom Flipflop 21 B dem zweiten Eingang des UND-Glieds 22 A zugeführt wird.

Ein UND-verknüpftes Ausgangssignal E 22A vom UND-Glied 22 A wird über einen Widerstand R 23A an die Basis eines NPN- Transistors Q 23A angelegt. Ein UND-verknüpftes Ausgangssignal E 22B vom UND-Glied 22 B wird über einen Widerstand R 23B der Basis eines NPN-Transistors Q 23B zugeführt. Ein UND-verknüpftes Ausgangssignal E 22C vom UND-Glied 22 C wird über einen Widerstand R 23C der Basis eines NPN- Transistors Q 23C aufgeprägt. Die Emitter dieser Transistoren Q 23A-Q 23C liegen an Masse. Der Kollektor des Transistors Q 23A liefert ein Ansteuer- oder Treibersignal DS 1 des logischen Pegels "0" auf der ersten Eingabeleitung La 1, wenn das Ausgangssignal E 22A einer logischen "1" entspricht. Der Kollektor des Transistors Q 23B liefert ein Ansteuer- oder Treibersignal DS 2 des logischen Pegels "0" auf der zweiten Eingabeleitung La 2, wenn das Signal E 22B einer logischen "1" entspricht. Der Kollektor des Transistors Q 23C liefert ein Ansteuer- oder Treibersignal DS 3 des logischen Pegels "0" auf der dritten Eingabeleitung La 3, wenn das Signal E 22C eine logische "1" ist.

Der Aufbau der Zwischenspeichereinheit 3 ist in Fig. 5 veranschaulicht. Die erste Ausgabeleitung Lb 1 des Schalterfelds SW _mn wird über einen Widerstand R 31A auf ein positives Potential +Vcc entsprechend einer logischen "1" hochgezogen. Wenn keiner der Schalter SW₁₁, SW₂₁ und SW₃₁ durchgeschaltet ist, geht der logische Pegel des Lesesignals SS 1 auf der Leitung Lb 1 auf "1" über. Wenn einer der durchgeschalteten Transistoren Q 23A-Q 23C (Fig. 4) über einen der geschlossenen Schalter SW₁₁, SW₂₁ und SW₃₁ mit der Leitung Lb 1 verbunden ist, erhält das Lesesignal SS 1 auf der Leitung Lb 1 den logischen Pegel "0". Die Leitung Lb 1 ist mit einem Schmitt-Trigger (Wellenformer mit vorgegebenem Eingangsschwellenwertpegel) 31A verbunden. Wenn das Potential auf der Leitung Lb 1 seinen Eingangsschwellenwertpegel übersteigt, gibt der Schmitt-Trigger 31A ein Signal E 31A des logischen Pegels "1" ab. Wenn das Potential auf der Leitung Lb 1 unter den Eingangsschwellenwertpegel abfällt, liefert der Schmitt-Trigger 31A ein Signal E 31A des logischen Pegels "0". Der Schmitt-Trigger 31 A liefert somit ein wellengeformtes Signal E 31A, dessen logischer Pegel den logischen Pegel der Ausgabeleitung Lb 1 wiedergibt. Auf ähnliche Weise liefert ein mit der zweiten Ausgabeleitung Lb 2 verbundener Schmitt-Trigger 31B ein wellengeformtes Signal E 31B, dessen logischer Pegel den logischen Pegel der Ausgabeleitung Lb 2 wiedergibt, während ein mit der dritten Ausgabeleitung Lb 3 verbundener Schmitt-Trigger 31C ein wellengeformtes Signal E 31C liefert, dessen logischer Pegel dem logischen Pegel der Ausgabeleitung Lb 3 entspricht. Signale E 31A, E 31B und E 31C werden invertierenden 3-Zustands- Zwischenspeichern 32 A, 32 B bzw. 32 C eingespeist. Ein Ausgabe-Öffnungsbefehl E 32D für jeden dieser 3-Zustands-Zwischenspeicher bzw. Puffer 32 A-32 C wird von einem UND-Glied 32 D erhalten. Der Ausgangskreis jedes Puffers 32 A-32 C wird durch den logischen Pegel "0" des Signals E 32D offen geschaltet. Wenn das Signal E 32D den logischen Pegel "1" besitzt, wird jeder Puffer 32 A-32 C aktiviert, um als invertierender Puffer oder Zwischenspeicher zu wirken. Wenn der Mikroprozessor 1 (Fig. 3) zur Sammelschiene B die Daten D 3 liefert, welche die Befehle CS & READ des logischen Pegels "1" enthalten, nimmt das UND-Glied 32 D an erstem und zweitem Eingang diese Befehle ab, und es gibt den Befehl E 32D aus. Wenn der Befehl E 32D den logischen Pegel "1" besitzt, liefert der Puffer 32 C zur Sammelschiene B die Adressendaten AX 0, deren logischer Pegel dem invertierten Pegel des Lesesignals SS 3 entspricht, während der Puffer 32B zur Sammelschiene B die Adressendaten AX 1, deren logischer Pegel dem invertierten Pegel des Lesesignals SS 2 entspricht, und der Puffer 32A zur Sammelschiene B die Adressendaten AX 2 liefert, deren logischer Pegel dem invertierten Pegel des Lesesignals SS 1 entspricht. Die Fig. 6A und 6B veranschaulichen Ablauf- oder Fließdiagramme zur Erläuterung der Arbeitsweise des Geräts nach Fig. 3 bis 5. Zunächst werden vorbestimmte Adressendaten AD 0, AD 1 für die Treiberstufe 2 und vorbestimmte Adressendaten AX 0-AX 2 für die Zwischenspeichereinheit 3 im Adressenregister i gespeichert (Schritt ST 10). Eine vorgegebene Dateneinheit l₀ (z. B. "01") wird im Adressenregister l gespeichert, das für Tabelle I vorgesehen ist (ST 12). Eine vorgegebene Dateneinheit n₀ (z. B. "011") wird im Adressenregister n gespeichert, das für Tabelle I vorgesehen ist (ST 14). Eine vorgegebene Dateneinheit s₀ z. B. "0000") wird in dem für Tabelle III vorgesehenen Adressenregister s gespeichert (ST 16). Sodann werden alle Inhalte [l₀]-[l₂] des Registers l (Tabelle I) gelöscht (ST 18). Ebenso werden alle Inhalte [n₀]-[n₂] des Registers n (Tabelle II) sowie alle Inhalte [s₀]-[s₃] des Registers s (Tabelle III) gelöscht (ST 22). Sodann werden Anfangsdaten "01" im Leitungszahlregister m gespeichert, das zur Speicherung der Eingabe- bzw. Zeilenleitungszahl m des Schalterfelds SW _mn vorgesehen ist (ST 24). Der Inhalt [m] des Registers m wird zum Adressenregister i übertragen (ST 26). Der Inhalt [i] des Registers i wird zum Lesesignalregister a übertragen, das zur Speicherung der Inhalte der Lesesignale SS 1-SS 3 vorgesehen ist (ST 28). Sodann wird geprüft, ob die Inhalte des Registers a gleich "0" sind oder nicht (ST 30). Im Falle von [a] = "0" (JA in Schritt ST 30) springt das Programm auf den Schritt ST 48 (Fig. 6B) über. Da jedoch, wie aus dem vorhergehenden Ablauf der Schritte ST 24-ST 28 hervorgeht (NEIN im ST 30), [a] nicht gleich "0" ist, geht die Programmfolge auf den Schritt ST 32 über. Im Schritt ST 32 wird geprüft, ob nur ein Bit von [a] gleich "1" ist oder nicht. Da vom Schritt ST 24 nur ein Bit von [a] gleich "1" ist (JA in Schritt ST 32), wird [a] entsprechend Tabelle IV oder einer vorgeschriebenen Rechenoperation entsprechend Tabelle IV kodiert (ST 34). Im Fall von z. B. [a] = "001" entspricht das kodierte [a] = "001". Im Fall von [a] = "100" gilt kodiert [a] = "011".

Sodann wird im Rechenwerk (ALU) des Mikroprozessors 1 die folgende Rechenoperation ausgeführt:

[a] + [m] × 4 (1)

In Gleichung (1) ist die Multiplikation "× 4" für Binärdaten einer Zwei-Bit-Linksverschiebung äquivalent. Das Ergebnis der Rechenoperation nach Gleichung (1) wird zum Register a (ST 36) übertragen. Der Inhalt [a] des Registers a wird zum Register s übertragen (ST 38), worauf der Programmfluß auf den Schritt ST 48 gemäß Fig. 6B übergeht. Im Schritt ST 48 wird der Inhalt [m] um "1" inkrementiert bzw. erhöht. Wenn vor dem Schritt ST 48 [m] = "01" vorliegt, wird [m] nach dem Schritt ST 48 zu "10". Wenn vor dem Schritt ST 48 [m] = "11" vorliegt, wird [m] nach dem Schritt ST 48 zu "100". Nach dem Schritt ST 48 wird geprüft, ob [m] gleich "100" ist oder nicht (ST 50). Im Fall von [m] = "10" (NEIN in ST 50) kehrt das Programm zum Schritt ST 26 (Fig. 6A) zurück. Sodann wird der Umlauf in der Schleife der Schritte ST 26-ST 50 wiederholt, bis [m] = "100" erhalten wird. Im Fall von [m] = "100" (JA in ST 50) wird geprüft, ob n gleich n₀ ist oder nicht (ST 50). Da der Programmablauf über JA im Schritt ST 32 läuft, wird anhand des Schritts ST 41 n = n₀ (JA in ST 52) festgestellt. Sodann ist eine Operation des Programms gemäß Fig. 6A und 6B abgeschlossen (ENDE). In diesem Fall zeigt "s = s₀", im Schritt ST 16 (JA in ST 30) erhalten, oder "s", im Schritt ST 38 (NEIN in ST 30) erhalten, den Schalterwählzustand des Schalterfelds SW _mn an. Das Ergebnis "s = s₀" zeigt an, daß keiner der Schalter SW₁₁-SW₃₃ durchgeschaltet oder geschlossen ist. Nach Ablauf einer vorgegebenen Zeitspanne kann der Programmablauf automatisch von ENDE zu START zurückgeführt werden.

Wenn die Inhalte [a] des Registers a zwei oder mehr Bits des Pegels "1" enthalten (Fig. 6A; NEIN in ST 32), wird [a] zum Register n übertragen (ST 40). Danach wird der Inhalt [m] des Registers m zum Register l übertragen (ST 42). Hierauf wird n um "1" inkrementiert oder erhöht (ST 44), und l wird um "1" inkrementiert (ST 46). Wenn beispielsweise vor ST 44 n = n₀ vorliegt, wird n nach ST 44 zu n₁ (vgl. Tabelle II). Wenn auf ähnliche Weise l = l₀ vor ST 46 vorliegt, wird l nach ST 46 zu l₁ (vgl. Tabelle I). Nach dem Schritt ST 46 wird der oben genannte Umlauf in der Schleife der Schritte ST 26-ST 50 wiederholt, bis [m] = "100" erhalten wird. Im Fall von [m] = "100" (JA in ST 50) wird geprüft, ob n gleich n₀ ist oder nicht (ST 52). Da das Programm bei ST 32 über NEIN läuft, wird im Schritt ST 44 nicht n = n₀ festgestellt (NEIN in ST 52), und der Programmablauf geht auf den Schritt ST 54 über. Im Schritt ST 54 wird geprüft, ob n gleich n₀+1 ist oder nicht. Wenn im vorherigen Schritt ST 44 n = n₁ erhalten wurde, wird n = n₀+1 festgestellt (JA in ST 54). Sodann wird eine Tabellensuche für Tabelle VI entsprechend [n], in ST 44 erhalten, und [l] von Schritt ST 46 ausgeführt (ST 56). Nach Maßgabe der Kombination von [l] und [n] wird der Erfassungskode [s] aus Tabelle VI ausgesucht (ST 58). Sodann wird eine weitere Operation des Ablaufs gemäß Fig. 6A und 6B beendet (ENDE). In diesem Fall zeigt [s], im Schritt ST 58 (JA in ST 54) erhalten, zwei oder mehr gleichzeitig betätigte Schalter im Schalterfeld SW _mn an. Nach Ablauf einer vorgegebenen Zeitspanne kann das Programm automatisch von ENDE zu START zurückgeführt werden.

Wenn n = n₀+1 nicht festgestellt wird (NEIN in ST 54) oder n₀, n₁ und n₂ durch Wiederholungen der Schleifen von ST 26-ST 50 erhalten wurden, wird das Ergebnis einer arithmetischen Addition der Inhalte [n₀]+[n₁]+[n₂] zum Register b übertragen (ST 60). Sodann wird das Ergebnis einer logischen ODER-Verknüpfung der Inhalte [n₀]∩[n₁]∩[n₂] zum Register c übertragen (ST 62). Hierauf wird geprüft, ob [b] gleich [c] ist oder nicht (ST 64). Wenn [b] = [c] festgestellt wird (JA in ST 64), geht das Programm auf den Schritt ST 56 über, und [s] wird anhand der Tabellensuche von Tabelle VI erhalten (ST 56 und ST 58). Wenn [b] = [c] nicht festgestellt wird (NEIN in ST 64), geht das Programm auf den Schritt ST 66 weiter. Ein negatives Ergebnis (NEIN) im Schritt ST 64 bedeutet, daß eine gesperrte Kombination von Schaltern des Schalterfelds SW _mn durch Fehlbetätigung des Operators oder durch Schaltungsfehlfunktion aufgrund von Signalstreufluß gewählt ist. Eine solche irrtümliche oder fehlerhafte Betätigung wird durch den Mikroprozessor 1 erfaßt und an einem Fehleranzeiger 4 (ST 66) angezeigt. Nebenbei gesagt, kann die Tabellensuche im Schritt ST 56 (Tabelle VI) auch durch eine Rechenoperation ersetzt werden. Bei einer solchen Rechenoperation kann es sich um folgende handeln: Es sei angenommen, daß [l] = "01", [n] = "110" (vgl. 3. Zeile in Tabelle VI), [y] = "010" und [y] = "100" gelten. Die Information [y] entspricht [s] und wird von [n] abgeleitet. Dies bedeutet, daß [y] = "010" von den beiden rechten Bits "10" von [n] = "110" und [y] = "100" vom linken Bit "1" von [n] = "110" erhalten werden.

Tabelle VII

Gemäß Tabelle werden [y] = "010" zu "010" und [y] = "100" zu "011" kodiert. Sodann wird die folgende Rechenoperation ausgeführt:

[s] = [kodiertes y] + [l] × 4 (2)

Im Fall von [kodiertes y] = "010" und [l] = "01" wird nach Gleichung (2) [s] = "0110" erhalten. Im Fall von [kodiertes y] = "011" und [l] = "01" wird [s] = "0111" erhalten. Die Rechenoperation nach Gleichung (2) liefert somit dieselbe Funktion wie die Tabellensuche in Schritt ST 56 (vgl. 3. Zeile von Tabelle VI). Im folgenden sind einige Fälle beschrieben, in denen ein Signalstreufluß im Schalterfeld SW _mn oder in denen kein Signalstreufluß auftritt.

Zunächst sei ein Fall betrachtet, in welchem nur der Schalter SW₁₃ geschlossen ist (kein Signalstreufluß).

Der Mikroprozessor 1 (Fig. 3) liefert Daten D 2 zur Treiberstufe 2. In diesem Fall gilt CS = "1", WRITE = "1", AD 0 = "1" und AD 1 = "0". Somit werden Adressendaten [AD 1, AD 0] = "01" in den Datensignalspeicher 21 gemäß Fig. 4 eingegeben, und der Inhalt [m] des Registers m wird zu "01" (ST 24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E 22C, E 22B, E 22A] zu "001", und es schaltet nur der Transistor Q 23A durch, so daß nur die Eingabeleitung La 1 das Ansteuersignal DS 1 des logischen Pegels "0" empfängt. Da nur der Schalter SW₁₃ geschlossen oder durchgeschaltet ist, ist nur die Ausgabeleitung Lb 3 mit der Eingabeleitung La 1 verbunden. Die Inhalte der Lesesignale [SS 3, SS 2, SS 1] werden daraufhin zu "011", und entsprechend der invertierenden Operation der 3-Zustands-Zwischenspeicher 32A-32 C gemäß Fig. 5 werden die Inhalte der Adressendaten [AX 0, AX 1, AX 2] zu "100", was dem Inhalt [a] des Registers a entspricht. Aufgrund von [m] = "01" und [a] = "100" wird der Inhalt [s] des Erfassungskodes zu "0111" (ST 32-ST 38 gemäß Fig. 6A). Aufgrund von [s] = "0111" entscheidet der Mikroprozessor 1 vorläufig, daß der Schalter SW₁₃ geschlossen ist (4. Zeile von Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0111" inkrementiert der Mikroprozessor 1 anschließend den Inhalt [m] um 1 (ST 48 in Fig. 6B), und dieselbe Operation, wie vorher erwähnt, wird für [m] = "10", [m] = "11" und [m] = "100" (ST 26-ST 50 in Fig. 6A und 6B) ausgeführt. Da außer dem Schalter SW₁₃ kein weiterer Schalter geschlossen ist, wird [s] = "0000" für [m] = "10", "11" und "100" erfaßt. Sodann entscheidet der Mikroprozessor 1, daß nur der Schalter SW₁₃ geschlossen ist.

Wenn zudem [a] = "0" (JA in ST 30 gemäß Fig. 6A) gilt, entscheidet der Mikroprozessor 1, daß keiner der Schalter SW₁₁-SW₃₃ geschlossen ist.

Nachstehend sei ein Fall betrachtet, in welchem die Schalter SW₁₁ und SW₂₁ geschlossen sind (kein Signalstreufluß).

Der Mikroprozessor 1 liefert Daten D 2, enthaltend CS = "1", WRITE = "1", AD 0 = "1" und AD 1 = "0". Die Adressendaten [AD 1, AD 0] = "01" werden somit dem Datensignalspeicher 21 eingegeben, und der Inhalt [m] des Registers m wird zu "01" (ST 24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale (E 22C, E 22B, E 22A] zu "001", und es schaltet nur der Transistor Q 23A durch, so daß nur die Eingabeleitung La 1 das Ansteuersignal DS 1 des logischen Pegels "0" abnimmt. Da der Schalter SW₁₁ geschlossen ist, die Schalter SW₁₂ und SW₁₃ jedoch offen sind, ist nur die Ausgabeleitung Lb 1 mit der Eingabeleitung La 1 verbunden. Sodann werden die Inhalte der Lesesignale [SS 3, SS 2, SS 1] zu "110", weshalb die Inhalte der Adressendaten [AX 0, AX 1, AX 2] zu "001" entsprechend dem Inhalt [a] des Registers a werden. Aufgrund von [m] = "01" und [a] = "001" werden die Inhalte [s] des Erfassungskodes zu "0101" (ST 32- ST 38 in Fig. 6A). Aufgrund von [s] = "0101" entscheidet der Mikroprozessor 1 vorläufig daß der Schalter SW₁₁ geschlossen ist (9. Zeile in Tabelle V).

Nach der vorläufigen oder provisorischen Erfassung von [s] = "0101" inkrementiert der Mikroprozessor 1 den Inhalt [m] um 1 (ST 48 in Fig. 6B), und dieselbe Operation, wie vorher beschrieben, wird für [m] = "10" durchgeführt. Demzufolge werden die Adressendaten [AD 1, AD 0] = "10" dem Datenspeichersignal 21 eingegeben und die Inhalte der UND-verknüpften Ausgangssignale [E 22C, E 22B, E 22A] werden zu "010". Danach schaltet nur der Transistor Q 23B durch, so daß nur die Eingabeleitung La 2 das Ansteuersignal DS 2 des logischen Pegels "0" empfängt. Da der Schalter SW₂₁ geschlossen ist, während die Schalter SW₂₂ und SW₂₃ offen sind, ist nur die Ausgabeleitung Lb 1 mit der Eingabeleitung La 2 verbunden. Sodann werden die Inhalte der Lesesignale [SS 3, SS 2, SS 1] zu "110", und die Inhalte der Adressendaten [AX 0, AX 1, AX 2] werden zu "001", was dem Inhalt [a] des Registers a entspricht. Aufgrund von [m] = "10" und [a] = "001" wird der Inhalt [s] des Erfassungskodes zu "1001" (ST 32-ST 38 in Fig. 6A). Aufgrund von [s] = "1001" entscheidet der Mikroprozessor 1 vorläufig, daß der Schalter SW₂₁ geschlossen ist (9. Zeile in Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0101" und "1001" inkrementiert der Mikroprozessor 1 weiterhin den Inhalt [m] um 1 (ST 48 in Fig. 6B), worauf dieselbe Operation wie vorher für [m] = "11" und [m] = "100" ausgeführt wird. Da keine anderen Schalter als die Schalter SW₁₁ und SW₂₁ geschlossen sind, wird [s] = "0000" für [m] = "11" und "100" erfaßt oder festgestellt. Der Mikroprozessor 1 entscheidet sodann, daß nur die Schalter SW₁₁ und SW₂₁ geschlossen sind.

Nachstehend sei ein Fall betrachtet, in welchem die Schalter SW₁₂ und SW₁₃ geschlossen sind (kein Signalstreufluß).

Der Mikroprozessor 1 liefert Daten D 2 enthaltend CS = "1", WRITE = "1", AD 0 = "1" und AD 1 = "0". Somit werden Adressendaten [AD 1, AD 0] = "01" in den Datensignalspeicher 21 eingegeben, und die Inhalte [m] des Registers m werden zu "01" (ST 24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E 22C, E 22B, E 22A] zu "001", und es schaltet nur der Transistor Q 23A durch, so daß nur die Eingabeleitung La 1 das Ansteuersignal DS 1 des logischen Pegels "0" empfängt. Da der Schalter SW₁₁ offen ist, während die Schalter SW₁₂ und SW₁₃ geschlossen sind, sind die Ausgabeleitungen Lb 2 und Lb 3 mit der Eingabeleitung La 1 verbunden. Sodann werden die Inhalte der Lesesignale [SS 3, SS 2, SS 1] zu "001", und die Inhalte der Adressendaten [AX 0, AX 1, AX 2] werden zu "110" entsprechend dem [a] des Registers a. Da [a] zwei Bits von "1" enthält (NEIN in ST 32 gemäß Fig. 6A), wird die Dateneinheit n um 1 inkrementiert (ST 44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST 52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n nicht gleich n₀ (NEIN in ST 52), sondern gleich n₀+1 (JA in ST 54). Dementsprechend geht das Programm auf ST 56 und ST 58 über. Hierauf werden aufgrund von [m] = "01" und [a] = "110" die Inhalte [s] des Erfassungskodes zu "0110" und "0111" (ST 40-ST 58 gemäß Fig. 6A und 6B). Anhand von [s] = "0110" und "0111" entscheidet der Mikroprozessor 1 vorläufig, daß die Schalter SW₁₂ und SW₁₃ geschlossen sind (6. Zeile in Tabelle V).

Nach der vorläufigen Erfassung oder Bestimmung von [s] = "0110" und "0111" inkrementiert der Mikroprozessor 1 anschließend den Inhalt [m] um 1 (ST 48 gemäß Fig. 6B), und dieselbe Operation wie vorher wird für [m] = "10", [m] = "11" und [m] = "100" ausgeführt (ST 26-ST 50 gemäß Fig. 6A und 6B). Da keine weiteren Schalter als die Schalter SW₁₂ und SW₁₃ geschlossen sind, wird [s] = "0000" für [m] = "10", "11" und "100" festgestellt oder bestimmt. Der Mikroprozessor 1 entscheidet daraufhin, daß nur die Schalter SW₁₂ und SW₁₃ geschlossen bzw. durchgeschaltet sind.

Im folgenden sei ein Fall betrachtet, in welchem die Schalter SW₁₁, SW₁₂ und SW₂₁ geschlossen oder durchgeschaltet sind (mit Signalstreufluß).

Der Mikroprozessor 1 liefert Daten D 2 enthaltend CS = "1", WRITE = "1", AD 0 = "1" und AD 1 ="0", und die Inhalte [m] des Registers m werden zu "01" (ST 24 in Fig. 6A). Sodann werden die Inhalte der UND-verknüpften Ausgangssignale [E 22C, E 22B, E 22A] zu "001", so daß nur die Eingabeleitung La 1 das Ansteuersignal DS 1 des logischen Pegels "0" empfängt. Da die Schalter SW₁₁ und SW₁₂ geschlossen sind, während der Schalter SW₁₃ offen ist oder sperrt, sind die Ausgabeleitungen Lb 1 und Lb 2 mit der Eingabeleitung La 1 verbunden. Sodann werden die Inhalte der Lesesignale [SS 3, SS 2, SS 1] zu "100", und die Inhalte der Adressendaten [AX 0, AX 1, AX 2] werden zu "011", was dem Inhalt [a] des Registers a entspricht. Da [a] zwei Bits von "1" (NEIN in ST 32 gemäß Fig. 6A) enthält, wird die Dateneinheit n um 1 inkrementiert (ST 44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST 52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n nicht gleich n₀ (NEIN in ST 52), aber gleich n₀+1 (JA in ST 54). Infolgedessen geht das Programm auf die Schritte ST 56 und ST 58 über. Aufgrund von [m] = "01" und [a] = "011" werden die Inhalte [s] des Erfassungskodes zu "0101" und "0110" (ST 40-ST 58 gemäß Fig. 6A und 6B). Aufgrund von [s] = "0101" und "0110" entscheidet der Mikroprozessor 1 vorläufig oder provisorisch, daß die Schalter SW₁₁ und SW₁₂ geschlossen sind (dies entspricht dem Zustand der 3. Zeile gemäß Tabelle V).

Nach der vorläufigen Erfassung von [s] = "0101" und "0110" inkrementiert der Mikroprozessor 1 den Inhalt [m] um 1 (ST 48 gemäß Fig. 6B), und dieselbe Operation wie vorher wird für [m] = "10" ausgeführt. Die Adressendateneinheit [AD 1, AD 0] = "10" wird somit dem Datensignalspeicher 21 eingegeben, und nur der Transistor Q 23B schaltet durch, so daß nur die Eingabeleitung La 2 das Ansteuersignal DS 2 des logischen Pegels "0" empfängt. Da hierbei der Schalter SW₂₁ geschlossen oder durchgeschaltet ist, während die Schalter SW₂₂ und SW₂₃ offen sind oder sperren, ist dann, wenn ein Signalstreufluß nicht auftritt, nur die Aufgabeleitung Lb 1 mit der Eingabeleitung La 2 verbunden. Da jedoch auch die Schalter SW₁₁ und SW₁₂ geschlossen sind, ist ein Signalstreufluß vorhanden, so daß die Ausgabeleitung Lb 2 über die geschlossenen Schalter SW₁₁ und SW₁₂ fehlerhaft oder irrtümlich mit der Eingabeleitung La 2 verbunden ist. Die Eingabeleitung La 2 ist somit nicht nur an die Ausgabeleitung Lb 1, sondern auch an die Ausgabeleitung Lb 2 angeschlossen. Sodann werden die Inhalte der Lesesignale [SS 3, SS 2, SS 1] zu "100" und die Inhalte der Adressendaten [AX 0, AX 1, AX 2] zu "011", was dem Inhalt [a] des Registers a entspricht. Da [a] zwei Bits von "1" enthält (NEIN in ST 32 gemäß Fig. 6A), wird die Dateneinheit n um 1 inkrementiert oder erhöht (ST 44 gemäß Fig. 6A), und das Programm geht auf den Schritt ST 52 gemäß Fig. 6B über. In diesem Fall ist die Dateneinheit n weder n₀ (NEIN in ST 52) noch n₀+1 gleich, sondern vielmehr n₀+2 gleich (NEIN in ST 54), weil das Programm den Schritt ST 44 bis dahin zweimal durchlaufen hat. Infolgedessen erfolgt ein Programmübergang auf den Schritt ST 60. Im Fall von [m] = "01" gelten [l] = [l₀ = "01" und [n] = [n₀] = "011". Im Fall von [m] = "10", gelten [l] = [l₁] = "10" und [n] = [n₁] = "011" infolge des Signalstreuflusses. Im Schritt ST 60 wird die Rechenoperation (Binäraddition) [b] = [n₀]+[n₁] = "011" = "110" ausgeführt. Hierauf wird im Schritt ST 62 eine logische ODER-Operation [c] = [n₀]∩[n₁] = "011"∩"011" = "011" ausgeführt. Da [b] = "110" nicht gleich [c] = "011" (NEIN in ST 64) ist, wird die vorläufige Erfassung von [s] = "0101" und "0110" gelöscht ([s] = "xxxx" in der 11. Zeile von Tabelle V), und es wird eine Fehleranzeige geliefert (ST 66). Aufgrund der Fehlererfassung von [s] = "xxxx" entscheidet der Mikroprozessor 1, daß eine der gesperrten Kombinationen der Schalter im Schalterfeld SW _mn durch einen Operator fehlerhaft oder irrtümlich gewählt worden ist. In Tabelle V sind einige gesperrte Kombinationen der Schalter in den mit *11, *13 und *15 bezeichneten Zeilen angegeben. Nach Ablauf einer vorgegebenen Zeitspanne kehrt das Programm gemäß Fig. 6A und 6B automatisch zu START zurück.

Bei der vorstehend beschriebenen Ausführungsform der Erfindung wird somit die Kombination von einem oder mehreren gleichzeitig betätigten Schalter vom Schalterfeld SW _mn nach Maßgabe der Eingabeadressendaten (D 2 oder [m]) und der Ausgabeadressendaten (D 3 oder [a]) erfaßt oder festgestellt, ohne daß hierfür Streuflußsperrvorrichtungen, wie die Dioden dj gemäß Fig. 1, erforderlich wären. Wenn zudem eine der gesperrten Kombinationen der Schalter fehlerhaft oder versehentlich gewählt wird, wird ein solcher Fehler angezeigt, und die fehlerhafte Operation aufgrund der gesperrten Schalterkombinationen wird vollständig vermieden.

Wenn beispielsweise durch Mehrfachbetätigung von Schaltern ein Fehler eingeführt wird, kann dieser Fehler in der Weise abgespeichert werden, daß ein nicht dargestelltes Kennzeichenbitregister Bitdaten "1" entsprechend dem Ergebnis der Fehlererfassung (NEIN in ST 64 gemäß Fig. 6B) speichert. Wenn der Inhalt des Kennzeichenbitregisters gleich "1" ist, kann eine nicht dargestellte Hauptvorrichtung, die durch den Mikroprozessor 1 nach Maßgabe der Betätigung der Schaltermatrix SW _mn gesteuert werden soll, deaktiviert werden, bis alle Schalter des Schalterfeldes SW _mn einmal bzw. wieder geöffnet worden sind. Diese Hauptvorrichtung kann somit nur dann aktiviert werden, wenn zwei oder mehr einwandfreie Betätigungen des Schalterfelds SW _mn durchgeführt werden, wodurch die Betriebszuverlässigkeit der Vorrichtung verbessert wird.

Claims (6)

1. Eingabedaten-Lesegerät mit

• - einem Schalterfeld (SW _mn ) aus einer Vielzahl von Schaltern und mit Eingabeleitungen (Lam) und Ausgabeleitungen (Lbn), wobei von den letzteren eine oder mehrere mit einer oder mehreren der Eingabeleitungen (Lam) entsprechend einem Schalterwählzustand des Schalterfelds (SW _mn ) verbindbar sind,
• - einer Treiberstufe (2) zur Lieferung von Ansteuersignalen (DS 1, DS 2, DS 3) zu den jeweiligen Eingabeleitungen (Lam) des Schalterfeldes (SW _mn ) und zur Bestimmung von Eingabeadressendaten (AD 0 und AD 1 von D 2), die einen Leitungswählzustand der Eingabeleitungen (Lam) wiedergeben,
• - einer an die Ausgabeleitungen (Lbn) des Schalterfelds (SW _mn ) angeschlossenen Zwischenspeichereinrichtung (3), die auf Leseseignale (SS 1, SS 2, SS 3) anspricht, welche nach Maßgabe der Inhalte der Ansteuersignale (DS 1, DS 2, DS 3) sowie des Schalterwählzustands des Schalterfelds (SW _mn ) erhalten werden, zwecks Erzeugung von Ausgabeadressendaten (AX 0, AX 1, AX 2 von D 3), die einen Leitungswählzustand der Ausgabeleitungen (Lbn) wiedergeben, und
• - einer mit der Treiberstufe (2) und der Zwischenspeichereinheit (3) verbundenen Detektoreinheit (1) zur Erfassung von betätigten Schaltern nach Maßgabe der Eingabeadressendaten und der Ausgabeadressendaten,

dadurch gekennzeichnet, daß

• - die Detektoreinheit (1) eine Kombination von einem oder mehreren gleichzeitig betätigten Schaltern des Schalterfelds (SW _mn ) erfaßt und einen Speicherabschnitt zur Speicherung einer Bezugstabelle (Tabelle V oder VI) aufweist, die zur Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist,
• - die (SS 1, SS 2, SS 3) aus einer Vielzahl von Bits gebildet sind, - die Detektoreinheit (1) ein l-Register (Register l) aufweist, das eine Adressenzahl (m) der Eingabeleitungen des Schalterfelds (SW _mn ) speichert, wenn zwei oder mehr Bits der Lesesignale (SS 1, SS 2, SS 3) einen vorgeschriebenen logischen Pegel ("1") besitzen, - die Detektoreinheit (1) außerdem ein n-Register (Register n) aufweist, das eine Adressenzahl (a) der Ausgabeleitungen des Schalterfelds (SW _mn ) speichert, wenn zwei oder mehr Bits der Lesesignale (SS 1, SS 2, SS 3) einen gegebenen logischen Pegel ("0") besitzen, und - wobei die Adressenzahlen (m, a) der Eingabe- und Ausgabeleitungen für die Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern benutzbar ist.

2. Eingabedaten-Lesegerät nach Anspruch 1, dadurch gekennzeichnet, daß die Detektoreinheit (1) eine Funktion zum Auffinden eines Fehlers (ST 64 und ST 66 gemäß Fig. 6B) in der Erfassung der Kombination von einem oder mehreren gleichzeitig betätigten Schaltern zwecks Anzeige eines Fehlers aufweist. 3. Eingabedaten-Lesegerät nach Anspruch 1, dadurch gekennzeichnet, daß die Detektoreinheit (1) einen Rechenoperationsabschnitt (vgl. Gleichungen (1), (2)) zur Erfassung der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern aufweist. 4. Eingabedaten-Lesegerät nach Anspruch 1, dadurch gekennzeichnet, daß die Detektoreinheit (1) ein s-Register zur Speicherung eines Ergebnisses der Erfassung (s) der Kombination von einem oder mehreren gleichzeitig geschlossenen Schaltern aufweist.

5. Eingabedaten-Lesegerät nach Anspruch 4, dadurch gekennzeichnet, daß die Bezugstabelle (Tabelle V oder VI) die Entsprechung zwischen dem Schließzustand (ON) eines jeden der Schalter und dem Ergebnis der Erfassung (s) angibt.

6. Eingabedaten-Lesegerät nach Anspruch 1, dadurch gekennzeichnet, daß das n-Register (Register n) eine Adressenzahl (a) der Eingabeleitungen des Schalterfelds (SW _mn ) speichert, wenn zwei oder mehr Bits der Lesesignale (SS 1, SS 2, SS 3) einen gegebenen logischen Pegel ("0") besitzen. 7. Eingabedaten-Lesegerät nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Detektoreinheit (1) eine Addiereinheit (ST 60) zum arithmetischen Addieren der Inhalte ([n₀] bis [n₂]) des n-Registers und zur Lieferung eines Additionsergebnisses ([b]), eine logische ODER-Einheit (ST 62) zur Erzielung einer logischen ODER-Verknüpfung der Inhalte ([n₀] bis [n₂]) des n-Registers und zur Lieferung eines ODER-verknüpften Ergebnisses ([c]) sowie eine Vergleichseinheit zum Vergleichen des Additionsergebnisses ([b]) mit dem ODER-verknüpften Ergebnis und zum Freigeben der Erfassung durch die Detektoreinheit (1), wenn das Additionsergebnis ([b]) mit dem ODER-verknüpften Ergebnis ([c]) übereinstimmt, aufweist.

8. Eingabedaten-Lesegerät nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Detektoreinheit (1) eine Addiereinheit (ST 60) zum arithmetischen Addieren der Inhalte ([n₀]) bis [n₂]) des n-Registers und zur Lieferung eines Additionsergebnisses ([b]), eine logische ODER-Einheit (ST 62) zur Erzielung einer logischen ODER-Verknüpfung der Inhalte ([n₀]) bis [n₂]) des n-Registers und zur Lieferung eines ODER-verknüpften Ergebnisses ([c]) sowie eine Fehlerprüfeinheit (ST 64, ST 66) zum Vergleichen des Additionsergebnisses ([b]) mit dem ODER-verknüpften Ergebnis ([c]) und zur Anzeige eines Fehlers bei der Erfassung der Detektoreinheit (1), wenn das Additionsergebnis ([b]) vom ODER-verknüpften Ergebnis ([c]) verschieden ist, aufweist.