DE3219810C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Logik­ analysator zur Anlage logischer Eingangsdaten, die in einem Speicher gespeichert werden und auf einem Bild­ schirm darstellbar sind.

Logische Meßinstrumente sind zur Eichung oder zur Fehler­ suche komplizierter digitaler elektronischer Apparate er­ forderlich, insbesondere dann, wenn sie mit Mikroprozes­ soren bestückt sind. Eines dieser logischen Meßinstrumente ist der Logikanalysator, der logische Eingangsdaten in einem Speicher speichert und die gespeicherten Daten auf einem Bildschirm - beispielsweise einer Kathoden­ strahlröhre - sichtbar macht. Der Logikanalysator ist ein nützliches und vielseitiges Werkzeug, weil er unter anderem ein gewünschtes Wort aus den Eingangsdaten er­ kennen kann und weil er erwünschte Teile der Eingangs­ daten unter Berücksichtigung des erwünschten Wortes messen kann.

Unter Verwendung eines bekannten Logikanalysators kann ein Beobachter nicht gleichzeitig verschiedene Teile der Eingangsdaten beobachten, weil bekannte Logikanaly­ satoren nicht verschiedene Kennworte für jeden Block von Eingangsdaten erkennen können. Dies ist nachteilig, weil es manchmal wünschenswert wäre, gewisse Teile eines Blocks von Eingangsdaten - beispielsweise Steuerdaten - im Detail zu analysieren und gleichzeitig den gleichen oder einen andern Block von Eingangsdaten - beispiels­ weise Adressendaten - nur überschlägig zu analysieren.

Der beschriebene Stand der Technik wird beispielsweise dokumentiert durch die Zeitschrift "Elektronik" 1978, Heft 6, Seiten 84 bis 88 und Heft 3, Seiten 40 bis 46, 65.

Es wäre grundsätzlich denkbar mehrere bekannte Logikana­ lysatoren gleichzeitig zu verwenden und mit verschiedenen Taktfrequenzen und verschiedenen Kennworten zu betreiben. Unter diesen Voraussetzungen wäre es jedoch schwierig die zeitlichen Zusammenhänge der verschiedenen Taktsignale und verschiedenen Kennworte zu erkennen.

Der Erfindung liegt die Aufgabe zugrunde, einen Logikana­ lysator anzugeben, mit dessen Hilfe ein Block von Eingangs­ daten im Detail analysierbar ist, während gleichzeitig derselbe oder ein anderer Block von Eingangsdaten in über­ schlägiger Form analysierbar ist.

Die Lösung der der Erfindung zugrunde liegenden Aufgabe ist aus den Merkmalen im Kennzeichen des Patentanspruches 1 ersichtlich. Die Erfindung zeichnet sich dadurch aus, daß ein Block der Eingangsdaten im Detail und unter Verwendung eines hochfrequenten Taktsignals meßbar ist und daß gleich­ zeitig der gleiche oder ein anderer Block der logischen Eingangsdaten unter Verwendung einer geringeren Folgefre­ quenz der Taktsignale meßbar ist.

In vielen Fällen ist es zweckmäßig, die zeitliche Beziehung verschiedener Taktsignale zu erkennen. Es kann auch zweck­ mäßig sein, die zeitliche Beziehung verschiedenen Kennworte zu erkennen. Derartige Ausgestaltungen sind in den Unter­ ansprüchen angegeben.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Fig. 1-6 beschrieben. Es zeigt

Fig. 1 ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung,

Fig. 2 und 5 einige Zeitdiagramme zur Erläuterung der Wirkungsweise des in Fig. 1 dargestellten Gegenstandes,

Fig. 3 und 4 einige Schirmbilder zur Erläuterung des in Fig. 1 dargestellten Gegenstandes und

Fig. 6 ein Blockdiagramm eines weiteren Ausführungs­ beispiels der vorliegenden Erfindung.

Fig. 1 zeigt eine erste bzw. eine zweite Logikana­ lysatorsektion 10 bzw. 12, deren Konstruktion im wesent­ lichen gleich ist. In der ersten Sektion 10 empfängt der Pegelumsetzer 14 einen ersten Block von logischen Ein­ gangsdaten, beispielsweise 8-Bit Adressendaten eines zu prüfenden Mikroprozessors. Diese Daten werden über den Datenaufnahmetaster 16 dem Umsetzer 14 zugeführt, der den logischen Pegel der Eingangsdaten in jenen logischen Pe­ gel umsetzt, der im Logikanalysator verwendet wird. Das Ausgangssignal des Umsetzers 14 wird dem Pufferregi­ ster 18 zugeführt und dem digitalen Multiplexer 20 der zweiten Sektion 12. Das Pufferregister 18 tastet die Ein­ gangsdaten ab mit Hilfe eines langsamen Taktsignals und liefert die abgetasteten Daten an eine Speicherschaltung - beispielsweise an den Speicher 22 mit wahlfreiem Zu­ griff - und an den Wortdetektor und Trigger 24. Die Steuerschaltung 26 enthält einen Zähler, der das langsa­ me Taktsignal empfängt, um die Adresse für den Speicher 22 zu bestimmen und um diese Adresseninformationen an die Sammelschiene 28 weiterzuleiten, die aus Datenleitungen Adressenleitungen und Steuerleitungen gebildet wird. Außerdem steuert die Steuerschaltung 26 den Schreib/Lese- Betrieb des Speichers 22 in Abhängigkeit von Instrukti­ onen der Sammelschiene 28. Der Speicher 22 speichert die Daten vom Pufferregister 18 bei Schreibbetrieb und lie­ fert die gespeicherten Daten an die Sammelschiene 28 bei Lesebetrieb. Der Wortdetektor 24 empfängt das langsame Taktsignal für synchronen Betrieb und zum Betrieb eines programmierbaren innerhalb des Wortdetektors 24 angeord­ neten Zählers. Dieser Wortdetektor 24 erkennt ein er­ wünschtes Kennwert der Daten des Pufferregisters 18 in Abhängigkeit von Instruktionen von der Sammelschiene 28 und liefert Kennwort-Informationen an die Sammelschiene 28. Da der Wortdetektor 24 einen programmierbaren Zähler enthält, kann er Auslösepositionen wie eine Vorauslösung (die vor dem Kennwort auftretenden Daten werden gespei­ chert), eine Mittenauslösung (die vor oder nach dem Kenn­ wort auftretenden Daten werden gespeichert) und eine Nach­ auslösung (die Daten nach dem Kennwort werden gespeichert). Die Instruktion betreffend die Auslöseposition zur Ein­ stellung des programmierbaren Zählers wird über die Sam­ melschiene 28 geliefert und ein anderes Ausgangssignals (Auslösepunktsignal) für die Auslöseposition-Information wird an die Sammelschiene 28 abgegeben. Die Steuerschal­ tung 26 stoppt den Schreibbetrieb des Speichers 22 in Ab­ hängigkeit vom Ausgangssignal des Wortdetektors 24.

Die zweite Sektion 12 ist ähnlich der ersten Sektion 10, so daß ähnliche Bezugszeichen verwendet wurden, um glei­ che Blöcke zu bezeichnen und nur die Unterschiede disku­ tiert werden. Der Multiplexer 20 übernimmt entweder die ersten Daten des Tasters 16 oder die zweiten Daten (bei­ spielsweise 8-Bit Steuerdaten eines zu prüfenden Mikro­ prozessors) des Tasters 16′ in Abhängigkeit von Instruk­ tionen von der Sammelschiene 28. Die vom Multiplexer 20 übernommenen Daten und das langsame Taktsignal werden über das Pufferregister 18′ im Speicher 22′ gespeichert. Ein schnelles Taktsignal, dessen Frequenz höher ist als die Frequenz des langsamen Taktsignals, wird dem Puffer­ register 18′, dem Wortdetektor/Trigger 24′ und der Steu­ erschaltung 26′ zugeführt.

Der Zähler 30 empfängt das Ausgangssignal des Wortdetek­ tors 24 als Startsignal, das langsame Taktsignal und das Ausgangssignal des Wortdetektors 24′ als Stoppsignal, wobei die Ausgangssignale der Detektoren 24 und 24′ die Kennwort-Informationen oder Positions-Informationen sind. Die zentrale Prozessoreinheit 32 - beispielsweise ein Mikroprozessor, der Festwertspeicher 34 und der Speicher 36 - zur vorübergehenden Speicherung - sind an die Sam­ melschiene 28 angeschlossen. Der Bildschirm 38 ist bei­ spielsweise ein rasterartig abgetasteter Schirm einer Kathodenstrahlröhre und empfängt die Bildinformation über die Sammelschiene 28. Das Steuerpult 40 liefert In­ struktionen an die Sammelschiene 28 betreffend beispiels­ weise Kennworte, Auslösepunkte, Taktfrequenzen, Schreib/ Lesebetrieb, Sichtbarmachung, (Zeitdiagramm oder Zustands­ tafel) oder Ähnliches. Der langsame bzw. der schnelle Taktgenerator 42 bzw. 48 erzeugen das langsame bzw. das schnelle Taktsignal in Abhängigkeit von Instruktionen der Sammelschiene 28. Der langsame Taktmultiplexer 44 übernimmt das Ausgangssignal des Generators 42 oder ein langsames externes Taktsignal über Klemme 46 in Abhän­ gigkeit von einer Instruktion von der Sammelschiene 28. In ähnlicher Weise übernimmt der Taktmultiplexer 52 das Ausgangssignal des Generators 48 oder ein schnelles ex­ ternes Taktsignal über die Klemme 54.

Die Wirkungsweise der in Fig. 1 dargestellten Anordnung wird nun unter Bezugnahme auf die Fig. 2 und 5 be­ schrieben. Die folgenden Bedingungen werden angenommen. Die Taster 16 bzw. 16′ übernehmen die Daten A bzw. B wie in Fig. 2 gezeigt. Die Multiplexer 44 und 52 sind einge­ stellt, um die Taktsignale der Generatoren 42 und 48 zu übernehmen, das heißt, sie übernehmen das langsame Takt­ signal C bzw. das schnelle Taktsignal D, wie in Fig. 2 gezeigt. Der Multiplexer 20 ist eingestellt, um das Sig­ nal des Pegelkonverters 14′ zu übernehmen. Das erste Kennwort T 1 bzw. das zweite Kennwort T 2 ist eingestellt im Wortdetektor 24 bzw. 24′ und es wird angenommen, daß diese Kennworte T 1 bzw. T 2 in den Daten A bzw. B zu den Zeitpunkten t 1 bzw. t 2 enthalten sind. Außerdem sind die Wortdetektoren 24 und 24′ bei diesem Beispiel auf Nach­ auslösung eingestellt. Diese Einstellungen werden gesteu­ ert mit Hilfe der Einheit 32, dem Pult 40, dem Festwert­ speicher 34 und werden im Speicher 36 gespeichert.

Wenn der Wortdetektor 24 das gewünschte Kennwort T 1 zum Zeitpunkt t 1 in den Daten A erkennt, dann gibt der Wort­ detektor 24 ein Ausgangssignal an den Zähler 30 ab. Der Zähler 30 und der Zähler im Wortdetektor 24 beginnen die langsamen Taktsignale C zu zählen und der Wortdetektor 24 gibt das Ausgangssignal über die Sammelschiene 28 an die Steuerschaltung 26, wenn der Zähler des Wortdetektors 24 eine vorgegebene Nummer zählt, die durch den Inhalt des Speichers 22 festgelegt ist. Der Speicher 22 speichert die Daten A in Abhängigkeit vom Adressensignal der Steu­ erschaltung 26 und stoppt die Speicherung der Daten, wenn die Steuerschaltung 26 vom Wortdetektor 24 ein Aus­ gangssignal empfängt. Infolgedessen speichert der Spei­ cher 22 die Daten A nachdem das gewünschte Kennwort T 1 auftritt.

Wenn der Wortdetektor 24′ das erwünschte Kennwort T 2 zum Zeitpunkt t 2 in den Daten B erkennt, dann gibt der Wort­ detektor 24′ ein Ausgangssignal an den Zähler 30, der da­ mit die Zählung der langsamen Taktimpulse C beendet. Der Zähler des Wortdetektors 24′ beginnt mit der Zählung der schnellen Taktsignale D und gibt ein Ausgangssignal über die Sammelschiene 28 an die Steuerschaltung 26′, wenn der Zähler eine vorgegebene Zahl erreicht, die durch den In­ halt des Speichers 22′ festgelegt ist. Der Speicher 22′ speichert die Daten B und die langsamen Taktsignale C in Abhängigkeit vom Adressensignal der Steuerschaltung 26, und stoppt die Speicherung der Daten B, wenn die Steuer­ schaltung 26 ein Ausgangssignal vom Wortdetektor 24 empfängt. Auf diese Weise speichert der Speicher 22′ die Daten B und die langsamen Taktimpulse C nach dem Kenn­ wort T 2.

Wenn mit Hilfe des Pultes 40 die Zeitdiagrammdarstellung gewählt wird, dann ergibt sich die in Fig. 3 dargestellte Darstellung auf dem Schirm 38. Diese Darstellung wird ge­ steuert mit Hilfe der Einheit 32 und mit Hilfe des Fest­ wertspeichers 34. Die Zeichen "POD CH" beziehen sich auf die Art der Datenaufnahme und auf die Kanäle, das heißt, "A" bzw. "B" beziehen sich auf die Taster 16 bzw. 16′ und die zugeordneten Nummern zeigen die Tasterkanäle. Bei­ spielsweise bedeutet "A 7" den Kanal 7 des Tasters 16 und "B 4" bedeutet den Kanal 4 des Tasters 16′. "S" bedeutet einen langsamen Auslösepunkt der Sektion 10 und "F" be­ deutet einen schnellen Auslösepunkt der Sektion 12. Das langsame Taktsignal C welches im Speicher 22′ gespeichert ist, wird verwendet um den zeitlichen Zusammenhang der Taktsignale der Sektionen 10 und 12 zu bestimmen. Anhand der in Fig. 3 gezeigten Darstellung kann der Beobachter gleichzeitig die Daten A in überschlägiger Form und die Daten B im Detail beobachten. Dieser Betrieb ist sehr nützlich, wen sich die Taktfrequenz der Daten A von je­ ner der Daten B unterscheidet. Wenn die zeitliche Bezie­ hung der Kennworte der Sektionen 10 und 12 notwendigist, dann kann der Inhalt des Zählers 30 auf dem Schirm 38 dargestellt werden in Abhängigkeit mit den Instruktionen vom Pult 40.

Wenn ein Vorauslösungsbetrieb mit Hilfe des Pultes 40 aus­ gewählt wurde, dann geben die Wortdetektoren 24 bzw. 24′ Speicherstoppsignale (Auslösepunktsignale) ab, um die Steuerschaltungen 26 bzw. 26′ zu steuern, wenn die Wort­ detektoren 24 und 24′ die Kennworte erkennen. Wenn der Mittenauslösungsbetrieb gewählt wird, dann speichern die Speicher 22 und 22′ die Eingangsdaten vor und nach den Kennworten, mit Hilfe der Wortdetektoren 24 und 24′ und mit Hilfe der Steuerschaltungen 26 und 26′. Die anderen Details der Vorauslösung und der Mittenauslösung sind die gleichen wie beim Nachauslösungsbetrieb.

Wenn mit Hilfe des Pultes 40 die Darstellung der Zustands­ tafel ausgewählt wird, dann ergibt sich die in Fig. 4 ge­ zeigte Darstellung auf dem Bildschirm 38. In der Darstel­ lung bedeuten "SEQ" die Adressen des Speichers 22′, und "BIN" und "HEX" bedeuten eine Binärdarstellung bzw. eine Hexadezimaldarstellung. Die in den Speichern 22 und 22′ gespeicherten Daten, werden in Binärzahlen bzw. in Hexa­ dezimalzahlen umgewandelt mit Hilfe der Einheit 32 und mit Hilfe des Festwertspeichers 34. Die gespeicherten Da­ ten können auch oktal dargestellt werden. Der Logik­ analysator gemäß Fig. 1 kann auch Kennworte darstellen, Taktfrequenzen und wenn notwendig auch andere Informatio­ nen. Die Adressen der Darstellung können mit Hilfe des Pultes 40 bewegt werden.

Wenn der Multiplexer 20 das Ausgangssignal des Umsetzers 14 übernimmt anstelle des Ausgangssignals des Umsetzers 14′, dann erkennt der Wortdetektor 24′ das Kennwort T 2 zur Zeit t 2 aus den Daten A′ die gemäß Fig. 5 mit Hilfe des Tasters 16 aufgenommen wurden. Die anderen Details sind gleich wie bei den bereits beschriebenen Fällen und die Darstellung auf dem Schirm ist ähnlich der gemäß den Fig. 3 und 4; die Darstellungen "A" und "B" sind je­ doch die gleichen Daten. Es sollte bemerkt werden, daß die vorliegende Erfindung in ähnlicher Weise benutzt wer­ den kann im Zusammenhang mit einem dualabtastenden Oszil­ lographen unter Einbeziehung normaler und verzögerter Ablenkschaltungen.

Fig. 6 zeigt ein Blockdiagramm eines zweiten Ausführungs­ beispieles der vorliegenden Erfindung. Dieses Ausführungs­ beispiel enthält drei Logikanalysatorsektionen 10, 12 und 56, zwei Zähler 30 und 58, und drei Taktgeneratoren 60, 62 und 64. Die Logikanalysatorsektion 10 spei­ chert Eingangsdaten und empfängt ein Taktsignal A vom Generator 60. Die Sektionen 12 und 56 speichern das Takt­ signal A und die gleichen Daten, die der Sektion 10 zu­ geführt werden oder andere Daten, und empfangen die Takt­ signale B bzw. C von den Generatoren B bzw. C . Die Fre­ quenz des Taktsignales A ist niedriger als jene des Takt­ signals B, die niedriger ist, als jene des Taktsignals C. Die Sektionen 10, 12 und 56 geben einen logisch "ho­ hen" Pegel an die EXCLUSIV/OR Tore 66 und 68 ab, wenn die erwünschten Kennworte erkannt werden. Da die Ausgangssig­ nale dieser Tore 66 und 68 an die Freigabeklemmen der Zähler 30 und 58 gegeben werden, starten die Zähler 30 und 58 zur Zählung der Taktsignale A, wenn die Sektion 10 das Kennwort erkennt und stoppen die Zählung, wenn die Sektionen 12 und 56 die Kennworte erkennen. Auf diese Weise ist der Inhalt des Zählers 30 die Zeitbeziehungs- Information der Kennworte der Sektionen 10 und 12, und der Inhalt des Zählers 58 ist die Zeitbeziehungs-Infor­ mation der Kennworte der Sektionen 10 und 56. Da die an­ deren Details ähnlich dem ersten Ausführungsbeispiel ge­ mäß Fig. 1 sind, wird von einer weiteren Beschreibung ab­ gesehen.

Zusammenfassend besteht die vorliegende Erfindung aus mindestens zwei Logikanalysatorsektionen mit je einer Speicherschaltung zur Speicherung der Eingangsdaten, mit je einer Steuerschaltung zur Steuerung des Schreib/Lesebetriebes und der Speicheradressen und mit je einem Wortdetektor/Trigger zum Erkennen des erwünsch­ ten Kennwortes aus den Eingangsdaten und zur Bestimmung des Auslösepunktes. Diese Logikanalysatorsektionen empfangen verschiedene Taktsignale, um die Eingangsdaten mit verschiedenen Taktfrequenzen zu speichern, wobei die Taktfrequenz der ersten Logikanalysatorsektion nied­ riger ist als diejenige der zweiten Logikanalysa­ torsektion. Das niedrige Taktsignal für die erste Logikanalysatorsektion wird in der zweiten Logikana­ lysatorsektion gespeichert zusammen mit den Eingangsda­ ten, um die Zeitbeziehung zwischen den langsamen und den schnellen Taktsignalen zu erkennen.

Die Wortdetektoren/Trigger erzeugen Ausgangssignale, wenn sie die gewünschten Kennworte in den Eingangsdaten er­ kennen. Die vorliegende Erfindung besitzt außerdem einen Zähler, der die Taktsignale zwischen dem Auftreten der Ausgangsimpulse der Wortdetektoren/Trigger der ersten und zweiten Logikanalysatorsektionen mit Hilfe der Kenn­ worte erkennen. Der Inhalt des Zählers entspricht der Zeitbeziehungs-Information zwischen den verschiedenen Kennworten. Die in der ersten und zweiten Logikana­ lysatorsektion gespeicherten Daten, werden gleichzeitig auf dem Bildschirm dargestellt und der Inhalt des Zählers kann auch dargestellt werden.

Nachdem Ausführungsbeispiele der vorliegenden Erfindung anhand der Fig. 1-6 dargestellt wurden, werden die auf diesem Gebiet arbeitenden Fachleute erkennen, daß viele Änderungen und Modifikationen gemacht werden können, ohne von der durch die Erfindung gegebenen Lehre abzuwei­ chen. Beispielsweise kann der Zähler 30 die schnellen Taktsignale zählen oder Taktsignale anderer Norm. Wenn der zeitliche Zusammenhang zwischen den Kennworten der Logikanalysatorsektionen 12 und 56 erwünscht ist, dann kann dies aus den Inhalten der Zähler 30 und 58 mit Hilfe der Einheit 32 und mit Hilfe des Festwertspeichers 34 errechnet werden. Die Wortdetektoren 24 und 24′ können Auslösepunktsignale an den Zähler 30 abgeben.

Claims (8)

1. Logikanalysator zur Analyse logischer Eingangsdaten, die in einem Speicher gespeichert werden und auf einem Bildschirm darstellbar sind, dadurch gekennzeichnet,
daß eine erste Analysatorsektion (10) vorgesehen ist, die mit einem ersten Taktsignal gesteuert wird und die eine erste Speicherschaltung (22) besitzt um Eingangs­ daten zu speichern und die einen ersten Wortdetektor (24) enthält zur Erkennung vorgegebener Worte der Eingangs­ daten und zur Steuerung der Speicherschaltung und daß eine zweite Analysatorsektion (12) vorgesehen ist, die mit einem zweiten Taktsignal gesteuert wird und die eine zweite Speicherschaltung (22′) und einen zweiten Wort­ detektor (24′) enthält
und daß ein Zähler (30) vorgesehen ist zur Zählung von Impulsen der Taktsignale in Abhängigkeit von den Aus­ gangssignalen des ersten und zweiten Wortdetektors (24, 24′), wobei der Zähler zu zählen beginnt, wenn der erste Wortdetektor (24) ein erstes vorgegebenes Wort erkennt und der Zähler die Zählung bedeutet, wenn der zweite Wortdetektor (24′) ein zweites vorgegebenes Wort erkennt und wobei die Impulsfolgefrequenzen des ersten und zweiten Taktsignals unterschiedlich sind (Fig. 1).

2. Logikanalysator nach Anspruch 1, dadurch gekennzeichnet, daß die erste Speicherschaltung (22) das erste Taktsig­ nal für die erste Analysatorsektion speichert (Fig. 1).

3. Logikanalysator nach Anspruch 1, wonach die erste bzw. zweite Analysatorsektion an einen ersten bzw. zweiten Eingangskanal angeschlossen ist, dadurch gekennzeichnet, daß die zweite Analysatorsektion (12) zur Auswahl der Eingangsdaten einen Multiplexer (20) enthält, dessen Eingänge an die beiden Eingangskanäle angeschlossen sind und dessen Ausgang an den zweiten Speicher (22′) ange­ schlossen ist.

4. Logikanalysator nach Anspruch 1, dadurch gekennzeichnet, daß eine zentrale Prozessoreinheit (32) und ein Fest­ wertspeicher (34) vorgesehen sind, die an die erste und zweite Speicherschaltung (22, 22′), an den ersten und zweiten Wortdetektor (24, 24′) und an den Zähler (30) angeschlossen sind um die erste und zweite Analysator­ sektion (10, 12) zu steuern (Fig. 1).

5. Logikanalysator nach Anspruch 1, dadurch gekennzeich­ net, daß ein Bildschirm (38) vorgesehen ist, um die in den Speicherschaltungen gespeicherten Daten darzustel­ len und daß der Bildschirm den Inhalt des Zählers (30) darstellt (Fig. 1).

6. Logikanalysator nach Anspruch 1, dadurch gekennzeichnet,
daß eine erste Steuerschaltung (26) vorgesehen ist, die das erste Taktsignal empfängt und die mit Hilfe des ersten Wortdetektors (24) gesteuert wird,
daß in der zweiten Speicherschaltung (22′) das erste Taktsignal, ferner die in der ersten Speicherschaltung gespeicherten Eingangsdaten und/oder weitere Eingangs­ daten gespeichert werden in Abhängigkeit von einer zweiten Steuerschaltung (26′), die das zweite Taktsig­ nal empfängt und die mit Hilfe des zweiten Wortdetek­ tors gesteuert wird (Fig. 1).

7. Logikanalysator nach Anspruch 1, dadurch gekennzeichnet,
daß Taktgeber zur Erzeugung des ersten und zweiten Taktsignals vorgesehen sind, wobei die Impulsfolgefre­ quenz des ersten Taktsignals kleiner ist als jene des zweiten Taktsignals,
und daß der Zähler (30) das erste Taktsignal, ferner ein Worterkennungssignal vom ersten Wortdetektor als Startsignal und ein Worterkennungssignal vom zweiten Detektor als Stopsignal empfängt.

8. Logikanalysator nach Anspruch 7, wonach der erste Eingangskanal auch an die zweite Analysatorsektion angeschlossen ist, dadurch gekennzeichnet, daß diese zweite Analysatorsektion (12) den Multiplexer enthält, der an die beiden Eingangskanäle angeschlossen ist, wodurch die Eingangsdaten selektiv der zweiten Spei­ cherschaltung (22′) und dem zweiten Wortdetektor (24′) zugeführt werden (Fig. 1).