DE3029839C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Darstellung logischer Signale in einem Prüfgerät für solche Signale gemäß dem Oberbegriff des Patentanspruchs 1 sowie eine Einrichtung zur Durchführung des Verfahrens gemäß dem Oberbegriff des Anspruchs 5.

Durch die Fortschritte der Digitaltechnologie kommt dem Messen und Prüfen von Digitalsignalen immer größere Bedeutung zu, ebenso wie dem Gebiet der Verarbeitung von Analogsignalen. Prüf- und Meßgeräte für logische Signale oder logische Analysierer, wie sie z. B. aus Elektronik, 1978, Heft 3, Seiten 40-46, 65 bekannt sind, werden besonders zur Einstellung und Wartung von digitalen elektronischen Einrichtungen benötigt wie Digitalrechnern, Tischrechnern und Rechner-Terminals, für digitale Steuer- und Überwachungseinrichtungen usw. Zur Überprüfung des logischen Pegels als auch der Zeitrelation von logischen Signalen auf den Datenleitungen und Adreßbussen von zu überprüfenden Digitalgeräten werden logische Analysierer verwendet, welche ein bestimmtes Muster von logischen Eingangssignalen gegen ein vorgegebenes logisches Muster verglichen und bei Übereinstimmung ein Triggersignal auslösen. Logische Analysierer dieser Art sind auch in der Lage, eine Mehrzahl von logischen Signalen, beispielsweise in IC-Speichereinheiten festzuhalten, bevor die gespeicherten Signale auf einer geeigneten Anzeigeeinrichtung, beispielsweise einer Kathodenstrahlröhre dargestellt werden. Außer einer Reihe von anderen Betriebsartmöglichkeiten lassen sich bei vielen logischen Analysierern dieser Art die gespeicherten logischen Signale auch in einem Zeitdiagramm, dem sogenannten Zeit-Parallelbetrieb darstellen. Die Speicherkapazität von solchen Analysierern läßt sich vergleichsweise einfach erweitern, um eine große Anzahl von logischen Signalen zur Verfügung zu haben. Bei der Darstellung ergeben sich jedoch Schwierigkeiten, da die Anzeigefläche schon aus räumlichen Gründen immer begrenzt sein wird, so daß die Auflösungsgrenze für die Darstellung in der Regel überschritten wird, wenn die gesamten gespeicherten Daten auf einmal dargestellt werden sollen. In diesem Fall müssen die im Zeitdiagramm darzustellenden logischen Signale begrenzt werden. Bei bekannten logischen Analysierern wird daher die Speicherkapazität in der Regel in Abhängigkeit von der zur Verfügung stehenden Anzeigefläche der Anzeigevorrichtung unter Berücksichtigung der geforderten Auflösung gewählt. Ein Nachteil dieser bekannten logischen Analysierer ist es also, daß große Mengen von binären logischen Eingangssignalen in der Regel nicht gespeichert werden können, da in einem einzigen Zeitdiagramm ohnehin keine Sichtdarstellung möglich ist.

Die genaue Betrachtung lediglich von Teilen der Gesamtmenge von gespeicherten logischen Signalen ist möglich, wenn die dargestellte Zeitbasis gedehnt wird. Für diese Zeitbasisdehnung gibt es zwei prinzipiell bekannte Vorschläge: Der eine besteht darin, den Verstärkungsgrad des für die Horizontalablenkung zuständigen Verstärkers unter Steuerung mittels einer Gleichspannung zu vergrößern, um den vergrößert darzustellenden Teil auszuwählen ähnlich wie bei einem Oszillographen. Die andere Möglichkeit besteht darin, die Frequenz des Anzeigetakts mit der Steuerung des Adressensignals für die Speichervorrichtung zu verändern, um die in einem bestimmten Speicherbereich enthaltene Information vergrößert bzw. gedehnt darzustellen. Die zuletzt genannte technische Möglichkeit ist in der Regel vorzuziehen, da sich der Verstärkungsfaktor in bezug auf den vergrößert darzustellenden Speicherbereich digital steuern läßt. Zusätzlich kann dann auch die Beziehung zwischen den vergrößerten und den nicht vergrößerten Abschnitten als auch die Relation zwischen dem vergrößert dargestellten Bereich und dem Triggerpunkt auf einfache Weise mit digitalen Mitteln dargestellt werden. Einige herkömmliche Oszillographen sind zur Darstellung eines auswählbaren Teils einer Signal- oder Wellenform eingerichtet, wobei dieser ausgewählte Signalteil dann verstärkt, also mit höherer Intensität abgebildet wird als der übrige Teil des Signals. Es läßt sich jedoch nicht befriedigend erreichen, daß die verstärkten und unverstärkten Abschnitte der abgebildeten Wellenform gleichzeitig wiedergegeben werden. Obgleich einige Oszillographen dieser Art so eingerichtet sind, daß die beiden Teile der Signalverläufe oder der Wellenform abwechselnd dargestellt werden, kann die dabei angewendete Technik nicht auf logische Analysierer mit einer großen Anzahl von Eingangskanälen, jedoch mit begrenzter Anzeigefläche übertragen werden. Herkömmliche Oszillographen der erwähnten Art besitzen normalerweise zwei Eingangskanäle, während logische Analysierer mit 8, 16, 32 und mehr Eingangskanälen ausgestattet sind. Außerdem steht keine den Verstärkungsfaktor bzw. den zu verstärkenden Teil bzw. Speicherort angebende Digitalinformation zur Verfügung, die beispielsweise zur Steuerung des Verstärkungsgrads des horizontalen Ablenkverstärkers herangezogen werden könnte. Bekannte Oszillographen sind nur in der Lage, das Eingangssignal nach einem Triggerpunkt darzustellen. Dabei taucht nicht das Problem auf, auch die Beziehung zwischen dem zu verstärkenden Eingangsteil der Nachricht und dem Triggerpunkt anzuzeigen.

Bei einigen bekannten logischen Analysierern dient ein Markierer bei nicht gedehnter bzw. unverstärkter Darstellungsweise zur Anzeige des Startpunkts für jenen Teil der Eingangssignale, der verstärkt bzw. gedehnt dargestellt werden soll. Bei einer großen Anzahl von Eingangskanälen ist es jedoch unmöglich, gleichzeitig den gedehnten Teil der Eingangssignale als auch die Positionsrelation der Eingangssignale vor und nach der Verstärkung (Dehnung) wiederzugeben.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Einrichtung zur Anzeige jeweils eines Teils von logischen Signalen insbesondere in einem Prüfgerät für solche Signale so weiterzubilden, daß ein Benutzer die Lage des angezeigten Teils der logischen Signale in Relation zu den jeweils gesamten logischen Signalen leicht erkennen kann.

Die verfahrensseitige Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben. Dagegen ist die vorrichtungsseitige Lösung dem kennzeichnenden Teil des Patentanspruchs 5 zu entnehmen. Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in den Unteransprüchen enthalten sowie in der nachfolgenden Beschreibung wiedergegeben.

Mit der Erfindung ist es unter anderem möglich, auf einem Sicht-Prüfgerät für eine große Anzahl von logischen Signalen gleichzeitig einen Teil der Information verstärkt bzw. zur genauen Betrachtung gedehnt darzustellen, zusammen mit einer Hinweisinformation, welche die Relation des Signals vor und nach dem Dehnungsabschnitt angibt. Die Hinweisinformation wird vorzugsweise durch einen geradlinigen Balken (Linearbalken) oder einen Hinweisbalken einer bestimmten Länge gegeben, welche die gesamte Speicherkapazität der Speichereinrichtung repräsentiert, und zwar gleichzeitig mit einem Hinweis oder einer Markierung zur Angabe, welcher Teil der im Speicher enthaltenen logischen Signale tatsächlich dargestellt wird. Die Wiedergabe des Hinweisbalkens erfolgt jedoch so schmal, daß eine Vielzahl von logischen Signalformen wiedergegeben werden kann.

Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend unter Bezug auf die Zeichnung in einer beispielsweisen Ausführungsform näher erläutert. Es zeigt:

Fig. 1 das Blockschaltbild eines Prüfgeräts für logische Signale unter Anwendung der Erfindung;

Fig. 2 bis 8 Beispiele der Sicht-Anzeigedarstellung beim Prüfgerät gemäß Fig. 1 zur Erläuterung der Erfindung und

Fig. 9 und 10 Flußdiagramme zur weiteren Erläuterung vorteilhafter Merkmale der Erfindung.

Im Blockschaltbild der Fig. 1 bezeichnen die durch Bezugshinweise gekennzeichneten Blöcke folgende Baugruppen:

10: Datensensor für Eingangs-Prüfdaten, 12: Eingangsschaltung, 14: Hochgeschwindigkeitsspeicher, 16: Worterkenner oder Wortentschlüssler (WR = Word Recognizer) 18: Taktgenerator, 22: Tastenfeld, 24: Zentralprozessor CPU, 26: Sammelleitung oder Bus, 28: programmierbarer Zähler, 30: wahlfreier Speicher RAM in CPU, 32: Festwertspeicher ROM, 34: Anzeige-RAM, 36: Anzeigeeinheit, 38: Anzeigeformatierer, 40: Stromversorgung.

Es sei betont, daß das Blockschaltbild der Fig. 1 nur eine vereinfachte Prinzipdarstellung eines Prüfgeräts für logische Signale mit erfindungsgemäßen Merkmalen speziell zur Erläuterung des erfindungsgemäßen Verfahrens wiedergibt.

Zum Datensensor oder der Datensonde 10 gehören acht aktive oder passive Aufnehmer, die an Eingängen für acht Kanäle (Kanäle 0 bis 7) eines entsprechenden Sondenkopfs angeschlossen sind. Der Ausgang der Datensonde 10 wird sowohl dem Hochgeschwindigkeitsspeicher 14 als auch dem Worterkenner 16 (im folgenden WR) über die Eingangsschaltung 12 zugeführt. Der WR 16 erhält außerdem logische Signale an einer Klemme 20 und ein Rücksetzsignal von einem in zwei Richtungen übertragenden Bus 26. Der Ausgang des WR 16 speist den programmierbaren Zähler 28, dessen Ausgang wiederum mit dem Hochgeschwindigkeitsspeicher 14 verbunden ist. Wie sich aus Fig. 1 ersehen läßt, ist der Bus 26 außerdem an den Speicher 14, den Taktgenerator 18, den programmierbaren Zähler 28, den Zentralprozessor CPU 24, das Tastenfeld 22, den Festwertspeicher ROM 32, den wahlfreien Speicher RAM 30 in der CPU sowie an den Anzeige-RAM 34 angeschlossen. Der Ausgang des Anzeige-RAM 34 speist eine Raster-Anzeigeeinheit 36 über eine Videoanzeige- Treiberschaltung 38. Obgleich in Fig. 1 nicht gezeigt, ist der Taktgenerator 18 sowie die Stromversorgung mit allen oder mindestens mit einigen der vorerwähnten Baugruppen verbunden.

Im Betrieb des Geräts erscheint auf dem Anzeigeschirm der Anzeigeeinheit 36 beispielsweise die in Fig. 2 wiedergegebene Sichtanzeige. Mit den Anzeigeelementen "PRL TIMING" in Fig. 2 ist angegeben, daß eine zeitparallele Anzeige von mehreren parallel zugeführten logischen Eingangssignalen erfolgt. Der logische Analysierer bietet weiterhin die Möglichkeit der Parallel- und Seriendarstellung sowie einer Betriebsart, die als "Signature Mode" bezeichnet ist. Mit dem Hinweis "⟨HEX⟩" ist die Hexadezimal-Parameterdarstellung gemeint im Gegensatz zu anderen Darstellungsmöglichkeiten, beispielsweise einer reinen Binärdarstellung, einer Oktal- oder Dezimal- Parameterdarstellung. "SMPL" gibt den Hinweis, daß die logischen Eingangssignale mit den Flanken des Taktsignals getastet werden. Zusätzlich zur "SMPL"-Betriebsart gibt es noch einen "LATCH"-Betrieb, der mit dem "SMPL"-Betrieb identisch ist, außer, daß jeder Signalübertragung etwa auch schmalbandige Rauschsignale (Verzerrungen) während eines Taktsignalintervalls das nächste logische Bit ändern. "POST" weist auf das logische Signal nach Auswahl des Triggersignals hin. Eine vom "POST"-Betrieb unterschiedliche Betriebsart wird durch "PRE" markiert, um nur logische Signale vor dem Auftreten des Triggersignals auszuwählen. "POS" weist auf "logisch positiv" hin, es kann jedoch genauso auf die Betriebsart "logisch negativ" eingestellt werden. "DATA = XX" in der zweiten Zeile des Anzeigeschirms der Fig. 2 gibt dem Bedienenden an, daß für den Ort "XX" in WR 16 eine logische Eingangssignalkombination (charakteristische Werte) über die Datensonde 10 angegeben werden soll ( weist auf "hexadezimal" hin). Zur Einstellung der Zahlen in Binärform, Oktal- oder Dezimaldarstellung wird die Anzeige den Hinweis , oder anbieten. "DLY = 0000" gibt an, daß der Bedienende den programmierbaren Zähler 28 auf logische Verzögerung zur Vorgabe eines charakteristischen Werts am Ort "0000" in Hexadezimalform einstellen soll. "EXT = X" in der dritten Zeile des Anzeigeschirms gibt die an der Klemme 20 zuzuführende logische Signalkombination an, so daß der Bedienende am Ort "X" eine Zahl in Hexadezimalform einstellt. "SMPL" = 50 ns" gibt eine Prüfperiode von 50 ns an. Die Ziffern 0 bis 7 an der linken Seite der Mehrzahl von dargestellten Horizontalzeilen geben jeweils eine Kanalzahl an.

Der Bedienende wird jetzt zur Auswahl der notwendigen Parameter die Tasten des Tastenfeldes 22 drücken. Die CPU 24 verarbeitet dann das über das Tastenfeld 22 eingegebene Signal entsprechend den im ROM 32 enthaltenen Befehlen und gibt die Parameterinformation an den Anzeige-RAM 34 weiter. Die im Anzeige-RAM 34 gespeicherte Information wird zur Anzeige auf der Anzeigeeinheit 36 nach Umsetzung in ein Fernsehsignal über die Videoanzeige-Treiberschaltung 38 periodisch wieder aufgefrischt.

Es sei angenommen, daß der Gerätebenutzer die folgenden Parameter eingibt: Die logische über den Datensensor 10 auf WR 16 gelangende Kombination sei "3F"; das Signal von der Klemme 20 werde vernachlässigt (wodurch die Anzeige rechts von "EXT " auf "X" stehenbleibt) und die digitale Verzögerung und die Prüfperiode seien auf "2A 6F bzw. auf "5 µs" eingestellt. Wird jetzt die Starttaste am Tastenfeld 22 gedrückt, so erscheint auf dem Anzeigeschirm die in Fig. 3 gegebene Sichtanzeige.

Der vom Datensensor 10 erfaßte logische Pegel des Eingangssignals wird über eine TTL-Schaltung (TTL = Transistor- Transistor-Logik), eine ECL-Schaltung (ECL = Emitter Coupled Logic) usw. auf einem gewünschten Pegel durch die Eingangsschaltungen 12 umgesetzt, welche Komparatoren zur Beurteilung der zugeführten logischen Eingangspegel enthält. Die zuvor geformten logischen Signale von der Eingangsschaltung 12 gelangen auf den Hochgeschwindigkeitsspeicher 14 und den WR 16. Der Speicher 14 übernimmt den Ausgang der Eingangsschaltung 12 synchron mit Taktimpulsen vom Taktgenerator 18, wobei die Taktimpulse bei dieser speziellen Ausführungsform beispielsweise eine Periode von 5 µs, also eine Frequenz von 200 kHz aufweisen. Stimmt das Eingangssignal mit der in WR 16 eingestellten logischen Kombination "3F" überein, so erzeugt WR 16 ein erstes, dem Zähler 28 zugeführtes Steuersignal. Dieses erste Steuersignal schaltet den Zähler 28 frei, so daß dieser die Taktimpulse zählt. Bei dieser speziellen Ausführungsform beträgt die Speicherkapazität pro Kanal 252 Bit. Der Triggerbetrieb "POST" legt die Speicherung von 12 Bit vor dem Triggerimpuls fest. Damit zählt der Zähler 28 "2A 6F" (in Dezimaldarstellung äquivalent mit 10.863)+(252-12) (beide dezimal), bevor ein zweites Steuersignal erzeugt wird, das den Speicher 14 beaufschlagt. Wird der Triggerbetrieb "PRE" gewählt, so werden zwölf Bit nach dem Triggersignal gespeichert, so daß der Zähler 28 "2A 6F"+12 (dezimal) zählt, bevor das erwähnte zweite Steuersignal auftritt. Die digitale Verzögerungszeit beträgt in diesem Fall 5 µs × 2A 6F=53,15 ms in Dezimalformdarstellung. Sowohl WR 16 als auch der programmierbare Zähler 28 werden vom Tastenfeld 22 aus über die CPU 24 und den Bus 26 gesteuert. Erscheint das zweite Steuersignal, so wird die Abspeicherung der logischen Eingangssignale im Speicher 14 unterbrochen. In anderen Worten: Der Speicher 14 übernimmt die logischen Signale lediglich vor Auftreten des zweiten Steuersignals. Die im Speicher 14 enthaltenen Daten werden zum CPU-RAM 30 übertragen. Wie bereits erwähnt, erlaubt die Begrenzung der Anzeigefläche der Rasteranzeigeeinheit 36 lediglich eine Sichtdarstellung von 168 Bit, obgleich die Speicherkapazität 252 Bit pro Kanal beträgt. Dies bedeutet, daß lediglich ein Teil der gespeicherten Daten auf der Rasteranzeigeeinheit 36 darstellbar ist (vgl. Fig. 4).

Es besteht jetzt die Notwendigkeit, die angezeigten Daten in bezug auf die Gesamtmenge der der Speicherkapazität entsprechenden Daten zu identifizieren. Wird jetzt zu diesem Zweck eine Identifizierungstaste im Tastenfeld 22 gedrückt, die nachfolgend als "Fenstertaste" bezeichnet wird, so erscheint die Anzeige "WDO" und die 168 Bit der Eingangsdaten werden zusammen mit einem Identifizierungs- oder Anzeigebalken wiedergegeben. Die Gesamtlänge des Anzeigebalkens (vgl. Fig. 5) entspricht der Gesamtkapazität des Speichers, während die weiße Zone, die schwarze Zone und die Markierung "0" sich auf den angezeigten Anteil, den nicht angezeigten Anteil der gespeicherten logischen Signale sowie auf den Triggerpunkt beziehen. Diese Information wird durch eine bestimmte Befehlsfolge über die CPU 24 ausgelöst und durch diese verarbeitet.

Wird die Fenstertaste erneut gedrückt, so wird die Zeitbasis der Anzeige gedehnt, wie Fig. 6 zeigt. Der Verstärkungs- oder Dehnungsfaktor beträgt 168/84=2. In diesem Fall wird jedes Bit der im CPU-RAM 30 gespeicherten Daten mit jedem zweiten Taktimpuls auf den Anzeige-RAM 34 übertragen, so daß der Inhalt des Anzeige-RAM 34 verändert wird. Wie die Fig. 7 erkennen läßt, löst ein weiterer Druck auf die Fenstertaste eine Dehnung des angezeigten Signalverlaufs um den Faktor 4 im Vergleich zur Darstellung der Fig. 5 aus. Damit wird jedes Bit der im CPU-RAM 30 gespeicherten Daten nur nach jeweils vier Taktimpulsen in den Anzeige-RAM 34 übertragen. Der anzuzeigende Teil der Daten läßt sich durch eine Positionssteuerung im Tastenfeld 22 steuern. Das dabei über das Tastenfeld 22 ausgelöste Positions-Steuersignal wird durch die CPU 24 erfaßt, welche die Adresse des CPU-RAM 30 in Abhängigkeit vom Positionssteuersignal auswählt, wenn die im CPU-RAM 30 enthaltenen Daten auf den Anzeige-RAM 34 übertragen werden. Die Fig. 8 verdeutlicht, wie sich die Anzeige der Hinweis- oder Markierungsinformation verändert, wenn die Anzeigeposition entsprechend gesteuert wird. Die Fig. 8A und 8B zeigen die Verhältnisse im Triggerbetrieb "POST" während die Fig. 8C bis 8G die Darstellung bei Triggerung "PRE" verdeutlichen.

Das Flußdiagramm der Fig. 9 dient zur weiteren Erläuterung des Anzeigeverfahrens in Verbindung mit einer Hinweis- oder Indikatorinformation gemäß der Erfindung. Wird die Ausschnittdarstellung gewählt (Druck auf Fenstertaste), so verschiebt sich der Anzeigehinweispunkt im Schritt 50 zum linken Ende des Anzeigebalkens und die CPU 24 prüft im Schritt 52, ob der Verstärkungs- oder Dehnungsfaktor dem Wert EINS entspricht oder nicht. Der Anzeigebalken ist in 21 diskrete Abschnitte unterteilt, die jeweils 12 Byte umfassen. Bei Verstärkungsfaktor EINS werden 168 Byte (168 Bit × 8 Kanäle = 12 Bit × 14 Abschnitte) dargestellt und die CPU 24 zählt im Schritt 54 14 Abschnitte. Wird ein von EINS abweichender Dehnungsfaktor gewählt, so beurteilt die CPU 24, ob der Verstärkungs- oder Dehnungsfaktor 2 ermittelt, so werden 84 Daten-Byte (84 Bit × 8 Kanäle = 12 Bit × 7 Abschnitte) dargestellt und die CPU 24 zählt im Schritt 58 sieben Abschnitte. Beträgt der Verstärkungs- oder Dehnungsfaktor nicht 2, so prüft die CPU 24 im Schritt 60, ob der Verstärkungs- oder Dehnungsfaktor 4 gewählt ist. Ist dies der Fall, so werden 42 Datenbyte (42 Bit × 8 Kanäle = 12 Bit × 4 Abschnitte) angezeigt und die CPU 24 zählt im Schritt 62 vier Abschnitte. Liegt der Dehnungsfaktor 4 nicht vor, so führt das System im Schritt 64 automatisch die Verstärkungs- oder Dehnungsvorgabe aus, die für den Schritt 62 maßgeblich ist, so daß Systemfehler vermieden sind.

Aus der bisherigen Beschreibung geht hervor, daß sich die Anzeigeposition durch die Positionssteuerung im Tastenfeld 22 wählen läßt. Die CPU 24 erfaßt jetzt im Schritt 66 die Anzeigeposition, worauf im nachfolgenden Schritt 68 der Wert "12" von der Anzeigeposition abgezogen wird. Im Schritt 70 wird beurteilt, ob das Ergebnis positiv oder negativ ist.

Im Schritt 72 erscheint an der Stelle des Anzeige- oder Markierungspunkts ein schwarzer Abschnitt , wenn ein positives Ergebnis vorliegt. Bei Anzeige dieses schwarzen Abschnitts rückt der Anzeigemarkierungspunkt im Schritt 74 zum nächsten Abschnitt vor, bevor zum Schritt 68 zurückgesprungen wird. Ist das Subtraktionsergebnis im Schritt 70 negativ, so erfolgt im Schritt 76 die Addition von "12" zum Ergebnis der Subtraktion. Im Schritt 78 wird geprüft, ob die Addition NULL ist oder nicht. Liegt das Ergebnis NULL vor, so wird im Abschnitt 80 eine Mehrzahl von weißen Abschnitten angezeigt. Die Anzahl dieser weißen Abschnitte hängt ausschließlich vom gewählten Dehnungsfaktor ab und beträgt 14,7 bzw. 4 für die Dehnungsfaktoren 1, 2 bzw. 4. Nach der Anzeige dieser Mehrzahl von weißen Abschnitten wird im Schritt 82 ein schwarzer Abschnitt eingeblendet, und der angezeigte Markierungspunkt rückt im Schritt 84 zum nächsten Abschnitt vor. Im Schrittt 86 prüft die CPU 24, ob die Anzeige der Hinweisinformation abgeschlossen ist. Ist dies nicht der Fall, so wird zum Schritt 82 zurückgesprungen, andernfalls ist das Programm mit Erreichen des Schritts END beendet.

Zurück zum Schritt 78: Im folgenden Schritt 88 wird ein schwarz-weißer Abschnitt mit schwarzer linker und weißer rechter Hälfte dargestellt, wenn das Ergebnis der Addition nicht NULL ist. Der angezeigte Markierungspunkt rückt im Schritt 90 zum nächsten Abschnitt vor und führt im Schritt 92 ähnlich wie beim Schritt 80 zur Anzeige eines weißen Abschnitts . Sodann wird im Schritt 94 ein zweiter schwarz-weißer Abschnitt dargestellt, bei dem jetzt die rechte Seite schwarz und die linke Seite weiß erscheint. Im Schritt 96 rückt die Anzeige des Markierungspunkts zum nächsten Abschnitt vor, so daß jetzt der Programmschrittt 86 folgt. Der Hinweisbalken ist damit in 21 Abschnitte unterteilt mit zwei schwarz-weißen Abschnitten in den Programmabschnitten 88 und 94.

Das Flußdiagramm der Fig. 10 dient zur Erläuterung, wie der Triggerpunkt angezeigt wird. Zunächst prüft die CPU 24 im Schritt 98 den Triggerpunkt, um im Schritt 100 festzustellen, ob der Triggerbetrieb "POST" gewählt ist. Im Schritt 102 rückt die Anzeige des Markierungspunkts bei Triggerung "POST" zum linken Ende, während beim Triggerbetrieb "PRE" im Schritt 106 die Verschiebung zum rechten Ende erfolgt. Am Triggerpunkt wird im Schritt 104 eine Identifizierungsmarke "0" angezeigt, womit die Anzeige des Triggerpunkts abgeschlossen ist.

Wie beschrieben, dient die Erfindung zur bequem ablesbaren Darstellung eines auswählbaren Teils einer logischen, in einem Speicher enthaltenen Signalfolge gleichzeitig mit der Erläuterung der relativen Position des ausgewählten Abschnitts der Daten in bezug auf die Gesamtmenge der logischen Signale. Ein logischer Analysierer, für den sich die Erfindung gut eignet, weist eine Speicherkapazität auf, die erheblich größer ist als die Anzeigefläche und die mögliche Auflösung der Anzeigeeinheit. Die Erfindung bietet den besonderen Vorteil, daß die Relativpositionen beliebiger Teile bequem identifiziert werden können, und zwar auch dann, wenn eine gedehnte Zeitskala gewählt wird.

Claims (5)

1. Verfahren zur Darstellung logischer Signale in einem Prüfgerät für solche Signale, das mit einer Speichereinrichtung (14) zur Speicherung der an seinem Eingang erscheinenden logischen Signale ausgerüstet ist, bei dem die Wellenform eines ausgewählten Teils der jeweils gespeicherten logischen Signale auf einer Sichtanzeige (36) dargestellt wird, dadurch gekennzeichnet, daß gleichzeitig mit der Wellenform des ausgewählten Teils der gespeicherten logischen Signale ein Anzeigebalken auf der Sichtanzeige (36) abgebildet wird, dessen Länge der Speicherkapazität der Speichereinrichtung (14) für jedes logische Signal entspricht, und daß der Bereich des Anzeigebalkens, der dem ausgewählten Teil der gespeicherten Signale entspricht, auf der Sichtanzeige (36) zusätzlich markiert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Bereich des Anzeigebalkens, der dem ausgewählten Teil der gespeicherten Signale entspricht, moduliert wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherkapazität der Speichereinrichtung (14) für die jeweiligen logischen Signale durch Ziffern bzw. Zahlen dargestellt wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß gleichzeitig mit dem Anzeigebalken und in Verbindung mit diesem ein Triggerpunkt dargestellt wird.

5. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, mit einer Sichtanzeige (36), einem Datensensor (10), einer Eingangsschaltung (12), einem Hochgeschwindigkeitsspeicher (14) zur Zwischenspeicherung der jeweiligen logischen Signale, einem Worterkenner (16), einem Taktgenerator (18), einem Tastenfeld (22), einer zentralen Verarbeitungseinheit (24) sowie mit einer Speichereinrichtung (30) zur Speicherung der jeweiligen logischen Signale und Zählelementen (28), bei der durch eine im Tastenfeld (22) vorhandene Positionssteuerung Positionssteuersignale an die zentrale Verarbeitungseinheit (24) zur Auswahl und Darstellung eines Teils der Wellenform der jeweils gespeicherten logischen Signale lieferbar sind, dadurch gekennzeichnet, daß im Tastenfeld (22) eine Identifizierungstaste vorhanden ist, bei deren Betätigung mit Hilfe der zentralen Verarbeitungseinheit (24) gleichzeitig mit der Wellenform des ausgewählten Teils der gespeicherten logischen Signale der Anzeigebalken abbildbar ist, und daß der Bereich des Anzeigebalkens, der dem ausgewählten Teil der gespeicherten logischen Signale entspricht, durch die zentrale Verarbeitungseinheit (24) in Abhängigkeit von den Positionssteuersignalen markierbar ist.