DE3153700C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine elektrisch programmier­ bare Speichervorrichtung gemäß dem Oberbegriff des Patentan­ spruchs 1 und gemäß Obergriff des Patentanspruchs 8. Eine elektrisch programmierbare Speichervorrichtung mit den Merkmalen des Oberbegriffs des Patentanspruch 1 ist aus der DE 26 20 749 A1 bekannt.

Elektrisch programmierbare Festwertspeicher oder EPROM-Vor­ richtungen des Floating-Gate-Typs, d. h. mit nicht angeschlos­ sener oder potentialmäßig nicht festgelegter Gateelektrode, werden gewöhnlich unter Verwendung von Zellenlayouts herge­ stellt, wie sie in den US-PSen 39 84 822, 41 12 509 und 41 12 544 gezeigt sind. Mehrere Hersteller erzeugen EPROM-Vorrichtungen mit solchem Layout in 8K-, 16K-, 32K- und in jüngerer Zeit mit 64K-Bit-Größen. Das anhaltende Verlangen nach höherer Geschwindigkeit und niedrigeren Kosten macht jedoch eine Verringerung der Zel­ lengröße oder eine Steigerung der Bitdichte erforderlich, während gleichzeitig die Prozeßkompatibilität mit dem vor­ handenen N-Kanal-Herstellungsprozeß, bei dem mit poly­ kristallinem Silicium in zwei Lagen gearbeitet wird, er­ halten bleiben muß. Eines der herkömmlichen Verfahren zum Vergrößern der Matrixdichte in Festwertspeichern ist die Verwendung einer Anordnung mit virtueller Masse statt des Vorsehens einer Masseleitung für jede Spalten- oder Ausgangsleitung. Speicher mit virtueller Masse sind aus den US-PSen 39 34 233 und 40 21 781 bekannt. Ein EPROM- Layout mit virtueller Masse ist aus der US-PS 41 51 021 bekannt. Die Übergangsvorgänge hoher Spannung und die hohen Ströme, die beim Programmieren von Floating-Gate- EPROMs erforderlich sind, stellen strengere Anforderungen an die Decodierschaltung als an die Schaltungen, die früher in Vorrichtungen mit virtueller Masse benutzt wur­ den. Aus diesem Grund wurden bei früheren EPROM-Layouts gesonderte Kontakte und Leitungen für jede Zelle benutzt, was leider übermäßig Raum auf dem Chip erforderte. Wenn jedoch getrennte Masseauswähl- und Spaltenauswählfunktionen benutzt werden, wie sie für den Betrieb eines Speichers mit virtueller Masse benötigt werden, ist die benutzte Spaltendecodierung von anderer Komplexität, vergleicht man sie mit Speichervorrichtungen, bei denen mit echter Masse gearbeitet wird. Diese Spalten- und Masseauswähl­ adressierung sowie die Zeilenadressierung für große schnelle Vorrichtungen stellt neue Anforderungen an die Decodierschaltungsanordnung. Das Verlangen der Kunden nach einem Betrieb von EPROM-Vorrichtungen mit niedrigem Strom hat die Implementierung einer Stromsparbetriebsart (power-down mode) erfordert, die sich von der üblichen Bereitschaftsbetriebsart unterscheidet. In der Stromsparbe­ triebsart wird die EPROM-Vorrichtung auf eine Adresse nicht ansprechen, wenn sie jedoch die Stromsparbetriebsart verläßt, darf es keine übermäßig lange Zeit dauern, bis der normale Zugriff möglich ist. Innerhalb dieser Beschränkungen und häu­ fig einander widersprechenden Forderungen werden verbesserte EPROMs entworfen.

Der Erfindung liegt die Aufgabe zugrunde, eine elektrisch programmierbare Speichervorrichtung der geschilderten Art zu schaffen, bei der ohne Beeinträchtigung der sonstigen Spei­ cherfunktionen eine Betriebsart mit niedriger Verlustleistung ermöglicht wird.

Erfindungsgemäß wird diese Aufgabe mit den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst. Eine weitere Lösung dieser Aufgabe ist mit den im Kennzeichen des Patent­ anspruchs 8 angegebenen Merkmalen möglich.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen gekennzeichnet.

Mehrere Ausführungsbeispiele der Erfindung werden im fol­ genden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigt

Fig. 1 ein elektrisches Blockschaltbild einer elektrisch programmierbaren Speicher­ vorrichtung nach der Erfindung,

die Fig. 2 und 2′ ein Zeitsteuerdiagramm, das die Spannung in Abhängigkeit von der Zeit für ver­ schiedene Punkte in der Speichervorrichtung von Fig. 1 zeigt,

Fig. 3 ein elektrisches Schaltbild von Eingangs­ puffern, die in der Speichervorrichtung von Fig. 1 benutzt werden,

Fig. 4 ein elektrisches Schaltbild einer Vordeco­ derschaltung, die in der Speichervorrichtung von Fig. 1 benutzt wird,

Fig. 5 ein elektrisches Schaltbild eines Zeilen­ decodierers und von Auswählschaltungen, die in der Speichervorrichtung von Fig. 1 benutzt werden,

Fig. 6 ein elektrisches Schaltbild des Decodierers, der zum Auswählen mit virtueller Masse in der Speichervorrichtung von Fig. 1 benutzt wird,

Fig. 7 ein elektrisches Schaltbild des in der Vor­ richtung von Fig. 1 benutzten Spaltenaus­ wähldecodierers,

Fig. 8 ein elektrisches Schaltbild der Zellenma­ trix in der Speichervorrichtung von Fig. 1,

Fig. 9 eine stark vergrößerte Draufsicht auf ei­ nen kleinen Teil eines Halbleiterchips, die das geometrische Layout der Zellenma­ trix in der Speichervorrichtung von Fig. 1 zeigt,

die Fig. 10A-10D Querschnittansichten der Zellen von Fig. 9 nach den Linien A-A, B-B, C-C bzw. D-D in Fig. 9,

Fig. 11 ein elektrisches Schaltbild der Lesever­ stärker und des Bezugsspannungsgenerators in der Speichervorrichtung von Fig. 1 und

Fig. 12 das Schaltbild der Programmiersteuerschaltung.

Das Speichersystem

Eine Speichervorrichtung der hier zu beschreibenden Art ist als Blockschaltbild in Fig. 1 gezeigt.

Es handelt sich dabei um einen elektrisch pro­ grammierbaren Festwertspeicher oder EPROM des N-Kanal- Floating-Gate-Typs mit 32K oder 32 768 Bits, die in 8×16×256 aufgeteilt sind. In handelsüblichen Aus­ führungsformen würde eine zusätzliche Spaltendeco­ dierung vorgesehen werden, um eine 16K-Bit-Vorrichtung mit der Aufteilung 8×32×64 statt 8×8×256 festzulegen, während eine 32K-Bit-Vorrichtung 8×32×128 und eine 64K-Bit-Vorrichtung 8×32×256 aufgeteilt würde; die dargestellte Ausführungsform wurde gewählt, um die Vor­ teile der Zeilendecodierschaltungsanordnung zu veran­ schaulichen. In Fig. 1 enthält eine mit der Bezugszahl 10 bezeichnete Zellenmatrix 32 768 Floating-Gate-Spei­ cherzellen, die in 256 Zeilen und 128 Spalten angeordnet sind, wobei die Spalten in acht gesonderte Gruppen von Zellen 10-1 bis 10-8 aufgeteilt sind. Jede Gruppe hat eine gesonderte Eingangs-/Ausgangsklemme 11. Eine 8- Bit-Zeilenadresse, die an acht Adreßeingangsklemmen 12 angelegt wird, wird decodiert, um nur eine von 256 Zei­ lenleitungen 13 zu betätigen. Die Zellenmatrix hat eine Anordnung mit virtueller Masse, in der nur eine Masse­ leitung in jeder der Gruppen 10-1 bis 10-8 mit Masse ver­ bunden ist, während eine benachbarte Spaltenleitung als eine Ausgangsleitung für die ausgewählte Zelle in jeder Gruppe benutzt wird. Eine 4-Bit-Spaltenadresse, die an die als integrierte Schaltung ausgebildete Vorrichtung über vier Klemmen 14 angelegt wird, wird decodiert, um eine von neun Masseleitungen in jeder Gruppe 10-1 bis 10-8 durch acht getrennte Ausgangsschaltungen 15 auszuwählen und um eine von acht Ausgangsspaltenleitungen durch acht getrennte Auswählschaltungen 16 auszuwählen. Ein Dif­ ferenzleseverstärker 17 für jede Gruppe 10-1 bis 10-8 liest das Datenbit für die ausgewählte Zelle und legt ein Ausgangssignal an eine der Klemmen 11 für den Lese­ betrieb an; für Programmoperationen wird ein Datenbit an einer Klemme 11 dem ausgewählten Bit in jeder Gruppe durch einen Eingangspuffer in einer Schaltungsanordnung 17 und die Auswählschaltung 16 zugeführt.

Die als integrierte Schaltung ausgebildete Speichervorrichtung hat in diesem Beispiel fünf weitere Klemmen zusätzlich zu den acht Datenklemmen und zwölf Adreßklemmen. Eine einzelne +5V-Versorgungsspannung Vcc wird über eine Klemme 18 angelegt, während Masse oder Vss an einer Klemme 19 liegt. Eine Programmierspannung Vpp von etwa +25V wird an eine Klemme 20 angelegt. Ein Chipauswähl­ befehl wird an eine Klemme 21, und ein Stromsparbetrieb-/Programm-Befehl PD/ wird an eine Klemme 22 angelegt. Die letztgenannten drei, Vpp, und PD/ sind mit einer Steuerschaltung 23 verbunden, die Steuerspannungen erzeugt, um die Betriebsart des Systems festzulegen.

Systembetriebsarten

In der Lesebetriebsart haben Vpp und PD/ den Signal­ wert 0 und hat den aktiven niedrigen (aktiv LOW) Si­ gnalwert 0. Diese Zustände sind in den Fig. 2a-2e auf der linken Seite gezeigt. Wenn den niedrigen Signal­ wert hat, wie in Fig. 2a, und Vpp und PD/ den nie­ drigen Signalwert haben, wie in den Fig. 2c und 2d, und wenn die zwölf Adreßbits A0-A11 an den Klemmen 12 und 14 zur Zeit 24 in Fig. 2b gültig werden, werden acht Bits in der Matrix 10 ausgewählt (eines in jeder der Gruppen 10-1 bis 10-8) und diese acht Bits erscheinen an den Klemmen 11, wie es in Fig. 2e zu erkennen ist.

Ein weiterer Zustand ist eine Bereitschaftsbetriebsart, in der sämtliche Eingangssignale dieselben Werte haben wie in der Lesebetriebsart, mit der Ausnahme, daß den hohen Signalwert 1 hat. Hier ist der Chip in dem Le­ sezustand, er ist aber nicht ausgewählt, so daß, wenn eine Adresse erscheint, wie in Fig. 2b, in der Mitte, keine Datenausgabe von Fig. 2e erfolgt.

Eine Stromsparbetriebsart tritt auf, wenn das Eingangs­ signal PD/ den Signalwert 1 hat, wie in Fig. 2d auf der rechten Seite. Vpp hat den niedrigen Signalwert, wie in Fig. 2d; kann den niedrigen oder den hohen Signal­ wert haben, d. h. es ist in einem Zustand "unbeachtlich". Wenn eine Adresse erscheint, wird keine Datenausgabe er­ zeugt.

Die Programmierbetriebsart tritt auf, wenn das Eingangs­ signal Vpp auf +25V ist, wie es in Fig. 2′c (linke Seite) zu erkennen ist, PD/ den aktiven niedrigen Wert hat, wie in Fig. 2′d, und den aktiven niedrigen Wert hat, wie in Fig. 2′a. In diesem Zustand erzeugt eine an die Klemmen 12 angelege Zeilenadresse eine hohe Spannung (Vpp-Vt) an einer der Zeilenleitungen 13 (alle anderen sind auf dem niedrigen Signalwert). Eine Spaltenadresse an den Klemmen 14, die in der in Fig. 2′b gezeigten Weise erscheint, wählt eine von acht Spalten in jeder Gruppe aus. Es wird entweder eine hohe Spannung Vpp-Vt oder eine niedrige Spannung an die ausgewählte Spaltenleitung für jedes der acht ausgewählten Bits in den Gruppen 10-1 bis 10-8 angelegt, und zwar in Abhängigkeit davon, ob eine 0 oder eine 1 an jeder der Klemmen 11 während der in Fig. 2′e ersichtlichen Zeit vorhanden ist. Dieser Zustand bewirkt, daß die Floating-Gates der acht ausgewählten Bits geladen werden oder nicht, was von der Dateneingabe an den Klemmen 11 abhängig ist.

Wenn Vpp den hohen Signalwert hat, erzeugt nur ein Zu­ stand, in welchem sowohl als auch PD/ den niedri­ gen Signalwert haben, eine Programmbetriebsart. Alle an­ deren Zustände erzeugen eine Programmsperrbetriebsart, wie es auf der rechten Seite von Fig. 2′ zu erkennen ist. Wenn von den Eingangssignalen oder PD/ eines oder beide den hohen Signalwert haben, wie es in Fig. 2′a oder 2′d zu erkennen ist, herrscht eine Sperrbetriebsart. Hier ist ungeachtet dessen, ob Adressen an den Klemmen 12 und 14 erscheinen oder Daten an den Klemmen 11 vor­ handen sind, der Chip in einer Stromsparbetriebsart.

Die Zeilenwählschaltungen

Die Zeilenwählschaltungsanordnung in dem System von Fig. 1 enthält Vordecodier- und Multiplexmöglichkeiten, die beträchtliche Vorteile ergeben. Jedes der acht Zei­ lenadreßbits A0-A7 an den Klemmen 12 wird an eine von acht Pufferschaltungen 30 angelegt, von denen jede Adres­ sier- und Komplementspannungen A und an Leitungen 31 erzeugt, die zu Vordecodierern 32 für die Bits A2 bis A7 oder zu einem zeilengemeinsamen Decodierer 33 für die Bits A0 und A1 gehen. Drei der Vordecodierer 32 werden für sechs Adreßbits A2 bis A7 benutzt, und jede dieser Schaltungen erzeugt vier Ausgangssignale auf Leitungen 34, welches Eingangssignale eines 1-aus-64-Zeilendecodierers 35 sind. Der Zeilendecodierer 35 hat vierundsechzig Ausgangsleitungen 36, von denen nur eine für eine bestimmte Adresse A2-A7 den hohen Signalwert führt; alle anderen führen den niedri­ gen Signalwert. Die Leitungen 36 führen gesondert zu vierundsechzig 1-aus-4-Wählerschaltungen 37, von denen jede vier Ausgänge 13 hat, welche die Zeilenleitungen für die Matrix 10 sind und sich durch sämtliche acht Gruppen 10-1 bis 10-8 erstrecken. Die Wähler 37 empfan­ gen jeweils vier Eingangsleitungen 38 aus dem zeilenge­ meinsamen Decodierer 33 und wählen eine der vier Leitungen 13 in Abhängigkeit von den A0- und A1-Bits der Adresse aus.

Gemäß Fig. 3, in der zwei der Pufferschaltungen 30 aus­ führlich mit ihrem Schaltbild dargestellt sind, ist eine Eingangsklemme 12 mit den Gateelektroden von zwei An­ reicherungstransistoren 40 und 41 verbunden. Der erste Eingangstransistor 40 hat ein Verarmungslastelement 42 und ist mit Masse über einen Transistor 43 verbunden, dessen Gateelektrode an Vcc liegt. Der Ausgang 44 der er­ sten Stufe ist mit der Gateelektrode eines natürlichen Transistors 45 verbunden, der gemeinsam mit dem zweiten Eingangstransistor 41 und dessen parallelen Transistor 46 mit an Masse liegender Gateelektrode den Massetransistor 43 benützt. Daher fließt Strom für alle Transistoren 40, 41, 45 und 46 über den Transistor 43. Der Schaltungspunkt 44 ist außerdem mit der Gateelektrode eines Verarmungs­ transistors 47 in Reihe mit dem Eingangstransistor 41 ver­ bunden, und ein natürlicher Transistor 48 ebenfalls in Reihe mit diesen Transistoren hat das Signal CE an seiner Gateelektrode, so daß er die Stromsparbetriebsart ergibt. Der Sourceanschluß des Transistors 47 bildet eine -Aus­ gangsleitung 31-1, während der Drainanschluß des Transi­ stors 41 eine *-Ausgangsleitung 31-2 bildet. Wenn an dem Eingang 12 ein Signal mit hohem Wert anliegt, ist der Transistor 41 eingeschaltet, so daß und * den nie­ drigen Signalwert haben. Ein weiterer Invertertransistor 49 mit einem Verarmungslastelement 50 empfängt das *- Signal an seiner Gateelektrode; dieser Inverter steuert die Gateelektrode eines Verarmungslastelements 51 in der letzten Stufe an. Der Ausgangsschaltungspunkt 44 des er­ sten Inverters 40 ist mit der Gateelektrode eines An­ reicherungstransistors 52 in der letzten Stufe verbunden, und dieser Transistor hat einen parallelen Verarmungs­ transistor 53 mit an Masse liegender Gateelektrode wie der Transistor 46 für den Stromsparbetrieb. Ein natür­ licher Transistor 54 mit dem Signal CE an seiner Gateelek­ trode erfüllt ebenfalls eine Stromerniedrigungsfunktion (pull-down function) während der Stromsparbetriebsart wie der Transistor 48.

Der Transistor 45 dient dem Zweck, den Strom durch den Transistor 43 zwischen 0- und 1-Eingangssignalen auszu­ gleichen, so daß die Spannung an dem Schaltungspunkt 55 ungefähr konstant ist. Die Spannung an dem Schaltungspunkt 55 bildet eine kleine Vorspannung in Sperrichtung an den Transistoren 40 und 41; bei niedrigen Eingangswerten ist der Betrieb geeigneten TTL-Grenzen selbst bei niedri­ ger Spannung Vt noch angemessen.

Die Transistoren 47 und 51 haben invertierte Ausgangssi­ gnale von vorhergehenden Stufen an ihren Gateelektroden, um den Betrieb im Vergleich zu dem zu beschleunigen, der sich bei Standardverarmungslastelementen, bei denen Gate und Source kurzgeschlossen sind, ergeben würde. Auf die­ se Weise wird das Potential der Gateelektroden schneller ansteigen und die Transistoren 47 und 51 werden schneller einschalten als wenn sie mit den betreffenden Sourceelek­ troden verbunden wären.

Im Stromsparbetrieb sind die Transistoren 48 und 54 durch das in Fig. 2g gezeigte Eingangssignal CE abgeschaltet. Die Steuerschaltung erzeugt CE aus PD/; diese Spannung ist das Komplement von PD/. Wenn die Transistoren 48 und 54 ausgeschaltet sind, gehen die Signale und A während der Stromsparbetriebsart beide auf den hohen Si­ gnalwert; A* und * gehen auf den niedrigen Signalwert. Aufgabe der Transistoren 46 und 53 ist es, die Ausgangs­ signale * und A* durch einen Leckstrom während des Strom­ sparbetriebes auf dem niedrigen Signalwert zu halten. In der aktiven Lesebetriebsart hat das Signal CE den hohen Wert und die Transistoren 48 und 54 sind voll leitend, so daß und * ebenso wie A und A* denselben Signalzu­ stand haben.

Fig. 4 zeigt einen von drei Vordecodierern 32. Diese Schal­ tung hat vier Sätze von parallelen, einen niedrigen Schwel­ lenwert aufweisenden, natürlichen Transistorpaaren 56, die an den Gateelektroden die Ausgangssignale A, , B und haben. Diese vier parallelen Paare liegen in Reihe mit vier natürlichen Transistoren 57, die die Signale A* und * an den Gateelektroden haben. Paare der Transistoren 57 sind mit Masse über Anreicherungstransistoren 58 verbun­ den, die an den Gateelektroden die Signale * und B ha­ ben. Die vier Ausgänge 34 sind an Schaltungspunkte 59 zwischen den Transistoren 56 und den Transistoren 57 an­ geschlossen. Es sei beachtet, daß sämtliche Signale A* und B* unterhalb der Schaltungspunkte 59 und die Signale A und B oberhalb derselben sind; das ist im Stromsparbe­ trieb vorteilhaft.

Fig. 4a zeigt die Eingangspuffer 30 für die Bits A0 und A1 zusammen mit dem zeilengemeinsamen Decodierer 33. Die Eingangspufferschaltungen sind die gleichen wie in Fig. 3, mit der Ausnahme, daß die Stromsparfunktion nicht benutzt wird, so daß die Transistoren 48 und 54 nicht vorhanden und die Verarmungstransistoren 46 und 53 weggelassen sind. Es werden keine Ausgangssignale A* oder B* erzeugt.

Der zeilengemeinsame Decodierer 33 enthält vier NOR-Schal­ tungen mit Transistoren 60, deren Gateelektroden mit Paaren der Ausgangssignale A, , B , der Ausgänge 31 der Puffer 30 für die Adreßbits A0 und A1 verbunden sind. Jede NOR-Schaltung hat ein Verarmungslastelement 61 und erzeugt eines der vier Ausgangssignale 38 durch eine Ge­ gentaktausgangsschaltung, die eine Inverterstufe 62 und ein Gegentakttransistorpaar 63 und 64 hat.

In Fig. 5 ist der 1-aus-64-Zeilendecodierer 35 zusammen mit den 1-aus-4-Deodierern 37 und den Schaltungen zum Anlegen der Programmierspannung Vpp an die Zeilenleitungen ausführ­ lich gezeigt. Die drei Sätze von vier Leitungen 34 er­ strecken sich längs des Decodierers, um Eingänge für die Gateelektroden von drei Transistoren 65 in jeder der vierundsechzig NOR-Schaltungen zu bilden. Eine andere Kom­ bination von einem Eingangssignal aus jedem der drei Sätze von Leitungen wird in jeder NOR-Schaltung benutzt, so daß für eine bestimmte Codegruppe auf den Leitungen 34 nur eine ausgewählt wird. Die drei parallelen Transisto­ ren sind mit einem Stromsparsteuertransistor 66, der das Signal CE an seiner Gateelektrode hat, und mit einem Ver­ armungslastelement 67 in Reihe geschaltet. In der Strom­ sparbetriebsart hat das Signal CE den niedrigen Wert und der Transistor 66 ist ausgeschaltet, so daß das Signal an dem Ausgang 36 den hohen Wert hat und kein Strom in irgendeinem der 3×64 oder 192 Transistoren 65 fließt. In der normalen Betriebsart hat das Signal CE den hohen Wert und es ergibt deshalb einen sehr kleinen Spannungs­ abfall, weil es sich um einen natürlichen oder einen niedrigen Schwellenwert aufweisenden Transistor handelt. Bei der ausgewählten NOR-Schaltung sind sämt­ liche Gateelektroden der drei Transistoren auf dem nie­ drigen Wert und die Leitung 36 wird auf dem hohen Wert sein; bei allen anderen ist wenigstens ein Gateeingang auf dem hohen Signalwert, so daß die Leitung 36 den nie­ drigen Signalwert führt. Wenn die Leitung 36 den niedri­ gen Signalwert führt, erzeugt ein Inverter 68 in dem De­ coder 37 ein Ausgangssignal mit dem hohen Wert an den Gateelektroden von vier Transistoren 69, die sämtliche vier Zeilenleitungen 13 für diesen Decodierer 37 auf dem niedrigen Signalwert halten. Für die eine Leitung 36, die den hohen Signalwert führt, wird ein Satz von vier Transistoren 70 eingeschaltet, die die vier Leitungen 38 mit den vier Zeilenleitungen 13 verbinden. Nur eine die­ ser vier Leitungen 38 führt den hohen Signalwert, so daß nur eine der 256 Zeilenleitungen 13 den hohen Si­ gnalwert führen wird. Verarmungstransistoren 71, die die Spannung Vcc an ihren Gateelektroden haben, verhindern, daß die hohe Spannung, die während der Programmierung vorhanden ist, die Ansteuertransistoren 69 zerstört, die­ se Vorrichtungen 71 werden mit einer hohen Spannung an ihrer Drainelektrode abgeschaltet.

Zum Programmieren wird eine unter den 256 Zeilenleitungen ausgewählte Leitung nahe der Spannung Vpp benutzt und die anderen werden auf niedrigem Signalwert gehalten. Der Vpp- Eingang 20 ist über Sätze von drei Reihentransistoren 72, 73, 74 mit jeder der Zeilenleitungen 13 verbunden. Ein Befehl VPR, der aus Vpp, und PD/ gewonnen wird, wird an die Gateelektroden sämtlicher Transisto­ ren 72 angelegt, so daß die Programmierung nur möglich ist, wenn und PD/ den niedrigen Signalwert haben und Vpp den hohen Signalwert hat; in jedem anderen Zu­ stand hat der Befehl VPR den niedrigen Signalwert und die Transistoren 72 sind abgeschaltet. Die Transistoren 73 und 74 sind alle nichteingestellte Verarmungsvor­ richtungen, die einen Schwellenwert von etwa -4 V haben. Die Reihenkombination bewirkt, daß die eine Leitung 13, die den Signalwert 1 führt, auf die Spannung Vpp hoch­ gezogen wird; alle anderen bleiben auf Vss, weil die Transistoren 69 für alle anderen eingeschaltet sind.

Die Zeilendecodierschaltungsanordnung der Fig. 3, 4 und 5 hat mehrere vorteilhafte Merkmale. In den Adreßpuffern 30 ist das langsamste Ausgangssignal A (oder B) nur zwei Inversionen (Transistoren 40 und 52) von der Adreßein­ gangsklemme 12, so daß die Geschwindigkeit gut ist. Au­ ßerdem beschleunigt die Verwendung des zweiten Eingangs­ transistors 47 das Ansprechen auf einen positivgehenden Eingangssignalübergang. Das Vorsehen von gesonderten Ausgangssignalen A und A*, und *, usw., gestattet dem Puffer, zur Stromeinsparung auf seinen Minimalstrom­ zustand überzugehen, während gleichzeitig der Vordecodierer 32 in einen Nullstromzustand versetzt wird. Der Vorde­ codierer 32, der in Verbindung mit dem Zeilendecodierer 35 benutzt wird, gestattet, die Anzahl der Ansteuervorrich­ tungen 65, die in den NOR-Schaltungen benutzt werden, auf die Hälfte zu verringern, wobei dann die Verwendung einer NOR-Schaltung für jeweils vier Zeilenleitungen 13 die erforderlichen Ansteuervorrichtungen um weitere zwei reduziert. Daher erfordert ein 1-aus-256-Decoder nur vierundsechzig NOR-Schaltungen, jede mit drei Tran­ sistoren 65. Verglichen mit den üblichen 256 NOR-Schal­ tungen mit jeweils acht Eingangstransistoren ist die Ver­ ringerung der Belastung und der Anzahl der Vorrichtungen sehr günstig. Der zeilengemeinsame oder Multiplexdecodierer 33 hat eine einfache NOR-Schaltung mit zwei Eingangstran­ sistoren 60, bei denen eine Gegentaktausgangsstufe 63, 64 für eine verbesserte Ansteuerung benutzt wird. Der Zeilen­ decoder 35 ist eine NOR-Schaltung mit drei Eingängen mit einem weiteren Transistor 66 in jeder NOR-Schaltung, wo­ bei an der Gateelektrode das Signal CE zur Stromsparsteue­ rung anliegt; im Stromsparbetrieb hat das Signal CE den niedrigen Wert.

Die Spaltenwählschaltungen

Gemäß Fig. 1 enthält die Spaltenwählschaltungsanordnung vier Eingangspuffer 30, welches die gleichen Puffer wie die Eingangspuffer sind, die für die Adreßbits A0 und A1 benutzt werden. Die acht Adreß- und Komplementausgangs­ signale der vier Puffer auf den Leitungen 75 werden an einen 1-aus-9-Decodierer 76 angelegt, der eine von neun Aus­ gangsleitungen 77 aktiviert, die zu den Massewählschal­ tungen 15 gehen. Eine der neun Masseleitungen in jeder der Gruppen 10-1 bis 10-8 wird daher zuerst ausgewählt, bevor die Ausgangsspaltenleitung ausgewählt wird. Die Leitungen 77 sind außerdem Eingangsleitungen eines Spal­ tenwähldecodierers 78; dieser Decodierer benutzt die Ausgangs­ signale A8 und auf zwei der Leitungen 70 als Eingangs­ signale zum Auswählen einer der beiden Seiten für die eine von neun Leitungen 77, welche den hohen Signalwert führt. Ein 1-aus-8-Ausgangssignal auf Leitungen 79 wird an die Spaltenwähler 16 angelegt.

Es ist wichtig, daß die Auswahl mit virtueller Masse auf den Leitungen 77 so schnell wie möglich decodiert und verfügbar gemacht wird, um die Zugriffszeit zu minimieren.

Eine Verzögerung kann für das Aktivieren der Spaltenwähl­ schaltungen an den Leitungen 79 toleriert werden. Die Zeit des Betätigens der Virtuelle-Masse-Wähler 15 hat einen merklicheren Einfluß auf die Zugriffszeit als die des Betätigens der Spaltenwähler 16, bei denen die Ver­ zögerung toleriert werden kann. Das Virtuelle-Masse-Wähl­ signal wird daher direkt aus den Adreßeingangssignalen A8-A11 decodiert und benutzt, um die Massewähler 15 zu ak­ tivieren, und dann wird das Massewählsignal auf den Lei­ tungen 77 in dem Decodierer 78 mit dem LSB-Bit der Spal­ tenadresse, A8, benutzt, um das Spaltenwählsignal zu erzeugen.

Fig. 6 zeigt ausführlich den Decodierer 76. Die Adressen und Komplemente für die Bits A8 bis A11 aus den Puffern 30 auf den Leitungen 75 werden als Eingangssignale für Ansteuertransistoren 80 in einem Satz von neun NOR-Schal­ tungen, von denen zwei gezeigt sind, benutzt. Zur 1-aus- 9-Auswahl haben sieben der NOR-Schaltungen drei Transisto­ ren 80 und zwei haben vier Transistoren 80. Die NOR- Schaltungen haben Verarmungslastelemente 81 und einen durch das Signal CE angesteuerten Stromspartransistor 82 in Reihe. Ein Ausgangsschaltungspunkt 83 ist mit einer modifizierten Gegentaktschaltung verbunden, die einen Invertertransistor 84 zum Ansteuern eines Ausgangstran­ sistors 85 und einen direkt angesteuerten Ausgangstran­ sistor 86 mit niedrigem Schwellenwert hat. Transistoren 87 und 88 ergeben mit dem Signal CE an den Gateelektro­ den die Stromsparbetriebsart, in der sämtliche Leitungen 77 auf dem niedrigen Signalwert gehalten werden. Ein Transistor 89 erfüllt dieselbe Funktion wie die Transisto­ ren 71 in dem Zeilendecodierer. Die Schaltung zum Anlegen einer hohen Spannung an die ausgewählte eine von neun Leitungen 77 während der Programmierung enthält drei Rei­ hentransistoren 72, 73, 74, wie sie für die Zeilenlei­ tungen in Fig. 5 benutzt werden. In diesem Fall hat jedoch der Transistor 72 das Signal VPC statt des Signals VPR an seiner Gateelektrode.

In Fig. 7 ist der Wähler 78 ausführlich gezeigt. Acht UND/ODER-Schaltungen mit vier Eingängen, die Paare von Eingangstransistoren 90 haben, sprechen auf die neun Massewählleitungen 77 an; ein Paar Transistoren 91, das allen diesen acht UND/ODER-Schaltungen gemeinsam ist, spricht auf A8 und auf den Leitungen 75 an. Jede UND/ ODER-Schaltung hat ein Verarmungslastelement 92 und steuert einen Ausgangstransistor 93 an. Diese Ausgangs­ stufe hat ein Verarmungslastelement 94 und ein gemein­ sam benutztes Stromspargate 95, das allen acht gemein­ sam ist. Die Spaltenwählleitungen 79 sind mit diesen Ausgangsschaltungen über Reihentransistoren 96 verbunden, die das Signal an ihren Gateelektroden haben. Eine hohe Spannung zum Programmieren wird durch Reihenschal­ tungen erzeugt, die die Transistoren 72, 73, 74 enthal­ ten, welche, wie zuvor, mit jeder Leitung 79 verbunden sind. Die Transistoren 96 trennen die hohe Spannung auf der einen Leitung 79, die den hohen Signalwert führt, während des Programmierens, um zu verhindern, daß die hohe Spannung über das Verarmungslastelement 94 in Vcc entladen wird.

Die Zellenmatrix

Gemäß Fig. 8 ist die Zellenmatrix 10 eine Matrix aus Zeilen und Spalten von Speicherzellen 10′, von denen jede ein elektrisch programmierbarer IG-Feldeffekt­ transistor ist, der eine Steuergateelektrode 101, eine Sourceelektrode 102, eine Drainelektrode 103 und ein Floating-Gate, d. h. eine potentialmäßig nicht festge­ legte Gateelektrode 104 zwischen der Steuerelektrode 101 und dem Kanal zwischen Source- und Drainelektrode hat.

Die Steuergateelektroden 101 sämtlicher Zellen in jeder Zeile sind mit einer Leitung eines Satzes von Zeilen­ leitungen oder X-Leitungen 13 verbunden. In dem be­ schriebenen Beispiel gibt es 256 Leitungen 13, die aus der X-Decodierschaltungsanordnung kommen, welche eine von 256 auf der Basis einer 8-Bit-X- oder -Zeilennadres­ se auf den Leitungen 12 auswählt, wie oben erläutert. Bei einem Lesebetrieb geht die ausgewählte Leitung der Leitungen 13 auf den hohen Signalwert, während die übri­ gen weiterhin den niedrigen Signalwert führen.

Die Drainelektroden 103 von benachbarten Zellen 10′ sind gemeinsam mit Y-Ausgangsleitungen 105 verbunden; in die­ sem Beispiel gibt es vierundsechzig Leitungen 105, die so aufgeteilt sind, daß ein 8-Bit-Parallelausgangssignal 11 von der Vorrichtung erzeugt wird, wobei jede Leitung 105 einen Ausgang von zwei Spalten von Zellen 10′ bildet, so daß es acht Gruppen von sechzehn Zellen pro Gruppe gibt und jede Gruppe acht der Leitungen 105 enthält. Die Leitungen 105 sind mit der Spannung Vcc über Last­ transistoren 121 und mit einem von acht Transistoren 16-1 bis 16-8 und daher mit einer Y-Ausgangsleitung 106 verbunden (es würde acht gesonderte Leitungen 106 geben, eine für jede sechzehn Zellen breite Gruppe). Die Gate­ elektroden der Transistoren 16-1, 16-2, usw. sind so angeschlossen, daß sie die Spaltenwählspannung auf den Leitungen 79 empfangen, die eine Spannung mit dem Si­ gnalwert 1 (oder Vpp für die Programmierung) an eine dieser Gateelektroden anlegen und die anderen auf der Spannung Vss halten, basierend auf der 4-Bit-Spalten­ adresse an den Eingangsstiften 14. Eine 4-Bit-Adresse wird benutzt, um eine von sechzehn Zellen 10′ in einer Gruppe auszuwählen; nur die drei MSB-Bits A9-A11 der 4-Bit-Y-Adresse A8-A11 würden benötigt, um eine von acht Leitungen auszuwählen, das LSB-Adreßbit A8 wird aber aufgrund der Anordnung mit virtueller Masse benötigt.

Die Sourceelektroden 102 von benachbarten Zellen 10′ sind gemeinsam mit einem weiteren Satz von Spaltenlei­ tungen 107 verbunden, die als Masseleitungen fungieren.

In jeder Gruppe von sechzehn Zellen 10′ werden neun Lei­ tungen 107 benötigt. Das heißt, für eine M×N-Natrix beträgt die Anzahl der Masseleitungen (N/2)+1. Jede Lei­ tung 107 ist über eine Lastvorrichtung 108 mit der Span­ nung Vcc verbunden und ist außerdem über einen Masse­ wähltransistor 15-1, 15-2, usw. mit Masse oder der Span­ nung Vss verbunden. Die Gateelektroden von allen diesen Transistoren 15-1, usw., aus denen die Massewählschaltung 15 aufgebaut ist, sind über Leitungen 77 mit dem oben er­ läuterten Wähler 76 verbunden. Der Massewähler 76 akti­ viert nur eine der Leitungen 77 für eine bestimmte Y- Adresse, weshalb nur einer der Transistoren 15-1, 15-2, usw. leitend ist.

Ein kleiner Teil der Zellenmatrix von Fig. 8 ist in Fig. 9 gezeigt, die sechzehn der Zellen 10′, vier der X-Adreßleitungen 13 und fünf Metallstreifen, welche die Y-Ausgangsleitungen 105 oder Masseleitungen 107 bilden, enthält. Gemäß Fig. 9 und gemäß den Schnittansichten in den Fig. 10A-10D bestehen die Source- und Draingebie­ te 102 und 103 aus N⁺-diffundierten Gebieten in einer kontinuierlichen Bahn von "X"-förmigen "Graben"-Flächen, die außerdem Kanalgebiete 109 zwischen jeder Source­ elektrode und jeder Drainelektrode und Kontaktflächen 110 und 111 für Metall/Graben-Kontakte enthalten. Die Metallausgangsleitungen 105 berühren die gemeinsamen N⁺-Gebiete 112 des Grabens in Kontaktflächen 110, während die metallischen Masseleitungen 107 die gemeinsamen N⁺- Gebiete 113 des Grabens in den Flächen 111 berühren. Je­ des der gemeinsamen Gebiete 112 oder 113 bildet die Source- oder Drainelektroden von vier der Transistoren 10′. Die Zellenmatrix ist in einer Fläche einer Silicium­ scheibe 114 gebildet und ein dickes Feldoxid 115 bedeckt diese gesamte Fläche mit Ausnahme der Grabenbereiche. P⁺-Ka­ nal-Begrenzungsgebiete 116 sind in der üblichen Weise sämt­ lichem Feldoxid unterlagert. Seichte N⁺-arsenimplantier­ te Gebiete 102′ und 103′ dienen als Verlängerungen der Source- und Draingebiete 102 und 103, wo die Steuergate­ elektroden 111 die Floating-Gates 104 überlappen, und P-Gebiete 117, die durch schneller diffundierendes Bor gebildet sind, erzeugen die Programmierleistungsvortei­ le, die aus der herkömmlichen P⁺-Zone resultierten. Eine dünne Gateoxidschicht 118 isoliert das Floating-Gate von dem Kanal 109, und eine dünne Oxidschicht 119 iso­ liert das Floating-Gate von der Steuergateelektrode 101. Eine dicke Schicht von aufgebrachtem Zwischenlagenoxid 120 trennt die zweite Lage Polysilicium, die die X-Lei­ tungen 13 bildet, und die Steuergateelektroden 101 von den metallischen Leitungen 105 und 107.

Die EPROM-Zellen 10′ werden programmiert, indem eine hohe Spannung von etwa +18 V an eine Drainelektrode 103 und eine Sourceelektrode 102 angelegt wird, während die Steuergateelektrode einer ausgewählten Zelle auf der Spannung Vpp gehalten wird. Ein durch die Zellen fließen­ der hoher Strom bewirkt, daß die Emission von Elektronen durch das Gateoxid 118 das Floating-Gate 104 auflädt. Das hat zur Folge, daß die Schwellenspannung der Zelle auf über Vcc (üblicherweise +5 V) erhöht wird. Die Ladung auf dem Floating-Gate wird unbegrenzt bleiben. Das Löschen erfolgt, indem die Vorrichtung ultraviolet­ tem Licht ausgesetzt wird, welches die Floating-Gates 104 entlädt.

Die Wählschaltungsanordnung und die Zellenmatrix müssen für einen richtigen Betrieb gewisse Forderungen er­ füllen. Das Programmieren einer Zelle erfordert eine Spannung von ungefähr +18 V an der Drainelektrode 103 und einen Source-Drain-Strom von 0,5 bis 3,0 mA. Das Le­ sen der EPROM-Matrixzelle erfordert das Erfassen von Strömen in dem Bereich von 15 bis 60 µA.

Als ein Beispiel für einen Lesebetrieb in der Schaltung von Fig. 8 wird angenommen, daß Xa (eine der Zeilen­ 13) den hohen Signalwert (Vcc-Vt) führt, und daß die Transistoren 15-2 und 16-2 durch Masse- und Spaltenwähler eingeschaltet sind. Sämtliche anderen Transistoren 15 und 16 sind abgeschaltet. Der Transistor 15-2 muß groß genug sein, um das Potential der Lastvorrichtung 108a für diese Leitung zu verringern, jeden Strom durch die Transistoren 10′a und 10′c zur Masse zu leiten und einen sehr niedrigen Wert von ungefähr 0,2 bis 0,3 V an dem Schaltungspunkt 111a aufrechterhalten. Die Lastvorrichtung 108b wird benötigt, um den Schaltungspunkt 111b bis zu einem Punkt aufzuladen, an welchem die Zelle 10′b abgeschaltet wird. Dadurch wird die Notwendigkeit beseitigt, daß der Leseverstärker 17, der mit der Ausgangsleitung 106 verbunden ist, die Kapazität des Schaltungspunktes 111b und über diesen hinaus auflädt. Die Zelle 10′b wird mit einer niedrigen Spannung an dem Schaltungspunkt 111b aufgrund des Körpereffekts der Transistoren 10′ abgeschaltet. Der Körpereffekt ist aufgrund des P⁺-Gebietes in dem Kanal, wie es beim Herstellen dieser Transistoren benutzt wird, groß.

Zum Programmieren der Zelle 10′a werden dieselben Transistoren 15-2 und 16-2 eingeschaltet (die anderen werden abgeschaltet), wie bei einem Lesebetrieb, aber diesesmal haben die eingeschalteten Transistoren 15-2 und 16-2 eine große positive Spannung Vpp an ihren Gateelektroden, wie sie in den Schaltungen mit den Transistoren 72, 73, 74 gebildet wird, die oben erläutert sind. Der Transistor 15-2 muß groß genug sein, um den Schaltungspunkt 111a auf ungefähr 0,3 V zu halten, und einen durchfließenden Strom von 1 bis 3 mA haben. Der Transistor 16-2 wird eine große Spannung +Vpp an seiner Drainelektrode haben, die eine große Spannung an dem Schaltungspunkt 110a bewirkt. Die Lastvorrichtung 108b lädt wieder den Schaltungspunkt 111b auf, diesesmal so, daß die Zelle 10′b nicht programmiert wird. Eine Spannung von +3 V oder mehr an dem Schaltungspunkt 111b wird die Zelle 10′b am Programmieren hindern.

Die Spaltenleitungen 105 sind jeweils durch einen Lasttransistor 121 mit der Spannung Vcc verbunden; die Gateelektroden dieser Lasttransistoren liegen an einer Bezugsspannung Rh. Die Spaltenleitungen 105 dienen daher als die Ausgangsschaltungspunkte 122 von Inverterschaltungen, und die unter diesen Schaltungspunkten 122 ausgewählten Schaltungspunkte werden einen Spannungswert annehmen, der von dem Verhältnis des Lasttransistors 121 zu der ausgewählten Speicherzelle 10′ abhängig ist. Bei einer programmierten Zelle mit aufgeladenem Floating-Gate wird der Transistor 10′ nicht leiten, wodurch die Leitung 105 (Schaltungspunkt 122) auf ihrer maximalen Spannung gelassen wird, während eine gelöschte Zelle 10′ mit entladenem Floating-Gate die Leitung 105 auf ihr minimales Potential ziehen wird. Ein Punkt etwa in der Mitte zwischen diesen beiden Extremen wird der Bezugspunkt für die Differenzleseverstärker 17 sein. Ein Eingang für jeden der Leseverstärker 17 führt von den Schaltungspunkten 122 über Y-Wähltransistoren 16-1, 16-2, usw. und die Leitung 106. Der andere Eingang kommt von einer Bezugsspannungsgeneratorschaltung, was im folgenden näher erläutert ist.

Die Leseverstärker und Bezugsschaltungen

In Fig. 11 sind die Leseverstärker 17 zusammen mit den Schaltungen zum Erzeugen der Referenzspannung Rh zur Verwendung in den Lastelementen 121 der Zellenmatrix und einer Spannung Vref für den Differenzleseverstärker sowie einer Referenzspannung R1 gezeigt.

Die Bezugsspannung Vref, die als ein Eingangssignal des Leseverstärkers 17 benutzt wird, stammt aus einer Schaltung, die einen EPROM-Transistor 10″, der wie die Transistoren 10′ in der Zellenmatrix hergestellt ist, und einen Lasttransistor 121′ enthält, der wie die Lasttransistoren 121 hergestellt ist (aber mit einer Kanalbreite, die doppelt so groß ist, um einen Punkt in der Mitte zu erzeugen). Ein Lasttransistor 108′ und ein Massetransistor 15′ simulieren das Lastelement 108 und die Massevorrichtung 15-1 usw., für eine "virtuelle Masse"-Spaltenleitung 107. Eine Spannung auf der Leitung 77′ an der Gateelektrode des Transistors 15′ beträgt etwa Vcc-Vt oder ist gleich einer Wählspannung auf einer der Leitungen 77, so daß die Leitung 107′ in dem Bezugsgenerator genau dieselbe Spannung, dieselbe Impedanz, usw. wie eine ausgewählte Leitung 107 in der Matrix usw. wie eine ausgewählte Leitung 107 in der Matrix aufweisen wird. Der Transistor 10″ hat eine Spannung an seiner Gateelektrode (erzeugt durch einen Transistor 123), die ebenfalls etwa Vcc-Vt beträgt oder gleich der Spannung an einer ausgewählten X-Leitung 13 ist. Auf diese Weise wird auf einer Seite eines Schaltungspunktes 122′ die Schaltung unterhalb des Schaltungspunktes 122 in der Zellenmatrix simuliert und der Betrieb wird mit dem einer Zelle in der Matrix übereinstimmen und allen Veränderungen aufgrund von Versorgungsspannungsänderungen, Temperatur, Alterung, Prozeßveränderungen in der Schwellenspannung, usw., folgen. Auf der Lastseite ist der Schaltungspunkt 122′ mit der Spannung Vcc über zwei Lastvorrichtungen verbunden. Erstens wird ein Lasttransistor 121′ benutzt, der einem der Lasttransistoren 121 für die Spaltenleitungen 105 der Matrix entspricht. Der Transistor 121′ hat dieselbe Bezugsspannung Rh an seiner Gateelektrode wie die Transistoren 121. Diese Bezugsspannung Rh an der Leitung 124 beträgt vielleicht etwa 4 V bei einer Vorrichtung, die eine Spannung von Vcc=+5 V hat. Die Bezugsspannung Rh wird so gewählt, daß die Spannungsänderung an dem Schaltungspunkt 122 optimiert ist; der Spannungsabfall sollte ausreichend sein, um abgefühlt zu werden, er sollte aber keinen vollen Signalwert haben. Zweitens liegt ein Lasttransistor 125 mit einer anderen Bezugsspannung R1 an seiner Gateelektrode zu dem Lasttransistor 121′ parallel.

In einer bevorzugten Ausführungsform hat der Lasttransistor 121′ einen Kanal, der doppelt so breit ist wie der eines Transistors 121, so daß seine Impedanz halb so groß ist. Eine weitere Möglichkeit zum Erzielen desselben Effektes besteht darin, zwei der Transistoren 10″ statt eines in Reihe zu schalten und einen Lasttransistor 121′, der gleich dem Lasttransistor 121 ist, zu benutzen. In jedem Fall wird eine Spannung Vref an dem Schaltungspunkt 122′ erzeugt, die halb so groß ist wie die Spannungsänderung an dem Schaltungspunkt 122 zwischen dem Programmier- und dem Löschzustand für einen ausgewählten Transistor 10′. Gemäß Fig. 11a geht zu einer Zeit 126 die ausgewählte X-Leitung 13 auf den hohen Signalwert, was durch eine Linie 127 dargestellt ist. In Abhängigkeit von dem Schaltungsentwurf kann die X-Wählspannung ein voller Vcc-Hub von Vss auf Vcc oder kleiner als dieser sein und von Vss bis Vcc-Vt gehen. Die Spannung an dem Schaltungspunkt 122, die durch eine Linie 128 dargestellt ist, bleibt auf einem Wert, der durch die Spannung Rh festgelegt ist, welche durch die Linie 129 gezeigt ist, wenn die ausgewählte Zelle programmiert ist (Floating-Gate aufgeladen), weil der Transistor 10′ nicht eingeschaltet wird. Andererseits, wenn der ausgewählte Transistor 10′ gelöscht wird, beginnt sich der Schaltungspunkt 122 zu einer Zeit 130 zu entladen, wenn die Schwellenspannung des Transistors 10′ durch die Spannung 127 an der ausgewählten Zeilenleitung 13 überschritten wird. Wenn die Spannung 127 weiterhin ansteigt, nimmt der durch den Transistor 10′ fließende Strom zu und die Spannung an dem Schaltungspunkt 122 nimmt ab, was durch die Kurve 131 gezeigt ist, bis sie bei einem Wert, der von dem Wert der Spannung Rh abhängig ist, flach wird. Wenn die Spannung Rh zu niedrig ist, würde der Schaltungspunkt 122 bis auf Massepotential gehen, was mehr als notwendig und nachteilig wäre, weil die Spaltenleitung dann den ganzen Weg in umgekehrter Richtung aufgeladen werden müßte. Wenn die Spannung Rh zu hoch ist, ist der Wert 128 zu hoch und liegt nahe bei der Spannung Vcc. Vref ist ein Wert, der in der Mitte zwischen dem Spannungswert 132 (für einen programmierten Transistor 10′) und dem Wert 133 (dem Endwert des Schaltungspunktes 122 für einen gelöschten Transistor 10′) liegt.

Die Aufgabe des zweiten Lasttransistors 125 und der Referenzspannung R1 ist es, die Spannung Vref zu einem Wert, der höher als der normale Wert 134 von Fig. 11a ist, während der Zeit zu verlagern, während der die Vorrichtung in der Stromsparbetriebsart ist. Der Grund dafür ist, daß in der Stromsparbetriebsart sämtliche Zeilenleitungen 13 und "virtuelle Masse"-Wählschaltungen 77 auf der Spannung Vss und somit sämtliche Spaltenleitungen 105 auf ihrem maximalen Wert sind. Beim Verlassen der Stromsparbetriebsart kann die ausgewählte Spaltenleitung 105 entladen sein oder nicht, je nach dem Zustand der ausgewählten Zelle 10′. Wenn die Spaltenleitung 105 sich nicht entlädt (d. h., wenn die ausgewählte Zelle 10′ programmiert ist), befinden sich gültige Daten bereits auf der Leitung 106. Wenn die ausgewählte Leitung 105 mit der Entladung beginnt (d. h., wenn die ausgewählte Zelle 10′ gelöscht ist), wird die Leitung 106 an dem Eingang des Leseverstärkers 17 keine gültigen Daten sehen, bis die Leitung 105 unter den Wert Vref gezogen ist. Die Aufgabe der Spannung R1 und der Last 125 ist es, die Spannung Vref höher zu machen als normal, so daß die Spaltenleitung 105, wenn sie sich längs der Kurve 131 entlädt, den Vref-Wert 134 zeitlich früher kreuzt und daher gültige Daten früher gelesen werden können. In dem Zustand mit vollem Strom (power up) steuert der Lasttransistor 121′ die Spannung Vref; die Spannung R1 ist ein Gleichstromwert, der kleiner ist als der Gleichstromwert 129 der Spannung Rh. Im Zustand mit vollem Strom ist daher der Transistor 125 in dem Vref-Generator abgeschaltet und der Vref-Wert 134 wird nur durch die Spannung Rh gesteuert. Wenn die Vorrichtung in der Stromsparbetriebsart ist, geht die Spannung R1 höher als der Rh-Wert 129 und der Lasttransistor 125 steuert, so daß die Spannung Vref höher geht. Beim Verlassen der Stromsparbetriebsart wird die zweite Last 125 langsam abgeschaltet, da die Spannung R1 durch eine RC-Verzögerung niedriger wird. Dieses langsame Abschalten ist notwendig, um die Spannung Vref davon abzuhalten, zu schnell zum normalen Wert zurückzukehren; die Spannung Vref muß jedoch innerhalb einer Zugriffszeit nahe dem normalen Wert 134 sein, so daß ein anschließender Zyklus, in welchem ein Spaltenleitungsübergang vom niedrigen zum hohen Signalwert gelesen wird, nicht anomal langsam sein wird.

Die Schaltungen, die benutzt werden, um die Spannungen Rh und R1 zu erzeugen, sind in Fig. 11 gezeigt. Rh hat einen festen Wert 129, der durch eine Teilerschaltung erzeugt wird, die drei Transistoren aufweist: ein Verarmungslastelement 135, eine Vorrichtung 136 mit niedrigem Schwellenwert und einen Anreicherungstransistor 137. Ein Ausgangsschaltungspunkt 124 liegt auf dem Rh-Wert. Ein gleicher Satz von Transistoren 135-137, die eine andere Größe aufweisen, erzeugt den Wert R1 auf der Leitung 138; für den Stromsparbetrieb wird ein Transistor 139 parallel zu dem Transistor 135 eingeschaltet, um die Spannung R1 auf einen höheren Wert zu bringen. Zu diesem Zweck geht ein Signal CE auf den niedrigen Wert, wobei ein Transistor 140 abgeschaltet wird, so daß der Schaltungspunkt 141 durch ein Verarmungslastelement 142 auf den Spannungswert Vcc gebracht wird. Das MOS-Diodenpaar 143 dient als ein Widerstand, und die Gateelektrode des Transistors 139 wird auf einem Wert nahe Vcc gehalten, solange die Stromsparbetriebsart vorhanden ist. Beim Verlassen der Stromsparbetriebsart geht CEC auf den hohen Signalwert, der Schaltungspunkt 141 geht auf den niedrigen Signalwert und die Gateelektrode des Transistors 139 entlädt sich gemäß der Zeitkonstante der RC-Schaltung, die durch den "Widerstand" 143 und einen MOS-Kondensator 144 gebildet wird.

Der Leseverstärker 17 kann irgendeiner von vielen bekannten Differenzverstärkern sein. Als Beispiel ist eine Differenzverstärkerschaltung in Fig. 11 gezeigt, die für den Leseverstärker benutzt werden kann. Diese Schaltung besteht aus einem abgeglichenen Paar von Ansteuertransistoren 145 zusammen mit Verarmungslasttransistoren 146. Ein Transistor 147 verbindet beide Ansteuertransistoren mit Masse, und dieser Transistor 147 hat eine Vorspannung an seiner Gateelektrode, die ihn veranlaßt, als eine Stromquelle zu arbeiten. Ein Eingang 148 ist durch die Ausgangsleitung 106 mit dem Schaltungspunkt 122 an der ausgewählten Spaltenleitung 105 verbunden, und der andere Eingang 149 ist mit dem Schaltungspunkt 122′, d. h. mit der Spannung Vref verbunden. Die Ausgänge 150 und 151 werden dazu tendieren, auf die Spannung Vcc oder Vss zu gehen, je nach der Polarität der Differenz zwischen den Spannungen an den Eingängen 148 und 149. Üblicherweise würden mehrere Stufen der in Fig. 11 gezeigten Schaltung in Kaskade geschaltet, um einen Leseverstärker mit hohem Verstärkungsfaktor zu bilden; d. h., die Ausgänge 150 und 151 würden mit den Eingängen 148 und 149 der nächsten Stufe 152 verbunden, usw. Der letzte Ausgang 11 wäre eine der Leitungen 150 oder 151 der letzten Stufe, die einen vollen Hub des Signalwertes aufweisen würde.

Es ist wichtig, daß der Differenzleseverstärker eine Spannung und keinen Strom "liest". Die Spannung an den Schaltungspunkten 122 oder 122′ braucht nur die Gateelektroden der Eingangstransistoren 145 aufzuladen; es gibt keine nennenswerte Strombelastung, mit Ausnahme dieses Übergangsvorganges. Daher tritt kein Spannungsabfall an den Y-Wähltransistoren 16-2 oder an anderen Decodiertransistoren, wenn ein anderes Wählschema benutzt wird, auf.

Sämtliche Leitungen 105 werden über die Lastelemente 121 aufgeladen, und sämtliche Masseleitungen 107 werden über die Lastelemente 108 aufgeladen. Nur die ausgewählten Spaltenleitungen 105 werden während eines Lesezyklus entladen, und diese nicht immer nach Masse. In dem Stromsparzustand liegen sämtliche X-Wählleitungen 13 sowie sämtliche Massewählleitungen 77 an Masse, so daß keine Entladung der Spaltenleitungen 105 und keine Gleichstromverlustleistung auftritt. Sämtliche Spaltenleitungen 105 werden auf ihrem Vorspannungspunkt 128 von Fig. 11a gehalten, so daß es beim Verlassen der Stromsparbetriebsart keine Verzögerung beim Voraufladen der Matrix gibt. Die Zufgriffszeit beim Herauskommen aus der Stromsparbetriebsart sollte dieselbe sein wie im normalen Betrieb.

Programmieren der Matrix

Es ist für die Floating-Gate-Vorrichtung 10′ charakteristisch, daß sie nur programmiert wird, wenn sie in ihrem gesättigten Gebiet bei ausreichend hohen Spannungen an der Drainelektrode 103 und an der Gateelektrode 101 betrieben wird. Eine Vorrichtung in ihrer linearen Betriebsart wird nicht programmiert. Wenn die Programmierspannungen an die Anordnung mit virtueller Masse angelegt werden, muß darauf geachtet werden, daß nur die ausgewählte Vorrichtung 10′, die zu programmieren ist, eine ausreichend hohe Spannung empfängt, so daß sie in dem gesättigten Bereich ist.

Fig. 12 zeigt das Schaltbild der Hochspannungsprogrammiersteuerschaltungen. Wenn die Spannung Vpp an dem Stift 20 auf ihren hohen Wert von etwa +21 V geht, erzeugt ein aus fünf Transistoren 154 bestehender Spannungsteiler eine Spannung an einem Schaltungspunkt 155, die zwei Inverter 156 umschaltet, um einen Schreibfreigabebefehl WE (write enable) auf einer Leitung 157 zu erzeugen. Wenn die Spannung Vpp den niedrigen Wert hat, ist daher der Befehl WE auf dem niedrigen Wert; wenn die Spannung Vpp ihren hohen Wert hat, hat WE seinen hohen Wert. Außerdem wird ein Befehl durch einen weiteren Inverter erzeugt. Eine logische Schaltung 158 empfängt den Befehl WE (oder ) zusammen mit dem Chipwählbefehl und dem Stromsparbetrieb/Programmier- Befehl PD von den Stiften 21 und 22 und erzeugt daraufhin einen Programmierfreigabebefehl auf der Leitung 159. Der Programmierfreigabebefehl hat den aktiven niedrigen Signalwert, wenn die Spannung Vpp den hohen Wert hat und wenn beide Befehle und PD den Signalwert 0 haben; wenn einer der Stifte oder wenn beide Stifte 21 und 22 den hohen Signalwert führen; ist ein Programmiersperrzustand vorhanden, und der Befehl hat den hohen Signalwert. Ein Transistor 160 empfängt den Befehl PE an seiner Gateelektrode, und er erzeugt zusammen mit seinen Reihenlastelementen ein Ausgangssignal an dem Schaltungspunkt 161, welches der Befehl VPR ist, der an den Hochspannungsschaltungen für die Zeilenadreßausgänge 13 in Fig. 5 benutzt wird. Wenn der Befehl den niedrigen Signalwert hat, geht daher der Schaltungspunkt 161 auf ein Potential nahe Vpp und schaltet sämtliche 256 Transistoren 72 für die 256 Zeilenleitungen 13 ein. Außerdem steuert der Schaltungspunkt 161 die Gateelektrode eines Transistors 162 in Reihe mit vier Transistoren 163 in einem Spannungsteiler an, der mit einem Inverter 164 eine Spannung an der Gateelektrode eines Transistors 165 zum Erzeugen von VPC erzeugt. Natürliche Verarmungstransistoren 166 in Reihe mit dem Transistor 165 und mit seinem Kurzschlußtransistor 167 erzeugen eine Spannung an dem Schaltungspunkt 168, die hoch und nahe dem Spannungswert Vpp ist, wenn den niedrigen Signalwert hat und eine geringfügige Verzögerung aufgetreten ist, da VPR auf den hohen Signalwert ging. VPC wird an jeden der Transistoren 72 für die Hochspannungsschaltungen für sämtliche Leitungen 77 und 79 für die Massewählschaltung und die Spaltenausgangswählschaltung angelegt, wie es in den Fig. 6 und 7 gezeigt ist.

Fig. 11 zeigt die Programmierschaltung zum Anlegen eines Hochspannungseingangsdatenbits an die ausgewählte Spaltenleitung 105. Jeder der acht Stifte 11 ist mit einer der gesonderten Dateneingangspuffer 170 verbunden, die nur dann freigegeben sind, wenn das Signal auf der Leitung 159 den niedrigen Wert hat. Der Ausgang eines Puffers 170 ist mit seiner Leitung 106 durch eine Hochspannungsschaltung verbunden, die eine Inverterstufe enthält, welche einen Ansteuertransistor 171 mit zwei Reihenlastelementen 172, 173 hat, die eine Hochspannung an den Gateelektroden der Transistoren 174, 175 erzeugen, wenn das Dateneingangsbit den niedrigen Signalwert hat. Das gestattet, die Spannung Vpp an die Leitung 106 über eine Leitung 176 anzulegen. Ein Transistor 177 in der Hochspannungsschaltung erfüllt die gleiche Funktion wie die obigen Transistoren 71. Ein Transistor 178 verbindet die Leitung 176 mit Masse, wenn ein Matrixentladungsbefehl ARD den hohen Signalwert hat.

Im Betrieb legen die Programmierschaltungen eine hohe Spannung an nur eine Zelle in jeder Gruppe an, wenn sie in der Programmierbetriebsart sind, aber keine hohe Spannung in jeder anderen Betriebsart. Die Spannung Vpp kann auf dem hohen Wert gehalten werden, so daß diese hohe Spannung durch die externen Schaltungen nicht schnell umgeschaltet zu werden braucht, da das eine teuerere Schaltungsanordnung erfordern und unerwünschte Übergangsvorgänge erzeugen würde. Bei nichtgewählter Vorrichtung (oder in der Stromsparbetriebsart) hat der Befehl an dem Schaltungspunkt 159 den hohen Signalwert, wodurch VPR und VPC über die Transistoren 160 und 167 auf Massepotential gehalten werden. Wenn dann die Hochspannungsversorgung von ihrem niedrigen Zustand auf ihren hohen Zustand Vpp gebracht wird, wird diese hohe Spannung an dem Schaltungspunkt 155 gelesen und WE wird erzeugt. Vpp bleibt für die Dauer der Programmierfolge auf dem hohen Wert. Wenn nun die Vorrichtung ausgewählt (oder in den Zustand mit vollem Strom gebracht) wird, indem und PD/ auf den niedrigen Signalwert gehen, während WE den hohen Signalwert hat, erfolgt der Eintritt in die Programmierbetriebsart, und geht auf den niedrigen Signalwert. Bevor VPR auf den hohen Signalwert geht, sind sämtliche Spaltenleitungen 105 und die Virtuelle-Masse-Leitungen 107 auf ihrer normalen Vorspannung von nahezu Vcc aufgrund der Lasttransistoren 108 und 121, mit Ausnahme der ausgewählten Leitungen. Die ausgewählte Zeilenleitung 13 ist auf Vcc, aber alle Zellen 10′ an dieser Leitung sind im Triodenbetrieb und es kann keine Programmierung stattfinden, obgleich ein Dateneingangsbit den niedrigen Signalwert hat und sich die Leitung 106 über die Leitung 176 auf den hohen Wert auflädt. Der Wähltransistor 16-2, hat nur die Spannung Vcc an seiner Gateelektrode, so daß er der Leitung 105 nicht gestatten wird, eine nahe bei Vpp liegende Spannung zu erreichen. Nun beginnt der Befehl VPR an dem Schaltungspunkt 161 mit dem Aufladen auf den Wert Vpp über dessen Verarmungslastelemente, während VPC durch den Transistor 165 auf Massepotential gehalten wird. Wenn die Spannung VPR an dem Schaltungspunkt 161 auf einen Wert oberhalb von etwa 10 V ansteigt, beginnt die Zeitsteuerschaltung 162-164, die Spannung VPC freizugeben. Es dauert etwa 10 µs, bis die Spannung VPR die Spannung Vpp erreicht; die Verzögerung, bevor sich die Spannung VPC zu ändern beginnt, nachdem sich die Spannung VPC zu ändern beginnt, nachdem die Spannung VPR anzusteigen begonnen hat, beträgt etwa 1,5 µs. Die ausgewählte Zeilenleitung 13 erreicht die Programmierspannung vor der ausgewählten Spaltenleitung 105, so daß die Source-Drain-Strecken von sämtlichen Transistoren 10′ in der ausgewählten Zeile äußerst leitend werden (ungeachtet dessen, ob deren Floating-Gates vorher aufgeladen wurden oder nicht) und ein Gleichgewichtszustand gemeinsam benützter Ladung erreicht wird, bevor eine Spalte auf den hohen Signalwert geht. Unter der Annahme, daß das Dateneingangssignal den niedrigen Wert oder den Wert 0 hat, wenn die Spannung VPC auf den Wert nahe der Spannung Vpp geht, erscheint dann eine hohe Spannung an der ausgewählten Leitung 79, die ausgewählte Leitung 105 zu erreichen. Wenn die Spannung dieser ausgewählten Leitung 105 auf Vpp ansteigt, werden die benachbarten nichtgewählten Spaltenleitungen 105 und Virtuelle-Masse-Leitungen Vpp auf einer Seite aufgrund der hohen Spannung an den Steuergateelektroden auf der Leitung 13 potentialmäßig erhöht. Es wird jedoch nur die ausgewählte Zelle 10′ mit zum Programmieren ausreichender Spannung gesättigt; die Zelle 10b′ auf der anderen Seite der ausgewählten Spaltenleitung 105 von der ausgewählten Zelle 10a′ wird ebenfalls gesättigt, wird aber eine so große Spannung an ihrem Sourceschaltungspunkt 111b haben, daß sie nicht genug Strom zum Programmieren leiten kann. Auf der anderen Seite liegt die Sourceelektrode der Zelle 10c′ an dem Schaltungspunkt 111a über den Transistor 15-2 an Masse, ihre Gateelektrode liegt über die Leitung 13 an der Spannung Vpp, aber ihre Drainelektrode liegt über das Lastelement 121 nur auf einer Spannung nahe Vcc, so daß diese Zelle nicht programmiert wird. Während VPR und VPC auf dem hohen Wert bleiben, was bis zu 50 ms dauern kann, würde eine Tendenz zum Entprogrammieren über das Zwischenlagenoxid 119 bestehen; diese Tendenz ist stark reduziert, weil die Spannung an diesem Oxid in allen Zellen außer der Zelle 10c′ in einer bestimmten Zeile aufgrund des Aufladens sämtlicher Schaltungspunkte 111 (mit Ausnahme des ausgewählten Schaltungspunktes 111a) auf dem niedrigen Wert gehalten wird. Die reduzierte Entprogrammierwirkung ergibt sich dadurch, daß nur eine Leitung 107 an Masse liegt, so daß andere Schaltungspunkte sich aufladen können und die Gate-Source- oder -Drainspannung in Zellen verringern können, bei denen es sich nicht um die ausgewählte Zelle 10a′ handelt. Nachdem die ausgewählte Zelle für eine ausreichende Zeit (vielleicht 10 bis 50 ms) auf Programmierspannungen gehalten worden ist, geht die Spannung PD/ (oder ) auf den hohen Wert und die Spannung geht ebenfalls auf den hohen Wert, wodurch die Transistoren 160 und 167 eingeschaltet werden, so daß VPR und VPC auf den niedrigen Wert gehen. An diesem Punkt muß die hohe Spannung an der ausgewählten Spaltenleitung 105 sorgfältig beseitigt werden; wenn die große Matrixkapazität über eine Speicherzelle entladen wird, würde sie eine Programmierung in nichtausgewählten Zellen erzeugen. Zu diesem Zweck bildet ein Ableitungstransistor 178 einen Weg zum Beseitigen der überschüssigen Spannung von den Spaltenleitungen über die Wähltransistoren 16-2, usw., und eine gemeinsame Leitung 106. Jede überschüssige Spannung an den Virtuelle-Masse-Leitungen 107 stellt aufgrund der Vorspannung an den Spaltenleitungen keine parasitäre Programmiergefahr dar. Die Matrixentladungsspannung ARD ist im wesentlichen das Komplement von PD/, erscheint aber nur, wenn die Spannung Vpp den hohen Wert hat, so daß sie in der Programmiersperrbetriebsart auftritt. Die Vorrichtung geht während dieser Programmsperre in den Stromsparbetrieb.

Die in der beschriebenen Speichervorrichtung verwendeten Standardanreicherungs-MOS-Transistoren (40, 41, 49, usw., in Fig. 5 und ff.) haben eine Schwellenspannung von etwa +0,8 bis +1,0 V, unter der Annahme eines Wertes von +5 V für die Spannung Vcc, und dieser Schwellenwert ist das Ergebnis einer Abdeckborimplantierung herkömmlichen Typs, wobei die natürlichen Transistoren durch Photolack geschützt sind. Die natürlichen Transistoren (45, 48, 54, usw.) sind nichtimplantiert und haben einen Schwellenwert von etwa +0,2 bis +0,3 V, was einen niedrigeren Source-Drain-Spannungsabfall ergibt, der in vielen Teilen der dargestellten Schaltungen vorteilhaft ist. Der dritte Typ von Transistor ist der Standardverarmungstransistor (wie die Transistoren 42, 47, 50, usw.) der mit der Abdeckborimplantierung für die Standardanreicherungsvorrichtungen implantiert wird, aber dann eine selektive N-leitende Implantierung empfängt, welche einen Schwellenwert von etwa -3,4 V erzeugt. Der vierte Typ ist eine "natürliche Verarmung"-Vorrichtung, die die N-leitende Implantierung empfängt, aber nicht die Borimplantierung, so daß sie einen Schwellenwert von etwa -3,8 bis -4,0 V hat; diese Vorrichtungen werden beispielsweise als Transistoren 73, 74 in den Hochspannungsschaltungen benutzt.

Claims (14)

1. Elektrisch programmierbare Speichervorrichtung mit einer Matrix aus Zeilen und Spalten von Speicherzellen, mit einer Einrichtung zum Verbinden einer ausgewählten Spalte mit einem Eingang eines Differenzleseverstärkers, einer Einrichtung zum Verbinden der ausgewählten Spalte mit einem Bezugspotential, einer Einrichtung zum gesonderten Verbinden jeder Spalte mit einer Versorgungsspannung über erste Lastvorrichtungen, einem Bezugsschaltungspunkt, der mit dem anderen Eingang des Differenzleseverstärkers verbunden ist, und einer Einrichtung zum Verbinden des Bezugsschaltungspunkts mit dem Bezugspotential über eine Blindspeicherzelle, die Speicherzellen der Matrix entspricht, dadurch gekennzeichnet, daß das Verbinden der ausgewählten Spalte (105) mit einem Bezugspotential über eine aus zwei Speicherzellen ausgewählte Speicherzelle (10′a, 10′b) erfolgt, die mit der einen Spalte verbunden ist, daß eine Einrichtung (15′, 125) vorgesehen ist, die den Bezugsschaltungspunkt (124) über eine zweite Lastvorrichtung (121′), die einer ersten Lastvorrichtung (121) entspricht, und über eine dritte Lastvorrichtung (125), deren Impedanz kleiner ist als die Impedanz der zweiten Lastvorrichtung (121′), mit der Versorgungsspannung verbindet, und daß ferner Mittel (138, 77′) vorgesehen sind, die während eines Lesebetriebs nur die zweite Lastvorrichtung (121′) und während eines Stromsparbetriebs die dritte Lastvorrichtung (125) aktivieren.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen elektrisch programmierbare Floating-Gate-ROM-Zellen sind.

3. Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Impedanz der dritten Lastvorrichtung (125) beim Verlassen des Stromsparzustandes gemäß einer RC-Zeitverzögerung vergrößert wird.

4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ersten, die zweiten und die dritten Lastvorrichtungen Transistoren sind, an deren Gateelektroden eine Vorspannung anliegt.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die an die erste und an die zweite Lastvorrichtung (121, 121′) angelegte Vorspannung kleiner als die Versorgungsspannung, aber viel größer als eine Schwellenspannung ist und daß die an die dritte Lastvorrichtung (125) angelegte Vorspannung größer als die an die erste und an die zweite Lastvorrichtung (121, 121′) angelegte Vorspannung ist.

6. Speichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Lastvorrichtung (121′) eine Impedanz hat, die halb so groß ist wie die der ersten Lastvorrichtungen.

7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Blindspeicherzelle (10″) genau den gleichen Aufbau wie eine der Speicherzellen (10) hat.

8. Elektrisch programmierbare Speichervorrichtung; mit einer Matrix aus Zeilen und Spalten von Speicherzellen in einer Fläche eines Halbleiterkörpers, wobei jede Speicherzelle einen Transistor enthält, der eine Steuerelektrode und einen Stromweg zwischen einer ersten und einer zweiten Elektrode hat, mehreren Zeilenleitungen, wobei die Steuerelektroden von sämtlichen Transistoren in jeder Zeile mit einer Zeilenleitung elektrisch verbunden sind, mehreren Spaltenleitungen, wobei abwechselnde erste und zweite Spaltenleitungen, die nebeneinanderliegen, als Masseleitungen bzw. Ausgangsleitungen dienen und wobei sämtliche ersten Elektroden von benachbarten Transistoren in benachbarten Spalten von Speicherzellen mit einer ersten Spaltenleitung verbunden sind, die als Masseleitung dient, während sämtliche zweiten Elektroden von benachbarten Transistoren in benachbarten Spalten von Speicherzellen mit einer zweiten Spaltenleitung verbunden sind, die als Ausgangsleitung dient, einer Zeilendecodiereinrichtung zum Auswählen einer Zeilenleitung für den Zugriff auf die Matrix durch Anlegen einer Zeilenwählspannung an die eine Zeilenleitung, einer Spaltendecodiereinrichtung für den Zugriff auf die Matrix durch Auswählen einer ersten Spaltenleitung und Verbinden derselben mit Masse durch einen Masseverbindungstransistor und Auswählen einer zweiten Spaltenleitung und Verbinden derselben mit einem Ausgangsschaltungspunkt durch einen Wähltransistor, und einem Differenzleseverstärker, von welchem ein Eingang mit dem Ausgangsschaltungspunkt und ein weiterer Eingang mit einer Bezugsquelle verbunden ist, gekennzeichnet durch eine Einrichtung (138, 77′) zum Ändern der Bezugsquelle zwischen einem Wert, wenn die Speichervorrichtung in einer Lesebetriebsart ist, und einem anderen Wert, wenn die Speichervorrichtung in einer Stromsparbetriebsart ist.

9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Spaltendecodiereinrichtung (78) ein Adreßeingangssignal empfängt und nur eine der ersten Spaltenleitungen (107) sowie nur eine der zweiten Spaltenleitungen (105) für ein bestimmtes Adreßeingangssignal auswählt.

10. Speichervorrichtung nach Anspruch 8 und 9, dadurch gekennzeichnet, daß die Transistoren IG-Feldeffekttransistoren sind und daß die ersten Elektroden Sourcegebiete und die zweiten Elektroden Draingebiete sind.

11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Transistoren elektrisch programmierbare Floating-Gate-Festwertspeichervorrichtungen sind, die jeweils ein Floating-Gate unterhalb der Steuerelektrode haben.

12. Speichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Bezugsquelle ein Spannungsgenerator ist, der einen Bezugstransistor (10′) entsprechend der SpeicherZelle und eine Lastvorrichtung (121′) entsprechend Lastvorrichtungen enthält, die die zweiten Spaltenleitungen (105) mit einer Spannungsversorgung (Vcc) verbinden.

13. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Bezugsquelle eine dritte Lastvorrichtung (125) enthält, die gesondert aktiviert wird und den anderen Eingang mit einer Versorgungsspannung (Vcc) verbindet.

14. Speichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß eine an die dritte Lastvorrichtung (125) angelegte Aktivierungsspannung eine Verzögerung gemäß einer RC-Zeitkonstante beim Verlassen der Stromsparbetriebsart hervorruft.