DE3103807C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Adressendecodierschaltung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine solche Adressendecodierschaltung ist aus der US 41 04 735 bekannt. Diese Schaltung enthält Puffer, die aus Eingangsadressen Signale und ihre Komplemente erzeugen. Dabei ist eine Vordecodierung vorgesehen, mit deren Hilfe aus den Adressenbits und ihren Komplementen weitere Signale erzeugt werden, die dann die eigentliche Adressierung der Speichermatrix ermöglichen. Beim Aufbau und beim Betrieb dieser bekannten Decodierschaltung sind keinerleit Maßnahmen getroffen, die einen Stromsparbetrieb ermöglichen könnten. Bei Speicherschaltungen, die beispielsweise in batteriegespeisten Taschenrechnern eingesetzt werden sollen, ist es aber höchst wünschenswert, den Speicherbetrieb möglichst stromsparend durchzuführen.

Elektrisch programmierbare Festwertspeicher oder EPROM-Vorrichtungen des Floating-Gate-Typs, d. h. mit nicht angeschlossener oder potentialmäßig nicht festgelegter Gateelektrode, werden gewöhnlich unter Verwendung von Zellenlayouts hergestellt, wie sie in den US-PS 39 84 822, 41 12 509 und 41 12 544 gezeigt sind. Mehrere Hersteller erzeugen EPROM-Vorrichtungen mit solchem Layout in 8 K-, 16 K-, 32 K- und in jüngerer Zeit mit 64 K-Bit-Größen. Das anhaltende Verlangen nach höherer Geschwindigkeit und niedrigeren Kosten macht jedoch eine Verringerung der Zellengröße oder eine Steigerung der Bitdichte erforderlich, während gleichzeitig die Prozeßkompatibilität mit dem vorhandenen N-Kanal-Herstellungsprozeß, bei dem mit polykristallinem Silicium in zwei Lagen gearbeitet wird, erhalten bleiben muß. Eines der herkömmlichen Verfahren zum Vergrößern der Matrixdichte in Festwertspeichern ist die Verwendung einer Anordnung mit virtueller Masse statt des Vorsehens einer Masseleitung für jede Spalten- oder Ausgangsleitung. Speicher mit virtueller Masse sind aus den US-PS 39 34 233 und 40 21 781 bekannt. Ein EPROM-Layout mit virtueller Masse ist aus der US-PS 41 51 021 bekannt. Die Übergangsvorgänge hoher Spannung und die hohen Ströme, die beim Programmieren von Floating-Gate-EPROM's erforderlich sind, stellen strengere Anforderungen an die Decodierschaltung als an die Schaltungen, die früher in Vorrichtungen mit virtueller Masse benutzt wurden. Aus diesem Grund wurden bei früheren EPROM-Layouts gesonderte Kontakte und Leitungen für jede Zelle benutzt, was leider übermäßig Raum auf dem Chip erforderte. Wenn jedoch getrennte Masseauswähl- und Spaltenauswählfunktionen benutzt werden, wie sie für den Betrieb eines Speichers mit virtueller Masse benötigt werden, ist die benutzte Spaltendecodierung von anderer Komplexität, vergleicht man sie mit Speichervorrichtungen, bei denen mit echter Masse gearbeitet wird. Diese Spalten- und Masseauswähladressierung sowie die Zeilenadressierung für große schnelle Vorrichtungen stellt neue Anforderungen an die Decodierschaltungsanordnung. Das Verlangen der Kunden nach einem Betrieb von EPROM-Vorrichtungen mit niedrigem Strom hat die Implementierung einer Stromsparbetriebsart (power-down mode) erfordert, die sich von der üblichen Bereitschaftsbetriebsart unterscheidet. In der Stromsparbetriebsart wird die EPROM-Vorrichtung auf eine Adresse nicht ansprechen, wenn sie jedoch die Stromsparbetriebsart verläßt, darf es keine übermäßig lange Zeit dauern, bis der normale Zugriff möglich ist. Innerhalb dieser Beschränkungen und häufig einander widersprechenden Forderungen werden verbesserte EPROM's entworfen.

Der Erfindung liegt die Aufgabe zugrunde, eine Adressendecodierschaltung der eingangs angegebenen Art zu schaffen, die einen Stromsparbetrieb ermöglicht.

Erfindungsgemäß wird diese Aufgabe mit den im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmalen gelöst. In der erfindungsgemäßen Adressendecodierschaltung werden aus den Adressenbits Signale erzeugt, die es ermöglichen, die Adressendecodierschaltung in den Stromsparbetrieb umzuschalten.

Eine vorteilhafte Weiterbildung der Erfindung ist im Patentanspruch 2 gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nun unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigt

Fig. 1 ein elektrisches Blockschaltbild einer Floating-Gate-EPROM-Halbleiterspeichervorrichtung mit der erfindungsgemäßen Adressendecodierschaltung, die

Fig. 2 und 2′ ein Zeitsteuerdiagramm, das die Spannung in Abhängigkeit von der Zeit für verschiedene Punkte in der Vorrichtung von Fig. 1 zeigt,

Fig. 3 ein elektrisches Schaltbild von Eingangspuffern, die in der Vorrichtung von Fig. 1 benutzt werden,

Fig. 4 ein elektrisches Schaltbild einer Vordecoderschaltung, die in der Vorrichtung von Fig. 1 benutzt wird,

Fig. 5 ein elektrisches Schaltbild eines Zeilendecoders und von Auswählschaltungen, die in der Vorrichtung von Fig. 1 benutzt werden,

Fig. 6 ein elektrisches Schaltbild des Decoders, der zum Auswählen mit virtueller Masse in der Vorrichtung von Fig. 1 benutzt wird,

Fig. 7 ein elektrisches Schaltbild des in der Vorrichtung von Fig. 1 benutzten Spaltenauswähldecoders,

Fig. 8 ein elektrisches Schaltbild der Zellenmatrix in der Vorrichtung von Fig. 1,

Fig. 9 eine stark vergrößerte Draufsicht auf einen kleinen Teil eines Halbleiterchips, die das geometrische Layout der Zellenmatrix in der Vorrichtung von Fig. 1zeigt, und die

Fig. 10A-10D Querschnittsansichten der Zellen von Fig. 9 nach den Linien A-A, B-B, C-C bzw. D-D in Fig. 9.

Ein Speichersystem, bei dem die zu beschreibende Adressendecodierschaltung benutzt wird, ist als Blockschaltbild in Fig. 1 gezeigt. Die Adressendecodierschaltung kann zwar in Speichervorrichtungen verschiedener Typen und Größen benutzt werden, hier ist jedoch ein Beispiel gezeigt, in welchem es sich um einen elektrisch programmierbaren Festwertspeicher oder EPROM des N-Kanal-Floating-Gate-Typs mit 32 K oder 32 768 Bits handelt, die 8×16×256 aufgeteilt sind. In handelsüblichen Ausführungsformen würde eine zusätzliche Spaltendecodierung vorgesehen werden, um eine 16 K-Bit-Vorrichtung mit der Aufteilung 8×32×64 statt 8×8×256 festzulegen, während eine 32 K-Bit-Vorrichtung 8×32×128 und eine 64 K-Bit-Vorrichtung 8×32×256 aufgeteilt würde; die dargestellte Ausführungsform wurde gewählt, um die Vorteile der Zeilendecodierschaltungsanordnung zu veranschaulichen. In Fig. 1 enthält eine mit der Bezugszahl 10 bezeichnete Zellenmatrix 32 768 Floating-Gate-Speicherzellen, die in 256 Zeilen und 128 Spalten angeordnet sind, wobei die Spalten in acht gesonderte Gruppen von Zellen 10-1 bis 10-8 aufgeteilt sind. Jede Gruppe hat eine gesonderte Eingangs-/Ausgangsklemme 11. Eine 8-Bit-Zeilenadresse, die an acht Adreßeingangsklemmen 12 angelegt wird, wird decodiert, um nur eine von 256 Zeilenleitungen 13 zu betätigen. Die Zellenmatrix hat eine Anordnung mit virtueller Masse, in der nur eine Masseleitung in jeder der Gruppen 10-1 bis 10-8 mit Masse verbunden ist, während eine benachbarte Spaltenleitung als eine Ausgangsleitung für die ausgewählte Zelle in jeder Gruppe benutzt wird. Eine 4-Bit-Spaltenadresse, die an die als integrierte Schaltung ausgebildete Vorrichtung über vier Klemmen 14 angelegt wird, wird decodiert, um eine von neun Masseleitungen in jeder Gruppe 10-1 bis 10-8 durch acht getrennte Ausgangsschaltungen 15 auszuwählen und um eine von acht Ausgangsspaltenleitungen durch acht getrennte Auswählschaltungen 16 auszuwählen. Ein Differenzleseverstärker 17 für jede Gruppe 10-1 bis 10-8 liest das Datenbit für die ausgewählte Zelle und legt ein Ausgangssignal an eine der Klemmen 11 für den Lesebetrieb an; für Programmoperationen wird ein Datenbit an einer Klemme 11 dem ausgewählten Bit in jeder Gruppe durch einen Eingangspuffer in einer Schaltungsanordnung 17 und die Auswählschaltung 16 zugeführt.

Die als integrierte Schaltung ausgebildete Vorrichtung hat in diesem Beispiel fünf weitere Klemmen zusätzlich zu den acht Datenklemmen und zwölf Adreßklemmen. Eine einzelne +5 V-Versorgungsspannung Vcc wird über eine Klemme 18 angelegt; während Masse oder Vss an einer Klemme 19 liegt. Eine Programmierspannung Vpp von etwa +25 V wird an eine Klemme 20 angelegt. Ein Chipauswählbefehl wird an eine Klemme 21 angelegt, und ein Stromsparbetrieb-/Programm-Befehl PD/ wird an eine Klemme 22 angelegt. Die letztgenannten drei, Vpp, und PD/ sind mit einer Steuerschaltung 23 verbunden, die Steuerspannungen erzeugt, um die Betriebsart des Systems festzulegen.

In der Lesebetriebsart haben Vpp und PD/ den Signalwert 0 und hat den aktiven niedrigen (aktiv LOW) Signalwert 0. Diese Zustände sind in den Fig. 2a-2e auf der linken Seite gezeigt. Wenn den niedrigen Signalwert hat, wie in Fig. 2a, und Vpp und PD/ den niedrigen Signalwert haben, wie in den Fig. 2c und 2d, und wenn die zwölf Adreßbits A0-A11 an den Klemmen 12 und 14 zur Zeit 24 in Fig. 2b gültig werden, werden acht Bits in der Matrix 10 ausgewählt (eines in jeder der Gruppen 10-1 bis 10-8) und diese acht Bits erscheinen an den Klemmen 11, wie es in Fig. 2e zu erkennen ist.

Ein weiterer Zustand ist eine Bereitschaftsbetriebsart, in der sämtliche Eingangssignale dieselben Werte haben wie in der Lesebetriebsart, mit der Ausnahme, daß den hohen Signalwert 1 hat. Hier ist der Chip in dem Lesezustand, er ist aber nicht ausgewählt, so daß, wenn eine Adresse erscheint, wie in Fig. 2b, in der Mitte, keine Datenausgabe von Fig. 2e erfolgt.

Eine Stromsparbetriebsart tritt auf, wenn das Eingangssignal PD/ den Signalwert 1 hat, wie in Fig. 2d auf der rechten Seite. Vpp hat den niedrigen Signalwert, wie in Fig. 2d; kann den niedrigen oder den hohen Signalwert haben, d. h. es ist in einem Zustand "unbeachtlich". Wenn eine Adresse erscheint, wird keine Datenausgabe erzeugt.

Die Programmierbetriebsart tritt auf, wenn das Eingangssignal Vpp auf +25 V ist, wie es in Fig. 2′c (linke Seite) zu erkennen ist, PD/ den aktiven niedrigen Wert hat, wie in Fig. 2′d, und den aktiven niedrigen Wert hat, wie in Fig. 2′a. In diesem Zustand erzeugt eine an die Klemmen 12 angelegte Zeilenadresse eine hohe Spannung (Vpp-Vt) an einer der Zeilenleitungen 13 (alle anderen sind auf dem niedrigen Signalwert). Eine Spaltenadresse an den Klemmen 14, die in der in Fig. 2′b gezeigten Weise erscheint, wählt eine von acht Spalten in jeder Gruppe aus. Es wird entweder eine hohe Spannung Vpp-Vt oder eine niedrige Spannung an die ausgewählte Spaltenleitung für jedes der acht ausgewählten Bits in den Gruppen 10-1 bis 10-8 angelegt, und zwar in Abhängigkeit davon, ob eine 0 oder eine 1 an jeder der Klemmen 11 während der in Fig. 2′e ersichtlichen Zeit vorhanden ist. Dieser Zustand bewirkt, daß die Floating-Gates der acht ausgewählten Bits geladen werden oder nicht, was von der Dateneingabe an den Klemmen 11 abhängig ist.

Wenn Vpp den hohen Signalwert hat, erzeugt nur ein Zustand, in welchem sowohl als auch PD/ den niedrigen Signalwert haben, eine Programmbetriebsart. Alle anderen Zustände erzeugen eine Programmsperrbetriebsart, wie es auf der rechten Seite von Fig. 2′ zu erkennen ist. Wenn von den Eingangssignalen oder PD/ eines oder beide den hohen Signalwert haben, wie es in Fig. 2′a oder 2′d zu erkennen ist, herrscht eine Sperrbetriebsart. Hier ist ungeachtet dessen, ob Adressen an den Klemmen 12 und 14 erscheinen oder Daten an den Klemmen 11 vorhanden sind, der Chip in einer Stromsparbetriebsart.

Die Zeilenwählschaltungsanordnung in dem System von Fig. 1 enthält Vordecodier- und Multiplexmöglichkeiten, die beträchtliche Vorteile ergeben. Jedes der acht Zeilenadreßbits A0-A7 an den Klemmen 12 wird an eine von acht Pufferschaltungen 30 angelegt, von denen jede Adressier- und Komplementspannungen A und an Leitungen 31 erzeugt, die zu Vordecodern 32 für die Bits A2 bis A7 oder zu einem zeilengemeinsamen Decoder 33 für die Bits A0 und A1 gehen. Drei der Vordecoder 32 werden für sechs Adreßbits A2 bis A7 benutzt, und jede dieser Schaltungen erzeugt vier Ausgangssignale auf Leitungen 34, welches Eingangssignale eines 1-aus-64-Zeilendecoders 35 sind. Der Decoder 35 hat vierundsechzig Ausgangsleitungen 36, von denen nur eine für eine bestimmte Adresse A2-A7 den hohen Signalwert führt; alle anderen führen den niedrigen Signalwert. Die Leitungen 36 führen gesondert zu vierundsechzig 1-aus-4-Wählerschaltungen 37, von denen jede vier Ausgänge 13 hat, welche die Zeilenleitungen für die Matrix 10 sind und sich durch sämtliche acht Gruppen 10-1 bis 10-8 erstrecken. Die Wähler 37 empfangen jeweils vier Eingangsleitungen 38 aus dem zeilengemeinsamen Decoder 33 und wählen eine der vier Leitungen 13 in Abhängigkeit von den A0- bis A1-Bits der Adresse aus.

Gemäß Fig. 3, in der zwei der Pufferschaltungen 30 ausführlich mit ihrem Schaltbild dargestellt sind, ist eine Eingangsklemme 12 mit den Gateelektroden von zwei Anreicherungstransistoren 40 und 41 verbunden. Der erste Eingangstransistor 40 hat ein Verarmungslastelement 42 und ist mit Masse über einen Transistor 43 verbunden, dessen Gateelektrode an Vcc liegt. Der Ausgang 44 der ersten Stufe ist mit der Gateelektrode eines natürlichen Transistors 45 verbunden, der gemeinsam mit dem zweiten Eingangstransistor 41 und dessen parallelen Transistor 46 mit an Masse liegender Gateelektrode den Massetransistor 43 benützt. Daher fließt Strom für alle Transistoren 40, 41, 45 und 46 über den Transistor 43. Der Schaltungspunkt 44 ist außerdem mit der Gateelektrode eines Verarmungstransistors 47 in Reihe mit dem Eingangstransistor 41 verbunden, und ein natürlicher Transistor 48 ebenfalls in Reihe mit diesen Transistoren hat das Signal CE an seiner Gateelektrode, so daß er die Stromsparbetriebsart ergibt. Der Sourceanschluß des Transistors 47 bildet eine -Ausgangsleitung 31-1, während der Drainanschluß des Transistors 41 eine *-Ausgangsleitung 31-2 bildet. Wenn an dem Eingang 12 ein Signal mit hohem Wert anliegt, ist der Transistor 41 eingeschaltet, so daß und * den niedrigen Signalwert haben. Ein weiterer Invertertransistor 49 mit einem Verarmungslastelement 50 empfängt das *-Signal an seiner Gateelektrode; dieser Inverter steuert die Gateelektrode eines Verarmungslastelements 51 in der letzten Stufe an. Der Ausgangsschaltungspunkt 44 des ersten Inverters 40 ist mit der Gateelektrode eines Anreicherungstransistors 52 in der letzten Stufe verbunden, und dieser Transistor hat einen parallelen Verarmungstransistor 53 mit an Masse liegender Gateelektrode wie der Transistor 46 für den Stromsparbetrieb. Ein natürlicher Transistor 54 mit dem Signal CE an seiner Gateelektrode erfüllt ebenfalls eine Stromerniedrigungsfunktion (pull-down function) während der Stromsparbetriebsart wie der Transistor 48.

Der Transistor 45 dient dem Zweck, den Strom durch den Transistor 43 zwischen 0- und 1-Eingangssignalen auszugleichen, so daß die Spannung an dem Schaltungspunkt 55 ungefähr konstant ist. Die Spannung an dem Schaltungspunkt 55 bildet eine kleine Vorspannung in Sperrichtung an den Transistoren 40 und 41; bei niedrigen Eingangswerten ist der Betrieb geeigneten TTL-Grenzen selbst bei niedriger Spannung Vt noch angemessen.

Die Transistoren 47 und 51 haben invertierte Ausgangssignale von vorhergehenden Stufen an ihren Gateelektroden, um den Betrieb im Vergleich zu dem zu beschleunigen, der sich bei Standardverarmungslastelementen, bei denen Gate und Source kurzgeschlossen sind, ergeben würde. Auf diese Weise wird das Potential der Gateelektroden schneller ansteigen, und die Transistoren 47 und 51 werden schneller einschalten, als wenn sie mit den betreffenden Sourceelektroden verbunden wären.

Im Stromsparbetrieb sind die Transistoren 48 und 54 durch das in Fig. 2g gezeigte Eingangssignal CE abgeschaltet. Die Steuerschaltung erzeugt CE aus PD/; diese Spannung ist das Komplement von PD/. Wenn die Transistoren 48 und 54 ausgeschaltet sind, gehen die Signale und A während der Stromsparbetriebsart beide auf den hohen Signalwert; A* und * gehen auf den niedrigen Signalwert. Aufgabe der Transistoren 46 und 53 ist es, die Ausgangssignale * und A* durch einen Leckstrom während des Stromsparbetriebes auf dem niedrigen Signalwert zu halten. In der aktiven Lesebetriebsart hat das Signal CE den hohen Wert und die Transistoren 48 und 54 sind voll leitend, so daß und * ebenso wie A und A* denselben Signalzustand haben.

Fig. 4 zeigt einen von drei Vordecodern 32. Diese Schaltung hat vier Sätze von parallelen, einen niedrigen Schwellenwert aufweisenden, natürlichen Transistorpaaren 56, die an den Gateelektroden die Ausgangssignale A, , B und haben. Diese vier parallelen Paare liegen in Reihe mit vier natürlichen Transistoren 57, die die Signale A* und * an den Gateelektroden haben. Paare der Transistoren 57 sind mit Masse über Anreicherungstransistoren 58 verbunden, die an den Gateelektroden die Signal * und B haben. Die vier Ausgänge 34 sind an Schaltungspunkte 59 zwischen den Transistoren 56 und den Transistoren 57 angeschlossen. Es sei beachtet, daß sämtliche Signale A* und B* unterhalb der Schaltungspunkte 59 und die Signale A und B oberhalb derselben sind; das ist im Stromsparbetrieb vorteilhaft.

Fig. 4a zeigt die Eingangspuffer 30 für die Bits A0 und A1 zusammen mit dem zeilengemeinsamen Decoder 33. Die Eingangspufferschaltungen sind die gleichen wie in Fig. 3, mit der Ausnahme, daß die Stromsparfunktion nicht benutzt wird, so daß die Transistoren 48 und 54 nicht vorhanden und die Verarmungstransistoren 46 und 53 weggelassen sind. Es werden keine Ausgangssignale A* oder B* erzeugt.

Der zeilengemeinsame Decoder 33 enthält vier NOR-Schaltungen mit Transistoren 60, deren Gateelektroden mit Paaren der Ausgangssignale A, , B, der Ausgänge 31 der Puffer 30 für die Adreßbits A0 und A1 verbunden sind. Jede NOR-Schaltung hat ein Verarmungslastelement 61 und erzeugt eines der vier Ausgangssignale 38 durch eine Gegentaktausgangsschaltung, die eine Inverterstufe 62 und ein Gegentakttransistorpaar 63 und 64 hat.

In Fig. 5 ist der 1-aus-64-Decoder 35 zusammen mit den 1-aus-4-Decodern 37 und den Schaltungen zum Anlegen der Programmierspannung Vpp an die Zeilenleitungen ausführlich gezeigt. Die drei Sätze von vier Leitungen 34 erstrecken sich längs des Decoders, um Eingänge für die Gateelektroden von drei Transistoren 65 in jeder der vierundsechzig NOR-Schaltungen zu bilden. Eine andere Kombination von einem Eingangssignal aus jedem der drei Sätze von Leitungen wird in jeder NOR-Schaltung benutzt, so daß für eine bestimmte Codegruppe auf den Leitungen 34 nur eine ausgewählt wird. Die drei parallelen Transistoren sind mit einem Stromsparsteuertransistor 66, der das Signal CE an seiner Gateelektrode hat, und mit einem Verarmungslastelement 67 in Reihe geschaltet. In der Stromsparbetriebsart hat das Signal CE den niedrigen Wert, und der Transistor 66 ist ausgeschaltet, so daß das Signal an dem Ausgang 36 den hohen Wert hat und kein Strom in irgendeinem der 3×64 oder 192 Transistoren 65 fließt. In der normalen Betriebsart hat das Signal CE den hohen Wert, und es ergibt deshalb einen sehr kleinen Spannungsabfall, weil es sich um einen natürlichen oder einen einen niedrigen Schwellenwert aufweisenden Transistor handelt. Bei der ausgewählten NOR-Schaltung sind sämtliche Gateelektroden der drei Transistoren auf dem niedrigen Wert und die Leitung 36 wird auf dem hohen Wert sein; bei allen anderen ist wenigstens ein Gateeingang auf dem hohen Signalwert, so daß die Leitung 36 den niedrigen Signalwert führt. Wenn die Leitung 36 den niedrigen Signalwert führt, erzeugt ein Inverter 68 in dem Decoder 37 ein Ausgangssignal mit dem hohen Wert an den Gateelektorden von vier Transistoren 69, die sämtliche vier Zeilenleitungen 13 für diesen Decoder 37 auf dem niedrigen Signalwert halten. Für die eine Leitung 36, die den hohen Signalwert führt, wird ein Satz von vier Transistoren 70 eingeschaltet, die die vier Leitungen 38 mit den vier Zeilenleitungen 13 verbinden. Nur eine dieser vier Leitungen 38 führt den hohen Signalwert, so daß nur eine der 256 Zeilenleitungen 13 den hohen Signalwert führen wird. Verarmungstransistoren 71, die die Spannung Vcc an ihren Gateelektroden haben, verhindern, daß die hohe Spannung, die während der Programmierung vorhanden ist, die Ansteuertransistoren 69 zerstört, diese Vorrichtungen 71 werden mit einer hohen Spannung an ihrer Drainelektrode abgeschaltet.

Zum Programmieren wird eine unter den 256 Zeilenleitungen ausgewählte Leitung nahe der Spannung Vpp benutzt und die anderen werden auf niedrigem Signalwert gehalten. Der Vpp-Eingang 20 ist über Sätze von drei Reihentransistoren 72, 73, 74 mit jeder der Zeilenleitungen 13 verbunden. Ein Befehl VPR, der aus Vpp, und PD/ gewonnen wird, wird an die Gateelektroden sämtlicher Transistoren 72 angelegt, so daß die Programmierung nur möglich ist, wenn und PD/ den niedrigen Signalwert haben und Vpp den hohen Signalwert hat; in jedem anderen Zustand hat der Befehl VPR den niedrigen Signalwert, und die Transistoren 72 sind abgeschaltet. Die Transistoren 73 und 74 sind alle nichteingestellte Verarmungsvorrichtungen, die einen Schwellenwert von etwa -4 V haben. Die Reihenkombination bewirkt, daß die eine Leitung 13, die den Signalwert 1 führt, auf die Spannung Vpp hochgezogen wird; alle anderen bleiben auf Vss, weil die Transistoren 69 für alle anderen eingeschaltet sind.

Die Zeilendecoderschaltungsanordnung der Fig. 3, 4 und 5 hat mehrere vorteilhafte Merkmale. In den Adreßpuffern 30 ist das langsamste Ausgangssignal A (oder B) nur zwei Inversionen (Transistoren 40 und 52) von der Adreßeingangsklemme 12, so daß die Geschwindigkeit gut ist. Außerdem beschleunigt die Verwendung des zweiten Eingangstransistors 47 das Ansprechen auf einen positivgehenden Eingangssignalübergang. Das Vorsehen von gesonderten Ausgangssignalen A und A*, und *, usw., gestattet dem Puffer, zur Stromeinsparung auf seinen Minimalstromzustand überzugehen, während gleichzeitig der Vordecoder 32 in einen Nullstromzustand versetzt wird. Der Vordecoder 32, der in Verbindung mit dem Zeilendecoder 35 benutzt wird, gestattet, die Anzahl der Ansteuervorrichtungen 65, die in den NOR-Schaltungen benutzt werden, auf die Hälfte zu verringern, wobei dann die Verwendung einer NOR-Schaltung für jeweils vier Zeilenleitungen 13 die erforderlichen Ansteuervorrichtungen um weitere zwei reduziert. Daher erfordert ein 1-aus-256-Decoder nur vierundsechzig NOR-Schaltungen, jede mit drei Transistoren 65. Verglichen mit den üblichen 256 NOR-Schaltungen mit jeweils acht Eingangsstransistoren ist die Verringerung der Belastung und der Anzahl der Vorrichtungen sehr günstig. Der zeilengemeinsame oder Multiplexdecoder 33 hat eine einfache NOR-Schaltung mit zwei Eingangstransistoren 60, bei denen eine Gegentaktausgangsstufe 63, 64 für eine verbesserte Ansteuerung benutzt wird. Der Zeilendecoder 35 ist eine NOR-Schaltung mit drei Eingängen mit einem weiteren Transistor 66 in jeder NOR-Schaltung, wobei an der Gateelektrode das Signal CE zur Stromsparsteuerung anliegt; im Stromsparbetrieb hat das Signal CE den niedrigen Wert.

Gemäß Fig. 1 enthält die Spaltenwählschaltungsanordnung vier Eingangspuffer 30, welches die gleichen Puffer wie die Eingangspuffer sind, die für die Adreßbits A0 und A1 benutzt werden. Die acht Adreß- und Komplementausgangssignale der vier Puffer auf den Leitungen 75 werden an einen 1-aus-9-Decoder 76 angelegt, der eine von neun Ausgangsleitungen 77 aktiviert, die zu den Massewählschaltungen 15 gehen. Eine der neun Masseleitungen in jeder der Gruppe 10-1 bis 10-8 wird daher zuerst ausgewählt, bevor die Ausgangsspaltenleitung ausgewählt wird. Die Leitungen 77 sind außerdem Eingangsleitungen eines Spaltenwähldecoders 78; dieser Decoder benutzt die Ausgangssignale A8 und auf zwei der Leitungen 70 als Eingangssignale zum Auswählen einer der beiden Seiten für die eine von neun Leitungen 77, welche den hohen Signalwert führt. Ein 1-aus-8-Ausgangssignal auf Leitungen 79 wird an die Spaltenwähler 16 angelegt.

Es ist wichtig, daß die Auswahl mit virtueller Masse auf den Leitungen 77 so schnell wie möglich decodiert und verfügbar gemacht wird, um die Zugriffszeit zu minimieren.

Eine Verzögerung kann für das Aktivieren der Spaltenwählschaltungen an den Leitungen 79 toleriert werden. Die Zeit des Betätigens der Virtuelle-Masse-Wähler 15 hat einen merklicheren Einfluß auf die Zugriffszeit als die des Betätigens der Spaltenwähler 16, bei denen die Verzögerung toleriert werden kann. Das Virtuelle-Masse-Wählsignal wird daher direkt aus den Adreßeingangssignalen A8-A11 decodiert und benutzt, um die Massewähler 15 zu aktivieren, und dann wird das Massewählsignal auf den Leitungen 77 in dem Decoder 78 mit dem LSB-Bit der Spaltenadresse, A8, benutzt, um das Spaltenwählsignal zu erzeugen.

Fig. 6 zeigt ausführlich den Decoder 76. Die Adressen und Komplemente für die Bits A8 bis A11 aus den Puffern 30 auf den Leitungen 75 werden als Eingangssignale für Ansteuertransistoren 80 in einem Satz von neun NOR-Schaltungen, von denen zwei gezeigt sind, benutzt. Zur 1-aus-9-Auswahl haben sieben der NOR-Schaltungen drei Transistoren 80 und zwei haben vier Transistoren 80. Die NOR-Schaltungen haben Verarmungslastelemente 81 und einen durch das Signal CE angesteuerten Stromspartransistor 82 in Reihe. Ein Ausgangsschaltungspunkt 83 ist mit einer modifizierten Gegentaktschaltung verbunden, die einen Invertertransistor 84 zum Ansteuern eines Ausgangstransistors 85 und einen direkt angesteuerten Ausgangstransistor 86 mit niedrigem Schwellenwert hat. Transistoren 87 und 88 ergeben mit dem Signal CE an den Gateelektroden die Stromsparbetriebsart, in der sämtliche Leitungen 77 auf dem niedrigen Signalwert gehalten werden. Ein Transistor 89 erfüllt dieselbe Funktion wie die Transistoren 71 in dem Zeilendecoder. Die Schaltung zum Anlegen einer hohen Spannung an die ausgewählte eine von neun Leitungen 77 während der Programmierung enthält drei Reihentransistoren 72, 73, 74, wie sie für die Zeilenleitungen in Fig. 5 benutzt werden. In diesem Fall hat jedoch der Transistor 72 das Signal VPC statt des Signals VPR an seiner Gateelektrode.

In Fig. 7 ist der Wähler 78 ausführlich gezeigt. Acht UND/ODER-Schaltungen mit vier Eingängen, die Paare von Eingangstransistoren 90 haben, sprechen auf die neun Massewählleitungen 77 an; ein Paar Transistoren 91, das allen diesen acht UND/ODER-Schaltungen gemeinsam ist, spricht auf A8 und auf den Leitungen 75 an. Jede UND/ODER-Schaltung hat ein Verarmungslastelement 92 und steuert einen Ausgangstransistor 93 an. Diese Ausgangsstufe hat ein Verarmungslastelement 94 und ein gemeinsam benutztes Stromspargate 95, das allen acht gemeinsam ist. Die Spaltenwählleitungen 79 sind mit diesen Ausgangsschaltungen über Reihentransistoren 96 verbunden, die das Signal an ihren Gateelektroden haben. Eine hohe Spannung zum Programmieren wird durch Reihenschaltungen erzeugt, die die Transistoren 72, 73, 74 enthalten, welche, wie zuvor, mit jeder Leitung 79 verbunden sind. Die Transistoren 96 trennen die hohe Spannung auf der einen Leitung 79, die den hohen Signalwert führt, während des Programmierens, um zu verhindern, daß die hohe Spannung über das Verarmungslastelement 94 in Vcc entladen wird.

Gemäß Fig. 8 ist die Zellenmatrix 10 eine Matrix aus Zeilen und Spalten von Speicherzellen 10′, von denen jede ein elektrisch programmierbarer IG-Feldeffekttransistor ist, der eine Steuergateelektrode 101, eine Sourceelektrode 102, eine Drainelektrode 103 und ein Floating-Gate, d. h. eine potentialmäßig nicht festgelegte Gateelektrode 104 zwischen der Steuerelektrode 101 und dem Kanal zwischen Source- und Drainelektrode hat.

Die Steuergateelektroden 101 sämtlicher Zellen in jeder Zeile sind mit einer Leitung eines Satzes von Zeilenleitungen oder X-Leitungen 13 verbunden. In dem beschriebenen Beispiel gibt es 256 Leitungen 13, die aus der X-Decodierschaltungsanordnung kommen, welche eine von 256 auf der Basis einer 8-Bit-X- oder -Zeilenadresse auf den Leitungen 12 auswählt, wie oben erläutert. Bei einem Lesebetrieb geht die ausgewählte Leitung der Leitungen 13 auf den hohen Signalwert, während die übrigen weiterhin den niedrigen Signalwert führen.

Die Drainelektroden 103 von benachbarten Zellen 10′ sind gemeinsam mit Y-Ausgangsleitungen 105 verbunden; in diesem Beispiel gibt es vierundsechzig Leitungen 105, die so aufgeteilt sind, daß ein 8-Bit-Parallelausgangssignal 11 von der Vorrichtung erzeugt wird, wobei jede Leitung 105 einen Ausgang von zwei Spalten von Zellen 10′ bildet, so daß es acht Gruppen von sechzehn Zellen pro Gruppe gibt und jede Gruppe acht der Leitungen 105 enthält. Die Leitungen 105 sind mit der Spannung Vcc über Lasttransistoren 121 und mit einem von acht Transistoren 16-1 bis 16-8 und daher mit einer Y-Ausgangsleitung 106 verbunden (es würde acht gesonderte Leitungen 106 geben, eine für jede sechzehn Zellen breite Gruppe). Die Gateelektroden der Transistoren 16-1, 16-2, usw. sind so angeschlossen, daß sie die Spaltenwählspannung auf den Leitungen 79 empfangen, die eine Spannung mit dem Signalwert 1 (oder Vpp für die Programmierung) an eine dieser Gateelektroden anlegen und die anderen auf der Spannung Vss halten, basierend auf der 4-Bit-Spaltenadresse an den Eingangsstiften 14. Eine 4-Bit-Adresse wird benutzt, um eine von sechzehn Zellen 10′ in einer Gruppe auszuwählen; nur die drei MSB-Bits A9-A11 der 4-Bit-Y-Adresse A8-A11 würden benötigt, um eine von acht Leitungen auszuwählen, das LSB-Adreßbit A8 wird aber auf Grund der Anordnung mit virtueller Masse benötigt.

Die Sourceelektroden 102 von benachbarten Zellen 10′ sind gemeinsam mit einem weiteren Satz von Spaltenleitungen 107 verbunden, die als Masseleitungen fungieren.

In jeder Gruppe von sechzehn Zellen 10′ werden neun Leitungen 107 benötigt. Das heißt, für eine M×N-Matrix beträgt die Anzahl der Masseleitungen (N/2)+1. Jede Leitung 107 ist über eine Lastvorrichtung 108 mit der Spannung Vcc verbunden und ist außerdem über einen Massewähltransistor 15-1, 15-2, usw. mit Masse oder der Spannung Vss verbunden. Die Gateelektroden von allen diesen Transistoren 15-1, usw., aus denen die Massewählschaltung 15 aufgebaut ist, sind über Leitungen 77 mit dem oben erläuterten Wähler 76 verbunden. Der Massewähler 76 aktiviert nur eine der Leitungen 77 für eine bestimmte Y-Adresse, weshalb nur einer der Transistoren 15-1, 15-2, usw. leitend ist.

Ein kleiner Teil der Zellenmatrix von Fig. 8 ist in Fig. 9 gezeigt, die sechzehn der Zellen 10′, vier der X-Adreßleitungen 13 und fünf Metallstreifen, welche die Y-Ausgangsleitungen 105 oder Masseleitungen 107 bilden, enthält. Gemäß Fig. 9 und gemäß den Schnittansichten in den Fig. 10A-10D bestehen die Source- und Draingebiete 102 und 103 aus N⁺-diffundierten Gebieten in einer kontinuierlichen Bahn von "X"-förmigen "Graben"-Flächen, die außerdem Kanalgebiete 109 zwischen jeder Sourceelektrode und jeder Drainelektrode und Kontaktflächen 110 und 111 für Metall/Graben-Kontakte enthalten. Die Metallausgangsleitungen 105 berühren die gemeinsamen N⁺-Gebiete 112 des Grabens in Kontaktflächen 110, während die metallischen Masseleitungen 107 die gemeinsamen N⁺-Gebiete 113 des Grabens in den Flächen 111 berühren. Jedes der gemeinsamen Gebiete 112 oder 113 bildet die Source- oder Drainelektroden von vier der Transistoren 10′. Die Zellenmatrix ist in einer Fläche einer Siliciumscheibe 114 gebildet, und ein dickes Feldoxid 115 bedeckt diese gesamte Fläche mit Ausnahme der Grabenbereiche. P⁺-Kanal-Begrenzungsgebiete 116 sind in der üblichen Weise sämtlichem Feldoxid unterlagert. Seichte N⁺-arsenimplantierte Gebiete 102′ und 103′ dienen als Verlängerungen der Source- und Draingebiete 102 und 103, wo die Steuergateelektroden 111 die Floating-Gates 104 überlappen, und P-Gebiete 117, die durch schneller diffundierendes Bor gebildet sind, erzeugen die Programmierleistungsvorteile, die aus der herkömmlichen P⁺-Zone resultierten. Eine dünne Gateoxidschicht 118 isoliert das Floating-Gate von dem Kanal 109, und eine dünne Oxidschicht 119 isoliert das Floating-Gate von der Steuergateelektrode 101. Eine dicke Schicht von aufgebrachtem Zwischenlagenoxid 120 trennt die zweite Lage Polysilicium, die die X-Leitungen 13 bildet, und die Steuergateelektroden 101 von den metallischen Leitungen 105 und 107.

Die EPROM-Zellen 10′ werden programmiert, indem eine hohe Spannung von etwa +18 V an eine Drainelektrode 103 und eine Sourceelektrode 102 angelegt wird, während die Steuergateelektrode einer ausgewählten Zelle auf der Spannung Vpp gehalten wird. Ein durch die Zellen fließender hoher Strom bewirkt, daß die Emission von Elektronen durch das Gateoxid 118 das Floating-Gate 104 auflädt. Das hat zur Folge, daß die Schwellenspannung der Zelle auf über Vcc (üblicherweise +5 V) erhöht wird. Die Ladung auf dem Floating-Gate wird unbegrenzt bleiben. Das Löschen erfolgt, indem die Vorrichtungen ultraviolettem Licht ausgesetzt wird, welches die Floating-Gates 104 entlädt.

Die Wählschaltungsanordnung und die Zellenmatrix müssen für einen richtigen Betrieb gewisse Forderungen erfüllen. Das Programmieren einer Zelle erfordert eine Spannung von ungefähr +18 V an der Drainelektrode 103 und einen Source-Drain-Strom von 0,5 bis 3,0 mA. Das Lesen der EPROM-Matrixzelle erfordert das Erfassen von Strömen in dem Bereich von 15 bis 60 µA.

Als ein Beispiel für einen Lesebetrieb in der Schaltung von Fig. 8 wird angenommen, da0 Xa (eine der Zeilenadreßleitungen 13) den hohen Signalwert (Vcc-Vt) führt, und daß die Transistoren 15-2 und 16-2 durch Masse- und Spaltenwähler eingeschaltet sind. Sämtliche anderen Transistoren 15 und 16 sind abgeschaltet. Der Transistor 15-2 muß groß genug sein, um das Potential der Lastvorrichtung 108a für diese Leitung zu verringern, jeden Strom durch die Transistoren 10′a und 10′c zur Masse zu leiten und einen sehr niedrigen Wert von ungefähr 0,2 bis 0,3 V an dem Schaltungspunkt 111a aufrechtzuerhalten. Die Lastvorrichtung 108b wird benötigt, um den Schaltungspunkt 111b bis zu einem Punkt aufzuladen, an welchem die Zelle 10′b abgeschaltet wird. Dadurch wird die Notwendigkeit beseitigt, daß der Leseverstärker 17, der mit der Ausgangsleitung 106 verbunden ist, die Kapazität des Schaltungspunktes 111b und über diesen hinaus auflädt. Die Zelle 10′b wird mit einer niedrigen Spannung an dem Schaltungspunkt 111b auf Grund des Körpereffekts der Transistoren 10′ abgeschaltet. Der Körpereffekt ist auf Grund des P⁺-Gebietes in dem Kanal, wie es beim Herstellen dieser Transistoren benutzt wird, groß.

Zum Programmieren der Zelle 10′a werden dieselben Transistoren 15-2 und 16-2 eingeschaltet (die anderen werden abgeschaltet), wie bei einem Lesebetrieb, aber diesmal haben die eingeschalteten Transistoren 15-2 und 16-2 eine große positive Spannung Vpp an ihren Gateelektroden, wie sie in den Schaltungen mit den Transistoren 72, 73, 74 gebildet wird, die oben erläutert sind. Der Transistor 15-2 muß groß genug sein, um den Schaltungspunkt 111a auf ungefähr 0,3 V zu halten, und einen durchfließenden Strom von 1 bis 3 mA haben. Der Transistor 16-2 wird eine große Spannung +Vpp an seiner Drainelektrode haben, die eine große Spannung an dem Schaltungspunkt 110a bewirkt. Die Lastvorrichtung 108b lädt wieder den Schaltungspunkt 111b auf, diesesmal so, daß die Zelle 10′b nicht programmiert wird. Eine Spannung von +3 V oder mehr an dem Schaltungspunkt 111b wird die Zelle 10′b am Programmieren hindern.

Die Spaltenleitungen 105 sind jeweils durch einen Lasttransistor 121 mit der Spannung Vcc verbunden; die Gateelektroden dieser Lasttransistoren liegen an einer Bezugsspannung Rh. Die Spaltenleitungen 105 dienen daher als die Ausgangsschaltungspunkte 122 von Inverterschaltungen, und die unter diesen Schaltungspunkten 122 ausgewählten Schaltungspunkte werden einen Spannungswert annehmen, der von dem Verhältnis des Lasttransistors 121 zu der ausgewählten Speicherzelle 10′ abhängig ist. Bei einer programmierten Zelle mit aufgeladenem Floating-Gate wird der Transistor 10′ nicht leiten, wodurch die Leitung 105 (Schaltungspunkt 122) auf ihrer maximalen Spannung gelassen wird, während eine gelöschte Zelle 10′ mit entladenem Floating-Gate die Leitung 105 auf ihr minimales Potential ziehen wird. Ein Punkt etwa in der Mitte zwischen diesen beiden Extremen wird der Bezugspunkt für die Differenzleseverstärker 17 sein. Ein Eingang für jeden der Leseverstärker 17 führt von den Schaltungspunkten 122 über Y-Wähltransistoren 16-1, 16-2, usw. und die Leitung 106. Der andere Eingang kommt von einer Bezugsspannungsgeneratorschaltung, was im folgenden näher erläutert ist.

Die Halbleitervorrichtung, die das gesamte System von Fig. 1 enthält, wird durch einen selbstjustierenden N-Kanal-Herstellungsprozeß, bei dem mit polykristallinem Silicium in zwei Lagen gearbeitet wird, hergestellt, insgesamt gemäß der Beschreibung in den oben aufgeführten US-PS 41 12 509 oder 41 12 544, indem vorteilhafterweise ein Dopeldiffusionsschritt zum Erzeugen der Programmieranreicherungs-P⁺-Gebiete benutzt wird.

Die Standardanreicherungs-MOS-Transistoren (40, 41, 49, usw., in Fig. 5 und ff.), die bei dem benutzten Prozeß hergestellt werden, haben eine Schwellenspannung von etwa +0,8 bis +1,0 V, unter der Annahme eines Wertes von +5 V für die Spannung Vcc, und dieser Schwellenwert ist das Ergebnis einer Abdeckborimplantierung herkömmlichen Typs, wobei die natürlichen Transistoren durch Photolack geschützt sind. Die natürlichen Transistoren (45, 48, 54, usw.) sind nichtimplantiert und haben einen Schwellenwert von etwa +0,2 bis +0,3 V, was einen niedrigeren Source-Drain-Spannungsabfall ergibt, der in vielen Teilen der dargestellten Schaltungen vorteilhaft ist. Der dritte Typ von Transistor ist der Standardverarmungstransistor (wie die Transistoren 42, 47, 50, usw.), der mit der Abdeckborimplantierung für die Standardanreicherungsvorrichtungen implantiert wird, aber dann eine selektive N-leitende Implantierung empfängt, welche einen Schwellenwert von etwa -3,4 V erzeugt. Der vierte Typ ist eine "natürliche Verarmung"-Vorrichtung, die die N-leitende Implantierung empfängt, aber nicht die Borimplantierung, so daß sie einen Schwellenwert von etwa -3,8 bis -4,0 V hat; diese Vorrichtungen werden beispielsweise als Transistoren 73, 74 in den Hochspannungsschaltungen benutzt.

Die oben beschriebene Adressendecodierschaltung kann in Speichervorrichtungen anderen Typs, wie beispielsweise Festwertspeichern oder Schreib-/Lesespeichern, statt lediglich in EPROMs benutzt werden.

Claims (2)

1. Adressendecodierschaltung mit einer ersten Pufferschaltung zum Empfangen eines ersten Adressenbits und zum Erzeugen einer ersten Adressierspannung sowie ihres Komplements, einer zweiten Pufferschaltung zum Empfangen eines zweiten Adressenbits und zum Erzeugen einer zweiten Adressierspannung sowie ihres Komplements, einer Logikschaltung, die die beiden Adressierspannungen und deren Komplemente empfängt und ein Adressierungssignal zum Adressieren einer Speichermatrix abgibt, dadurch gekennzeichnet, daß die Adressendecodierschaltung zur Erzielung eines Stromsparbetriebs folgende Baueinheiten enthält: Eine Schaltungseinheit in den beiden Pufferschaltungen (30), die eine dritte und eine vierte Adressierspannung (A*; B*) und ihre Komplemente (*; *) außerhalb des Stromsparbetriebs mit den gleichen Signalwerten wie die erste bzw. die zweite Adressierspannung (A; B) und ihre Komplemente (; ) erzeugt (A=A*, =*, . . .), eine Schaltungseinheit in den beiden Pufferschaltungen (30), die beim Stromsparbetrieb die erste und die zweite Adressierspannung (A; B) und ihre Komplemente (; ) auf den gleichen Signalwert bringt, sowie die dritte und die vierte Adressierspannung (A*; B*) und ihre Komplemente (*; *) auf einen anderen Signalwert bringt, wobei die Logikschaltung so angeschlossen ist, daß sie die dritte und die vierte Adressierspannung und ihre Komplemente empfängt und beim Stromsparbetrieb von diesen Spannungen so gesteuert wird, daß sie die Adressendecodierschaltung veranlaßt, einen Stromsparbetrieb anzunehmen.

2. Adressendecodierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltung eine UND/ODER-Schaltung ist, die eine 1-aus-N-Decodierfunktion hat, wobei N eine Potenz von 2 ist, und daß die erste und die zweite Adressierspannung getrennt mit der dritten und der vierten Adressierspannung verglichen werden.