DE3103807A1

DE3103807A1 - "1-aus-n-decoder fuer einen halbleiterspeicher o.dgl., verfahren zum auswaehlen von einer aus n leitungen in einer matrix und adressdecodierschaltungsanordnung"

Info

Publication number: DE3103807A1
Application number: DE19813103807
Authority: DE
Inventors: Jeffrey M. 77471 Rosenberg Tex. Klass; Paul A. 77099 Houston Tex. Reed; Isam 77031 Houston Tex. Rimawi
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1980-02-04
Filing date: 1981-02-04
Publication date: 1981-12-24
Also published as: DE3153700C2; DE3103807C2

Description

Patentanwälte

Dipl-Ing Dipl -Clic-m

E. Prinz - Dr. G. Hauser

frnstu?r ijf;r stra.f.£if

8 München 60

4. Februar 1981

TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway Dallas, Texas / ^₁SJ:. A^

Unser Zeichen: T 3407

1-aus-N-Decoder für einen Halbleiterspeicher od.dgl., Verfahren zum Auswählen von einer aus N !leitungen in einer Matrix und Adreßdecodierschaltungsanordnung

Die Erfindung bezieht sich auf Halb Ie i terijpeichervor richtungen und betrifft insbesondere elektrisch programmierbare MOS-Festwertspeicher·

Mit dem Anmeldungsgegenstand verwandte Gegenstände Finden sich in den v/eiteren deutschen I'at t nt aiuiu· idungen der Anme I derin P 3 0 40 7S7.<> und P H) 4 1 l/f..fi, Tür die die Prioritäten der US-Patentanmeldungen He rial fin. 88 78') vom 29. Oktober 1979 bzw. f.erial No. 9O 58 1 vom 1. November 1979 in Anspruch genommen, v/ordcit sind.

Elektrisch programmierbare Festwertspeicher oder MPKOM-Vorricht ungen des F Ioat i ng -Cat t- T/p:;, d.h. mit nicht- .uig«·- schlossener oder put ent i α liiiüii i q ni.-ht ι t :;t g< > 1 t-gt .-r Cate-eLekt.rode, v/t-rdt-n ί|>·'.·Λ"·Ιιΐι 1 i ·Ίι ii;ilcr Ί:! ,·ι-ίΐ- lung /cii /.flleiilayouts lit-rtjcs t e 1 1 t, .-/1,- sie in Un II.. i . ii ί ¹JfM 8.'.',

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BAD ORIGINAL

4 112 509 und 4 112 544 gezeigt sind. Mehrere Hersteller erzeugen EPROM-Vorrichtungen mit solchem Layout in 8K-, 16K-, 32K- und in jüngerer Zeit mit 64K-Bit-Größen. Das urinal tende Verlangen nach höherer Geschwindigkeit und niedrigeren Kosten macht jedoch eine Verringerung der ZeI-lengröße oder eine Steigerung der Bitdichte erforderlich, während gleichzeitig die Prozeßkompatibilität mit dem vorhandenen N-Kanal-HersteLiungsprozeß, bei dem mit polykristallinem Silicium in zwei Lagen gearbeitet wird, erhalten bleiben muß. Eines der herkömmlichen Verfahren zum Vergrößern der MatrLxdLchte in Festwertspeichern ist die Ve»rwendung einer Anordnung mit virtueller Masse staitt des Vorsehens einer Masse leitung für jede Spalten- oder Ausgangsleitung. Speicher mit virtueller Masse sind aus den US-PSen 3 9 34 2 3 3 und 4 021 781 bekannt. Ein EPROM-r.ayout mit virtueller Masse ist aus der US-PS 4 151 021 bekannt. Die Übergangsvorgänge hoher Spannung und die hohen Ströme, die beim Programmieren von Floating-Gate-EPROMs erforderlich sind, stellen strengere Anforderungen an die Decodierschaltung a Ls an die Schaltungen, die früher in Vorrichtungen mit virtueller Masse benutzt wurden. Aus diesem Grund wurden bei früheren EPROM-Layouts gesonderte Kontakte und Leitungen für jede Zelle benutzt, was ieider üben maß ig Raum auf dem Chip erforderte. Wenn jedoch getrennte Masseauswäh L- und Spaltenauswahl funktionen biMiut-'.t werden, wie sie für den Betrieb eines Speichers mit virtueLler Masse benötigt werden, ist die benutzte l'>[Ki 1 I endeeod i erung von linderer Komplexität, vergleicht iti. m sie mit Spei eher."vorr i cht .iingen, bei denen mit echter Masse gearbeitet wird. biese Spulten- und Masseauswähladress i erung sowie die Ze i lenadr es:; i ex uiuj tür große schnelle; Vorrichtungen stellt neue An f. ο nie ι ungen an die Decodietschaltungsanordnung. Das Verlangen der Kunden nach einem Betrieb von Kl'ROM-Vorr: lehtungen mit niedrigem iittom hat: die Γπιρ lenient i e rung einer St roiusparbet r leb.= : u t (|< .·./.[ .luwn iiu.de) erfordert, die sich von der üblich-n

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Bereitschaftsbetriebsart unterscheidet. In der Siromsparbetriebsart wird die EPROM-Vorrichtung auf eine Adresse nicht ansprechen, wenn sie jedoch die Stromsparbetriebsart verläßt, darf es keine übermäßig ]ange Zeit dauern, bis der normale Zugriff möglich ist. Innerhalb dieser Beschränkungen und hä\ifig einander widersx^rechenden Forderungen werden verbesserte EPROMs entworfen.

Hauptziel der Erfindung ist es, eine verbesserte elektrisch programmierbare Festwertspeichervorrichtung zu schaffen, die insbesondere eine geringere Größe und eine größere Bitdichte aufweist. Die verbesserte elektrisch programmierbare Speichervorrichtung soll eine niedrige Verlustleistung haben oder in Stroinsparbefriebsart betrieben werden können. Weiter soll eine Anordnung geschaffen werden, mittels welcher der Zugriff auf eine Speichennafrix für Lesen und/oder Programmieren auf verbesserte Weise erfolgen kann.

In einer Ausgestaltung der Erfindung werden in einer elektrisch programmierbaren Speichermatrix, die Zeilen und Spalten von Floating-Gate-Speicherzellen hat, abwechselnde Ausgangsleitungen und Masse]eifungen zwischen den Zellenspalten benutzt, was eine Anordnung mit virtueller Masse ergibt. Eine Zeile wird durch einen 'Peil eines Adreßeingangssignals ausgewählt, und eine Spalte wird durch einen anderen Teil ausgewählt. Eine Ausgangsleitung auf einer Seite der ausgewählten Spalte wird aktiviert, und eine Masselei tung wird aui dor ,-anderen Seil«; aktiviert. Ein Di f ferenzleseverstärkt^jr .spricht auf die Spannung an der ausgewählten Ausgangsleitung und auf eine Buzugsspannung an. Die Anzahl von Transistoren, die in dein Decoder für die Zeilenauswählfunktion benötigt wird, wird stark verringert, indem Vordecoder benutzt werden, die eine 1-aus-4-Auswahl für jedes Paar Adreßbits treffen, und indem dann eines dieser Wähl nu.'-.qangssignal c;

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benutzt wird, um N Multiplexer zu aktivieren, während sämtliche übrigen als Eingangssignale eines Decoders mit N Ausgängen zu den Multiplexern benutzt werden.

Die Vordecoder sind UND/ODER-Schaltungen, die zwei Paar Direkt- und Komplementadressierspannungen für jedes Adreßbit empfangen; jedes Paar enthält Adressierspannungen, die logisch gleich sind, aber durch einen Niederschwellenwerttransistor getrennt werden. Die Vordecodierschaltung wird schneller gemacht, indem die höhere Spannung jedes Paares zum Ansteuern der Eingangstransistoren der UND/ ODER-Schaltungen zwischen Vcc und Ausgangsschaltungspunkten benutzt wird, während die niedrigere Spannung jedes Paares zum Ansteuern der Eingangstransistoren der UND/ ODER-Schaltung zwischen Ausgangsschaltungspunkten und Masse benutzt wird. Die erstgenannten Eingangstransistoren haben eine niedrigere kapazitive Belastung als die letztgenannten.

Mehrere Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigen

Fig. 1 ein elektrisches Blockschaltbild einer

Floating-Gate-EPROM-Halbleiterspeichervorrichtung nach der Erfindung,

die Fig. 2 ein Zeitsteuerdiagramm, das die Spannung und 2' in Abhängigkeit von der Zeit für ver

schiedene Punkte in der Vorrichtung von Fig. 1 zeigt,

Fig. 3 ein elektrisches Schaltbild von Eingangspuffern, die in der Vorrichtung von Fig. benutzt werden,

Fig. 4 ein elektrisches Schaltbild einer Vordecoderschaltung, die in der Vorrichtung von

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Fig. 1 benutzt wird,

Fig. 5 ein elektrisches Schaltbild eines Zeilendecoders und von Auswählschaltungen, die in der Vorrichtung von Fig» 1 benutzt werden,

Fig. 6 ein elektrisches Schaltbild des Decoders,

der zum Auswählen mit virtueller Masse in der Vorrichtung von Fig. 1 benutzt wird,

Fig. 7 ein elektrisches Schaltbild des in der Vorrichtung von Fig. 1 benutzten Spaltenauswähldecoders,

Fig. 8 ein elektrisches Schaltbild der Zellenmatrix in der Vorrichtung von Fig. 1,

Fig. 9 eine stark vergrößerte Draufsicht auf einen kleinen Teil eines Halbleiterchips, die das geometrische Layout der Zellenmatrix in der Vorrichtung von Fig. 1 zeigt,

die Fig. 1OA- Querschnittansichten der Zellen von Fig.9 1OD nach den Linien A-A, B-B, C-C bzw. D-D

in Fig. 9,

Fig. 11 ein elektrisches Schaltbild der Leseverstärker und des Bezugsspannungsgenerators in der Vorrichtung von Fig. 1 und

Fig. 12 das Schaltbild der Programmiersteuerschaltung, Das Speichersystem

Ein Speichersystem, bei dem Merkmale der Erfindung benutzt werden, ist als Blockschaltbild in Fig. 1 gezeigt. Die Erfindung kann zwar in Speichervorrichtungen verschiedener

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Typen und Größen benutzt iverden, hier ist jedoch ein Beispiel gezeigt, in welchem es sich um einen elektrisch programmierbaren Festwertspeicher oder EPROM des N-Kanal-Floating-Gate-Typs mit 32K oder 32 768 Bits handelt, die 8x16x256 aufgeteilt sind. In handelsüblichen Ausführungsformen würde eine zusätzliche Spaltendecodierung vorgesehen werden, um eine 16K-Bit-Vorrichtung mit der Aufteilung 8x32x64 statt 8x8x256 festzulegen, während eine 32K-Bit-Vorrichtung 8x32x128 und eine 64K-Bit-Vorrichtung 8x32x256 aufgeteilt würde; die dargestellte Ausfuhrungsform wurde gewählt, um die Vorteile der Zeilendecodierschaltungsanordnung zu veranschaulichen. In Fig. 1 enthält eine mit der Bezugszahl 10 bezeichnete Zellenmatrix 32 768 Floating-Gate-Speicherzellen, die in 25$ Zeilen und 128 Spalten angeordnet sind, wobei die Spalten in acht gesonderte Gruppen von Zellen 10-1 bis 10-8 aufgeteilt sind. Jede Gruppe hat eine gesonderte Eingangs-/Ausgangsklemme 11. Eine 8-Bit-Zeilenadresse, die an acht Adreßeingangskleiranen 12 angelegt wird, wird decodiert, um nur eine von 256 Zeilenleitungen 13 zu betätigen. Die Zellenmatrix hat eine Anordnung mit virtueller Masse, in der nur eine Masseleitung in jeder der Gruppen 10-1 bis 10-8 mit Masse verbunden ist, während eine benachbarte Spaltenleitung als eine Ausgangsleitung für die ausgewählte Zelle in jeder Gruppe benutzt wird. Eine 4-Bit-Spaltenadresse, die an die als integrierte Schaltung ausgebildete Vorrichtung über vier Klemmen 14 angelegt wird, wird decodiert, um eine von neun Masseleitungen in jeder Gruppe 10-1 bis 10-8 durch acht getrennte Ausgangsschaltungen 15 auszuwählen und um eine von acht Ausgangsspaltenleitungen durch acht getrennte Auswählschaltungen 16 auszuwählen. Ein Differenzleseverstärker 17 für jede Gruppe 10-1 bis 10-8 liest das Datenbit für die ausgewählte Zelle und legt ein Ausgangssignal an eine der Klemmen 11 für den Lesebetrieb an; für Programmoperationen wird ein Datenbit an einer Klemme 11 dem ausgewählten Bit in jeder Gruppe durch einen Eingangspuffer in einer Schaltungsanordnung

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und die Auswahlschaltung 16 zugeführt.

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Die als integrierte Schaltung ausgebildete Vorrichtung hat in diesem Beispiel fünf weitere Klemmen zusätzlich zudsn acht Datenklemmen und zwölf Adreßklernmen. Eine einzelne +5V-Versorgungsspannung Vcc wird über eine Klemme 18 angelegt, während Masse oder Vss an einer Klemme 19 liegt. Eine Programmierspannung Vpp von etwa +25 V wird an eine Klemme 20 angelegt. Ein Chipauswählbefehl CS wird an eine Klemme 21 angelegt, und ein Stromsparbetrieb-/Programm-Befehl PD/PGM wird an eine Klemme 22 angelegt. Die letztgenannten drei, Vpp, CS und PD/PGM sind mit einer Steuerschaltung 23 verbunden, die Steuerspannungen erzeugt, um die Betriebsart des Systems festzulegen.

Systembetriebsarten

In der Lesebetriebsart haben Vpp und PD/PGM den Signalwert 0 und CS hat den aktiven niedrigen Caktiv LOW) Signalwert 0. Diese Zustände sind in den Fig. 2a-2e auf der linken Seite gezeigt. Wenn CS den niedrigen Signalwert hat, wie in Fig» 2a, und Vpp und PD/PGM den niedrigen Signalwert haben, wie in den Fig. 2c und 2d, und wenn die zwölf Adreßbits AO-A11 an den Klemmen 12 und zur Zeit 24 in Fig. 2b gültig werden, werden acht Bits in der Matrix 10 ausgewählt (eines in jeder der Gruppen 10-1 bis 10-8) und diese acht Bits erscheinen an den Klemmen 11, wie es in Fig. 2e zu erkennen ist.

Ein weiterer Zustand ist eine Bereitschaftsbetriebsart, in der sämtliche Eingangssignale dieselben Werte haben wie in der Lesebetriebsart, mit der Ausnahme, daß CS den hohen Signalwert 1 hat. Hier ist der Chip in dem Lesezustand, er ist aber nicht ausgewählt, so daß, wenn eine Adresse erscheint, wie in Fig. 2b, in der Mitte, keine Datenausgabe von Fig. 2e erfolgt.

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Eine Stromsparbetriebsart tritt auf, wenn das Eingangssignal PD/PGM den Signalwert 1 hat, wie in Fig. 2d auf der rechten Seite. Vpp hat den niedrigen Signalwert, wie in Fig. 2d; CS kann den niedrigen oder den hohen Signalwert haben, d.h. es ist in einem Zustand "unbeachtlich". Wenn eine Adresse erscheint, wird keine Datenausgabe erzeugt.

Die Programmierbetriebsart tritt auf, wenn das Eingangssignal Vpp auf +25 V ist, wie es in Fig. 2'c (linke Seite) zu erkennen ist, PD/PGM den aktiven niedrigen Wert hat, wie in Fig. 2^rd, und CS den aktiven niedrigen Wert hat, wie in Fig. 2'a. In diesem Zustand erzeugt eine an die Klemmen 12 angelege Zeilenadresse eine hohe Spannung (Vpp-Vt) an einer der Zeilenleitungen 13 (alle anderen sind auf dem niedrigen Signalwert). Eine Spaltenadresse an den Klemmen 14, die in der in Fig. 2'b gezeigten Weise erscheint, wählt eine von acht Spalten in jeder Gruppe aus. Es wird entweder eine hohe Spannung Vpp-Vt oder eine niedrige Spannung an die ausgewählte Spaltenleitung für jedes der acht ausgewählten Bits in den Gruppen 10-1 bis 10-8 angelegt, und zwar in Abhängigkeit davon, ob eine O oder eine 1 an jeder der Klemmen 11 während der in Fig. 2'e ersichtlichen Zeit vorhanden ist. Dieser Zustand bewirkt, daß die Floating-Gates der acht ausgewählten Bits geladen werden oder nicht, was von der Dateneingabe an den Klemmen 11 abhängig ist.

Wenn Vpp den hohen Signalwert hat, erzeugt nur ein Zustand, in welchem sowohl CS als auch PD/PGM den niedrigen Signalwert haben, eine Programmbetriebsart. Alle anderen Zustände erzeugen eine Programmsperrbetriebsart, wie es auf der rechten Seite von Fig. 2¹ zu erkennen ist.

Wenn von den EingangsSignalen CS oder PD/PGM eines oder beide den hohen Signalwert haben, wie es in Fig. 2^!a oder 2'd zu erkennen ist, herrscht eine Sperrbetriebsart. Hier ist ungeachtet dessen, ob Adressen an den Klemmen

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12 und 14 erscheinen oder Daten an den Klemmen 11 vorhanden sind, der Chip in einer Stromsparbetriebsart..

Die Zeilenwählschaltungen

Die Zeilenwählschaltungsanordnung in dem System von Fig. T enthält Vordecodier- und Multiplexmöglichkeiten, die beträchtliche Vorteile ergeben. Jedes der acht Zeilenadreßbits ΆΟ-Α7 an den Klemmen 12 wird an eine von acht Pufferschaltungen 30 angelegt, von denen jede Adressier- und Komplementspannungen A und A an Leitungen 31 erzeugt, die zu Vordecodern 32 für die Bits A2 bis A7 oder zu einem zeilengemeinsamen Decoder 33 für die Bits AO und A1 gehen. Drei der Vordecoder 32 werden für sechs Adreßbits A2 bis A7 benutzt, und jede dieser Schaltungen erzeugt vier Ausgangssignale auf Leitungen 34, welches Eingangssignale eines 1-aus-6 4-Zeilendecoders 35 sind. Der Decoder 35 hat vierundsechzig Ausgangsleitungen 36, von denen nur eine für eine bestimmte Adresse A2-A7 den hohen Signalwert führt; alle anderen führen den niedrigen Signalwert. Die Leitungen 36 führen gesondert zu vierundsechzig 1-aus- 4-Wählerschaltungen 37, von denen jede vier Ausgänge 13 hat, welche die Zeilenleitungen für die Matrix 10 sind und sich durch sämtliche acht Gruppen 10-1 bis 10-8 erstrecken. Die Wähler 37 empfangen jeweils vier Eingangsleitungen 38 aus dem zeilengemeinsamen Decoder 33 und wählen eine der vier Leitungen 13 in Abhängigkeit von den AO- und A1-Bits der Adresse aus „

Gemäß Fig. 3, in der zwei der Pufferschaltungen 30 ausführlich mit ihrem Schaltbild dargestellt sind, ist eine Eingangsklemme 12 mit den Gateelektroden von zwei Anreicherungstransistoren 40 und 41 verbunden. Der erste Eingangstransistor 40 hat ein Verarmungslastelement 42 und ist mit Masse über einen Transistor 43 verbunden, dessen Gateelektrode an Vcc liegt« Der Ausgang 44 der er-

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sten Stufe ist mit der Gateelektrode eines natürlichen Transistors 45 verbunden, der gemeinsam mit dem zweiten Eingangstransistor 41 und dessen parallelen Transistor mit an Masse liegender Gateelektrode den Massetransistor

43 benützt. Daher fließt Strom für alle Transistoren 40, 41, 45 und 46 über den Transistor 43. Der Schaltungspunkt

44 ist außerdem mit der Gateelektrode eines Verarmungstransistors 47 in Reihe mit dem Eingangstransistor 41 verbunden, und ein natürlicher Transistor 48 ebenfalls in Reihe mit diesen Transistoren hat das Signal CE an seiner Gateelektrode, so daß er die Stromsparbetriebsart ergibt. Der Sourceanschluß des Transistors 47 bildet eine A-Ausgangsleitung 31-1, während der Drainanschluß des Transistors 41 eine A -Ausgangsleitung 31-2 bildet. Wenn an dem Eingang 12 ein Signal mit hohem Wert anliegt, ist der Transistor 41 eingeschaltet, so daß A und A den niedrigen Signalwert haben. Ein weiterer Invertertransistor 49 mit einem Verarmungslastelernent 50 empfängt das A Signal an seiner Gateelektrode; dieser Inverter steuert die Gateelektrode eines Verarmungslastelements 51 in der letzten Stufe an. Der Ausgangsschaltungspunkt 44 des ersten Inverters 40 ist mit der Gateelektrode eines Anreicherungstransistors 52 in der letzten Stufe verbunden, und dieser Transistor hat einen parallelen Verarmungstransistor 53 mit an Masse liegender Gateelektrode wie der Transistor 46 für den Stromsparbetrieb. Ein natürlicher Transistor 54 mit dem Signal CE an seiner Gateelektrode erfüllt ebenfalls eine Stromerniedrigungsfunktion (pull-down function) während der Stromsparbetriebsart wie der Transistor 48.

Der Transistor 45 dient dem Zweck, den Strom durch den Transistor 43 zwischen 0- und 1-EingangsSignalen auszugleichen, so daß die Spannung an dem Schaltungspunkt 55 ungefähr konstant ist. Die Spannung an dem Schaltungspunkt 55 bildet eine kleine Vorspannung in Sperrichtung an den

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Transistoren 40 und 41; bei niedrigen Eingangswerten
ist der Betrieb geeigneten TTL-Grenzen selbst bei niedriger Spannung Vt noch angemessen.

Die Transistoren 47 und 51 haben invertierte Ausgangssignale von vorhergehenden Stufen an ihren Gateelektroden, um den Betrieb im Vergleich zu dem zu beschleunigen, der sich bei Standardverarmungslastelementen, bei denen Gate und Source kurzgeschlossen sind, ergeben würde. Auf diese Weise wird das Potential der Gateelektroden schneller ansteigen und die Transistoren 47 und 51 werden schneller einschalten als wenn sie mit den betreffenden Sourceelektroden verbunden wären.

Im Stromsparbetrieb sind die Transistoren 48 und 54 durch das in Fig. 2g gezeigte Eingangssignal CE abgeschaltet.

Die Steuerschaltung erzeugt CE aus PD/PGM; diese Spannung ist das Komplement von PD/PGM. Wenn die Transistoren 48
und 54 ausgeschaltet sind, gehen die Signale A und A
während der Stromsparbetriebsart beide auf den hohen Signalwert; A und A gehen auf den niedrigen Signalwert.
Aufgabe der Transistoren 46 und 53 ist es, die Ausgangssignale A und A durch einen Leckstrom während des Stromsparbetriebes auf dem niedrigen Signalwert zu halten. In der aktiven Lesebetriebsart hat das Signal CE den hohen
Wert und die Transistoren 48 und 54 sind voll leitend,
so daß A und
stand haben.

so daß A und A ebenso wie A und A denselben Signalzu-

Fig. 4 zeigt einen von drei Vordecodern 32. Diese Schaltung hat vier Sätze von parallelen, einen niedrigen Schwellenwert aufweisenden, natürlichen Transistorpaaren 56, die an den Gateelektroden die Ausgangssignale A, Ä", B und B
haben. Diese vier parallelen Paare liegen in Reihe mit vier natürlichen Transistoren 57, die die Signale A und A
an den Gateelektroden haben. Paare der Transistoren 57

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sind mit Masse über Anreicherungstransistoren 58 verbunden, die an den Gateelektroden die Signale B und B haben. Die vier Ausgänge 34 sind an Schaltungspunkte 59 zwischen den Transistoren 56 und den Transistoren 57 angeschlossen. Es sei beachtet, daß sämtliche Signale A

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und B unterhalb der Schaltungspunkte 59 und die Signale A und B oberhalb derselben sind; das ist im Stromsparbetrieb vorteilhaft.

Fig. 4a zeigt die Eingangspuffer 30 für die Bits AO und A1 zusammen mit dem zeilengemeinsamen Decoder 33. Die Eingangspufferschaltungen sind die gleichen wie in Fig.3, mit der Ausnahme, daß die Stromsparfunktion nicht benutzt wird, so daß die Transistoren 48 und 54 nicht vorhanden und die Verarmungstransistoren 46 und 53 weggelassen sind. Es werden keine Ausgangssignale A oder B erzeugt.

Der zeilengemeinsame Decoder 33 enthält vier NOR-Schaltungen mit Transistoren -60, deren Gateelektroden mit Paaren der Ausgangssignale A, A, B, B der Ausgänge 31 der Puffer 30 für die Adreßbits AO und A1 verbunden sind. Jede NOR-Schaltung hat ein Verarmungslastelement 61 und erzeugt eines der vier Ausgangssignale 38 durch eine Gegen taktaus gangs schaltung, die eine Inverterstufe 62 und ein Gegentakttransistorpaar 63 und 64 hat.

In Fig. 5 ist der 1-aus-64-Decoder 35 zusammen mit den 1-aus-4-Decodern 37 und den Schaltungen zum Anlegen der Programmierspannung Vpp an die Zeilenleitungen ausführlich gezeigt. Die drei Sätze von vier Leitungen 34 erstrecken sich längs des Decoders, um Eingänge für die Gateelektroden von drei Transistoren 65 in jeder der vierundsechzig NOR-Schaltungen zu bilden. Eine andere Kombination von einem Eingangssignal aus jedem der drei Sätze von Leitungen wird in jeder NOR-Schaltung benutzt, so daß für eine bestimmte Codegruppe auf den Leitungen 34 nur eine ausgewählt wird. Die drei parallelen Transisto-

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ren sind mit einem Stromsparsteuertransxstor 66, der das Signal CE an seiner Gateelektrode hat, und mit einem Verarmungslastelement 67 in Reihe geschaltet» In der Stromsparbetriebsart hat das Signal CE den niedrigen Wert und der Transistor 66 ist ausgeschaltet, so daß das Signal an dem Ausgang 36 den hohen Wert hat und Icein Strom in irgendeinem der 3x64 oder 192 Transistoren 65 fließt. In der normalen Betriebsart hat das Signal CE den hohen Wert und es ergibt deshalb einen sehr kleinen Spannungsabfall, weil es sich um einen natürlichen oder einen einen niedrigen Schwellenwert aufweisenden Transistor handelt. Bei der ausgewählten NOR-Schaltung sind sämtliche Gateelektroden der drei Transistoren auf dem niedrigen Wert und die Leitung 36 wird auf dem hohen Wert sein; bei allen anderen ist wenigstens ein Gateeingang auf dem hohen Signalwert, so daß die Leitung 36 den niedrigen Signalwert führt» Wenn die Leitung 36 den niedrigen Signalwert führt, erzeugt ein Inverter 68 in dem Decoder 37 ein Äusgangssignal mit dem hohen Wert an den Gateelektroden von vier Transistoren 69, die sämtliche vier Zeilenleitungen 13 für diesen Decoder 37 auf dem niedrigen Signalwert halten» Für die eine Leitung 36, die den hohen Signalwert führte wird ein Satz von vier Transistoren 70 eingeschaltet, die die vier Leitungen 38 mit den vier Zeilenleitungen 13 verbinden. Nur eine dieser vier Leitungen 38 führt den hohen Signalwert, so daß nur eine der 256 Zeilenleitungen 13 den hohen Signalwert führen wird, Verarmungstransistoren 71, die die Spannung Vcc an ihren Gateelektroden haben_# verhindern _t daß die hohe Spannung, die während der Programmierung vorhanden ist, die Änsteuertransxstoren 69 zerstört, diese Vorrichtungen 71 werden mit einer hohen Spannung an ihrer Drainelektrode abgeschaltete

Zum Programmieren x-iird eine unter den 256 2eilenleitungen ausgewählte Leitung nahe der Spannung Vpp benutzt und die anderen werden auf niedrigem Signalwert gehalten. Der Vpp-

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Eingang 20 ist über Sätze von drei Reihentransistoren 72, 73, 74 mit jeder der Zeilenleitungen 13 verbunden. Ein Befehl VPR, der aus Vpp, CS und PD/PGM gewonnen wird, wird an die Gateelektroden sämtlicher Transistoren 72 angelegt, so daß die Programmierung nur möglich ist, wenn CS und PD/PGM den niedrigen Signalwert haben und Vpp den hohen Signalwert hat? in jedem anderen Zustand hat der Befehl VPR den niedrigen Signalwert und die Transistoren 72 sind abgeschaltet. Die Transistoren 73 und 74 sind alle nichteingestellte Verarmungsvorrichtungen, die einen Schwellenwert von etwa -4 V haben. Die Reihenkombination bewirkt, daß die eine Leitung 13, die den Signalwert 1 führt, auf die Spannung Vpp hochgezogen wird? alle anderen bleiben auf Vss, weil die Transistoren 69 für alle anderen eingeschaltet sind.

Die Zeilendecoderschaltungsanordnung der Fig. 3, 4 und 5 hat mehrere vorteilhafte Merkmale« In den Adreßpuffern 30 ist das langsamste Ausgangssignal A (oder B) nur zwei Inversionen (Transistoren 40 und 52) von der Adreßeingangsklemme 12, so daß die Geschwindigkeit gut ist. Ausserdem beschleunigt die Verwendung des zweiten Eingangstransistors 47 das Ansprechen auf einen positivgehenden Eingangssignalübergang. Das Vorsehen von gesonderten AusgangsSignalen A und A", A und A , usw., gestattet dem Puffer, zur Stromeinsparung auf seinen Minimalstromzustand überzugehen, während gleichzeitig der Vordecoder 32 in einen Nullstromzustand versetzt wird. Der Vordecoder 32, der in Verbindung mit dem Zeilendecoder 35 benutzt wird, gestattet, die Anzahl der Ansteuervorrichtungen 65, die in den NOR-Schaltungen benutzt werden, auf die Hälfte zu verringern, wobei dann die Verwendung einer NOR-Schaltung für jeweils vier Zeilenleitungen 13 die erforderlichen Ansteuervorrichtungen um weitere zwei reduziert«, Daher erfordert ein 1-aus-256-Decoder nur vierundsechzig NOR-Schaltungen, jede mit drei Tran-

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sistoren 65. Verglichen mit den üblichen 256 NOR-Schaltungen mit jeweils acht Eingangstransistoren ist die Verringerung der Belastung und der Anzahl der Vorrichtungen sehr günstig. Der zeilengemeinsame oder Multiplexdecoder 33 hat eine einfache NOR-Schaltung mit zwei Eingangstransistoren 6O_P bei denen eine Gegentaktausgangsstufe 63, für eine verbesserte Ansteuerung benutzt wird. Der Zeilendecoder 35 ist eine NOR-Schaltung mit drei Eingängen mit einem weiteren Transistor 66 in jeder NOR-Schaltung, wobei an der Gateelektrode das Signal CE zur Stromsparsteuerung anliegt? im Stromsparbetrieb hat das Signal CE den niedrigen Wert.

Die Spaltenwählschaltungen

Gemäß Fig. 1 enthält die Spaltenwählschaltungsanordnung vier Eingangspuffer 30, welches die gleichen Puffer wie die Eingangspuffer sind, die für die Adreßbits AO und A1 benutzt werden. Die acht Adreß- und Komplementausgangssignale der vier Puffer auf den Leitungen 75 werden an einen 1-aus-9-Decoder 76 angelegt, der eine von neun Ausgangsleitungen 77 aktiviert, die zu den Massewählschaltungen 15 gehen. Eine der neun Masseleitungen in jeder der Gruppen 10-1 bis 10-8 wird daher zuerst ausgewählt, bevor die Ausgangsspaltenleitung ausgewählt wird. Die Leitungen 77 sind außerdem Eingangsleitungen eines Spaltenwähldecoders 78; dieser Decoder benutzt die Ausgangssignale A8 und A8 auf zwei der Leitungen 70 als Eingangssignale zum Auswählen einer der' beiden Seiten für die eine von neun Leitungen 77, welche den hohen Signalwert führt. Ein 1-aus-8-Ausgangssignal auf Leitungen 79 wird an die Spaltenwähler 16 angelegt.

Es ist wichtig, daß die Auswahl mit virtueller Masse auf den Leitungen 77 so schnell wie möglich decodiert und verfügbar gemacht wird, um die Zugriffszeit zu minimieren.

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Eine Verzögerung kann für das Aktivieren der Spaltenwählschaltungen an den Leitungen 79 toleriert werden. Die Zeit des Betätigens der Virtuelie-Masse-Wähler 15 hat einen merklicheren Einfluß auf die Zugriffszeit als die des Betätigens der Spaltenwähler 16, bei denen die Verzögerung toleriert werden kann. Das Virtuelle-Masse-Wählsignal wird daher direkt aus den Adreßeingangssignalen A8-A11 decodiert und benutzt, um die Massewähler 15 zu aktivieren, und dann wird das Massewählsignal auf den Leitungen 77 in dem Decoder 78 mit dem LSB-Bit der Spaltenadresse, A8, benutzt, um das Spaltenwählsignal zu erzeugen*

Fig. 6 zeigt ausführlich den Decoder 76. Die Adressen und Komplemente für die Bits A8 bis A11 aus den Puffern 30 auf den Leitungen 75 werden als Eingangssignale für Ansteuertransistoren 80 in einem Satz von neun NOR-Schaltungen, von denen zwei gezeigt sind, benutzt. Zur 1-aus-9-Auswahl haben sieben der NOR-Schaltungen drei Transistoren 80 und zwei haben vier Transistoren 80. Die NOR-Schaltungen haben Verarmungslastelemente 81 und einen durch das Signal CE angesteuerten Stromspartransistor 82 in Reihe. Ein Ausgangsschaltungspunkt 83 ist mit einer modifizierten Gegentaktschaltung verbunden, die einen Invertertransistor 84 zum Ansteuern eines Ausgangstransistors 85 und einen direkt angesteuerten Ausgangstransistor 86 mit niedrigem Schwellenwert hat. Transistoren 87 und 88 ergeben mit dem Signal CE an den Gateelektroden die Stromsparbetriebsart, in der sämtliche Leitungen 77 auf dem niedrigen Signalwert gehalten werden. Ein Transistor 89 erfüllt dieselbe Funktion wie die Transistoren 71 in dem Zeilendecoder. Die Schaltung zum Anlegen einer hohen Spannung an die ausgewählte eine von neun Leitungen 77 während der Programmierung enthält drei Reihentransistoren 72, 73, 74, wie sie für die Zeilenleitungen in Fig. 5 benutzt werden. In diesem Fall hat jedoch der Transistor 72 das Signal VPC statt des Signals VPR an seiner Gateelektrode.

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in Fig. 7 ist der Wähler 78 ausführlich gezeigt. Acht UND/ODER-Schaltungen mit vier Eingängen, die Paare von Eingangstransistoren 90 haben, sprechen auf die neun Massewählleitungen 77 an; ein Paar Transistoren 91, das allen diesen acht UND/ODER-Schaltungen gemeinsam ist, •spricht auf A8 und A auf den Leitungen 75 an. Jede UND/ ODER-Schaltung hat ein Verarmungslastelement 92 und steuert einen Ausgangstransistor 93 an. Diese Ausgangsstufe hat ein Verarmungslastelement 94 und ein gemeinsam benutztes Stromspargate 95, das allen acht gemeinsam ist. Die Spaltenwählleitungen 79 sind mit diesen Ausgangsschaltungen über Reihentransistoren 96 verbunden, die das Signal PE an ihren Gateelektroden haben. Eine hohe Spannung zum Programmieren wird durch Reihenschaltungen erzeugt, die die Transistoren 72, 73, 74 enthalten, welche, wie zuvor, mit jeder Leitung 79 verbunden sind. Die Transistoren 96 trennen die hohe Spannung auf der einen Leitung 79, die den hohen Signalwert führt, während des Programmierens, um zu verhindern, daß die hohe Spannung über das Verarmungslastelement 94 in Vcc entladen wird.

Die Zellenmatrix

Gemäß Fig. 8 ist die Zellenmatrix 10 eine Matrix aus Zeilen und Spalten von Speicherzellen 10', von denen jede ein elektrisch programmierbarer IG-Feldeffekttransistor ist, der eine Steuergateelektrode 101, eine Sourceelektrode 102, eine Drainelektrode 103 und ein Floating-Gate, d„h_o eine potentialmäßig nicht festgelegte Gateelektrode 104 zwischen der Steuerelektrode 101 und dem Kanal zwischen Source- und Drainelektrode hat.

Die Steuergateelektroden 101 sämtlicher Zellen in jeder Zeile sind mit einer Leitung eines Satzes von Zeilenleitungen oder X-Leitungen 13 verbunden« In dem be-

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schriebenen Beispiel gibt es 256 Leitungen 13, die aus der X-Decodierschaltungsanordnung kommen, welche eine von 256 auf der Basis einer 8-Bit-X- oder -Zeilenadresse auf den Leitungen 12 auswählt, wie oben erläutert. Bei einem Lesebetrieb geht die ausgewählte Leitung der Leitungen 13 auf den hohen Signalwert, während die übrigen weiterhin den niedrigen Signalwert führen.

Die Drainelektroden 103 von benachbarten Zellen 10" sind gemeinsam mit Y-Ausgangsleitungen 105 verbunden; in diesem Beispiel gibt es vierundsechzig Leitungen 105, die so aufgeteilt sind, daß ein 8-Bit-Parallelausgangssignal 11 von der Vorrichtung erzeugt wird, wobei jede Leitung 105 einen Ausgang von zwei Spalten von Zellen 10" bildet, so daß es acht Gruppen von sechzehn Zellen pro Gruppe gibt und jede Gruppe acht der Leitungen 105 enthält. Die Leitungen 105 sind mit der Spannung Vcc über Lasttransistoren 121 und mit einem von acht Transistoren 16-1 bis 16-8 und daher mit einer Y-Ausgangsleitung 106 verbunden (es würde acht gesonderte Leitungen 106 geben, eine für jede sechzehn Zellen breite Gruppe). Die Gateelektroden der Transistoren 16-1, 16-2, usw. sind so angeschlossen, daß sie die Spaltenwählspannung auf den Leitungen 79 empfangen, die eine Spannung mit dem Signalwert 1 (oder Vpp für die Programmierung) an eine dieser Gateelektroden anlegen und die anderen auf der Spannung Vss halten, basierend auf der 4-Bit-Spaltenadresse an den Eingangsstiften 14. Eine 4-Bit-Adresse wird benutzt, um eine von sechzehn Zellen 10' in einer Gruppe auszuwählen; nur die drei MSB-Bits A9-A11 der 4-Bit-Y-Adresse A8-A11 würden benötigt, um eine von acht Leitungen auszuwählen, das LSB-Adreßbit A8 wird aber aufgrund der Anordnung mit virtueller Masse benötigt.

Die Sourceelektroden 102 von benachbarten Zellen 10' sind' gemeinsam mit einem weiteren Satz von Spaltenleitungen 107 verbunden, die als Masseleitungen fungieren.

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In jeder Gruppe von sechzehn Zellen 10' werden neun Leitungen 107 benötigt. Das heißt, für eine M χ N-Matrix beträgt die Anzahl der Masseleitungen (N/2)+1. Jede Leitung 107 ist über eine Lastvorrichtung 108 mit der Spannung Vcc verbunden und ist außerdem über einen Massewähltransistor 15-1, 15-2, usw. mit Masse oder der Spannung Vss verbunden. Die Gateelektroden von allen diesen Transistoren 15-1, usw., aus denen die Massewählschaltung 15 aufgebaut ist, sind über Leitungen 77 mit dem oben erläuterten Wähler 76 verbunden. Der Massewähler 76 aktiviert nur eine der Leitungen 77 für eine bestimmte Y-Adresse, weshalb nur einer der Transistoren 15-1, 15-2, usw. leitend ist.

Ein kleiner Teil der Zellenmatrix von Fig. 8 ist in Fig. 9 gezeigt, die sechzehn der Zellen 10', vier der X-Adreßleitungen 13 und fünf Metallstreifen, welche die Y-Ausgangsleitungen 105 oder Masseleitungen 107 bilden, enthält. Gemäß Fig. 9 und gemäß den Schnittansichten in den Fig. 10A-1OD bestehen die Source- und Draingebiete 102 und 103 aus N -diffundierten Gebieten in einer kontinuierlichen Bahn von "X"-förmigen "Graben"-Flächen, die außerdem Kanalgebiete 109 zwischen jeder Sourceelektrode und jeder Drainelektrode und Kontaktflächen 110 und 111 für Metall/Graben-Kontakte enthalten. Die Metallausgangsleitungen 105 berühren die gemeinsamen N -Gebiete 112 des Grabens in Kontaktflächen 110, während die metallischen Masseleitungen 107 die gemeinsamen N Gebiete 113 des Grabens in den Flächen 111 berühren. Jedes der gemeinsamen Gebiete 112 oder 113 bildet die Source- oder Drainelektroden von vier der Transistoren 10'. Die.Zellenmatrix ist in einer Fläche einer Silicium-

scheibe 114 gebildet und ein dickes Feldoxid 115 bedeckt diese gesamte Fläche mit Ausnahme der Grabenbereiche. P⁺-Kanal-Begrenzungsgebiete 116 sind in der üblichen Weise sämtlichem Feldoxid unterlagert. Seichte N -arsenimplantierte Gebiete 102¹ und 103' dienen als Verlängerungen der

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Source- und Draingebiete 102 und 103, wo die Steuergateelektroden 111 die Floating-Gates 104 überlappen, und P-Gebiete 117, die durch schneller diffundierendes Bor gebildet sind, erzeugen die Programmierleistungsvortei-Ie, die aus der herkömmlichen P -Zone resultierten. Eine dünne Gateoxidschicht 118 isoliert das Floating-Gate von dem Kanal 109, und eine dünne Oxidschicht 119 isoliert das Floating-Gate von der Steuergateelektrode 101. Eine dicke Schicht von aufgebrachtem Zwischenlagenoxid 120 trennt die zweite Lage Polysilicium, die die X-Leitungen 13 bildet, und die Steuergateelektroden 101 von den metallischen Leitungen 105 und 107.

Die EPROM-ZeIlen 10' werden programmiert, indem eine hohe Spannung von etwa +18 V an eine Drainelektrode und eine Sourceelektrode 102 angelegt wird, während die Steuergateelektrode einer ausgewählten Zelle auf der Spannung Vpp gehalten wird. Ein durch die Zellen fließender hoher Strom bewirkt, daß die Emission von Elektronen durch das Gateoxid 118 das Floating-Gate 104 auflädt. Das hat zur Folge, daß die Schwellenspannung der Zelle auf über Vcc (üblicherweise +5 V) erhöht wird. Die Ladung auf dem Floating-Gate wird unbegrenzt bleiben. Das Löschen erfolgt, indem die Vorrichtung ultraviolettem Licht ausgesetzt wird, welches die Floating-Gates entlädt.

Die Wählschaltungsanordnung und die Zellenmatrix müssen für einen richtigen Betrieb gewisse Forderungen erfüllen. Das Programmieren einer Zelle erfordert eine Spannung von ungefähr +18 V an der Drainelektrode 103 und einen Source-Drain-Strom von 0,5 bis 3,0 mA. Das Lesen der EPROM-Matrixzelle erfordert das Erfassen von Strömen in dem Bereich von 15 bis 60 ,uA.

Als ein Beispiel für einen Lesebetrieb in der Schaltung von Fig. 8 wird angenommen, daß Xa (eine der Zeilen-

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adreßleitungen 13) den hohen Signalwert (Vcc-Vt) führt, und daß die Transistoren 15-2 und 16-2 durch Masse- und Spaltenwähler eingeschaltet sind. Sämtliche anderen Transistoren 15 und 16 sind abgeschaltet. Der Transistor 15-2 muß groß genug sein, um das Potential der Lastvorrichtung 108a für diese Leitung zu verringern, jeden Strom durch die Transistoren 10'a und 10'c zur Masse zu leiten und einen sehr niedrigen Wert von ungefähr 0,2 bis 0,3 V an dem Schaltungspunkt 111a aufrechtzuerhalten. Die Lastvorrichtung 108b wird benötigt, um den Schaltungspunkt 111b bis zu einem Punkt aufzuladen/ an welchem die Zelle 10'b abgeschaltet wird. Dadurch wird die Notwendigkeit beseitigt, daß der Leseverstärker 17, der mit der Ausgangsleitung 106 verbunden ist, die Kapazität des Schaltungspunktes 111b und über diesen hinaus auflädt. Die Zelle 10'b wird mit einer niedrigen Spannung an dem Schaltungspunkt 111b aufgrund des Körpereffekts der Transistoren 10" abgeschaltet. Der Körpereffekt ist aufgrund des P -Gebietes in dem Kanal, wie es ser Transistoren benutzt wird, groß.

des P -Gebietes in dem Kanal, wie es beim Herstellen die-

Zum Programmieren der Zelle 10'a werden dieselben Transistoren 15-2 und 16-2 eingeschaltet (die anderen werden abgeschaltet), wie bei einem Lesebetrieb, aber diesesmal haben die eingeschalteten Transistoren 15-2 und 16-2 eine große positive Spannung Vpp an ihren Gateelektroden, wie sie in den Schaltungen mit den Transistoren 72, 73, 74 gebildet wird, die oben erläutert sind. Der Transistor 15-2 muß groß genug sein, um den Schaltungspunkt 111a auf ungefähr 0,3 V zu halten, und einen durchfließenden Strom von 1 bis 3 mA haben. Der Transistor 16-2 wird eine große Spannung +Vpp an seiner Drainelektrode haben, die eine große Spannung an dem Schaltungspunkt 110a bewirkt. Die Lastvorrichtung 108b lädt wieder den Schaltungspunkt 111b auf, diesesmal so, daß die Zelle 1Q"fo nicht programmiert wird. Eine Spannung von +3 V oder mehr an dem Schaltungspunkt 111b wird die Zelle 10'b am Programmieren hindern .-

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Die Spaltenleitungen 105 sind jeweils durch einen Lasttransistor 121 mit der Spannung Vcc verbunden; die Gateelektroden dieser Lasttransistoren liegen an einer Bezugsspannung Rh. Die Spaltenleitungen 105 dienen daher als die Ausgangsschaltungspunkte 122 von Inverterschaltungen, und die unter diesen Schaltungspunkten 122 ausgewählten Schaltungspunkte werden einen Spannungswert annehmen, der von dem Verhältnis des Lasttransistors 121 zu der ausgewählten Speicherzelle 10' abhängig ist. Bei einer programmierten Zelle mit aufgeladenem Floating-Gate wird der Transistor 10' nicht leiten, wodurch die Leitung 105 (Schaltungspunkt 122) auf ihrer maximalen Spannung gelassen wird, während eine gelöschte Zelle 10' mit entladenem Floating-Gate die Leitung 105 auf ihr minimales Potential ziehen wird. Ein Punkt etwa in der Mitte zwischen diesen beiden Extremen wird der Bezugspunkt für die Differenzleseverstärker 17 sein. Ein Eingang für jeden der Leseverstärker 17 führt von den Schaltungspunkten 122 über Y-Wähltransistoren 16-1, 16-2, usw. und die Leitung 106. Der andere Eingang kommt von einer Bezugspannungsgeneratorschaltung, was im folgenden näher erläutert ist.

Die Leseverstärker und Bezugsschaltungen

In Fig. 11 sind die Leseverstärker 17 zusammen mit den Schaltungen zum Erzeugen der Referenzspannung Rh zur Verwendung in den Lastelementen 121 der Zellenmatrix und einer Spannung Vref für den Differenzleseverstärker sowie einer Referenzspannung R1 gezeigt.

Die Bezugsspannung Vref, die als ein Eingangssignal des Leseverstärkers 17 benutzt wird, stammt aus einer Schaltung, die einen EPROM-Transistor 10", der wie die Transistoren 10' in der Zellenmatrix hergestellt ist, und einen Lasttransistor 121" enthält, der wie die Lasttransistoren 121 hergestellt ist (aber mit einer Kanalbreite,

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die doppelt so groß ist, um einen Punkt in der Mitte zu erzeugen). Ein Lasttransistor 108" und ein Massetransistor 15' simulieren das Lastelement 108 und die Massevorrichtung T5 — 1. usw., für eine "virtuelle Masse"-Spaltenleitung 107. Eine Spannung auf der Leitung 77' an der Gateelektrode des Transistors 15' beträgt etwa Vcc-Vt oder ist gleich einer Wählspannung auf einer der Leitungen 77, so daß die Leitung 107' in dem Bezugsgenerator genau dieselbe Spannung, dieselbe Impedanz, usw. wie eine ausgewählte Leitung 107 in der Matrix aufweisen wird. Der Transistor 10" hat eine Spannung an seiner Gateelektrode (erzeugt durch einen Transistor 123), die ebenfalls etwa Vcc-Vt beträgt oder gleich der Spannung an einer ausgewählten X-Leitung 13 ist. Auf diese Weise wird auf einer Seite eines Schaltungspunktes 122' die Schaltung unterhalb des Schaltungspunktes 122 in der Zellenmatrix simuliert und der Betrieb wird mit dem einer Zelle in der Matrix übereinstimmen und allen Veränderungen aufgrund von Versorgungsspannungsanderungen, Temperatur, Alterung, Prozeßveränderungen in der Schwellenspannung, usw., folgen. Auf der Lastseite ist der Schaltungspunkt 122' mit der Spannung Vcc über zwei Lastvorrichtungen verbunden. Erstens wird ein Lasttransistor 121'benutzt, der einem der Lasttransistoren 121 für die Spaltenleitungen 105 der Matrix entspricht. Der Transistor 121" hat dieselbe Bezugsspannung Rh an seiner Gateelektrode wie die Transistoren 121. Diese Bezugsspannung Rh an der Leitung 124 beträgt vielleicht etwa 4 V bei einer Vorrichtung, die eine Spannung von Vcc = +5 V hat. Die Bezugsspannung Rh wird so gewählt, daß die Spannungsänderung an dem Schaltungspunkt 122 optimiert ist; der Spannungsabfall sollte ausreichend sein, um abgefühlt zu werden, er sollte aber keinen vollen Signalwert haben. Zweitens liegt ein Lasttransistor 125 mit einer anderen Bezugsspannung R1 an seiner Gateelektrode zu dem Lasttransistor 121' parallel.

In einer bevorzugten Ausführungsform hat der Lasttran-

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sistor 121 ' einen Kanal, der doppelt so breit ist wie der eines Transistors 121, so daß seine Impedanz halb so groß ist. Eine weitere Möglichkeit zum Erzielen desselben Effekts besteht darin, zwei der Transistoren 10" statt eines in Reihe zu schalten und einen Lasttransistor 121', der gleich dem Lasttransistor 121 ist, zu benutzen. In jedem Fall wird eine Spannung Vref an dem Schaltungspunkt 122' erzeugt, die halb so groß ist wie die Spannungsänderung an dem Schaltungspunkt 122 zwischen dem Programmier- und dem Löschzustand für einen ausgewählten Transistor 10'. Gemäß Fig. 11a geht zu einer Zeit die ausgewählte X-Leitung 13 auf den hohen Signalwert, was durch eine Linie 127 dargestellt ist. In Abhängigkeit von dem Schaltungsentwurf kann die X-Wählspannung ein voller Vcc-Hub von Vss auf Vcc oder kleiner als dieser sein und von Vss bis Vcc-Vt gehen. Die Spannung an dem Schaltungspunkt 122, die durch eine Linie 128 dargestellt ist, bleibt auf einem Wert, der durch die Spannung Rh festgelegt ist, welche durch die Linie 129 gezeigt ist, wenn die ausgewählte Zelle programmiert ist (Floating-Gate aufgeladen), weil der Transistor 10' nicht eingeschaltet wird. Andererseits, wenn der ausgewählte Transistor 10' gelöscht wird, beginnt sich der Schaltungspunkt 122 zu einer Zeit 130 zu entladen, wenn die Schwellenspannung des Transistors 1O¹ durch die Spannung 127 an der ausgewählten Zeilenleitung 13 überschritten wird. Wenn die Spannung 127 weiterhin ansteigt, nimmt der durch den Transistor 10' fließende Strom zu und die Spannung an dem Schaltungspunkt 122 nimmt ab, was durch die Kurve 131 gezeigt ist, bis sie bei einem Wert, der von dem Wert der Spannung Rh abhängig ist, fladi wird. Wenn die Spannung Rh zu niedrig ist, würde der Schaltungspunkt 122 bis auf Massepotential gehen, was mehr als notwendig und nachteilig wäre, weil die Spaltenleitung dann den ganzen Weg in umgekehrte Richtung aufgeladen werden müßte. Wenn die Spannung Rh zu hoch ist, ist der Wert 128 zu hoch und liegt nahe bei der Spannung

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Vcc. Vref ist ein Wert, der in der Mitte zwischen dem Spannungswert 132 (für einen programmierten Transistor 10') und dem Wert 133 (dem Endwert des Schaltungspunktes 122 für einen gelöschten Transistor 10') liegt.

Die Aufgabe des zweiten Lasttransistors 125 und der Referenzspannung R1 ist es, die Spannung Vref zu einem Wert, der höher als der normale Wert 134 von Fig. 11a ist, während der Zeit zu verlagern, während der die Vorrichtung in der Stromsparbetriebsart ist. Der Grund dafür ist, daß in der Stromsparbetriebsart sämtliche Zeilenleitungen 13 und "virtuelle Masse"-Wählschaltungen 77 auf der Spannung Vss und somit sämtliche Spaltenleitungen 105 auf ihrem maximalen Wert sind. Beim Verlassen der Stromsparbetriebsart kann die ausgewählte Spaltenleitung 105 entladen sein oder nicht, je nach dem Zustand der ausgewählten Zelle 10". Wenn die Spaltenleitung 105 sich nicht entlädt (d.h., wenn die ausgewählte Zelle 10' programmiert ist), befinden sich gültige Daten bereits auf der Leitung 106. Wenn die ausgewählte Leitung 105 mit der Entladung beginnt (d.h., wenn die ausgewählte Zelle 10' gelöscht ist), wird die Leitung 106 an dem Eingang des Leseverstärkers 17 keine gültigen Daten sehen, bis die Leitung 105 unter den Wert Vref gezogen ist. Die Aufgabe der Spannung R1 und der Last 125 ist es, die Spannung Vref höher zu machen als normal, so daß die Spaltenleitung 105, wenn sie sich längs der Kurve 131 entlädt, den Vref-Wert 134 zeitlich früher kreuzt und daher gültige Daten früher gelesen werden können. In dem Zustand mit vollem Strom (power up) steuert der Lasttransistor 121' die Spannung Vref; die Spannung R1 ist ein Gleichstromwert, der kleiner ist als der Gleichstromwert 129 der Spannung Rh, Im Zustand mit vollem Strom ist daher der Transistor in dem Vref-Generator abgeschaltet und der Vref-Wert wird nur durch die Spannung Rh gesteuert. Wenn die Vorrichtung in der Stromsparbetriebsart ist, geht die Spannung R1 höher als der Rh-Wert 129 und der Lasttransistor

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125 steuert, so daß die Spannung Vref höher geht. Beim Verlassen der Stromsparbetriebsart wird die zweite Last 125 langsam abgeschaltet, da die Spannung R1 durch eine RC-Verzögerung niedriger wird. Dieses langsame Abschalten ist notwendig, um die Spannung Vref davon abzuhalten, zu schnell zum normalen Wert zurückzukehren; die Spannung Vref muß jedoch innerhalb einer Zugriffszeit nahe dem normalen Wert 134 sein, so daß ein anschließender Zyklus, in welchem ein Spaltenleitungsübergang vom niedrigen zum hohen Signalwert gelesen wird, nicht anomal langsam sein wird.

Die Schaltungen, die benutzt werden, um die Spannungen Rh und R1 zu erzeugen, sind in Fig. 11 gezeigt. Rh ist ein fester Wert 129, der durch eine Teilerschaltung erzeugt wird, die drei Transistoren aufweist: ein Verarmungslastelement 135, eine Vorrichtung 136 mit niedrigem Schwellenwert und einen Anreicherungstransistor 137. Ein Ausgangsschaltungspunkt 124 ist der Rh-Wert. Ein gleicher Satz von Transistoren 135-137, die eine andere Größe aufweisen, erzeugt den Wert R1 auf der Leitung 138; für den Stromsparbetrieb wird ein Transistor 139 parallel zu dem Transistor 135 eingeschaltet, um die Spannung R1 auf einen höheren Wert zu bringen. Zu diesem Zweck geht ein Signal CE auf den niedrigen Wert, wobei ein Transistor 140 abgeschaltet wird, so daß der Schaltungspunkt 141 durch ein Verarmungslastelement 142 auf den Spannungswert Vcc gebracht wird. Das MOS-Diodenpaar 143 dient als ein Widerstand, und die Gateelektrode des Transistors 139 wird auf einem Wert nahe Vcc gehalten, solange die Stromsparbetriebsart vorhanden ist. Beim Verlassen der Stromsparbetriebsart geht CEC auf den hohen Signalwert, der Schaltungspunkt 141 geht auf den niedrigen Signalwert und die Gateelektrode des Transistors 139 entlädt sich gemäß der Zeitkonstante der RC-Schaltung^ die durch den "Widerstand" 143 und einen MOS-Kondensator 144 gebildet wird.

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Der Leseverstärker 17 kann irgendeiner von vielen bekannten Differenzverstärkern sein. Als Beispiel ist eine Differenzverstärkerschaltung in Fig. 11 gezeigt, die für den Leseverstärker benutzt werden kann. Diese Schaltung besteht aus einem abgeglichenen Paar von Ansteuertransistoren 145 zusammen mit Verarmungslasttransistoren 146. Ein Transistor 147 verbindet beide Ansteuertransistoren mit Masse, und dieser Transistor 147 hat eine Vorspannung an seiner Gateelektrode, die ihn veranlaßt, als eine Stromquelle zu arbeiten. Ein Eingang ist durch die Äusgangsleitung 106 mit dem Schaltungspunkt 122 an der ausgewählten Spaltenleitung 105 verbunden, und der andere Eingang 149 ist mit dem Schaltungspunkt 122', d.h. mit der Spannung Vref verbunden. Die Ausgänge 150 und 151 werden dazu tendieren, auf die Spannung Vcc oder Vss zu gehen, je nach der Polarität der Differenz zwischen den Spannungen an den Eingängen 148 und 149. Üblicherweise würden mehrere Stufen der in Fig. 11 gezeigten Schaltung in Kaskade geschaltet, um einen Leseverstärker mit hohem Verstärkungsfaktor zu bilden; d.h., die Ausgänge 150 und 151 wurden mit den Eingängen 148 und 149 der nächsten Stufe 152 verbunden, usw. Der letzte Ausgang 11 wäre eine der Leitungen 150 oder 151 der letzten Stufe, die einen vollen Hub des Signalwertes aufweise würde.

Es ist wichtig, daß der Differenzleseverstärker eine Spannung und keinen Strom abfühlt. Die Spannung an den Schaltungspunkten 122 oder 122' braucht nur die Gateelektroden der Eingangstransistoren 145 aufzuladen; es gibt keine nennenswerte Strombelastung, mit Ausnahme dieses Übergangsvorganges. Daher tritt kein Spannungsabfall an den Y-Wähltransistoren 16-2 oder an anderen Decodiertransistoren, wenn ein anderes Wählschema benutzt wird, auf.

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Sämtliche Leitungen 105 werden über die Lastelemente 121 aufgeladen, und sämtliche Masseleitungen 107 werden über die Lastelemente 108 aufgeladen. Nur die ausgewählten Spaltenleitungen 105 werden während eines Lesezyklus entladen, und diese nicht immer nach Masse. In dem Stromsparzustand liegen sämtliche X-Wählleitungen 13 sowie sämtliche Massewählleitungen 77 an Masse, so daß keine Entladung der Spaltenleitungen 105 und keine Gleichstromverlustleistung auftritt. Sämtliche Spaltenleitungen 105 werden auf ihrem Vorspannungspunkt 128 von Fig. 11a gehalten, so daß es beim Verlassen der Stromsparbetriebsart keine Verzögerung beim Voraufladen der Matrix gibt. Die Zugriffszeit beim Herausauskommen aus der Stromsparbetriebsart sollte dieselbe sein wie im normalen Betrieb.

Programmieren der Matrix

Es ist für die Floating-Gate-Vorrichtung 10' charakteristisch, daß sie nur programmiert wird, wenn sie in ihrem gesättigten Gebiet bei ausreichend hohen Spannungen an der Drainelektrode 103 und an der Gateelektrode 101 betrieben wird. Eine Vorrichtung in ihrer linearen Betriebsart wird nicht programmiert. Wenn die Programmier spannungen an die Anordnung mit virtueller Masse angelegt werden, muß darauf geachtet werden, daß nur die ausgewählte Vorrichtung 10', die zu programmieren ist, eine ausreichend hohe Spannung empfängt, so daß sie in dem gesättigten Bereich ist.

Fig. 12 zeigt das Schaltbild der Hochspannungsprogrammiersteuerschaltungen. Wenn die Spannung Vpp an dem Stift 20 auf ihren hohen Wert von etwa +21 V geht, erzeugt ein aus fünf Transistoren 154 bestehender Spannungsteiler eine Spannung an einem Schaltungspunkt 155, die zwei Inverter 156 umschaltet, um einen Schreibfreigabebefehl WE (write enable) auf einer Leitung 157 zu erzeugen. Wenn

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die Spannung Vpp den niedrigen Wert hat, ist daher der Befehl WE auf dem niedrigen Wert; wenn die Spannung Vpp ihren hohen Wert hat, hat WE seinen hohen Wert. Außerdem wird ein Befehl WE durch einen weiteren Inverter erzeugt. Eine logische Schaltung 158 empfängt den Befehl WE (oder WE) zusammen mit dem Chipwählbefehl CS und dem Stromsparbetrieb/Programmier-Befehl PD/PGM von den Stiften 21 und 22 und erzeugt daraufhin einen Programmierfreigabebefehl PE" auf der Leitung 159. Der Programmierfreigabebefehl hat den aktiven niedrigen Signalwert, wenn die Spannung Vpp den hohen Wert hat und wenn beide Befehle CS und PD/PGM den Signalwert O haben; wenn einer der Stifte oder wenn beide Stifte 21 und 22 den hohen Signalwert führen, ist ein Programmiersperrzustand vorhanden, und der Befehl PE hat den hohen Signalwert. Ein Transistor 160 empfängt den Befehl PE an seiner Gateelektrode, und er erzeugt zusammen mit seinen Reihenlastelementen ein Ausgangssignal an dem Schaltungspunkt 161, welches der Befehl VPR ist, der an den Hochspannungsschaltungen für die Zeilenadreßausgänge 13 in Fig. 5 benutzt wird. Wenn der Befehl PE den niedrigen Signalwert hat, geht daher der Schaltungspunkt 161 auf ein Potential nahe Vpp und schaltet sämtliche 256 Transistoren 72 für die 256 Zeilenleitungen 13 ein. Außerdem steuert der Schaltungspunkt 161 die Gateelektrode eines Transistors 162 in Reihe mit vier Transistoren 163 in einem Spannungsteiler an, der mit einem Inverter 164 eine Spannung an der Gateelektrode eines Transistors 165 zum Erzeugen von VPC erzeugt. Natürliche Verarmungstransistoren 165 in Reihe mit dem Transistor 165 und mit seinem Kurzschlußtransistor 167 erzeugen eine Spannung an dem Schaltungspunkt 168, die hoch und nahe dem Spannungsitfert Vpp ist, wenn PE den niedrigen Signalxvert hat und eine geringfügige Verzögerung aufgetreten ist, da VPR auf den hohen Signalwert ging= VPC i-zird an jeden der Transistoren 72 für die Hochspannungsschaltungen für sämtliche Leitungen 77 und 79 für die Massewählschaltung und die Spaltenausgangsxfählschaltung angelegt, wie es in den Fig. 6 und 7

gezeigt ist.

Fig. 11 zeigt die Programmierschaltung zum Anlegen eines Hochspannungseingangsdatenbits an die ausgewählte Spaltenleitung 105. Jeder der acht Stifte 11 ist mit einer der gesonderten Dateneingangspuffer 170 verbunden, die nur dann freigegeben sind, wenn das Signal PE auf der Leitung 159 den niedrigen Wert hat. Der Ausgang eines Puffers 170 ist mit seiner Leitung 106 durch eine Hochspannungsschaltung verbunden, die eine Inverterstufe enthält, welche einen Ansteuertransistor 171 mit zwei Reihenlastelementen 172, 173 hat, die eine Hochspannung an den Gateelektroden der Transistoren 174, erzeugen, wenn das Dateneingangsbit den niedrigen Signalwert hat. Das gestattet, die Spannung Vpp an die Leitung 106 über eine Leitung 176 anzulegen. Ein Transistor 177 in der Hochspannungsschaltung erfüllt die gleiche Funktion wie die obigen Transistoren 71. Ein Transistor 178 verbindet die Leitung 176 mit Masse, wenn ein Matrixentladungsbefehl ARD den hohen Signalwert hat.

Im Betrieb legen die Programmierschaltungen eine hohe Spannung an nur eine Zelle in jeder Gruppe an, wenn sie in der Programmierbetriebsart sind, aber keine hohe Spannung in jeder anderen Betriebsart. Die Spannung Vpp kann auf dem hohen Wert gehalten werden, so daß diese hohe Spannung durch die externen Schaltungen nicht schnell umgeschaltet zu werden braucht, da das eine teuerere Schaltungsanordnung erfordern und unerwünschte Übergangsvorgänge erzeugen würde. Bei nichtgewählter Vorrichtung (oder in der Stromsparbetriebsart) hat der Befehl PE an dem Schaltungspunkt 159 den hohen Signalwert, wodurch VPR und VPC über die Transistoren 160 und 167 auf Massepotential gehalten werden= Wenn dann die Hochspannungsversorgung von ihrem niedrigen Zustand auf ihren hohen Zustand Vpp gebracht wird, v?ird diese hohe Spannung an dem Schaltungspunkt 155 gelesen und WE wird

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erzeugt. Vpp bleibt für die Dauer der Programmiertolge auf dem hohen Wert. Wenn nun die Vorrichtung ausgewählt (oder in den Zustand mit vollem Strom gebracht) wird, indem CS und PD/PGM auf den niedrigen Signalwert gehen, während WE den hohen Signalwert hat, erfolgt der Eintritt in die Prograirmierbetriebsart, und PE geht auf den niedrigen Signalwert. Bevor VPR auf den hohen Signalwert geht, sind sämtliche Spaltenleitungen 105 und die Virtuelle-Masse-Leitungen 107 auf ihrer normalen Vorspannung von nahezu Vcc aufgrund der Lasttransistoren 108 und 121, mit Ausnahme der ausgewählten Leitungen. Die ausgewählte Zeilenleitung 13 ist auf Vcc, aber alle Zellen 10' an dieser Leitung sind im Triodenbetrieb und es kann keine Programmierung stattfinden, obgleich ein Dateneingangsbit den niedrigen Signalwert hat und sich die Leitung 106 über die Leitung 176 auf den hohen Wert auflädt. Der Wähltransistor 16-2, usw., hat nur die Spannung Vcc an seiner Gateelektrode, so daß er der Leitung 105 nicht gestatten wird, eine nahe bei Vpp liegende Spannung zu erreichen. Nun beginnt der Befehl VPR an dem Schaltungspunkt 161 mit dem Aufladen auf den Wert Vpp über dessen Verarmungslastelemente, während VPC durch den Transistor 165 auf Massepotential gehalten wird. Wenn die Spannung VPR an dem Schaltungspunkt 161 auf einen Wert oberhalb von etwa 10 V ansteigt, beginnt die Zeitsteuerschaltung 162-164, die Spannung VPC freizugeben. Es dauert etwa 10 iis, bis die Spannung VPR die Spannung Vpp erreicht; die Verzögerung, bevor sich die Spannung VPC zu ändern beginnt, nachdem die Spannung VPR anzusteigen begonnen hat, beträgt etwa 1,5 με. Die ausgewählte Zeilenleitung 13 erreicht die Programmierspannung vor der ausgewählten Spaltenleitung 105, so daß die Source-Drain-Strecken von sämtlichen Transistoren 10' in der ausgewählten Zeile äußerst leitend werden (ungeachtet dessen, ob deren Floating-Gates vorher aufgeladen wurden oder nicht) und ein Gleichgewichtszustand gemeinsam benutzter Ladung er-

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reicht wird, bevor eine Spalte auf den hohen Signalwert geht. Unter der Annahme, daß das Dateneingangssignal den niedrigen Wert oder den Wert O hat, wenn die Spannung VPC auf den Wert nahe der Spannung Vpp geht, erscheint dann eine hohe Spannung an der ausgewählten Leitung 79, die der hohen Spannung von der Leitung 106 gestattet, die ausgewählte Leitung 105 zu erreichen. Wenn die Spannung dieser ausgewählten Leitung 105 auf Vpp ansteigt, werden die benachbarten nichtgewählten Spaltenleitungen 105 und Virtuelle-Masse-Leitungen Vpp auf einer Seite aufgrund der hohen Spannung an den Steuergateelektroden auf der Leitung 13 potentialmäßig erhöht. Es wird jedoch nur die ausgewählte Zelle 10a¹ mit zum Programmieren ausreichender Spannung gesättigt; die Zelle 10b¹ auf der anderen Seite der ausgewählten Spaltenleitung 105 von der ausgewählten Zelle 10a¹ wird ebenfalls gesättigt, wird aber eine so große Spannung an ihrem Sourceschaltungspunkt 111b haben, daß sie nicht genug Strom zum Programmieren leiten kann. Auf der anderen Seite liegt die Sourceelektrode der Zelle 10c¹ an dem Schaltungspunkt 111a über den Transistor 15-2 an Masse, ihre Gateelektrode liegt über die Leitung 13 an der Spannung Vpp, aber ihre Drainelektrode liegt über das Lastelement 121 nur auf einer Spannung nahe Vcc, so daß diese Zelle nicht programmiert wird. Während VPR und VPC auf dem hohen Wert bleiben, was bis zu 50 ms dauern kann, würde eine Tendenz zum Entprogrammieren über das Zwischenlagenoxid 119 bestehen; diese Tendenz ist stark reduziert, weil die Spannung an diesem Oxid in allen Zellen außer der Zelle 1Oc' in einer bestimmten Zeile aufgrund des Aufladens sämtlicher Schaltungspunkte 111 (mit Ausnahme des ausgewählten Schaltungspunktes 111a) auf dem niedrigen Wert gehalten wird. Die reduzierte Entprogrammierwirkung ergibt sich dadurch, daß nur eine Leitung 107 an Masse liegt, so daß andere Schaltungspunkte sich aufladen können und die Gate-Source- oder -Drainspannung in Zellen verringern können, bei denen es sich nicht um die ausgewählte Zelle 10a¹ handelt. Nachdem die

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ausgewählte Zelle für eine ausreichende Zeit (vielleicht 10 bis 50 ms) auf Programmierspannungen gehalten worden ist, geht die Spannung PD/PGM (oder CS) auf den hohen Wert und die Spannung PE geht ebenfalls auf den hohen Wert, wodurch die Transistoren 160 und 167 eingeschaltet werden, so daß VPR und VPC auf den niedrigen Wert gehen» An diesem Punkt muß die hohe Spannung an der ausgewählten Spaltenleitung 105 sorgfältig beseitigt werden; wenn die große Matrixkapazität über eine Speicherzelle entladen v/ird, würde sie eine Programmierung in nichtausgewählten Zellen erzeugen» Zu diesem Zweck bildet ein Ableitungstransistor 178 einen Weg zum Beseitigen der überschüssigen Spannung von den Spaltenleitungen über die Wähltransistoren 16-2, usw., und eine gemeinsame Leitung 106» Jede überschüssige Spannung an den Virtuelle-Masse-Leitungen 107 stellt aufgrund der Vorspannung an den Spaltenleitungen keine parasitäre Programmiergefahr dar» Die Matrixentladungsspannung ARD ist im wesentlichen das Komplement von PD/PGM, erscheint aber nur, wenn die Spannung Vpp den hohen Wert hat, so daß sie in der ProgrammierSperrbetriebsart auftritt» Die Vorrichtung geht während dieser Programmsperre in den Stromsparbetrieb »

Herstellungsprozeß

Die Halbleitervorrichtung, die das gesamte System von Fig. 1 enthält, wird durch einen selbstjustierenden N-Kanal-Herstellungsprozeß, bei dem mit polykristallinem Silicium in zwei Lagen gearbeitet wird, hergestellt, insgesamt gemäß der Beschreibung in den oben aufgeführten US-PSen 4 112 509 oder 4 112 544, indem vorteilhafterweise ein Doppeldiffusionsschritt zum Erzeugen der Programmieranreicherungs-P -Gebiete benutzt wird, wie es in der weiteren deutschen Patentanmeldung der Anmelderin, P , beschrieben ist, für die die Priorität

der US-Patentanmeldung Serial Wo= 72 504 vom 4. Septem-

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ber 1979 in Anspruch genommen worden ist.

Die Standardanreicherungs-MOS-Transistoren (40, 41, 49, usw., in Fig. 5 und ff„), die bei dem benutzten Prozeß hergestellt werden, haben eine Schwellenspannung von etwa +0,8 bis +1,0 V_f unter der Annahme eines Wertes von +5 V für die Spannung Vcc, und dieser Schwellenwert ist das Ergebnis einer Abdeckborimplantierung herkömmlichen Typs,wobei die natürlichen Transistoren durch Photolack geschützt sind. Die natürlichen Transistoren (45, 48, 54, usw.) sind nichtimplantiert und haben einen Schwellenwert von etwa +0,2 bis +0,3 V, was einen niedrigeren Source-Drain-Spannungsabfall ergibt, der in vielen Teilen der dargestellten Schaltungen vorteilhaft ist. Der dritte Typ von Transistor ist der Standardverarmungstransistor (wie die Transistoren 42, 47, 50, usw.), der mit der Abdeckborimplantierung für die Standardanreicherungsvorrichtungen implantiert wird, aber dann eine selektive W-leitende Implantierung empfängt, welche einen Schwellenwert von etwa -3,4 V erzeugt. Der vierte Typ ist eine "natürliche Verarmung"-Vorrichtung, die die N-leitende Implantierung empfängt, aber nicht die Bor implantierung, so daß sie einen Schwellenwert von etwa -3,8 bis -4,0 V hat; diese Vorrichtungen werden beispielsweise als Transistoren 73, 74 in den Hochspannung s schaltungen benutzt.

SCHLUSS:

Die oben beschriebenen Decodierschaltungen können in Speichervorrichtungen anderen Typs, wie beispielsweise Pestwertspeichern oder Schreib-/Lesespeichern, statt lediglich in EPROMs benutzt werden. Ebenso sind die Leseschaltungen und die Stromsparmerkmale sowie die Eingangspuffer in anderen Arten von Vorrichtungen brauchbar.

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Claims

Patent an s ρ r ü c h e s

1-aus-N-Decoder für einen Halbleiterspeicher od. dgl. , gekennzeichnet durch eine Puffereinrichtung zum Empfangen von M Adreßbits und zum Erzeugen von Komplementen dersel-

M
ben„ wobei gilt 2 =N; durch T Vordecodiereinrichtungen, die jeweils eine Untergruppe von R der M Adreßbits und der Komplemente derselben empfangen und ein 1-aus-S-Ausgangssignal erzeugen, wobei T eine ganze Zahl und S=2 ist? und durch eine Decodiereinrichtung mit N logischen Schaltungen,, wobei jede logische Schaltung T Eingänge hat und wobei NxT viel kleiner als NxM ist.

2= Decoder nach Anspruch 1, dadurch gekennzeichnet, daß jeder der N Ausgänge des Decoders mit einem 1-aus-V-Multiplexer verbunden ist, wobei V eine ganzzahlige Potenz von 2 ist j, um dadurch ein 1-aus-(NxV)-Äusgangssignal.zu erzeugen»

3= Decoder nach Anspruch 2, dadurch gekennzeichnet,daß der Multiplexer U Adreßbits und Komplemente derselben empfängt, wobei gilt 2 =V.

4. Decoder nach Anspruch 3, dadurch gekennzeichnet, daß jeder der T Eingänge der N logischen Schaltungen einen Transistor aufweist und daß die Gesamtzahl dieser Transistoren viel kleiner als (NxV)xM ist.

5. Verfahren zum Auswählen von einer aus N Leitungen in einer Matrix auf eine Adresse von A Bits hin, gekennzeichnet durch folgende Schritte:

Erfassen jedes der A Adreßbits und Erzeugen eines Paares von Direkt- und KomplementadreßSignalen für jedes der A Adreßbits;

Vordecodieren der Adresse durch Umwandeln von Gruppen der Paare von Direkt- und KomplementadreßSignalen in 1-aus-(2 ) Wählsignale, wobei B eine kleine ganzzahlige Potenz von 2 ist;

Anlegen eines ersten der Wählsignale an jede von N/M Multiplexschaltungen, von denen jede M Ausgangsleitungen hat, die Teil der N Ausgangsleitungen der Matrix sind;

Anlegen der übrigen Wählsignale an die Eingänge eines 1-aus-(N/M)-Decoders, der N/M Ausgänge hat, die jeweils gesondert mit Eingängen einer der Multiplexschaltungen verbunden sind.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß N eine Potenz von 2 ist, die größer als 2 ist, und daß M eine Potenz von 2 ist, die nicht größer als 2 ist.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß M=B ist.

8= Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Eingänge des 1-aus-(N/M)-Decoders jeweils einen Transistor aufweisen und daß die Anzahl der Eingänge ein Vielfaches kleiner als NxA ist.

9. Adreßdecodierschaltungsanordnung, gekennzeichnet durch:

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eine erste Pufferschaltung zum Empfangen eines ersten Adreßbits und zum Erzeugen einer ersten und einer zweiten Direktadreßspannung, die denselben logischen Zustand haben,, aber durch eine Einrichtung zum Einführen einer Spannungsdifferenz getrennt sind, und zum Erzeugen einer ersten und einer zweiten Komplementadreßspannung mit demselben logischen Zustand, die aber durch eine Einrichtung zum Einführen einer Spannungsdifferenz getrennt sind;

eine zweite Pufferschaltung zum Empfangen eines zweiten Adreßbits und zum Erzeugen einer dritten und einer vierten Direktadreßspannung desselben logischen Zustands, die aber durch eine Einrichtung zum Einführen einer Spannungsdifferenz getrennt sind, und zum Erzeugen einer dritten und einer vierten Komplementadreßspannung desselben logischen Zustands, die aber durch eine Einrichtung zum Einführen einer Spannungsdifferenz getrennt sind;

eine logische Schaltung, die eine erste Anzahl von Eingangsvorrichtungen hat, welche zwischen eine Spannungsversorgung und Ausgangsschaltungspunkte geschaltet sind, und eine zweite Anzahl von Eingangsvorrichtungen, die zwischen Ausgangsschaltungspunkte und ein Bezugspotential geschaltet sind, wobei die ersten Eingangsvorrichtungen so angeschlossen sind, daß sie die erste und die dritte Direktadreßspannung und die erste und die dritte Komplementadreß spannung empfangen, und wobei die zweiten Eingangsvorrichtungen so angeschlossen sind, daß sie die zweite und die vierte Direktadreßspannung sowie die zweite und die vierte Komplementadreßspannung empfangen.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die logische Schaltung eine UND/ODER-Schaltung ist, die eine 1-aus-N-Decodierfunktion erzeugt, wobei N eine Potenz von 2 ist.

11. Anordnung nach Anspruch 9 oder 10, dadurch gekenn-

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zeichnet, daß die Eingangsvorrichtungen IG-Feldeffekttransistoren sind.

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