DE3138140C2 - - Google Patents
Info
- Publication number
- DE3138140C2 DE3138140C2 DE3138140A DE3138140A DE3138140C2 DE 3138140 C2 DE3138140 C2 DE 3138140C2 DE 3138140 A DE3138140 A DE 3138140A DE 3138140 A DE3138140 A DE 3138140A DE 3138140 C2 DE3138140 C2 DE 3138140C2
- Authority
- DE
- Germany
- Prior art keywords
- substrate
- oxygen
- oxygen ions
- layer
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 18
- 229910052760 oxygen Inorganic materials 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- -1 oxygen ions Chemical class 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004283 SiO 4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/023—Deep level dopants
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
Description
Die Erfindung betrifft ein Verfahren zur Herstellung von
Halbleiterbauelementen nach dem Oberbegriff des
Anspruchs 1, wie es z. B. aus der US-PS 36 22 382
bekannt ist.
Ein Problem, das bei der Herstellung jeder integrierten
Schaltung auftritt, ist die Isolierung eines oder aller
der verschiedenen gebildeten Halbleiterbauelementen von
dem Substrat. Die gegenwärtige Technik der Isolierung
der Bauelemente gegenüber dem Substrat besteht in einer
Diffusionsisolation, wobei die Isolierung durch Anlegen
einer Sperrspannung bewirkt wird, und ferner auch in
einer Isolation über ein Dielektrikum, wobei eine
isolierende Schicht das Bauelement isoliert. Obgleich
derartige Techniken eine wirkungsvolle Isolation
ergeben, sind sie doch zeitraubend und tragen somit zur
Erhöhung der Herstellungskosten der Bauelemente bei.
Ein in letzter Zeit entwickeltes Isolationsverfahren
macht sich die Ionenimplantationstechnik zunutze, bei
der eine Schicht des Halbleitersubstrats mit einer hohen
Dosis Sauerstoff implantiert wird. Zur Ausbildung einer
Isolierschicht aus Siliciumdioxid wird im Anschluß daran
auf eine hohe Temperatur aufgeheizt. Dieses Verfahren
bedingt eine längere Implantationszeit und wegen des
hohen Grades von Kristallbeschädigungen eine längere
Ausheilzeit bei verhältnismäßig hoher Temperatur.
Ein derartiges Verfahren ist aus den US-PS 36 22 382,
36 66 548 und 38 97 274 bekannt. Danach werden
Sauerstoff-, Stickstoff- oder Kohlenstoffionen bis zu
einer bestimmten Tiefe in den Halbleiterkörper
implantiert und zur Erreichung einer Isolierschicht
dieser auf über 1000°C erhitzt, wobei die implantierten
Ionen mit dem Halbleitermaterial reagieren und eine
entsprechende Isolierschicht, bei Sauerstoffionen aus
SiO2, bilden.
Der Erfindung liegt somit die Aufgabe zugrunde, ein
verbessertes Implantationsverfahren anzugeben, das eine
kürzere Implantationszeit ermöglicht sowie die sich
daran anschließenden hohen Aufheiztemperaturen
vermeidet. Diese Aufgabe wird durch das im Anspruch 1
angegebene Verfahren gelöst. Zweckmäßige Ausgestaltungen
und Weiterbildungen sind in den Unteransprüchen
gekennzeichnet.
Die vorliegende Erfindung offenbart ein Verfahren zur Her
stellung eines Halbleiterbauelements, das in einem
p-leitenden Siliciumsubstrat ausgebildet ist, wobei in das
Substrat unterhalb des Bauelements eine Schicht aus Sauer
stoffionen mit einer Konzentration implantiert wird, die
dem Dotierpegel des Substrats entspricht. Dieses wird dann
auf eine ausreichend hohe Temperatur gebracht, um die Sauer
stoffionen zu aktivieren und die p-Störstellen in der
Schicht zu kompensieren, so daß sich eine Schicht von
selbstleitendem oder n-leitendem Material unterhalb des
Bauelements ausbildet.
Sauerstoffreiches Silicium zeigt starke Donoraktivierung,
wenn es auf z. B. Temperaturen von 430 bis 470°C erhitzt
wird. Wie diese Wirkung zustande kommt, ist nicht ganz zu
verstehen, aber man nimmt an, daß die Bildung von SiO4-
Komplexen bei dem Vorgang eine gewisse Rolle spielt. Auf
heizen auf eine tiefere Temperatur ergibt keine Komplex
bildung und damit keine Erzeugung von Donatoren,
während Aufheizen auf höhere als die genannten Temperaturen
ebenfalls keine Donatorenausbildung ergibt.
Sauerstoffreiches p-leitendes Silicium kann eine Umkehr
des Leitungstyps in ein n-leitendes Silicium erfahren, wenn
man das Aufheizen längere Zeit fortsetzt. Vor dieser Umkehr
bildet sich selbstleitendes Silicium aus, sobald der
Sauerstoff-Donatorenkomplex die in dem ursprünglich p-lei
tenden Material vorhandenen Akzeptoren kompensiert, was
zu einem Anstieg des spezifischen Widerstandes des Halb
leiters führt.
Ein Ausführungsbeispiel der Erfindung wird nachstehend an
hand der Figur beschrieben, die einen
Querschnitt durch ein Halbleiterbauele
ment, das in einem Siliciumsubstrat ausgebildet und
gegenüber diesem durch eine Schicht mit hohem
spezifischen Widerstand isoliert ist, zeigt.
Das Bezugszeichen 11 in der Figur stellt ein Halbleiterbau
element dar, das z. B. ein Bipolar- oder ein MOS-Transistor
sein kann, ausgebildet auf der Oberfläche eines Silicium
substrates. Vor der Herstellung des Bauelements wird eine
sauerstoffreiche Schicht 13 in dem Substrat durch Implan
tation von Sauerstoffionen geringer Dosis ausgebildet.
Üblicherweise implantiert man bis zu einem Sauerstoffge
halt von 1018 · cm-3. Das Bauelement 11 wird dann nach einem
der herkömmlichen Verfahren an der Oberfläche des Substrates
hergestellt, wobei anschließend auf 430 bis 470, vorteil
hafterweise auf 450° erhitzt wird zur Aktivierung des
Silicium/Sauerstoff-Komplexes und zur Kompensierung oder
Überkompensierung des p-leitenden Siliciums, wodurch eine
selbstleitende Zone von hohem spezifischen Widerstand oder
eine n-leitende Zone in der Schicht 13 ausgebildet und
das Bauelement 11 damit gegenüber dem Substrat 12 isoliert
wird.
Die Technik kann sowohl bei MOS- oder Bipolar-Verfahren
angewendet werden, wo die Isolation von Bauelementen
gegenüber dem Substrat erforderlich ist. In die sauerstoff
freie p-leitende Siliciumscheibe wird Sauerstoff implantiert,
und zwar bis zu einer Tiefe, die die tiefste Bauelemente
struktur übersteigt. Die Bauelementestrukturen werden dann
in der üblichen Weise hergestellt, worauf vor der Metalli
sierung des einzelnen Bauelements die Scheibe auf 430 bis
470° in einer inerten Gasatmosphäre zur Aktivierung der
isolierenden Schicht erhitzt wird. Zuletzt wird die
Scheibe metallisiert, zerteilt und die Verkapselung zur
Ausbildung der fertigen Bauelemente vorgenommen.
Claims (6)
1. Verfahren zur Herstellung von
Halbleiterbauelementen, wobei das einzelne in einem
Siliciumsubstrat ausgebildete Halbleiterbauelement
isoliert wird, mit folgenden Verfahrensschritten:
- - in das Substrat wird unter den Bereich des Substrats, in dem in späteren Verfahrensschritten ein Bauelement hergestellt wird, eine Schicht aus Sauerstoffionen implantiert,
- - das Substrat wird auf eine Temperatur erhitzt, die zur Aktivierung der Sauerstoffionen ausreicht,
dadurch gekennzeichnet,
- - daß ein p-leitendes Substrat (12) verwendet wird,
- - daß die Schicht (13) aus Sauerstoffionen mit einer Konzentration implantiert wird, die dem Dotierungsgrad des Substrats (12) entspricht, und
- - daß das Substrat (12) so lange auf eine Temperatur von 430 bis 470°C erhitzt wird, bis eine Schicht aus selbstleitendem oder n-leitendem Material entsteht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Sauerstoffionen durch eine Maske implantiert
werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß das Substrat (12) vor der
Ionenimplantation sauerstofffrei ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß der Implantationsschritt in einer
Beschießung des Substrats (12) mit doppelt geladenen
Sauerstoffionen bei einer Energie von 200 keV besteht,
wobei eine Spitzenkonzentration an Sauerstoffionen von
1018 · cm-3 bis zu einer Tiefe von 1 µm erreicht wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß die Sauerstoffdonatorenzentren durch Tempern bei
einer Temperatur von 450°C aktiviert werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8032246A GB2085224B (en) | 1980-10-07 | 1980-10-07 | Isolating sc device using oxygen duping |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3138140A1 DE3138140A1 (de) | 1982-05-19 |
DE3138140C2 true DE3138140C2 (de) | 1989-10-19 |
Family
ID=10516517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813138140 Granted DE3138140A1 (de) | 1980-10-07 | 1981-09-25 | "verfahren zur herstellung von halbleiterbauelementen" |
Country Status (6)
Country | Link |
---|---|
US (1) | US4490182A (de) |
JP (1) | JPS57132340A (de) |
DE (1) | DE3138140A1 (de) |
FR (1) | FR2491679B1 (de) |
GB (1) | GB2085224B (de) |
IE (1) | IE52184B1 (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6031232A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
US4505759A (en) * | 1983-12-19 | 1985-03-19 | Mara William C O | Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals |
KR860700314A (ko) * | 1984-09-28 | 1986-08-01 | 빈센트 죠셉로너 | 반도체 소자 및 그 제조방법 |
USH569H (en) | 1984-09-28 | 1989-01-03 | Motorola Inc. | Charge storage depletion region discharge protection |
JPS61121433A (ja) * | 1984-11-19 | 1986-06-09 | Sharp Corp | 半導体基板 |
US4706378A (en) * | 1985-01-30 | 1987-11-17 | Texas Instruments Incorporated | Method of making vertical bipolar transistor having base above buried nitride dielectric formed by deep implantation |
US4717677A (en) * | 1985-08-19 | 1988-01-05 | Motorola Inc. | Fabricating a semiconductor device with buried oxide |
US4676841A (en) * | 1985-09-27 | 1987-06-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperatures above 1300° C. |
GB2183905B (en) * | 1985-11-18 | 1989-10-04 | Plessey Co Plc | Method of semiconductor device manufacture |
US4682407A (en) * | 1986-01-21 | 1987-07-28 | Motorola, Inc. | Means and method for stabilizing polycrystalline semiconductor layers |
JPS62219636A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体装置 |
JPH0738435B2 (ja) * | 1986-06-13 | 1995-04-26 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US4863878A (en) * | 1987-04-06 | 1989-09-05 | Texas Instruments Incorporated | Method of making silicon on insalator material using oxygen implantation |
US4849370A (en) * | 1987-12-21 | 1989-07-18 | Texas Instruments Incorporated | Anodizable strain layer for SOI semiconductor structures |
US5670387A (en) * | 1995-01-03 | 1997-09-23 | Motorola, Inc. | Process for forming semiconductor-on-insulator device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3622382A (en) * | 1969-05-05 | 1971-11-23 | Ibm | Semiconductor isolation structure and method of producing |
US3666548A (en) * | 1970-01-06 | 1972-05-30 | Ibm | Monocrystalline semiconductor body having dielectrically isolated regions and method of forming |
GB1334520A (en) * | 1970-06-12 | 1973-10-17 | Atomic Energy Authority Uk | Formation of electrically insulating layers in semiconducting materials |
US3897274A (en) * | 1971-06-01 | 1975-07-29 | Texas Instruments Inc | Method of fabricating dielectrically isolated semiconductor structures |
US3976511A (en) * | 1975-06-30 | 1976-08-24 | Ibm Corporation | Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment |
JPS5721856B2 (en) * | 1977-11-28 | 1982-05-10 | Nippon Telegraph & Telephone | Semiconductor and its manufacture |
JPS5640269A (en) * | 1979-09-11 | 1981-04-16 | Toshiba Corp | Preparation of semiconductor device |
-
1980
- 1980-10-07 GB GB8032246A patent/GB2085224B/en not_active Expired
-
1981
- 1981-09-14 US US06/301,794 patent/US4490182A/en not_active Expired - Fee Related
- 1981-09-25 DE DE19813138140 patent/DE3138140A1/de active Granted
- 1981-10-06 JP JP56158262A patent/JPS57132340A/ja active Granted
- 1981-10-06 IE IE2339/81A patent/IE52184B1/en unknown
- 1981-10-07 FR FR8118851A patent/FR2491679B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
FR2491679B1 (fr) | 1988-03-04 |
IE812339L (en) | 1982-04-07 |
GB2085224B (en) | 1984-08-15 |
US4490182A (en) | 1984-12-25 |
FR2491679A1 (fr) | 1982-04-09 |
GB2085224A (en) | 1982-04-21 |
JPS57132340A (en) | 1982-08-16 |
JPS6224945B2 (de) | 1987-05-30 |
IE52184B1 (en) | 1987-08-05 |
DE3138140A1 (de) | 1982-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3138140C2 (de) | ||
DE3150222A1 (de) | "verfahren zum herstellen einer halbleitervorrichtung" | |
DE2618445C2 (de) | Verfahren zum Herstellen eines bipolaren Transistors | |
DE2808257A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE3205022A1 (de) | Verfahren zum herstellen einer integrierten halbleiterschaltung | |
DE2626739A1 (de) | Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen | |
CH615781A5 (de) | ||
DE2425382A1 (de) | Verfahren zur herstellung von isolierschicht-feldeffekttransistoren | |
DE2033532C3 (de) | Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid | |
DE3016749A1 (de) | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung | |
DE2639465A1 (de) | Integrierte halbleiterstruktur und verfahren zur herstellung | |
DE2135143A1 (de) | Verfahren zur herstellung von elektrisch isolierenden schichten in halbleiterstoffen | |
DE3125064A1 (de) | "verfahren zum herstellen eines integrierten schaltkreises" | |
DE2718449A1 (de) | Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung | |
EP0159617B1 (de) | Verfahren zum Herstellen von hochintegrierten MOS-Feldeffekttransistoren | |
EP0003330B1 (de) | Verfahren zum Herstellen von hochintegrierten Halbleiteranordnungen mit aneinandergrenzenden, hochdotierten Halbleiterzonen entgegengesetzten Leitungstyps | |
DE3736369C2 (de) | ||
DE3540452A1 (de) | Verfahren zur herstellung eines duennschichttransistors | |
DE2148431C3 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE2704471C2 (de) | Verfahren zur Isolation von Halbleitergebieten | |
EP0003733B1 (de) | Verfahren zur Erzeugung abgestufter Fenster in Materialschichten aus Isolations- bzw. Elektrodenmaterial für die Herstellung einer integrierten Halbleiterschaltung und nach diesem Verfahren hergestellter MIS-Feldeffekttransistor mit kurzer Kanallänge | |
DE2801680A1 (de) | Verfahren zur herstellung einer halbleitereinrichtung | |
DE3146779A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE2846671C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE19944144C2 (de) | Verfahren zur Herstellung von vergrabenen Kontakten und Leitbahnen in kristallinen Siliziumkarbid-Halbleitersubstraten |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8172 | Supplementary division/partition in: |
Ref country code: DE Ref document number: 3153612 Format of ref document f/p: P |
|
Q171 | Divided out to: |
Ref country code: DE Ref document number: 3153612 |
|
AH | Division in |
Ref country code: DE Ref document number: 3153612 Format of ref document f/p: P |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |