DE2704471C2 - Verfahren zur Isolation von Halbleitergebieten - Google Patents
Verfahren zur Isolation von HalbleitergebietenInfo
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Description
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet
k) daß die durch Ionenimplantation erhaltene Oberflächenschicht (6) eine Dotierungskonzentration
aufweist, die mindestens 103 und höchstens lCPmal niedriger als die der vergrabenen
Schichten (3,4) ist
Die Erfindung bezieht sich auf ein Verfahren entsprechend dem Oberbegriff des Patentanspruchs 1.
Ein Verfahren dieser Art ist aus der DE-OS 21 33 980 bekannt
Es sind integrierte Halbleiteranordnungen bekannt die einen mit einer epitaktischen Schicht überzogenen
Körper aus Halbleitermaterial vom ersten Leitungstyp enthalten, wobei in dem genannten Körper Schaltungselemente
der genannten integrierten Schaltung voneinander durch Zonen aus Iosliermaterial, meist aus einem
Halbleiteroxid, ζ.ti Siliziumoxid (S1O2), getrennt sind.
Es ist bekannt, daß, wenn ein derartiges Isoliermaterial mit einem Halbleitermaterial in Kontakt ist an der
Oberfläche des Halbleitermaterials eine Inversionsschicht (bei p-leitendem Material) oder eine Anreicherungsschicht
(bei η-leitendem Material) erzeugt wird. Eine derartige Schicht, deren Dicke sehr gering ist, wird
durch Speicherung von Ladung in dem dielektrischen Material erhalten, wobei die genannte Ladung auf
Fehler und auf im Material vorhandene Ionen zurückzuführen ist. Dies ist bei der n-leitenden
Inversionsschicht der Fall, die in p-leitendem Silizium erzeugt wird, das mit Siliziumoxic4- in Kontakt ist. Wenn
die Isoliermaterialzone zur gegenseitigen Isolierung zweier Gebiete verwendet wird, die einen dem des
darunterliegenden Körpers entgegengesetzten Leitungstyp aufweisen, bildet die genannte Inversionsschicht
einen Kanal, der die Isolierungseigenschaften beeinträchtigt und sogar zu einem wirklichen Kurzschluß
führen kann.
Um diesen Nachteil zu vermeiden, ist es bekannt, Dotierungselemente zu diffundieren, die den der
Inversionsschicht entgegengesetzten Leitungstyp herbeiführen, aber es ist schwierig, die Diffusion auf die
Kanalzone zu beschränken und zu verhindern, daß im Falle eines z. B. mit einer epitaktischen Schicht
überzogenen Substrats die genannte epitaktische Schicht dem ungünstigen Einfluß der diffundierten
Dotierungselemente ausgesetzt wird.
Bei dem Verfahren nach der eingangs genannten DE-OS 21 33 980 werden kanalunterbrechende Zonen
selektiv unter den anzubringenden Isolierzonen erzeugt. Dazu ist aber ein zusätzlicher Maskierungsschritt
erforderlich, nach dem die Isolierzonen mittels eines weiteren Ausrichtschrittes genau über den kanalunterbrechenden
Zonen erzeugt werden müssen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art, bei dem
Kurzschluß zwischen zwei durch ein Isoliermuster getrennten Halbleitergebieten über eine Inversionsschicht
vermieden wird, so auszugestalten, daß minde-
stens ein Maskierungs- und Ausrichtungsschritt vermieden
wird.
Nach der Erfindung wird diese Aufgabe durch das Verfahren nach Anspruch 1 gelöst
Es sei bemerkt, daß, wo in dieser Anmeldung von Ionenimplantation die Rede ist, unter diesem Ausdruck
auch die meist danach erfolgende Ausglühbehandlung zu verstehen ist
Die in dem Körper erzeugte Inversionsschicht die sich am Rande d-.-r Isoliermaterialzone befindet, wird
durch die mittels der implantierten Dotierungsionen erhaltene Kompensation beseitigt Die Implantation
erfordert keine thermische Diffusion langer Zeitdauer und/oder bei sehr hoher Temperatur. Die Gefahr der
Störung der epitaktischen Schicht ist nicht mehr zu befürchten und das Verfahren ist mit bei niedriger
Temperatur durchgeführten Oxidationstechniken kompatibel.
Die Implantation erfolgt über die ganze ebene Oberfläche des als Substrat verwendeten Körpers und
es ist also nicht notwendig, eine Lokalisierungsmaske anzuwenden.
Meistens werden die durch die Isolierschicht voneinander getrennten Gebiete von stark dotierten Oberflächengebieten
her gebildet, die vor der Ablagerung der epitaktischen Schicht an die Oberfläche des Körpers
grenzen. Diese Oberflächengebiete vom zweiten Leitungstyp lassen sich deutlich unterscheiden und bilden
tiefe, meistens koplanare stark dotierte Gebiete, die zum Teil in den Körper und zu einem anderen Teil in die
epitaktische Schicht eindringen. In allen Fällen ist die Konzentration der implantierten Dotierungsionen viel
geringer als die dieser Gebiete, um den Leitungstyp in dem Teil der genannten Gebiete, der sich an der
Grenzfläche zwischen dem Körper und der epitaktischen Schicht befindet, nicht zu invertieren.
Nach einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens erfolgt die Implantation
über eine dünne Schicht, die die Ionen durchläßt und die zuvor auf der genannten ebenen Oberfläche des
Halbleiterkörpers erzeugt und nach der Implantation und vor der Ablagerung der epitaktischen Schicht
entfernt wird. Durch die Implantation von Dotierungselementen über eine dünne Schicht, die die Ionen
durchläßt und die nachher entfernt wird, ist es möglich, Oberflächenfehler zu beseitigen und die implantierten
Dotierungselemente nur über die unbedingt notwendige Dicke und mit der unbedingt notwendigen Konzentration
einzuführen; das danach erfolgende epitaktische Anwachsen macht es notwendig, die möglichst niedrige
Dotierungskonzentration anzuwenden. Beim Gebrauch von Silizium wird die dünne, Ionen durchlassende
Schicht vorzugsweise aus Siliziumoxid hergestellt.
Die Erfindung läßt sich zur Herstellung integrierter Schaltungen verwenden, insbesondere wenn die Herstellung
der Anordnung keine Wärmebehandlung langer Zeitdauer und bei hoher Temperatur nach der
Ablagerung der eptiaktischen Schicht auf der wirksamen Oberfläche der Anordnung umfaßt.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher
beschrieben. Es zeigt
F i g. 1 einen Schnitt durch einen Teil einer durch das erfindungsgemäße Verfahren hergestellten Halbleiteranordnung,
Fig.2 einen Schnitt durch einen Teil einer weiteren
durch das erfindungsgemäße Verfahren hergestellten Halbleiteranordnung,
Fig.3 einen Schnitt durch einen Teil einer dritten
Halbleiteranordnung, die durch das erfindungsgemäße Verfahren hergestellt ist und
Fig.4a bis 4j im Schnitt verschiedene Stufen der
Herstellung einer Halbleiteranordnung unter Verwendung des Verfahrens nach der Erfindung.
Die Figuren sind alle schematisch gezeichnet und die Abmessungen, insbesondere die Dickenabmessung, sind
der Deutlichkeit halber nicht maßstäblich dargestellt
Die Anordnung nach Fig. 1 enthält ein Substrat 1 vom ersten Leitungstyp. Das genannte Substrat 1
enthält eine Schicht 2, die durch epitaktisches Anwachsen abgelagert ist und deren Leitungstyp dem
des Substrats entgegengesetzt ist Die Schicht 2 enthält einzelne Halbleitergebiete 3,4, die gegeneinander durch
Zonen 5 aus bis zu dem Substrat 1 reichendem Isoliermaterial isoliert sind. In der Nähe der Oberfläche
7 des Substrats 1 wird durch Ionenimplantation über die ganze Oberfläche 7 eine dünne Oberflächenschicht 6
erzeugt, deren Verunreinigungskonzentration höher als die des Substrats ist das in dieser Stir'.· noch nicht mit
der Schicht 2 überzögen isi, wobei die ''erwendelen
Ionen den ersten Leitungstyp herbeiführen. Der unter der Isolierzone 5 liegende Teil 8 der implantierten
dünnen Oberflächenschicht 6 beseitigt die Gefahr des Auftreten? eines Isolierungsfehlers, der durch eine
Inversionsschicht in dem Substrat 1 entlang des Übergangs mit dem Isoliermaterial der Zone 5
herbeigeführt werden könnte.
Die in Fig.2 gezeigte Anordnung enthält ein
Siliziumsubstrat 1, in dem zwei praktisch koplanare, stark dotierte Gebiete 3 und 4 erzeugt werden, deren
Leitungstyp dem des Substrats 1 entgegengesetzt ist. Dieses Substrat enthält eine durch Implantation
erhaltene Oberflächenschicht 6 vom gleichen Leitungstyp. Die genannte Oberflächenschicht 6 wird durch
Implantation über die ganze Oberfläche des Substrats erzeugt, während nach diesem Vorgang eine epitaktische
Halbleiterschicht 2 angewachsen wird, wonach in einer Richtung senkrecht zu dem Teil 8 der Oberflächenschicht
6, der sich zwischen den Gebieten 3 und 4 befindet, die Halbleiterschicht 2 weggeätzt und eine
lokalisierte Oxidation bis zu dem Zeitpunkt durchgeführt wird, zu dem sich die auf diese Weise erzeugte
isolierende Oxidzone, Isolierzone 5 praktisch bis zu der Oberflächenschicht 6 erstreckt
Die Inversionsschicht, die in dem Substrat durch die Isolierzone 5 herbeigeführt wird, wird durch die bei 8
implantierten Ionen beseitigt, so daß der Kurzschluß, den diese Inversionsschicht herbeiführen würde, vermieden
wird. Da die Halbleitergebiete 3 und 4 sehr stark dotiert sind, ist die Dotierungskonzentration der
implantierten Schicht ungenügend, um den Leitungstyp in den plannten Gebieten zu invertieren, wobei die
Dotierungskonzentration über die implantierte Zone 103 bis It^rnal kleiner als die der genannten Hslbleitergebiete
ist; die genannte Konzentration ist aber größer als die Dotierungskonzentration des Halbleiterkörpers,
und zwar 10 bis 1 OOmal größen
Die in Fig.3 daigestellte Anordnung enthält ein
Siliziumsubstriit 1, in dem ein stark dotiertes Halbleiter=
gebiet 3 erzeugt wird, dessen Leitungstyp derft des Substrats entgegengesetzt ist. Eine Oberflächenschicht
6 vom gleichen Leitungstyp wie das Substrat wird oberflächlich in das genannte Substrat über die ganze
Oberfläche 27 implantiert, während nach der genannten implantation eine epitaktische Halbleiterschicht 2
erzeugt wird, wonach über eine Reihe von Maskie-
rungs-, Diffusions- und Oxidationsbehandlungen eine Isolierzone 5, eine diffundierte Zone 23 um Kontaktieren
des Halbleitergebietes 3 und eine Zone 4 (die durch Diffusion zugleich mit der Zone 23 erhalten wird)
erzeugt werden.
Die Inversionsschicht, die im genannten Substrat durch die Isolierzone 5 herbeigeführt werden würde,
wird durch die in den Teil 8 Oberflächenschicht 6 implantierten Ionen beseitigt. Das Halbleitergebiet 3
und die Zonen 23,4 sind genügend stark dotiert, um zu verhindern, daß die implantierten Ionen der Oberflächenschicht
6 den Leitungstyp des genannten Halbleitergebietes 3 und der genannten Zonen 23 und 4
invertieren.
Es wird von einem Körper als Substratgebiet 1 aus schwachdotiertem Silizium vom p-Leitungstyp ausgegangen,
wobei die Dotierungskonzentration ζ. Β. ΙΟ15 Atome/cm3 beträgt (Fig. 4a). Auf einer großen
^»" Πϋ-,Ι.., -3~k A~~ ~*»»ππ»»*>η V i\rr\o.rc t Xu'irA Anrieh
Oxidation und Photoätzen eine Oxidationsmaske 33 gebildet (Fig.4b), während über die in der genannten
Maske vorhandenen Fenster Dotierungsmaterial niedergeschlagen wird und eine Vordiffusion n-leitender
Oberflächen stattfindet, die stark dotierte vergrabene Halbleitergebiete 3 und 4 bilden müssen, wobei die
endgültige Dotierungskonzentration in den genannten Halbleitergebieten z. B. 1021 Arsenatome/cmJ oder
5 · 1019 Antimonatome/cm3 beträgt.
Durch eine geeignete Ätzbehandlung wird die Oxidmaske 33 danach entfernt (Fig. 4c), während auf
der auf diese Weise erhaltenen freien Oberfläche 36 eine Oxidschicht 37 angewachsen wird (Fig.4d), deren
Dicke etwa 0,02 μπι beträgt, wobei die genannte Oxidschicht 37 durch eine thermische Oxidationsbehandlung
bei 1000C während 10 Minuten in einer trockenen Sauerstoffatmosphäre erzeugt wird.
Durch die Oxidschicht 37 hindurch wird anschließend über die ganze betreffende Oberfläche des Substratgebiets
1 eine Implantation von Borionen bei einer Energie von 120 bis 180 keV und einer Strahlungsdosis
von 10" bis 1013 Ionen/cm2 durchgeführt. Auf diese
We-se wird eine implantierte Oberflächenschicht 6 (Fig.4e) erhalten, die nach einer Ausglühbehandlung
bei 900° C während 15 Minuten eine Dicke von 0.6 μπι
und eine maximale Konzentration von 5 · 1016 bis
1017 Atomen/cm3aufweist.
Der nächste Vorgang ist die Entfernung der Oxidschicht 37 (F i g. 4f), z. B. durch eine geeignete
Ätzung in einem Ätzbad auf Basis von Fluorwasserstoff und Ammoniumfluorid. Die auf diese Weise freigelegte
Oberfläche 39 wi;d für einen epitaktischen Anwachsvorgang vorbereitet und eine n- oder p-leitende Halbleiterschicht
2 wird auf epitaktischem Wege aus der Gasphase (F i g. 4g) auf der genannten Oberfläche 39
abgelagert Die Halbleiterschicht 2 ist z. B. mit Arsen in einer Konzentration von 2 ■ 1015 bis 1016 Atomen/cm3
dotiert, wodurch der n-Leitungstyp und ein spezifischer Widerstand von 0,5 Ω · cm erhalten werden. Die Dicke
der genannten Schicht 2 beträgt 03 bis 1,6 μπι und ist
z. B. gleich 1 μητ.
Dann wird auf der Oberfläche der Halbleiterschicht 2 eine Maske 42, z. B. eine Maske aus thermischem Oxid
mit einer Dicke von 0,02 bis 0,03 μηι gebildet, auf der
noch eine Siliziumnitridschicht erzeugt wird, deren -, Dicke 0,07 bis 0,10 μπι beträgt (Fig. 4h). Diese Maske
enthält wenigstens ein Fenster 41, das sich senkrecht über der Oberflächenschichi 6 zwischen den nun
vergrabenen Halbleitergebieten 3 und 4 befindet und zur Bildung einer Isolierzone zwischen den Gebieten 3
id und 4 und zwischen zwei Teilen der epitaktischen
Halbleiterschicht 2 bestimmt ist. Über die Fenster 41 in der Maske 42 wird dann das Silizium der Halbleiterschicht
2 weggeätzl, damit eine Höhlung 43 (Fig.4i) gebildet wird, deren Tiefe derart ist, daß nach der
i) nachfolgenden Oxidationsbehandlung die Oxidoberfläche
praktisch in der gleichen Ebene wie die Oberfläche der Halbleiterschicht 2 liegt. Die genannte Ätzbehandlung
wird nach bekannten Techniken, z. B. mit Hilfe eines Gemisches d?.s Fluorwasserstoff. Salpetersäure.
-'<> Essigsäure und Jod enthält, über eine Dicke durchgeführt,
die etwa gleich der Hälfte der Dicke der Halbleiterschicht 2 ist.
Der nächste Vorgang ist eine nach einer der bekannten Techniken durchgeführte Oxidationsbehand-
'"> lung, derart, daß sich die erzeugte Isolierzone 5 (F i g. 4j)
bis zu der Oberflächenschicht 6 erstreckt, ohne daß sie durch diese Schicht hindurchdringt. In den meisten
Fällen :~t eine Erhitzung bei hoher Temperatur, die für
eine thermische Oxidation über die notwendige Dicke
jo erforderlich ist, für die Anordnung während ihrer
Herstellung schädlich. Wenn es z. B. erforderlich ist, eine zu starke Diffusion der Dotierung aus einem Gebiet in
ein anderes Gebiet, z. B. bei der Erzeugung sehr dünner Basiszonen von Transistoren, zu verhindern, wird eine
Isolierzone 5 durch Anwendung einer TechniU erzeugt, bei der nur verhältnismäßig niedrige Temperaturen
erforderlich sind, z. B. durch Oxidation unter hohem Druck. Durch das Verfahren nach der Erfindung wird es
ermöglicht, eine Oberflächenschicht 6 zu erhalten, die die Inversionsschicht unter der Isolierzone 5 beseitigt,
ohne daß dabei wenigstens in der hier erreichten Stufe der Herstellung der Anordnung eine thermische
Behandlung bei hoher Temperatur erforderlich ist.
Die Oxidation erfolgt z. B. in einer Atmosphäre aus
Ί5 gesättigtem Waserdampf unter einem Druck zwischen
60 bar (bei 800° C) und 91 bar (bei 650° C) oder in einer trockenen Wasserdampfatmosphäre unter einem Druck
zwischen 101 bar (bei 800°C) und 253 bar (bei 6500C).
Der Vorgang dauert einige Stunden und kann auch in einer Sauerstoffatmosphäre durchgeführt werden. Falls
die Dicke der epitaktischen Schicht 1 μιη betrag., wird
die Zeitdauer der Oxidation derart gewählt, daß eine Oxiddicke von 1,2 μπι in bezug auf die Oberfläche der
Anordnung erreicht wird; der Unterschied von 0,2 μιη genügt, um die Isolierschicht in die implantierte Schicht
eindringen zu lassen, wobei die erforderlichen Toleranzen, z. B. ein Dickenunterschied von 0,05 μπι über die
Dicke der epitaktischen Schicht und ein gleicher Unterschied in bezug auf die Oxiddicke, berücksichtigt
Μ) werden.
Hierzu 2 Blatt Zeichnungen
Claims (5)
1. Verfahren zur Isolation von Halbleitergebieten, bei dem
a) ein halbleitendes Substratgebiet (1) von einem ersten Leitungstyp über wenigstens einem Teil
der Oberfläche mit einer Oberflächenschicht (6) vom ersten Leitungstyp mit einer höheren
Dotierungskonzentration als die des Substrat- ι ο gebiets versehen wird,
b) auf dem Substratgebiet (1) durch epitaktisches Anwachsen eine Halbleiterschicht (2) abgelagert
wird und
c) von der Oberfläche der Halbleiterschicht (2) her örtlich eine Isolierzone (5) aus elektrisch
isolierendem Material erzeugt wird, die zwei zu beiden Seiten der Isolierzone liegende Halbleitergebiete (3, 4) vom zweiten Leitungstyp
elektrisch gegeneinander isoliert und sich über der Oberflächenschicht (6) durch die ganze
Dicke der epitaktischer. Schicht (2), aber nicht durch die Oberflächenschicht (6) hindurch
erstreckt,
25
dadurch gekennzeichnet, daß
d) die Oberflächenschicht (6) ohne Anwendung einer Maske durch Ionenimplantation über die
ganze Oberfläche des Substratgebietes (1) Jo erzeugt wird und
e) die Dotierungskonzentration der Oberflächenschicht
(6) mindestens lOmal und höchstens lOOmal höher als die des darunterliegenden
Substratgebietes (1) ist. ^
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
f) daß die elektrisch isolierende Zone (5) durch selektive Oxidation erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
g) daß die Ionenimplantation durch eine auf dem Substratgebiet (1) erzeugte dünne Schicht (37)
erfolgt, die vor dem Anwachsen der eptitaktischen Schicht (2) wieder entfernt wird
(Fig.4a-j).
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
h) daß die Halbleitergebiete (3, 4) vom zweiten Leitungstyp durch die durch die Isolierzone
voneinander getrennten Teile (3, 4) der epitaktischen Schicht (2) gebildet werden
(Fig. 1).
5. Verfahren nach einem der Ansprüche I bis 3, dadurch gekennzeichnet,
i) daß die Halbleitergebiete (3, 4) vom zweiten Leitungstyp vergrabene Schichten (3,4) sind,
j) und vor dem Anwachsen der epitaktischen Schicht (2) erzeugt werden, wobei die durch
55 Ionenimplantation erhaltene Oberflächenschicht
(6) eine Dotierung aufweist, die niedriger als die der vergrabenen Schichten ist
(Fig.4a-j)-
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4247862B1 (en) * | 1977-08-26 | 1995-12-26 | Intel Corp | Ionzation resistant mos structure |
EP0033600A3 (de) * | 1980-01-18 | 1981-11-25 | British Steel Corporation | Verfahren zur Herstellung von Stahl mit einer zweiphasigen Struktur |
US4362574A (en) * | 1980-07-09 | 1982-12-07 | Raytheon Company | Integrated circuit and manufacturing method |
US4381956A (en) * | 1981-04-06 | 1983-05-03 | Motorola, Inc. | Self-aligned buried channel fabrication process |
US9941353B2 (en) * | 2016-05-20 | 2018-04-10 | Newport Fab, Llc | Structure and method for mitigating substrate parasitics in bulk high resistivity substrate technology |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3386865A (en) * | 1965-05-10 | 1968-06-04 | Ibm | Process of making planar semiconductor devices isolated by encapsulating oxide filled channels |
NL7010208A (de) * | 1966-10-05 | 1972-01-12 | Philips Nv | |
JPS4836598B1 (de) * | 1969-09-05 | 1973-11-06 | ||
NL169121C (nl) * | 1970-07-10 | 1982-06-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam, dat aan een oppervlak is voorzien van een althans ten dele in het halfgeleiderlichaam verzonken, door thermische oxydatie gevormd oxydepatroon. |
US3748187A (en) * | 1971-08-03 | 1973-07-24 | Hughes Aircraft Co | Self-registered doped layer for preventing field inversion in mis circuits |
JPS5228550B2 (de) * | 1972-10-04 | 1977-07-27 | ||
US3886000A (en) * | 1973-11-05 | 1975-05-27 | Ibm | Method for controlling dielectric isolation of a semiconductor device |
JPS5546059B2 (de) * | 1973-12-22 | 1980-11-21 | ||
US4023195A (en) * | 1974-10-23 | 1977-05-10 | Smc Microsystems Corporation | MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions |
US4011105A (en) * | 1975-09-15 | 1977-03-08 | Mos Technology, Inc. | Field inversion control for n-channel device integrated circuits |
-
1976
- 1976-02-16 FR FR7604169A patent/FR2341201A1/fr active Granted
-
1977
- 1977-02-01 US US05/764,587 patent/US4113513A/en not_active Expired - Lifetime
- 1977-02-03 DE DE2704471A patent/DE2704471C2/de not_active Expired
- 1977-02-10 CA CA271,539A patent/CA1075374A/en not_active Expired
- 1977-02-11 IT IT20241/77A patent/IT1076585B/it active
- 1977-02-11 GB GB5706/77A patent/GB1572854A/en not_active Expired
- 1977-02-12 JP JP1454677A patent/JPS5299767A/ja active Granted
- 1977-02-14 AU AU22241/77A patent/AU505245B2/en not_active Expired
- 1977-02-14 NL NLAANVRAGE7701511,A patent/NL176622C/xx not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
NL7701511A (nl) | 1977-08-18 |
US4113513A (en) | 1978-09-12 |
JPS5299767A (en) | 1977-08-22 |
IT1076585B (it) | 1985-04-27 |
NL176622C (nl) | 1985-05-01 |
AU2224177A (en) | 1978-08-24 |
NL176622B (nl) | 1984-12-03 |
CA1075374A (en) | 1980-04-08 |
AU505245B2 (en) | 1979-11-15 |
FR2341201A1 (fr) | 1977-09-09 |
JPS5439708B2 (de) | 1979-11-29 |
FR2341201B1 (de) | 1980-05-09 |
DE2704471A1 (de) | 1977-08-18 |
GB1572854A (en) | 1980-08-06 |
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