DE3111384A1

DE3111384A1 - Codier/decodiersystem mit null-disparitaet

Info

Publication number: DE3111384A1
Application number: DE19813111384
Authority: DE
Inventors: Paul Shala 07733 Holmdel N.J. Henry
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1980-03-27
Filing date: 1981-03-23
Publication date: 1982-02-25
Also published as: CA1146672A; SE447774B; US4309694A; SE8101689L; GB2072998B; JPS56149854A; DE3111384C2; GB2072998A

Description

BLUMBACH : WESER . BlEHGEN · KRAMER ZWIRNER - HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

-6-

Palenlconsult Redeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsull Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsull

Western Electric Company Incorporated Henry, P.S. 8 New York, N.Y. 10038, USA

Codier/Decodiersystem mit Null-Disparität

Die Erfindung betrifft digitale Übertragungssysteme und im einzelnen ein System, das einen Block von Binärziffern mit Null-Disparität codiert und/oder decodiert.

Die Disparität ist definiert als die Differenz zwischen der Anzahl von Binärziffern jedes Codezustandes. Bei einer Codierung mit Null-Disparität, d.h. der Erzeugung einer gleichen Anzahl von Binärziffern mit jedem Codezustand, wird die Mittellinie des Bitstroms in die Mitte zwischen den Codezuständen gebracht. Diese Lage bringt die aufgrund einer Mittelliniendrift auftretenden Fehler bei der Feststellung des Codezustandes auf ein Minimum. Eine solche Codierung stellt außerdem Bitübergänge für die Wiedergewinnung der Zeitinformation aus dem Bitstrom sicher. Bei Drahtübertragungsanlagen mit komplementären Binärcodierungen, beispielsweise

München: R. Kramer Dipl.-lng. · W. Wesor Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 1979 · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.

+1, kann die Null-Disparitätscodierung benutzt werden, um das Verschwinden einer Gleichstrom-Signalenergie sicherzustellen. Dieses Nichtvorhandensein einer Gleichstromkomponente ermöglicht die Übertragung einer Gleichstromleistung zusammen mit dem Digitalsignal auf einen gemeinsamen Drahtweg. Die Vorteile einer Null-Disparitätscodierung gelten auch für drahtlose Systeme. Bei phasenmodulierten Funkanlagen ermöglicht beispielsweise die Null-Disparitätscodierung die Verwendung eines Trägersignals kleinerer Leistung.

Bekannte Verfahren zur Null-Disparitätscodierung haben sich auf die Umwandlung eines Binärcode in einen Ternärcode konzentriert. Beispielsweise wird gemäß US-PS 2 996 578 jede binäre 1 als Impuls übertragen, dessen Polarität der des vorhergehenden 1-Impulses entgegengesetzt ist. Bei einer Abwandlung dieses Verfahrens wird gemäß US-PS 3 149 323 die Polarität abwechselnder Gruppen von η aufeinander folgenden 1-Impulsen invertiert, wobei η eine ganze Zahl größer als 1 ist. Neuere Verfahren zur Null-Disparitätscodierung haben entweder ein direktes Nachschlagen in einer Code-Umsetztabelle oder die Ausführung eines Umwandlungsalgorithmus verwendet. Die Benutzung einer Code-Umsetztabelle erfordert einen extrem großen Speicher zur Verarbeitung von Blöcken, die mehr als einige zehn Binärziffern aufweisen. Der Umwandlungsalgorithmus macht andererseits umfangreiche Berechnungen erforderlich und läßt sich daher nicht auf einfache Weise verwirklichen. Es wird dazu verwiesen auf einen Auf-

satz "Two-Level Block Encoding for Digital Transmission", IEEE Trans.Comm., COM-21, Dezember 1973, Seiten 1438-1441.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, ein leicht zu verwirklichendes Null-Disparitätscodierverfahren anzugeben, mit dem große Blöcke von Binärziffern verarbeitet werden können.

Entsprechend einem Ausführungsbeispiel der Erfindung wird ein Block von Binärziffern mit Null-Disparität aus einem Datenblock von Binärziffern mit beliebiger Disparität erzeugt. Die Umsetzung wird durch Auswahl einer Bitposition im Block mit beliebiger Parität erreicht, die zwei Ziffernabschnitte definiert, welche je die Hälfte der gesamten Disparität des Blocks besitzen. Ein Block mit Null-Disparität wird dann durch Invertieren aller Bits eines Segmentes erzeugt. Eine fehlerfreie Decodierung des Blocks mit Null-Disparität erreicht man durch Übertragung von Daten, die die Bitposition angeben, welche die beiden Ziffernabschnitte definieren, zusammen mit dem Block mit Null-Disparität.

Ein Vorteil der Erfindung ist die Anwendbarkeit auf Blöcke beliebiger Größe mit gerader Numerierung.

Ein weiterer Vorteil besteht darin, daß die Bitposition ebenfalls im Null-Disparitätsformat codiert und übertragen werden kann.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigt:

Fig. 1 das Schaltbild einer Codierschaltung nach einem Ausführungsbeispiel der Erfindung;

Fig. 2 ein Beispiel für einen Block mit beliebiger Disparität zusammen mit dem Block mit Null-Disparität, der sich unter Anwendung der Erfindung ergibt;

Fig. 3 das Schaltbild einer Decodierschaltung nach einem Ausführungsbeispiel der Erfindung.

Der Codierer 100 gemäß Fig. 1 wandelt einen Datenblock von Binärziffern mit beliebiger Disparität auf einer Eingangsleitung 101 in einen Block mit Null-Disparität um. Am Ausgang 102 wird der Block mit Null-Disparität auf eine Übertragungseinrichtung gegeben.

Fig. 2 zeigt einen typischen Datenblock. 200 mit beliebiger Disparität und 8 Binärziffern sowie den Block 203 mit Null-Disparität , der sich daraus ergibt. Die Umwandlung beruht auf der Feststellung, daß es in jedem Block mit gerader Anzahl von Binärziffern immer möglich ist, eine Stelle zu finden, die zwei Ziffernabschnitte mit gleicher Disparität definiert. Es kann dann ein Block mit Null-Disparität dadurch erzeugt werden, daß alle Ziffern in einem der Abschnitte invertiert werden.

Die Gültigkeit dieser Behauptung soll jetzt unter Bezug-

nahme auf Fig. 2 dargestellt werden. Die Disparität des Blocks 200 mit beliebiger Disparität beträgt 2. Diese Zahl wird durch Subtrahieren der Zahl von O-Werten von der Zahl von 1-Werten bestimmt. Für den Block mit einer Disparität Zwei kann man zwei Ziffernabschnitte mit der Hälfte der Gesamtdisparität definieren. Die Bitposition 4 definiert zwei Abschnitte 201, 202, die je die Disparität Eins besitzen. Nachdem diese Bitposition bestimmt ist, wird ein Block mit Null-Disparität durch invertieren eines der Abschnitte er-2Bugt. In Fig. 2 können die fünf Binärziffern im Abschnitt von 0,1,0,1,1 in 1,0,1,0,0 invertiert werden, um den Block 203 mit Nulldisparität zu erzeugen. Alternativ kann ein Block 204 mit Null-Disparität durch Invertieren der drei Binärziffern im Abschnitt 202 von 0,1,1 in 1,0,0 erzeugt werden. Zur Decodierung werden die Bitposition 4 darstellende Daten zusammen mit dem Block 203 oder 204 mit Null-Disparität zum Empfänger übertragen. Der Decodierer muß natürlich die gleichen Binärziffern invertieren, die vorher im Codierer invertiert worden sind.

Die Übertragung der die Bitposition darstellenden Daten erfolgt vorzugsweise im Null-Disparitätsformat. Ein Verfahren zum Codieren der Bitposition in Daten mit Null-Disparitätsformat besteht in der Verwendung einer Umsetztabelle. Die Anzahl von Bits, die zum Codieren der Bitposition erforderlich ist, wächst mit der Blockgröße. Wenn die Darstellung mit Null-Disparität für die Bitposition L Bits benötigt, dann errechnet sich die Maximalzahl B von Bits je Block wie

folgt:

-11-

^L! (D

(L/2!

Die Bitposition hängt vom Inhalt des Blocks ab und kann sich daher an jeder von B Positionen befinden. Demgemäß beträgt die Kapazität der Umsetztabelle in Bits gleich BL. Man beachte, daß diese Kapazität wesentlich kleiner ist als die Kapazität 2H3, die nach dem Stand der Technik bei der Benutzung einer Code-Umsetztabelle zur Umwandlung eines vollständigen Datenblocks mit B Bits in ein Format mit Null-Disparität erforderlich ist.

Gemäß Fig. 1 werden die Binärziffern am Eingang 101 in ein Datenregister 104 gegeben, dessen Kapazität gleich der Anzahl von Binärziffern je Datenblock ist. Das Datenregister 104. ist ein serielles Schieberegister, bei dem das Einschreiben von Binärziffern unter Steuerung des Takts der Anlage erfolgt. Der Lesezyklus, der ebenfalls durch den Takt der Anlage gesteuert wird, beginnt mit dem ersten Taktimpuls nach dem Füllen des Registers.

An den Eingang 101 ist außerdem ein erster Disparitätszähler 103 angeschlossen, der die Disparität des vollständigen Datenblocks bestimmt. Diese Disparität, die mit d bezeichnet wird, wird dann mittels einer Arithmetikeinheit 106 halbiert und an einen Komparator 107 gegeben. Eine Sammelleitung 105 verbindet den ersten Disparitätszähler 103 mit der Arithmetikeinheit 106,und eine Sammelleitung 108 verbindet den Korn-

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parator 107 mit der Arithmetikeinheit 106. Da die Datenblockgröße immer gerade ist, ist d ebenfalls gerade, da es die Differenz zwischen zwei geraden oder zwei ungeraden Zahlen darstellt. Diese Einschränkung für die Blockgröße stellt sicher, daß d/2 eine ganze Zahl ist. Da außerdem d gerade ist, erfordert eine Division durch 2 mittels einer binären Operation lediglich, daß die niedrigststellige Null in d weggelassen wird.

Nach Bestimmung von d/2 werden die Binärziffern im Register 104 seriell auf die Leitung 109 ausgelesen. Ein zweiter Disparitätszähler 110 und ein Bitzähler 111, die an die Leitung 109 angeschaltet sind, halten laufend den Gesamtbetrag der Disparität bzw. die Anzahl der ausgelesenen Binärziffern fest. Der zweite Disparitätszähler 110 sowie der erste Disparitätszähler 103 können Vor/Rückwärtszähler sein, die für jeden Codezustand in entgegengesetzter Richtung zählen. Der Bitzähler 111 zählt dagegen nur in einer Richtung und besitzt einen Zählbereich, der gleich der Anzahl von Binärziffern je Datenblock ist. Eine Sammelleitung 112 führt jeden Zählwert des Bitzählers 111 in einen Zwischenspeicher 113. Der Inhalt des Zwischenspeichers 113 stellt die Anzahl von Binärziffern dar, die aus dem Datenregister 104 gelesen worden sind. Vorzugsweise ist der Bitzähler 111 ein Binärzähler, der eine übliche Binärfolge mit unbegrenzter Disparität erzeugt. Im Interesse größerer Klarheit soll für die folgende Beschreibung dieses bevorzugte Ausführungsbeispiel angenommen werden.

Wenn der durch den zweiten Disparitätszähler 110 bestimmte Wert den Wert d/2 erreicht, erzeugt der Komparator 107 ein Signal auf der Leitung 114, das einen Inverter 115 aktiviert. Nach seiner Aktivierung invertiert der Inverter 115 alle restlichen Binärziffern im Datenblock. Die Binärziffern, die den Inverter 115 vor dem Auftreten des Signals auf der Leitung 114 durchlaufen, werden nicht invertiert. Demgemäß hat der auf der Leitung 117 erscheinende Bitstrom Null-Dis-Parität. Der Bitstrom gelangt über einen Multiplexer 121 zum Ausgang 102. Der Multiplexer 121 ist symbolisch als Schalter dargestellt, der entweder die Leitung 117 oder die Leitung 120 mit dem Ausgang 102 verbinden kann. Für die obenbeschriebene Operation verbindet der Multiplexer 121 die Leitung mit dem Ausgang 102.

Das Signal auf der Leitung 114 veranlaßt außerdem den Zwischenspeicher 113, die gespeicherte Binärzahl auf die Sammelleitung 116 zu geben. Diese Binärzahl stellt die Bitposition dar, die zwei Blockabschnitte mit der Disparität d/2 definiert. Vorzugsweise wird diese Binärzahl ebenfalls als Null-Disparitätsformat codiert. Diese Codierung erfolgt durch eine Null-Disparitäts-Umsetztabelle 119. Die Tabelle 119 speichert eine vorgewählte Folge von Binärziffern mit Null-Disparität für jede mögliche Bitposition. Beim Eintreffen einer Binärzahl auf der Sammelleitung 116 wird eine bestimmte Folge von Binärziffern mit Null-Disparität über die Sammelleitung 118 an ein Positionsregister 122 geliefert.

Wenn der Bitzähler 111 seinen maximalen Zählwert erreicht,

wird ein Signal auf der Leitung 123 erzeugt, das das Auslesen des Inhalts des Registers 122 "beim nächsten Taktimpuls aktiviert. Das Auslesen des Registers 122 auf die Leitung 120 erfolgt dann mit der Taktrate der Anlage. Das Signal auf der Leitung 123 steuert außerdem den Multiplexer 121, um den Registerinhalt auf der Leitung 120 an den Ausgang 102 zu gebenο

Das Decodieren des Blocks mit Null-Disparität ist im wesentlichen die Umkehrung der Codierung. Wie noch beschrieben werden soll, wird zunächst die Bitposition im Null-Disparitatsformat in die Binärzahl umgewandelt, die der Zwischenspeicher 113 liefert. Die Binärziffern im Block mit Null-Disparität, die nach dieser Position erscheinen, werden dann invertiert, um den ursprünglichen Datenblock mit beliebiger Disparität zu erzeugen.

Es sei jetzt auf Fig. 3 Bezug genommen. Der ankommende Binär=· Ziffernblock mit Null-Disparität wird dem Decoder 300 über die Leitung 301 zugeführt. Zur Vereinfachung wird angenommen, daß die Binärziffern über einen geeigneten elastischen Speicher (nicht gezeigt) geführt worden sind, so daß sie synchron zum Systemtakt im Codierer und Decodierer' sind. Eine Rahmensteuereinheit 303, die über die Leitung 306 mit dem Systemtakt versorgt wird, führt die Binärziffern auf der Leitung 301 entweder zum Nachrichtenregister 304 oder zum Positionsregister 305. Diese Aufteilung erfolgt durch Zählen der Binärziffern auf der Leitung 301. Wenn der Zählwert gleich der Anzahl von Binärziffern je Block mit Null-Disparität ist, trennt

ein Demultiplexer 302 die Leitung 301 vom Nachrichtenregister 304 und verbindet statt dessen die Leitung 301 mit dem Positionsregister 305. Lediglich zur Erläuterung ist der Demultiplexer 302 in Fig. 3 als Schalter dargestellt. Die Steuerung des Demultiplexers 302 zum richtigen Zeitpunkt erfolgt durch die Rahmensteuereinheit 303 über die Leitung 307.

Das Nachrichtenregister 304 und das Positionsregister 305 sind Schieberegister mit einer Maximalkapazität gleich der Anzahl von Binärziffern je Block mit Null-Kapazität bzw. gleich der Anzahl von Binärziffern in der Folge, die die Bitposition darstellt. Das Einschreiben beider Register erfolgt seriell und wird durch den Systemtakt gesteuert. Das Auslesen des Nachrichtenregisters 304 erfolgt ebenfalls seriell mit dem Systemtakt und beginnt mit dem ersten Taktimpuls nach dem Füllen. Der Inhalt des Positionsregisters 305 wird dagegen parallel ausgelesen und über eine Sammelleitung 308 zur Umsetztabelle 309 geführt. Dieses parallele Auslesen erfolgt unmittelbar nach dem Auffüllen des Positionsregisters 305 und wird nicht durch den Systemtakt gesteuert.

Die Umsetztabelle 309 nimmt die die Bitposition darstellende Folge mit Null-Disparität auf und wandelt sie unmittelbar in die ursprüngliche Binärzahl um, die vom Zwischenspeicher zur Null-Disparitätstabelle 119 gegeben worden ist. Diese Zahl wird dann über die Sammelleitung 310 zum Komparator geführt.

Zur Vermeidung von Fehlern beim Decodieren sperrt die Rahmensteuereinheit 303 das Auslesen von Binärziffern aus dem Nachrichtenregister 304 bis zur Auffüllung des Positionsregisters .305. Ohne diese Verzögerung könnten Binärziffern, die im Codierer invertiert worden sind, ohne erneute Invertierung über den Decodierer laufen . Das Auslesen des Nachrichtenregisters 304 wird gesperrt, indem eine logische 0 an den Eingang 320 eines UND-Gatters 319 angelegt wird. Der andere Eingang des UND-Gatters 319 empfängt Systemtaktimpulse auf der Leitung 306. Die logische 0 am Eingang 320 hält den Ausgang 321, der die Taktsteuerung für die Schreib- und Leseoperationen des Registers 304 bewirkt, auf 0. Die Rahmensteuereinheit 303 erzeugt eine 0 am Eingang 320, nachdem die Zahl von Binärziffern je Null-Disparitätsblock gezählt ist. Diese 0 bleibt bestehen, bis die Anzahl von Binärziffern, die die Bitposition angeben, gezählt worden ist. Zu diesem Zeitpunkt wird eine logische 1 auf die Leitung 320 gegeben, um das Auslesen des Nachrichtenregisters 304 in Tätigkeit zu setzen.

Gleichzeitig mit dem Auslesen des Nachrichtenregisters 304 betätigt die Rahmensteuereinheit 303 den Komparator 311 über die Leitung 318. Der Komparator 311 speichert dann die Information auf der Sammelleitung 310. Ein Bitzähler 312, der an den Ausgang 315 des Nachrichtenregisters 304 angeschaltet ist, zählt die Anzahl der ausgelesenen Binärziffern. Dieser Zählwert gelangt über eine Sammelleitung 313 zum Komparator 311. Dieser vergleicht die über die Sammelleitung 313 gelie-

ferte Zahl mit der die Bitposition auf der Sammelleitung

310 darstellenden Binärzahl. Wenn die beiden Eingangssig-

¹ nale des !Comparators gleich sind, aktiviert der Komparator

311 durch ein Signal auf der Leitung 314 einen Inverter 316. Dieser invertiert dann alle restlichen Binärziffern, die aus dem Nachrichtenregister 304 gelesen werden. Die Binärziffern, die den Inverter 316 vor Auftreten des Signals auf der Leitung 314 durchlaufen, werden nicht invertiert. Als Ergebnis sind die Binärziffern am Decodiererausgang 317 identisch mit den Binärziffern, die ursprünglich an den Codierereingang 101 geliefert worden sind.

Bei dem oben beschriebenen Codierer und Decodierer beginnt die Invertierung der Binärziffern, nachdem die Disparität der aus dem Datenregister 104 bzw. aus dem Nachrichtenregister 304 gelesenen Binärziffern gleich d/2 ist. Die Invertier-Operation könnte natürlich ebenfalls umgekehrt werden. Beispielsweise können die Inverter 115 und 315 so aktiviert werden, daß sie alle aus den Registern 104 und 304 gelesenen Binärziffern invertieren, bis die Disparität der gelesenen Binärziffern gleich d/2 ist. Anschließend werden sie deaktiviert. Diese Alternative erfordert lediglich die Invertierung des an die beiden Inverter 115 und 315 gegebenen Steuersignals.

Die obige Beschreibung bezieht sich zwar auf die Codierung/ Decodierung jedes Blocks von Binärziffern mit gerader Anzahl, für den Fachmann dürfte aber klar sein, daß sich die erläu-

terten Grundgedanken in gleicher Weise unter Anwendung bekannter Steuerverfahren auf aufeinanderfolgende Blöcke von Binärziffern anwenden lassen.

Der hier verwendete Ausdruck "Datenblock¹¹ soll PCM-e'odierte Signale, beispielsweise Sprach-, Video-, Faksimile-Signale usw. sowie die Datenausgangssignale einer typischen Datenmaschine umfassen.

Leerseite

Claims

BLUMBACH WESER SERGEN · KRAMER ZWVrNER"· HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsult RadedcestraBe 43 8000 München 60 Telefon (089)883603/883604 Telex 05-212313 Telegramme Patentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsult

Western Electric Company Incorporated Henry, P.S.8

222 Broadway

New York, N.Y. 10038, USA

Patentansprüche

^ Codiervorrichtung zur Umwandlung eines ersten Blocks von η Binärziffern mit beliebiger Disparität in einen zweiten Block mit der Disparität Null, wobei η eine gerade Zahl ist, gekennzeichnet durch eine Einrichtung (103) zur Bestimmung der Disparität des ersten Blocks (200),

eine Einrichtung (103, 104, 106, 107, 110, 111) zur Auswahl einer Bitposition innerhalb des ersten Blocks (200), die zwei Ziffernabschnitte (201, 202) mit je der halben Disparität des ersten Blocks (200) definiert,und eine Einrichtung (115), die alle Ziffern in einem der beiden Abschnitte (201, 202) invertiert.
2. Vorrichtung nach Anspruch 1,

dadurch gekennzeichnet, daß die Bitposition durch eine Folge von Binärziffern dargestellt wird.

München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 1979 · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
3. Codiervorrichtung nach Anspruch 2,

dadurch'gekennzeichnet, daß ein Umsetzer (119) vorgesehen ist, der die Folge von Binärziffern in ein Format mit Null-Disparität umwandelt.
4. Codiervorrichtung nach Anspruch 3,

dadurch gekennzeichnet, daß eine Einrichtung (121, 122) vorgesehen ist, die den Block (203 oder 204) mit Null-Disparität und die umgesetzte Folge von Binärziffern multiplexiert.
5. Decodiervorrichtung zur Erzeugung eines Blocks von η Binärziffern mit beliebiger Disparität aus einem Block von η Binärziffern mit der Disparität Null, wobei η eine gerade Zahl ist,

gekennzeichnet durch Daten, die eine Bitposition im Block (203 oder 204) mit Null-Disparität darstellen und die Bitposition zwei Ziffernabschnitte (201, 202) definiert, die je die halbe Dispari-tät des Blocks (200) mit beliebiger Disparität besitzen, durch eine Einrichtung (312) zum Zählen der Binärziffern in dem Block (203 oder 204) mit Null-Disparität und zur Erzeugung eines Steuersignals, wenn die Bitposition gezählt ist, und durch eine Einrichtung (316), die unter Ansprechen auf das Steuersignal alle Ziffern in einem der beiden Abschnitte (201, 202) invertiert.

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6. Decodiervorrichtung nach Anspruch 5,

dadurch gekennzeichnet, daß eine Einrichtung (303) zum Demultiplexieren eines seriellen Bitstroms vorgesehen ist, der den Block (203 oder 204) mit Null-Disparität und die Bitpositionsdaten enthält.
7. Decodiervorrichtung nach Anspruch 6,

dadurch gekennzeichnet, daß die Bitpositionsdaten eine Folge von Binärziffern mit Null-Disparität enthalten.
8. Decodiervorrichtung nach Anspruch 7,

dadurch gekennzeichnet, daß eine Umsetzvorrichtung (319) vorgesehen ist, die die Bitpositionsdaten aus einer Folge von Binärziffern mit Null-Disparität in eine normale Folge von Binärziffern mit unbegrenzter Disparität umwandelt.
9. Digitale Nachrichtenanlage mit einem Codierer, der einen ersten Block von η Binärziffern mit beliebiger Disparität

. in einen zweiten Block mit η Binärziffern und der Disparität Null umwandelt, wobei η eine gerade Zahl ist, und mit einem Decodierer, der den zweiten Block in den ersten Block umwandelt, wobei der Codierer gekennzeichnet ist durch eine Einrichtung (103) zur Bestimmung der Disparität des ersten Blocks (200),

eine Einrichtung (103, 104, 106, 107, 110, 111) zur Auswahl einer Bitposition innerhalb des ersten Blocks (200), die zwei Ziffernabschnitte (201, 202) mit je der halben Disparität des ersten Blocks (200) definiert, und

eine Datendarstellung daraus erzeugt, eine Einrichtung (115) zur Invertierung aller Ziffern in einem vorgewählten Abschnitt der beiden Abschnitte, und durch eine Einrichtung (121, 122) , die den Block mit Null-Disparität und die Datendarstellung zu einem seriellen Bitstrom multiplex!ert.
10. Digitale Nachrichtenanlage nach Anspruch 9, bei der der Decodierer gekennzeichnet ist durch

eine Einrichtung (103) zum Demultiplexieren der Datendarstellung aus dem seriellen Bitstrom, eine Einrichtung (311» 312) zum Zählen der Binärziffern in dem Block mit Null-Disparität und Erzeugen eines Steuersignals, wenn die Bitposition gezählt wird, und eine Einrichtung (316), die unter Ansprechen auf das Steuersignal alle Ziffern im vorgewählten Abschnitt der beiden Abschnitte invertiert.
11. Digitale Nachrichtenanlage nach Anspruch 10,

dadurch gekennzeichnet, daß die Datendarstellung der Bitposition eine Folge von Binärziffern mit unbegrenzter Disparität ist und die Zähleinrichtung ein Binärzähler ist.
12. Digitale Nachrichtenanlage nach Anspruch 11, gekennzeichnet durch eine Umsetztabelleneinrichtung (119) im Codierer zum Umwandeln der Datendarstellung aus der Folge von Binärziffern mit unbegrenzter Disparität in eine Folge mit einem Null-Disparitätsformat und

durch eine reziproke Umsetztabelleneinrichtung (309) im Decodierer zum Umwandeln der Folge mit Null-Disparität in die Folge mit unbegrenzter Disparität.