DE2817236A1 - Integrierte schaltung - Google Patents

Integrierte schaltung

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DE2817236A1
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semiconductor
conductive
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Alfred Charles Ipri
Jun Joseph Hurlong Scott
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RCA Corp
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Description

Dr.-lng. Reimar König · Dipl.-lng. Klaus Bergen Cecilienallee 76 ·4 Düsseldorf 3Ο Telefon 45ΞΟΟ8 Patentanwälte
18.April 1978 32 175 B
RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)
"Integrierte Schaltung"
Die Erfindung betrifft eine integrierte Schaltung, bestehend aus einem isolierenden Substrat mit einer zum epitaxialen Aufwachsen einkristallinen Halbleitermaterials ausgebildeten Hauptfläche, wenigstens einem Paar auf der Hauptfläche auf Abstand gesetzter Leiter und mindestens einem Halbleiterbauelement, sowie ein Verfahren zum Herstellen integrierter Schaltungen, insbesondere integrierter SOS-Feldeffekttransistor-Schaltungen (SOS = Silizium-auf-Saphir).
Beim Herstellen integrierter Schaltungen mit auf Saphir-Substraten angeordneten Feldeffekttransistoren geht man bisher von einem Aluminiumoxid-Einkristall (AIpO,) - also sogenanntem Saphir - aus und wächst auf diesem eine epitaxiale Siliziumschicht auf. Die epitaxiale Schicht wird in einzelne Inseln aufgeteilt und diese werden mit einer Oxidschicht bedeckt. Auf letzterer (Gate-Oxidschicht) wird polykristallines Silizium - als Gates - niedergeschlagen und begrenzt. Daraufhin werden Source- und Drain-Zonen entweder durch Diffusion oder durch Ionenimplantation gebildet. Zum Herstellen der Kontakte an der Source- und der Drainzone eines herkömmlich gebildeten SOS-Transistors war bisher eine Fotomaske zum Begrenzen von Öffnungen in
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(ο
der Oxidschicht zum Wiederschlagen der Metallkontakte erforderlich.
Mit Rücksicht auf die Tatsache, daß die Produktivität beim Herstellen von Halbleiterbauelementen umgekehrt proportional zur Zahl der beim Herstellen der Bauelemente angewendeten Masken ist, und unter Berücksichtigung der zum Bilden der Kontaktöffnungen erforderlichen Bearbeitungsschritte sowie wegen des mit der in der Metallschicht infolge der auf der Source- und der Drainzone des Transistors liegenden Oxidschicht gebildeten Stufe verbundenen Problems besteht ein Bedürfnis an einer planaren bzw. ebenen Metallisierung, wodurch gleichzeitig eine Maske entbehrlich würde.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung der eingangs genannten Art und ein Verfahren zu deren Herstellung zu schaffen, bei dem Probleme mit Stufen innerhalb der Metallisierung nicht auftreten und bei denen eine besondere Maske zum Öffnen für die Metallkontakte nicht erforderlich ist. Die Lösung dieser Aufgabe ist erfindungsgemäß gekennzeichnet durch
a) ein Paar auf der Hauptfläche gebildeter und auf Abstand gesetzter Halbleiterzonen des einen Leitungstyps, von denen die eine wenigstens teilweise auf dem einen der Leiter und die andere wenigstens teilweise auf dem anderen Leiter des Leiterpaars liegt;
b) eine Kanalzone mit einer auf der Hauptfläche unmittelbar zwischen den beiden Halbleiterζonen liegenden einkristallinen Halbleiterzone;
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c) eine auf der Kanalzone liegende Isolierschicht; und
d) ein auf der Isolierschicht liegendes leitendes Gate.
Die Kanalzone kann entweder den entgegengesetzten Leitungstyp wie die angrenzenden Halbleiterzonen aufweisen. Es ist jedoch auch möglich, daß die Kanalzone vom selben Leitungstyp wie die Halbleiterzonen ist, sofern die Störstellenkonzentration in der Kanalzone geringer als in den Halbleiterzonen ist.
Die auf dem Substrat auf Abstand gesetzten Leiter können aus Metall, vorzugsweise aus einem hitzebeständigen Metall mit einem Schmelzpunkt von mehr als 10000C, bestehen. Demgegenüber wird das Gate vorzugsweise aus leitendem, d.h. hochdotiertem und/oder polykristallinem, Halbleitermaterial, wie polykristallinem Silizium, hergestellt.
Auf der Hauptfläche des Substrats kann auch außer dem genannten Leiterpaar wenigstens ein weiterer Leiter liegen. Dieser wiederum kann mit einer Isolierschicht, z.B. aus Siliziumoxid, bedeckt sein, derart, daß auf die Oxidschicht ein weiterer Leiter aufzubringen ist.
Ein Verfahren, mit dem die der Erfindung zugrundeliegende Aufgabe gelöst wird, ist gekennzeichnet durch
a) Auswahl eines isolierenden, zum darauf epitaxialen Abscheiden eines einkristallinen Halbleiterbauelements geeigneten Substrats;
b) Bilden mehrerer Leiterbahnen auf einer Hauptfläche des Substrats;
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c) epitaxiales Abscheiden von Halbleitermaterial auf freiliegenden Bereichen des Substrats bzw. dessen Hauptfläche und auf den Leitern;
d) Begrenzen des Halbleitermaterials zu wenigstens einem auf dem Substrat liegenden Transistor und zu wenigstens einer auf den Leitern liegenden, ersten leitenden Zone;
e) Bilden von Isolierschichten auf dem Transistor und auf der ersten leitenden Zone;
f) Bilden zweiter leitender Zonen auf den auf dem Transistor liegenden Isolierschichten und gleichzeitiges Herstellen leitender Überkreuzungen auf den oberhalb der ersten leitenden Zone liegenden Isolierschichten; und
g) Dotieren des Transistors mit Störstellen ( eines ersten Leitungstyps) zum Bilden von Source- und Drain-Zone in dem nicht von den Gate-Zonen bedeckten Bereich des Transistors.
Die Leiter bzw. Leiterbahnen können dabei durch chemisches Aufdampfen eines hitzebeständigen Metalls,z.B. Wolfram, gebildet werden. Das Halbleitermaterial wird zweckmäßig durch pyrolytisches Zersetzen von Silan epitaxial niedergeschlagen. Vorzugsweise werden die Störstellen aus einer vorher aufgebrachten dotierten Oxidschicht in das Halbleitermaterial eindiffundiert. Es können auf diese Weise in ein und derselben integrierten Schaltung auch gleichzeitig P- und N-Kanal-Transistoren hergestellt werden. In diesem Falle werden auf die beiden Transistoren vorzugsweise getrennte Oxidschichten aufgebracht, die Dotierstoffe
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.5-
entgegengesetzten Leitungstyps enthalten. Aus diesen Oxidschichten können dann die Zonen der beiden Transistoren gleichzeitig diffundiert werden.
Anhand der schematischen Darstellung eines Ausführungsbeispiels werden weitere Einzelheiten der Erfindung erläutert. Es zeigen:
Fig. 1 einen Querschnitt eines Teils einer integrierten Schaltung; und
Fig. 2 bis 5 Querschnitte von verschiedenen Herstellungsstufen der Schaltung gemäß Fig. 1 .
In Fig. 1 ist ein Teil einer integrierten Schaltung 10 dargestellt. Diese enthält ein z.B. aus einkristallinem Aluminiumoxid (AIpO^), d.h. Saphir, bestehendes isolierendes Substrat 12. Es können auch andere Materialien, wie Spinell, als Substratmaterial benutzt werden. Auf dem Substrat 12 liegt wenigstens ein CIS-Feldeffekttransistor (FET) 14 (CIS = Leiter-Isolator-Halbleiter). Als Ausführungsbeispiel ist ein P-Kanal-Feldeffekttransistor mit einer P+-leitenden Source-Zone 16, einer P+-leitenden Drain-Zone 18 und einer zwischen den vorgenannten Zonen liegenden !!"-leitenden Kanalzone 20 gewählt. Auf der Kanalzone 20 befindet sich eine Isolierschicht 22, auf der wiederum ein leitendes Gate 24 liegt. Letzteres besteht im Ausführungsbeispiel aus polykristallinem Silizium. Die Source-Zone 16 und die Drain-Zone 18 sind über Leiter 26 bzw. 28 kontaktiert, welche im Ausführungsbeispiel aus hitzebeständigem Metall, wie Wolfram oder Molybdän bestehen. Es kann jedoch ^edes Metall verwendet
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werden, dessen Schmelzpunkt so hoch liegt, daß es bei den folgenden Behandlungsschritten nicht schmilzt.
In Fig. 1 ist ferner ein Leiter 30 aus polykristallinen! Silizium dargestellt, der durch eine beispielsweise aus Siliziumdioxid bestehende Isolierschicht 36 von einem Leiter 34 aus polykristallinem Silizium getrennt ist. Die leitende Siliziumschicht 34 kontaktiert einen weiteren Leiter 38 aus hitzebeständigem Metall, der unter der Isolierschicht 36 hinwegführt. Auf dem dargestellten Teil der integrierten Schaltung 10 liegt eine Schutzschicht 40 aus Oxid.
Zum Herstellen der integrierten Schaltung 10 wird gemäß Fig. 2 von einem isolierenden Substrat 12 ausgegangen, das so ausgewählt wird, daß darauf eine Halbleiterschicht epitaxial als Einkristall aufgewachsen werden kann.
Die Hauptfläche 42 des Substrats 12 wird mit einer Schicht aus hitzebeständigem Metall, wie Wolfram oder Molybdän oder irgendein anderes Material mit geeignet hohem Schmelzpunkt, versehen. Beispielsweise kann das Metall durch Verdampfen, Aufsprühen oder chemisches Aufdampfen (CVD) aufgebracht werden. Beim chemischen Aufdampfen des bevorzugt verwendeten Wolframs wird dieses durch pyrolytisches Zersetzen von Wolframhexafluorid (WFg) in einer inerten Atmosphäre, wie Wasserstoff, bei etwa 6000C niedergeschlagen. Auf die Wolframschicht wird anschließend eine (nicht gezeichnete) Fotolackschicht aufgebracht, mit einer ersten Fotomaske werden Leiter (bzw. Leiterbahnen) 26, 28, 38 und 32 begrenzt und der Rest der Wolframschicht wird durch Ätzen mit Kaliumhydroxid (KOH) und Kaliumferricyanid , K,Fe (CN)g, abgeätzt. Der Rest der Fotolackschicht wird dann entfernt.
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In einem nächsten Verfahrensschritt, der anhand von Fig. 3 erläutert wird, erfolgt das Einsetzen des Substrats 12 in einen Reaktionsofen. Hier wird Silizium durch pyrolytisches Zersetzen von Silan (SiEL) in Wasserstoff (H2) bei 10000C niedergeschlagen. Auf der Hauptfläche 42 des Saphir-Substrats 12 wächst dabei einkristallines Silizium auf, während die auf den Wolfram-Leitern 26, 28, 38 und 32 aufwachsende Siliziumschicht polykristallin ist. Die durch das Zersetzen von Silan entstehende Siliziumschicht ist daher auf der Hauptfläche 42 des Substrats 12 einkristallin und auf den sowie in der Nähe der Wolframleiter 26, 28, 38 und 32 polykristallin^
Bei dem bevorzugten Ausführungsbeispiel der Erfindung wird die niedergeschlagene Siliziumschicht mit Donatoren, z.B. Phosphor, datiert, so daß eine Schicht
"IR "^
mit etwa 2 χ 10 Donatoren/cnr entsteht. Die Siliziumschicht wird bis zu einer Dicke von etwa 600 mn aufgewachsen. Dann wird eine Fotolackschicht auf der Siliziumschicht gebildet, und mit Hilfe einer ( nicht gezeichneten) zweiten Fotomaske wird die Siliziumschicht in Zonen begrenzt, aus denen auf den Metall-Leitern liegende Leiter aus polykristallinem Silizium, z.B. die Zone 34, und Bereiche werden, aus denen CIS-Feldeffekttransistoren, z.B. in der Zone 35» herzustellen sind.
Als nächstes wird das Substrat 12 in einen auf etwa 9000C erhitzten und eine Atmosphäre von Dampf mit einer geringen Menge von HCl enthaltenden Reaktionsofen gesetzt, um auf den Siliziumschichten 34 und 35 eine Siliziumdioxid aufzuwachsen. Die entstehenden Siliziumdioxid-
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42,
schichten 22 und 36 werden in etwa 50 Minuten bis auf eine Dicke von etwa 100 nm gebracht.
Der nächste Verfahrensschritt wird anhand von Fig. 4 erläutert. Das Substrat 12 wird dazu in einen auf etwa 700 bis TOQO0C aufgeheizten Beschichtungsofen gesetzt, um eine Siliziumschicht auf den Oxidschichten 22 und 36 und auf den freiliegenden Teilen der Hauptfläche 42 des Substrats sowie auf den freiliegenden Teilen der Metall-Leiter 26, 28 und 32 zu erzeugen. Wexm die Temperatur etwa 700GC beträgt r wird nur polykristallines Silizium niedergeschlagen. Auf diese wird anschließend eine (nicht gezeichnete) Fotolackschicht aufgebracht, und die Siliziumschicht wird mit Hilfe einer (nicht gezeichneten) dritten Fotomaske begrenzt. Dann wird die begrenzte polykristalline Siliziumschicht geätzt, und der Rest der Fotolackschicht wird entfernt, um das Gate 24 und den polykristallinen Leiter 30 zu bilden.
Unter Verwendung des polykristallinen Siliziumgates 24 als Maske werden daraufhin die nicht unter dem Gate 24 liegenden Teile der Oxidschicht 22 mit Hilfe einer Lösung von KOH und n-Propanol abgeätzt.
Gemäß Fig. 5 wird auf die Oberfläche des Bauelements nunmehr eine Oxidschicht 44 aufgebracht. Es handelt sich dabei um eine mit Akzeptoren, z.B. Bor, dotierte Oxidschicht, wenn P-Kanaltransistoren hergestellt werden sollen, oder um eine mit Donatoren, z.B. Phosphor, dotierte Oxidschicht, wenn N-Kanaltransistoren zu bilden
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sind. Bei dem Ausführungsbeispiel gemäß Fig. 1 wird eine mit Bor dotierte Oxidschicht 44 verwendet, die auf der gesamten Oberfläche des Substrats und den darauf aufgebrachten Zonen bzw. Leitern liegt.
Wenn nur Bauelemente einer Polarität, d.h. nur P-Kanal-Transistoren, herzustellen sind, wird das Bauelement anschließend in einen Diffusionsofen gegeben, um die Störstellen aus der Oxidschicht 44 in die Schicht 35 zu treiben und dadurch die P+-leitende Source-Zone 16 und die P -leitende Drain-Zone 18 gemäß Fig. 1 zu bilden.
Beim Herstellen von integrierten Halbleiterschaltungen nach der Erfindung wird eine Maske zum Öffnen der Metallkontakte entbehrlich. Ferner werden die leitenden Schulten unmittelbar auf der ebenen Hauptfläche 42 des Saphir-Substrats gebildet; das sich bisher durch in der Metallisierung auftretende Stufen ergebende Problem tritt daher nicht auf. Wegen des Wegfalls der abgestuften Metallisierung können geringere Abstände zwischen den einzelnen Metall-Leitern eingehalten werden als sie bisher beim herkömmlichen Herstellen solcher Bauelemente erforderlich waren. Letztlich sind die erfindungsgemäßen Bauelemente dadurch mit kleineren Abmessungen als bisher möglich, herzustellen.
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Claims (14)

RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.) Patentansprüche:
1. Integrierte Schaltung "bestehend aus einem isolierenden Substrat mit einer zum epitaxialen Aufwachsen einkristallinen Halbleitermaterials ausgebildeten Hauptfläche, wenigstens einem Paar auf der Hauptfläche auf Abstand gesetzter Leiter und mindestens einem Halbleiterbauelement, gekennzeichnet durch
a) ein Paar auf der Hauptfläche (42) gebildeter und auf Abstand gesetzter Halbleiterzonen (16, 18) des einen Leitungstyps, von denen die eine (16) wenigstens teilweise auf dem einen der Leiter (26) und die andere (18) wenigstens teilweise auf dem anderen Leiter (28) des Leiterpaars (26, 28) liegt;
b) eine Kanalzone (20) mit einer auf der Hauptfläche (42) unmittelbar zwischen den beiden Halbleiterzonen (16, 18) liegenden einkristallinen Halbleiterzone;
c) eine auf der Kanal-Zone (20) liegende Isolierschicht (22); und
d) ein auf der Isolierschicht (22) liegendes leitendes Gate (24).
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2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß der Leitungstyp der Kanal-Zone (20) entgegengesetzt zu demjenigen des Paars auf Abstand liegender Halbleiterzonen (16, 18) ist.
3· Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Kanal-Zone (20) denselben Leitungstyp wie das Paar auf Abstand gesetzter Halbleiterzonen (16, 18) aber eine geringere Störstellenkonzentration als letztere aufweist.
4. Integrierte Schaltung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß das Paar auf Abstand gesetzter Leiter (26, 28) aus Metall besteht.
5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet , daß ein hitzebeständiges Metall mit einem Schmelzpunkt von mehr als 10000G vorgesehen ist.
6. Integrierte Schaltung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß das Gate (24) aus leitendem Halbleitermaterial besteht.
7. Integrierte Schaltung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß das Gate (24) aus polykristallinem Silizium besteht.
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8. Integrierte Schaltung nach einem oder mehreren der Ansprüche 1 Ms 7, dadurch gekennzeichnet , daß wenigstens ein weiterer Leiter (38) auf der Hauptfläche (42) des Substrats (12) liegt.
9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet t daß über dem Leiter (.38) eine Isolierschicht (36) und darauf ein weiterer Leiter (30) liegt.
10. Verfahren zum Herstellen einer integrierten Schaltung gekennzeichnet durch
a) Auswahl eines isolierenden, zum darauf epitaxialen Abscheiden eines einkristallinen Halbleiterbauelements geeigneten Substrats (12) ;
b) Bilden mehrerer Leiter (26, 28, 32, 38) auf einer Hauptfläche (42) des Substrats (12);
c) epitaxiales Abscheiden von Halbleitermaterial (30, 34, 35) auf freiliegenden Bereichen des Substrats (12) und auf den Leitern (26 f 28, 32, 38);
d) Begrenzen des Halbleitermaterials (30, 34, 35) zu wenigstens einem auf dem Substrat (12) liegenden Transistor (14) und zu wenigstens einer auf den Leitern (26, 28, 32, 38) liegenden, ersten leitenden Zone (34);
e) Bilden von Isolierschichten (22, 36) auf dem Transistor (14) und auf der ersten leitenden Zone (34);
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if
f) Bilden zweiter leitender Zonen auf den auf dem Transistor (14) liegenden Isolierschichten und gleichzeitiges Herstellen leitender Überkreuzungen auf den oberhalb der ersten leitenden Zone (34) liegenden Isolierschichten (36); und
g) Dotieren des Transistors (14) mit Störstellen zum Bilden von Source- und Drain-Zone (16, 18) in dem nicht von den Gate-Zonen bedeckten Bereich des Transistors.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet , daß die Leiter (26, 28, 32, 38) durch chemisches Aufdampfen eines hitzebeständigen Metalls gebildet werden.
12. Verfahren nach Anspruch 10 oder 11, dad urch gekennzeichnet , daß das Halbleitermaterial (30, 34, 35) durch pyrolytisches Zersetzen von Silan epitaxial niedergeschlagen wird.
13. Verfahren nach einem oder nöireren der Ansprüche
10 bis 12, dadurch gekennzeichnet, daß die Störstellen aus dotiertem Oxid in das Halbleitermaterial eindiffundiert werden.
14. Verfahren nach einem oder mehreren der Ansprüche
10 bis 13, dadurch gekennzeichnet, daß zum Bilden einer sowohl P- als auch N-Kanal-Transistoren enthaltenden integrierten Schaltung auch mit Störstellen des anderen Leitungstyps dotiert wird.
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