DE2815669C2 - Schaltungsanordnung zum Ermitteln, Abtasten und Dekodieren eines Paars von Adressenworten - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Ermitteln, Abtasten und Dekodieren eines Paars von binär kodierten Adressenworten und von nachfolgenden Nachrichtenbits, welche in einem Impulszug enthalten sind, mit einer Schaltung zur Erzeugung eines Synchronisierimpulses zum Abtasten der Nachrichtenbits, mit einer Zeitsteuerstufe welche während jeder Adressen-Abtastperiode einen ersten Zeitsteuerimpuls liefert, mit einer ersten bistabilen Schaltung welche ein Signal liefert, welches die Abtastung des ersten oder des zweiten der zwei Adressenworte steuert und mit einer Detektorstufe, welche in Reaktion auf die Abtastung der binären Adresse einen Impuls liefert.

Bekannte asynchrone digitale Detektoren, welche keine Bit- oder Rahmensynchronisation erfordern, um eine vorgegebene Kodeadresse zu ermitteln bzw. abzutasten, sind in den US-Patentschriften 38 01 956 und 38 55 576 beschrieben. Die erstgenannte Patentschrift beschreibt eine Schaltung zur asynchronen Abtastung eines einzigen Kodewortes, bei der die abgetasteten Bits der empfangenen Daten parallel zu den Bits des gespeicherten Kode-Adressenwortes zyklisch verschoben werden und die Korrelationen gezählt werden. In der an zweiter Stelle genannten Patentschrift wird eine Schaltung beschrieben, welche eine asynchrone Abtastung eines Wortes verwendet, um eine Synchronisierung für die Abtastung eines zweiten Wortes zu liefern.

Auf diese Weise wird ein verhältnismäßig langer Vorspann oder eine Datenrahmenübertragung überflüssig, und es wird eine große Anzahl von Kodeadressen verfügbar.
Es sind Datenstationen oder Datenendstellen bekannt, welche eine binäre digitale Adresse in einem Zug von binären Signalen abtasten müssen, wonach die nachfolgende Datennachricht genau dekodiert wird. Bei solchen Datenstationen oder Datenendstellcn ist es möglich, eine Synchronisation dadurch zu erreichen, daß ein längerer Vorspann übertragen wird, wobei während der Übertragung dieses Vorspanns einen spannungsgesteuerter Oszillator verriegelt wird und während der Übertragung durch eine phasenstarrc Rück-

führung verriegelt gehalten wird Obwohl eine derartige Anordnung grundsätzlich zufriedenstellend arbeitet, leidet ,sie doch unter dem Nachteil, daß in der Dekodiereinrichtung ein erheblicher zusätzlicher Schaltungsaufwand erforderlich ist Es ist auch möglich, eine Synchronisierung bei der Dekodierung nach der letztgenannten Patentschrift dadurch zu erreichen, daß nur zweite Kodeworte verwendet werden, welche eine höhere Anzahl von Pegelübergängen haben, so daß dadurch die Abtastzeit-Me.hrdeutigkeit vermindert wird, welche durch eine Mehrfachabtastung eines Wortes verursacht wird, welches eine geringe Anzahl von Übergängen aufweist Dadurch wird jedoch die Anzahl der möglichen Kodeadressen vermindert und es wird erforderlich, das zweite Wort jeder zugeordneten Kodeadresse einzeln auszuwählen.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Ermitteln, Abtasten und Dekodieren eines Paars von binär kodierten AJressenwor- len und von nachfolgenden Nachrichtenbits der eingangs genannten Art zu schaffen, mit welcher eine sehr zuverlässige Datenabtast-Synchronisation auch bei einer verhältnismäßig kleinen Anzahl von Pegelübergängen in den empfangenen und dekodierten Adressenworten ermöglicht wird.

Zur Lösung dieser Aufgabe sieht die Erfindung vor, daß ein erstes logisches Verknüpfungsglied mit der ersten bistabilen Schaltung und mit der Zeitsteuerstufe verbunden ist um durch einen Pegelübergang eines Aktivierungssignals eingeschaltet zu werden und um in Reaktion auf den nächsten Impuls von der Zeitsteuerstufe ein Ausgangssignal zu liefern, daß weiterhin eine zweite bistabile Schaltung mit der Detektorstufe verbunden ist um durch den Abtastimpuls gesetzt zu werden, welche auch mit dem ersten logischen Verknüpfungsglied verbunden ist um durch das Ausgangssignal dieses Verknüpfungsgliedes zurückgestellt zu werden, daß weiterhin ein zweites logisches Verknüpfungsglied mit der ersten bistabilen Schaltung verbunden ist, um einen Synchronisationsimpuls in Reaktion auf einen Pegelübergang im Aktivierungssignal auszulösen, und auch mit der zweiten bistabilen Schaltung, um den Synchronisationsimpuls in Reaktion auf einen Pegeiübergang im Ausgangssignal der zweiten bistabilen Schaltung zu beenden, und daß eine Abtastschaltung vorhanden ist, welche die Nachrichtenbits aufnimmt und welche mit dem Ausgang des zweiten logischen Verknüpfungsgliedes verbunden ist, um Nachrichtenbit-Abtastimpulse zu liefern, welche durch den Synchronisationsimpuls synchronisiert sind.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Nach dem Grundgedanken der Erfindung werden zur Synchronisierung Signale verwendet, welche in der Schaltung bereits praktisch vorhanden sind. Es werden vorwiegend Signale verwendet, welche von der asynchronen Kodeadressen-Abtastschaltung abgeleitet werden, um Synchronisiersignale mit höchster Genauigkeit zur Dekodierung der Datennachrichten zu liefern, und zwar bei einem Minimum an zusätzlichem Schaltungsaufwand.

Die asynchrone Abtastung des ersten Wortes der Adresse liefert eine Synchronisation für die Abtastung des zweiten Wortes. Die Abtastung der Folge aus dem ersten Wort und dem zweiten Wort liefert eine Identifikation, daß die Nachricht an eine bestimmte Datenendstelle gerichtet ist. Das Abtastsignal für das zweite Wort und die Zeitsteuersignale, welche erforderiich sind, um diese Abtastung durchzuführen, werden in einer Logikschaltung verarbeitet welche eine genaue Synchronisation für die Nachrichtendaten-Abtastsignale liefert Eine zeitliche Steuerung der Energieeinschaltung muß für den Mikroprozessor ebenfalls geliefert werden, welcher die empfangenen Daten dekodiert und weiterverarbeitet weil solche Einrichtungen zweckxnäßigerweise in einem Bereitschaftszustand gehalten werden, wenn sie ίο nicht gebraucht werden. Eine gewisse Beschränkung ist bei der Auswahl des ersten Wortes der Adresse erforderiich, nicht hingegen bei dem zweiten Wort so daß über 80 000 Kombinationen von zwei 23-Bit-Worten möglich sind.

Ein Ausführungsbeispiel des Erfindungsgegenstandes wird nachfolgend anhand der Zeichnung beschrieben; in dieser zeigt

F i g. 1 ein Blockdiagramrn des asynchronen digitalen, Adressendetektors, bei welchem die Erfindung anwendbar ist

Fig.2 ein Blockdiagramm, welches die Anschlüsse der erfindungsgemäßen Anordnung in einer Datenstation veranschaulicht, welche den Detektor gemäß F i g. 1 verwendet,

Fig.3 ein Logikdiagramm der erfindungsgemäßen Synchronisations-Signalschaltung,

Fig.4 ein Logikdiagramm der erfindungsgemäßen Verzögerungsschaltung und

F i g. 5 ein Zeitdiagramm, welches sich auf F i g. 1 —4 bezieht.

Die Detektorschaltung der F i g. 1 ist im wesentlichen unverändert aus der US-PS 38 55 576 übernommen. Die Zeichnung wird in dieser Form verwendet, um die Bezugnahme auf diese Patentschrift zu erleichtern, falls dies zweckmäßig ist.

In der obengenannten Patentschrift ist die Detektorschaltung für eine asynchrone Erkennung bzw. Abtastung beschrieben, d. h. für eine Abtastung, bei welcher kein Vorspann oder kein Rahmen erforderlich ist, wobei ein individueller Adressenkode wie beispielsweise für eine Rufeinrichtung, aus zwei Worten mit je 23 Bit besteht Die Abtastung des Wortes eins wird dadurch bewerkstelligt, daß die empfangenen Datenbus und die Bits des Wortes eins des gespeicherten Adressenkodes durch einen Komparator und durch Zählkorrelationen hindtirchgeführt werden. Die Abtastung des Wortes eins dient zur »Synchronisation« der Abtastung des Wortes zwei. Die Kombination der asynchronen Abtastung des Wortes eins und der synchronen Abtastung des Wortes zwei ermöglicht, daß über 400 000 verschiedene Zwei-Wort-Adressen in einem einzigen System verwendet werden können. Wenn die Einrichtung in einer Datenstation oder in einer Datenendstelle verwendet wird, folgt auf die Zwei-Wort-Adresse in einem bestimmten Intervall eine binär kodierte Nachricht. Um eine Datenabtast-Synchronisation mit ausreichender Genauigkeit zu gewährleisten, muß das erste Wort der Adresse beschränkt werden, d. h., nur Worte mit einer hohen Anzahl von Pegelübergängen können verwendet werden. Bei einem solchen Wort ist eine Abtastung nur zu einem bestimmten Zeitpunkt möglich, und sie ist nicht früh oder spät möglich. Dadurch werden noch über 80 000 verschiedene Kodeadressen ermöglicht, wenn zwei Worte mit je 23 Bit verwendet werden. Die erfindungsgemäße Schaltung ist so ausgebildet, daß sie mit dem Adressendetektor der obengenannten Bezugspatentschrift verwendet werden kann, und die erfindungsgemäße Schaltung wird in diesem Zusammenhang

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erläutert. Dabei ist sie an den Mikroprozessor einer Funktion unten erläutert wird. An dieser Stelle der Be-Datenendstelle angeschlossen. Es sollte für den Fach- Schreibung genügt es darauf hinzuweisen, daß ein Ausmann ersichtlich sein, daß die Erfindung auch für andere gang SB des Flip-Flops 41 seinen Pegel verändert wenn Anwendungsfälle brauchbar ist, wie es nachfolgend nä- es erwünscht ist, nach einem anderen Wort in dem Einher angegeben wird, da die erfindungsgemäße Anord- 5 gangssignalzug zu forschen. Der Pegel des Wortausnung nur von bestimmten Eingangssignalen abhängig wahlsignals 55, d. h. des Aktivierungssignals, welches ist einem Eingang des Kodeeinschubs 36 zugeführt wird. In der F i g. 1 wird nur der allgemeine Betrieb der bewirkt, daß die gespeicherten Datenbits von einem meisten Blöcke beschrieben, da sie in den obigen Be- ausgewählten Wort aus den gespeicherten Worten in zugspatenten bereits ausführlich erläutert sind. Das Si- 10 das Register 38 übertragen werden. Ein Ausgangssignal gnal Sa (siehe F i g. 5), welches an der Eingangsklemme SD von der Zeitsteuerstufe 30 ist als »Kodegruppen-

10 des Detektors der F i g. 1 empfangen wird, kann von Auswahlsignal« bezeichnet und hat einen Impuls wäheinem Sender empfangen worden, demoduliert ver- rend jeder Abtastperiode. Das Signal SD bestimmt ob stärkt und in geeigneter Weise umgeformt sein, zur Ver- die erste oder die zweite Gruppe von sechs Bits des wendung in dem erfindungsgemäßen Detektor besteht 15 aktivierten Wortes dem Register 38 zugeführt werden, es jedoch aus einem Zug von binären digitalen Signalen Ein weiteres Ausgangssignai SM, weiches als »Kodeeinoder Bits (die nachfolgend als »hoch« und »tief« be- schubsignal« bezeichnet wird, triggert die Eingabe der zeichnet werden). In diesem Zug von Signalen kann eine ausgewählten sechs Bits in das Register 38, und es beindividuelle Adresse vorhanden sein, welche im folgen- steht aus einem Papr von Impulsen während jeder Abden als Seitenadresse bezeichnet wird und aus zwei ver- 20 tastperiode. Die Signale SB, SD und SM werden der schiedenen Binärworten mit je 23 Bit besteht die einen Schaltung gemäß F i g. 2 zu dem Zweck zugeführt einen Abstand voneinander von einem halben Bit aufweisen, Datensynchronisationsimpuls und eine Einschaltung des gefolgt von einer binären Nachricht die aus einzelnen Mikroprozessors zu bewirken. Es ist zu bemerken, daß Bits besteht von denen jedes die halbe Länge der der zweite Impuls in jedem Paar von Impulsen im Signal Adressenbits hat. Der Abstand zwischen der Adresse 25 SAi in der Verzögerungsschaltung keinem bestimmten und der Nachricht wird anhand der F i g. 4 diskutiert Zweck dient Aus dem Zeitdiagramm der F i g. 5 ist er-

Zur Vereinfachung der Erläuterung der Erfindung sichtlich, daß bei einem fehlenden Signal SD ein äquiva-

wird zunächst ein Seitensignal, das mit obengenanntem lentes Signal von dem zweiten Impuls von SM abgeleitet

Begriff Seitenadresse zusammenhängt beschrieben. Si- werden könnte,

gnale von der Klemme 10 werden über ein Steuergatter 30 Einzelne Signalgaben werden bei der Schaltung ge-

11 einem Abtastregister 12 zugeführt Ein Taktgeber 13, maß F i g. 1 in asynchroner Weise dadurch erreicht daß welcher mit der vierfachen Bitrate läuft ist über ein zunächst empfangene binäre Signale mit den gespei-NOR-Glied 14 mit dem Register 12 verbunden, um je- cherten Bits des individuellen Adressenkodes verglichen des empfangene Bit viermal abzutasten und die empfan- werden. Jedes der empfangenen Bits wird viermal abgegenen Bits durch das Register zu schieben. Der Taktge- 35 tastet und in dem Abtastregister 12 gespeichert welches ber 13 ist auch mit einem Zähler oder Teiler 16 verbun- 92 Stufen aufweist Unter der Annahme, daß alle 92 Studen, in welchem die Taktfrequenz durch zwei und durch fen vorübergehend gespeicherte Datenbits enthalten, vier geteilt wird. Derjenige Teil der F i g. 1, welcher das werden die Bits invertiert und dann einem Exklusiv-NOR-Glied 14, das Exklusiv-ODER-Glied 20, das ODER-Glied 42 zugeführt und zwar ebenso wie die NAND-Glied 21, den Signalkorrelator 22, die NOR- 40 23 Bits des Wortes im Bezugsregister 38. Jedes Bit von Glieder 23 und 24, das Flip-Flop 25, den Signalimpulsge- dem Register 38 wird mit den vier Bits vom Abtastreginerator 26, den Inverter 27 und einen Zähltaktgeber 28 ster 12 verglichea Das Ausgangssignal des Exklusiventhält, haben hauptsächlich eine Batterie-Schutzfunk- ODER-Gliedes 42 wird einer Korrelator/Zähler-Austion, und in der vorliegenden Beschreibung ist es nur wähleinrichtung 43 zugeführt. Die Auswahlfunktion notwendig, mehr hervorzuheben, daß ein Signal von 45 wird unten näher beschrieben, an dieser Stelle in der dem Signalimpulsgenerator 26 die Taktimpulse von dem Arbeitsfolge führt jedoch die Auswahleinrichtung die Taktgeber 13 dazu bringt daß sie durch das NOR-Glied Korrelationszählungen einem Wort-Korrelator/Abtast-14 geführt werden, um das Signal 5Ai zu liefern (siehe Zähler 44 zu. Alle obengenannten Vergleiche finden F i g. 5). Das Signal SM wird unten näher beschrieben. während einer Abtastperiode statt Nach jedem Ver-

Eine Zeitsteuerstufe 30 ist mit einem Ausgang des 50 gleich wird das Abtastbit in der Stufe 92 des Abtastregi-

Zählers 16 verbunden, von welchem für jeweils vier sters 12 zu der ersten Stufe zurückgeführt Nach vier

Haupttaktimpulse ein Impuls empfangen wird. Der Ge- Vergleichen ist auch das verglichene Bit im Bezügsregi-

nerator 30 ist auch mit dem Ausgang des NOR-Gliedes ster 38 zyklisch zurückgeführt Nach 92 Vergleichen

14 und mit dem Ausgang des Signalimpulsgenerators 26 geht das Bit in der letzten Stufe des Abtastregisters

verbunden. Steuersignale von der Zeitsteuerstufe 30 lie- 55 verloren, es wird eine neue Probe in die erste Stufe

fern den größten Teil der Funktionszeitsteuerung für eingegeben und es wird ein neuer Satz von Vergleichen

den Detektor gemäß F i g. 1. Die Adressenkodes der durchgeführt, wobei dieses Muster wiederholt wird, bis

Einheit sind in einem Kodeeinschub 36 gespeichert Im das Wort eins abgetastet ist Bei der Abtastung des

vorliegenden Fall sind dies zwölf Bits für jedes der zwei Wortes eins ändert das Wort-Auswahlsignal 5ß von

Worte. Ein Multiplex-Steuerglied 37 steuert die Verbin- 60 dem Wort Flip-Flop 41 seinen Pegel, der Kodeeinschub

dung jeder Gruppe von sechs Bits mit einem Bezugsre- 36 liefert das Wort zwei in das Speicherregister 38, die

gister38. Korrelator/Zähler-Auswahleinrichtung 43 hört auf,

Ein Paritätssignal-Generator, hier als Paritätsbaum Fehlersignale dem Zähler in dem Wort-Korrelator-Ab-

40 bezeichnet ist mit dem Bezugsregister 38 und mit tast-Zähler 44 zuzuführen und führt stattdessen einen

dem Multiplex-Steuerglied 37 verbunden, um nach den 65 Impuls von der Zeitsteuerstufe 30 während jeder Ab-

gespeicherten 12 Bits jedes Wortes elf Paritätsbits zu tast-Bit-Periode zu. Das Signal SB setzt auch ein Zähleraddieren. Weiterhin ist mit dem Kodeeinschub 36 ein Aktivierungs-Flip-Flop 46 und ein Fenster-Flip-Flop 47 Ausgang eines Wort-Flip-Flops 41 verbunden, dessen für einen anschließenden Betrieb. Bei der Zählung 92,

d. h. 92 Abtastungen nach der Abtastung des Wortes eins triggert der Fensterzähler 48 das Fenster-Flip-Flop 47, dessen Ausgangssignal 5C ist. Wenn das Wort zwei bei den Zählungen 93,94 oder 95 ermittelt wird, wird ein Seitensignal an eine der Klemmen 50 geliefert. Ein NAND-Glied 51, das invertierte Wort-Flip-Flop 52 und vier NAND-Glieder 53 sind in dem Detektor vorhanden, um eine Abtastung für Kombinationen von Adressenworten zu liefern und ihre Komplemente, d. h. AB, AB, AB und A~B. Bei der Anwendung in einer Datenendstelle kann es überflüssig sein, eine Abtastung eines Adressenwort-Komplements durchzuführen, und es braucht nur eine Klemme 50 vorhanden zu sein, welche mit dem Wort-Korrelator/Abtast-Zähler 44 verbunden ist. Bei der Zählung 95 wird das Fenster-Flip-Flop 47 durch den Fenster-Zähier 48 zurückgestellt und das Wort-Flip-Flop 41 sowie das Fenster-Zähler-Aktivierungs-Flip-Flop 46 werden ebenfalls zurückgestellt. Wenn das Wort zwei während der Zählfenster 92 bis 95 nicht ermittelt wurde, nimmt der Detektor wieder seine Funktion auf, nach dem Wort eins zu forschen.

Kurz zusammengefaßt, das Wort eins ist abgetastet bzw. ermittelt worden, und dadurch ist eine Synchronisation für die Abtastung des Wortes zwei während eines festgelegten Fensters geliefert worden. Die Abtastung des Wortes zwei innerhalb dieses Fensters kann ein, zwei oder drei Abtastsignale hervorrufen, wie es in SE dargestellt ist. Das Wort-Auswahlsignal 55 hat wieder seinen Pegel verändert, um das Wort eins in das Bezugsregister 38 zurückzubringen.

In der F i g. 2 veranschaulicht ein Blockdiagramm, daß die Datensynchronisations-Logikschaltung oder Synchronisierimpulsschaltung 55 Eingangssignale von dem Detektor gemäß F i g. 1 empfängt, welche mit SB, SD und 50 bezeichnet sind. Ein weiterer Eingang ist mit der Energierückstellschaltung 56 verbunden, und zwar ist dieser Eingang über einen Kondensator mit einer 15-Volt-Energieversorgung verbunden. Somit wird ein Anfangsimpuls oder ein Signal mit hohem Pegel der Schaltung 55 zugeführt wenn die Energierückstellschaltung aktiviert ist, gefolgt von einem Signal mit tiefen Pegel. Die Logikschaltung 55 kann über eine Verzögerungsschaltung 57 mit der Abtastschaltung oder Mikroprozessor-Steuerschaltung 58 verbunden sein. Mit der Mikroprozessor-Steuerschaltung ist auch eine Tastatur 59 verbunden, um dem Benutzer die Möglichkeit zu geben, Daten einzugeben. Weiterhin ist eine Anzeigeeinrichtung 60 angeschlossen, um Ergebnisse darstellen zu können. Das Kodeeinschub-Impulssignal von dem Detektor gemäß F i g. 1 wird invertiert und der Verzögerungsschaltung 57 zugeführt

in dem Logikdiagramm gemäß F i g. 3 wird ein synchronisiertes Signal SK erzeugt welches dann, wenn es der Mikroprozessor-Steuerschaltung 58 zugeführt wird, eine genaue Abtastung der empfangenen Datennachricht ermöglicht Ein NOR-Glied 61 empfängt das Energierückstellsignal auf einem Eingang und das Wortauswahlsignal SB auf einem zweiten Eingang. Ein NOR-Glied 62 empfängt das Energierückstellsignal auf einem Eingang und das Kodegruppen-Auswahlsignal 5D auf dem zweiten Eingang. Die Ausgänge 5F und SG der NOR-Glieder 61 und 62 sind jeweils mit den Eingängen eines NOR-Gliedes 63 verbunden, dessen Ausgangssignal dazu verwendet wird, ein Flip-Flop 64 zurückzustellen. Das Seitenabtastsignal SE wird dem Setzeingang des Flip-Flops 64 zugeführt und der Q-Ausgang SJ des Flip-Flops 64 ist mit einem Eingang eines NOR-Gliedes 65 verbunden. Ein zweiter Eingang des NOR-Gliedes 65 empfängt das Signal SFvon dem NOR-Glied 61. Bei dieser Ausführungsform der Synchronisierschaltung setzt das Seitenabtastsignal SE das Flip-Flop 64, das Wortauswahlsignal wird im NOR-Glied 61 invertiert und das Kodegruppen-Auswahlsignal SD wird im NOR-Glied 62 invertiert. In der Wellenform SC gemäß Fig. 5 ist zur Vereinfachung nur ein Impuls dargestellt, und dieser eine Impuls wird zur Datensynchronisation verwendet. Wenn als Eingangssignale die Signale SF und SG dem NOR-Glied 63 zugeführt werden, liefert es als Ausgangssignale SH eine Reihe von Impulsen, welche nach der Zählung 95 beginnen. Wiederum ist in der Zeichnung zur Vereinfachung nur ein einziger Impuls dargestellt. Dies ist der erste Impuls der Reihe, und zwar derjenige, welcher direkt das Flip-Flop 64 zurückstellt. Aus den F i g. 3 und 5 ist ersichtlich, daß, nachdem das Seitenabtastsignal SE das Flip-Flop 64 zurückgestellt hat, der Übergang des Wortauswahlsignals bei der Zählung 95 (95 Zählungen nach der Abtastung des Wortes eins) den Synchronisationsimpuls SK auslöst und der nächste folgende Impuls des Kodegruppen-Auswahlsignals 5D das Ende des Impulses 5K festlegt Während ein beliebiges Seitenabtastsignal, welches als Signal SE dargestellt ist, das Flip-Flop 64 setzen kann, wird der Synchronisationsimpuls 5K immer bei der Zählung 95 erzeugt Der Impuls 5K, der nur ein annehmbares Maß an Mehrdeutigkeit aufweist, wird in der Mikroprozessor-Steuerschaltung 58 verarbeitet, um eine Abtastung der empfangenen Datennachricht vorzunehmen, wie es in dem Quadraturabtastsignal SL veranschaulicht ist. Wenn die Mikroprozessor-Schaltungen keinen Bereitschaftsmodus verwenden, synchronisiert das Signal SK direkt, andernfalls wird das verzögerte Signal verwendet.

In der F i g. 4 ist die Verzögerungsschaltung 57 dargestellt, welche auch Signale von dem Detektor und den Synchronisationsimpuls SK verwendet Eine Form der Verzögerung wird gewöhnlich in solch einer Anwendung benötigt weil Mikroprozessoren ein bestimmtes Maß an Energie benötigen, und es ist erwünscht sie in einer Bereitschaftsstellung zu halten, wenn sie nicht aktiv benutzt werden. Somit würde eine normale Datenübertragung aus einer Zwei-Wort-Adresse bestehen, um eine bestimmte Datenendstelle anzusprechen, worauf eine Datennachricht folgt und zwar im Abstand einer Setzperiode von der Adresse. Während der Setzperiode wird der Mikroprozessor darüber informiert, daß eine Nachricht ankommt und seine Schaltungen werden eingeschaltet und rechtzeitig mit Energie versorgt um das erste Bit der Datennachricht zu verarbeiten. Das Kodegruppen-Auswahlsignal SD wird als das Takteingangssignai für einen Wetiigkeitszähler 67 verwendet Das Ausgangssignal des Welligkeitszählers 67 liefert das Dateneingangssignal für eine D-Verriegelung

68. Das Takteingangssignal für die Verriegelung 68 kommt von einem NOR-Glied 69, welches ein Eingangssignal von dem invertierten Kodeeinschub-Impulssignal SM und ein zweites Eingangssignal von dem ^Ausgang der Verriegelung 68 bekommt Die Verriegelung 68

eo wird durch das Ausgangssignal von der Energierückstellschaltung gesetzt und durch den Synchronisationsimpuls 5K bei der Zählung 95 nach der Abtastung des ersten Wortes zurückgestellt wobei der Synchronisationsimpuls auch der Mikroprozessor-Steuerschaltung 58 zugeführt wird. Das Signal SK kann somit direkt dazu verwendet werden, den Mikroprozessor zu aktivieren oder einzuschalten, so daß er von der Tatsache informiert wird, daß eine Nachricht zu empfangen ist Der

verzögerte Synchronisationsimpuls wird dazu verwendet, einen (nicht dargestellten) Abtastgenerator zu synchronisieren, und er kommt in der vorliegenden Ausführungsform 32 Zählungen nach dem Synchronisationssignal an oder 127 Zählungen nach der Abtastung des ersten Wortes. Die Abtastimpulse können die bei 5L dargestellten Impulse sein.

Gemäß der Erfindung wird somit in einer Datenendstelle, welche die Möglichkeit hat, auf asynchrone Weise ein digitales, binär kodiertes Adressensignal zu ermitteln, eine Synchronisation der Datenabtastung ermöglicht, welche Detektorsignale verwendet Durch die Verwendung von Signalen, welche bereits in der Detektorschaltung vorhanden sind, sind die Synchronisation und die Einschaltung der Energieversorgung in der Endstelle mit einem Minimum an zusätzlichem Schaltungsaufwand möglich. Während die Erfindung im Zusammenhang mit einer bestimmten Datenendstelle beschrieben wurde, unter Verwendung eines speziellen Detektors, dürfte ersichtlich sein, daß die Erfindung nicht auf diesen Anwendungsfall beschränkt ist Es sind vielmehr im Rahmen der Erfindung auch vielfältige andere Anwendungsmöglichkeiten gegeben.

Hierzu 3 Blatt Zeichnungen

30

50

55

60

65

Claims (6)

Patentansprüche:

1. Schaltungsanordnung zum Ermitteln, Abtasten und Dekodieren eines Paars von binär kodierten Adressenworten und von nachfolgenden Nachrichtenbits, welche in einem Impulszug enthalten sind, mit einer Schaltung (55) zur Erzeugung eines Synchronisierimpulses (5K) zum Abtasten der Nachrichtenbits, mit einer Zeitsteuerstufe (30) welche während jeder Adressen-Abtastperiode einen ersten Zeitsteuerimpuls (5DJ liefert, mit einer ersten bistabilen Schaltung (41) welche ein Signal (SB) liefert, welches die Abtastung des ersten oder des zweiten der zwei Adressenworte steuert und mit einer Detektorstufe (53), welche in Reaktion auf die Abtastung der binären Adresse einen Impuls (SE) liefert, dadurch gekennzeichnet, daß ein erstes logisches Verknüpfungsglied (63) mit der ersten bistabilen Schaltung (41) und mit der Zeitsteuerstufe (30) verbunden ist, um durch einen Pegelübergang eines Aktivierungssignals (5B,5F)eingeschaltet zu werden und um in Reaktion auf den nächsten Impuls (SD, SC) von der Zeitsteuerstufe (30) ein Ausgangssignal (SH) zu liefern, daß weiterhin eine zweite bistabile Schaltung (64) mit der Detektorstufe (53) verbunden ist, um durch den Abtastimpuls (SE)| gesetzt zu werden, welche auch mit dem ersten logischen Verknüpfungsglied (63) verbunden ist, um durch das Ausgangssignal (5H) dieses Verknüpfungsgliedes (63) zurückgestellt zu werden, daß weiterhin ein zweites logisches Verknüpfungsglied (65) mit der ersten bistabilen Schaltung (41) verbunden ist, um einen Synchronisationsimpuls (SK) in Reaktion auf einen Pegelübergang im Aktivierungssignal (SB) auszulösen, und auch mit der zweiten bistabilen Schaltung (64), um den Synchronisationsimpuls in Reaktion auf einen Pegelübergang im Ausgangssignal der zweiten bistabilen Schaltung (64) zu beenden, und daß eine Abtastschaltung (58) vorhanden ist, welche die Nachrichtenbits aufnimmt und welche mit dem Ausgang des zweiten logischen Verknüpfungsgliedes (65) verbunden ist, um Nachrichtenbit-Abtastimpulse zu liefern, welche durch den Synchronisationsimpuls synchronisiert sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung zur Erzeugung eines Synchronisier-Impulses (SK) ein drittes logisches Verknüpfungsglied aufweist, welches zwischen der ersten bistabilen Schaltung (41) und dem ersten logischen Verknüpfungsglied (63) angeordnet ist, und daß weiterhin ein viertes logisches Verknüpfungsglied zwischen der Zeitsteuerstufe (30) und dem ersten logischen Verknüpfungsglied (63) angeordnet ist, um durch eine Auslöseschaltung aktiviert zu werden.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Verzögerungsschaltung (57) vorhanden ist, welche derart geschaltet ist, daß sie den Synchronisationsimpuls aufnimmt und ein Verzögerungssignal an den Dekodierteil der Schaltungsanordnung liefert, und daß das Verzögerungssignal um eine vorgegebene Periode nach dem Synchronisierimpuls beginnt.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerungsschaltung einen Zähler (67) aufweist, welcher mit der Zeitsteuerstufe verbunden ist, um die Ausgangsimpulse der Zeitsteuerstufe zu zählen und am Ende der vorgegebenen Periode ein Ausgangssignal zu liefern.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet daß die Verzögerungsstufe weiterhin eine Verriegelung (68, Fig.4) aufweist, welche derart geschaltet ist, daß sie durch den Synchronisierimpuls zurückgestellt und durch den verzögerten Synchronisierimpuls vom Zähler (67) akiiviert wird sowie durch den nächsten folgenden Zeitsteuerimpuls nach dem Aktivierungssignal vom NOR-Glied (69) betätigt wird.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitsteuerstufe einen zusätzlichen Impuls liefert, und zwar vor jedem ersten Zeitsteuerimpuls, und daß die Verzögerungsschaltung weiterhin eine Verriegelung (68, Fig.4) aufweist, welche derart geschaltet ist, daß sie durch den Synchronisierungsimpuls vom Zähler (67) zurückgestellt und durch den verzögerten Synchronisierimpuls aktiviert wird und durch den nächsten zusätzlichen Zeitsteuerimpuls nach dem Aktivierungssignal vom NOR-Glied (69) betätigt wird.