DE2734190C2

DE2734190C2 - Schaltungsanordnung zur Erzeugung eines Taktsignales

Info

Publication number: DE2734190C2
Application number: DE2734190A
Authority: DE
Inventors: Gary J. Acton Mass. Goss; Thomas F. Burlington Mass. Joyee
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1976-08-02
Filing date: 1977-07-29
Publication date: 1984-11-22
Also published as: US4105978A; JPS6232486B2; DE2734190A1; GB1590846A; FR2360937A1; AU508708B2; AU2748677A; FR2360937B1; JPS5341142A

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung eines Taktsignals gemäß dem Gattungsbegriff des Anspruches 1. Das Taktsystem eines Computers bildet einen besonderen Hardwareteil, der in allen Computersystemen benötigt wird und der Steuerung verschiedener Teile eines jeden Computersystemes dient. Verschiedene Teile eines Computersystems arbeiten mit verschiedenen Taktfrequenzen. Beispielsweise arbeiten Kartenleser und Drukker; Platten- und Bandeinheiten; der Hauptspeicher eines Computersystems und die Zentraleinheit jeweils mit anderen Taktfrequenzen. In dem Maße, wie die Computersysteme durch Mehrfachprogrammverarbeitung und Multiprocessing komplexer geworden sind, sind auch die Anforderungen an die Zeitsteuerschaltkreise des Systems komplexer geworden. Darüber hinaus arbeiten manche Computersysteme langsam, andere schnell und schließlich unterscheidet man eine asynchrone und eine synchrone Betriebsweise. Daraus folgt, daß nicht nur Taktsignale mit unterschiedlichen Taktfrequenzen für jedes vorgegebene Computersystem benötigt werden, sondern auch Tatksignale, die auf Befehl angehalten und gestartet werden können. So erfordert beispielsweise ein mit einer Zentraleinheit und einem Hauptspeicher ausgestattetes Computersystem, daß die Zentraleinheit mit einer Taktfrequenz H\ auf den Hauptspeicher Zugriff nimmt, wobei diese Taktfrequenz der Zykluszeit des Hauptspeichers entsprechen muß. Wenn dem Computersystem eine Bandeinheit beigestellt ist, so ist es erforderlich, daß die Zentraleinheit und der Hauptspeicher mit der Bandeinheit mit einer unterschiedlichen Taktfrequenz R₂ in Verbindung treten, wobei diese Taktfrequenz auf die Bandeinheit abgestimmt ist. Somit sind innerhalb des Systems verschiedene Taktfrequenzen erforderlich. Wenn darüber hinaus die llelriebswcise des Computersystems asynchron isl, d. h. die Ausführung einer jeden Operation wird auf Grund eines Signalcs begonnen, wobei dieses Signal anzeigt, daß eine vorangegangene Operation vervollsiändigt worden ist oder daß die Teile des Computersystcnis für die nächste Operation verfügbar sind, so muß der Takt der Zentraleinheit sich selbst anhalten, bis diese das Signal erhält, daß die information für sie verfügbar ist. Natürlich besteht eine Möglichkeit zur Behandlung dieses Start/Stopproblcms darin, einen Leerlauf des Taktes mit seiner normalen Frequenz zu gestatten. Wenn jedoch die Information in der Mitte des Leerlaufzyklus verfügbar ist, so kann sie nicht inmitten des Zyklus aufgenommen werden, sondern es muß der Beginn eines neuen Zyklus abgewartet werden. Hierdurch wird ein Verlust wertvoller Rechenzeit hervorgerufen.

Eine Möglichkeit, dieses Problem zu lösen, besteht darin, verschiedene faktsignale für jede verschiedene Anforderung vorzusehen. Dies ist jedoch hardwaremäßig sehr aufwendig und verschlechtert somit die Markt-Chancen des Systems. Eine andere bekannte Lösung besteht darin, die Geschwindigkeit des Taktsystems zu erhöhen oder zu erniedrigen. Da jedoch Computer-Taktsysteme extrem genau sein müssen und ihre Genauigkeit über eine lange Zeitdauer aufrechterhalten müssen, ist diese Lösung im allgemeinen kommerziell nicht tragbar. In Ausnahmefällen können teure genau geregelte Oszillatorcs; verwendet werden, die ihre Genauigkeit nicht verlieren, wenn ihre Frequenz verändert wird. Dies bedeutet jedoch, daß nicht nur der Oszillatorschaltkreis, sondern auch die Stcuerschaltkreise sehr genau sein müssen. Hierdurch würden zwei teure Komponenten in dem Computersystem erforderlich.

Auf dem Gebiet der Zeitstcuerschaltkrcise, insbesondere für die billigen Minicompuicrsysteme, die nichtsdestoweniger viele Merkmale von Großsystemen aufweisen sollen, besteht die Forderung nach einem Taktsystem, das automatisch eine Reihe von Impulsen erzeugt, die in ihrer Länge beim Vorliegen einer bestimmten Anforderung gestreckt werden können. Darüber hinaus sollte das Taktsystem in der Lage sein, sich selbst vorübergehend anzuhalten, um dem Erfordernis asynchroner Operationen zu genügen und es sollte in der Lage sein, beim Vorliegen einer bestimmten Anforderung sofort erneut mit der Erzeugung von Taktimpulsen zu beginnen.

Es ist die Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung zur Erzeugung eines Taktsignales anzugeben, der den vorstehend genannten Forderungen genügt. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Untcransprüchen entnehmbar.

Gemäß der vorliegenden Erfindung wird eine Schallungsanordnung angegeben, die wenigstens zwei Taktimpulsrcihen erzeugen kann, wobei jeder Impuls in einer ersten Impulsreihe die Impulsdauer Ti und jeder Impuls in einer zweiten Impulsreihe eine Impulsdauer T₂ aufweist. Ein erster elektronischer Schaltkreis erzeugt eine erste Reihe von Impulsen, wobei sich jeder Impuls über die Zeit ii erstreckt. Ein zweiter elektronischer Schaltkreis, der mit dem ersten elektronischen Schaltkreis zusammenarbeitet, modifiziert die Frequenz der erzeugten Impulse, so daß eine zweite Impulsreihe entsteht, wobei jeder Impuls in der zweiten Impulsreihe sich über die Zeit I₂ erstreckt. Darüber hinaus bewirkt ein dritter elektronischer Schaltkreis, der mit den ersten beiden elektronischen Schaltkreisen zusammenarbeitet, das Festhalten des Computer-Taktsystems auf einem

hohen Pegelzustand für eine beliebige Zeit und den erneuten Start des Taktsystems unmittelbar beim Vorliegen einer entsprechenden Anforderung.

Anhand eines in den Figuren der Zeichnungen dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigt

F i g. 1A das Schema eines Computer-Taktsystems zur Erzeugung von Taktimpulsen gemäß dem Stand der Technik,

F i g. 1B ein zu dem Compuier-Taktsystem gemäß F i g. IA zugehöriges Taktdiagramm,

F i g. 2 ein Blockdiagramm der erfindungsgemäßen Schaltungsanordnung,

Fig.3A und 3B ein die Impulsverlängerung veranschaulichendes Taktdiagramm und

Fi g. 4 ein das vorübergehende Anhalten des Taktsignales veranschaulichendes Taktdiagramm.

Gemäß F i g. 1A ist ein Computer-Taktsystem zur Erzeugung von Taktimpulsen dargestellt, wie es im Stand der Technik verwendet wird. Das Taktsysfem besteht aus einer Verzögerungsleitung 101, deren Ausgang über ein NAND-Gatter 102 auf den Eingang zurückgeführt ist. Obgleich andere Komponenten, wie eine Spannungsversorgung, erforderlich sind, sind diese zur Beschreibung des grundlegenden Konzepts der Impulserzeugung nicht von Bedeutung und sind demgemäß nicht dargestellt. In F i g. 1B ist das zu der Schaltung gehörige Taktdiagramm dargestellt, wobei die einzelnen Impulszüge verschiedenen Punkten der Schallung gemäß Fig. IA zugeordnet sind. Unter der Annahme, daß die Verzögerungsleitung 101 eine Verzögerung von 100 ns erzeugt, wird die mit λ bezeichnete Impulsform gemäß Fig. IB an der Stelle «in Fig. IA erzeugt. Darüber hinaus treten die mit β und y bezeichneten Impulsformen an den Positionen β und γ in Fig. IA auf. Es sei angenommen, daß das System gemäß F i g. 1A zum Zeitpunkt r gerade durch einen Impulsübergang vom negativen auf den positiven Pegel in den Positionen λ und y ausgelöst worden ist. Dies geschieht manuell von irgendeiner nicht dargestellten Konsole aus, wobei das Signal »Auslösen« an der einen Eingangsklemmc des NAND-Gatters 102 gezwungen wird, von seinem normalerweise hohen Pegelzustand auf den niedrigen Pegelzustand umzuschalten. Mit einem Eingang auf niedrigem Pegel nimmt das Ausgangssignal den hohen Pegel ein und verbleibt solange auf diesem hohen Pegel, wie ein Eingangssignal den niedrigen Pegel aufweist. Uni das System vollständig auszulösen, wird das Signal »Auslösen« für wenigstens HX) ns auf dem niedrigen Pegel gehalten. Da zum Zeitpunkt τ das System auf den hohen Pegelzustand angestoßen wurde, verbleiben die Positionen λ und /solange auf dem hohen Pegelzustand wie das Auslösesignal auf dem niedrigen Pegel verbleibt. Gleichzeitig verbleibt die Position β auf dem hohen Pegelzustand für ein Zeitintervall von mindestens 100 ns. Wenn das Auslösesignal entfernt wird, so nimmt es den hohen Pegel ein und wenn der andere Eingang des NAND-Gatters 102 den hohen Pegel aufweist, so nimmt das Ausgangssignal des NAND-Gatters 102 und somit die Positionen λ und y den niedrigen Pegel ein. Nach einem Zeitintervall Γι = r+ 100 ns tritt der niedrige Pegelzustand der Position /am Ende der Verzögerungsleitung heraus und schaltet die Position β ά\Λ den niedrigen Pcgclzustand. Dieser Zustand verbleibt auf dem niedrigen Pegel fur zusätzliche 100 ns ;iuf Grund der Verzögerungsleitung 101 und wird seinerseits während dieser 100 ns durch das NAND-Gatter 102 in einen hohen Pegelzustand umgewandelt, worauf zum Zeitpunkt r₂ = Γι + 100 ns das Signal mit hohem Pegel der Position y aus der Verzögerungsleitung 101 heraustritt und den Zustand in der Position)?erneut auf den hohen Pegel umschaltet. Auf diese Weise wiederholt sich der Zyklus immer wieder. Wenn der Wunsch vorliegt. Impulse mit kürzerer oder längerer Dauer zu erzeugen, so liegt es auf der Hand, die Verzögerungsleitung durch eine solche zu ersetzen, die eine kürzere oder längere Verzögerung aufweist als die Verzögerungsleitung 101.

ία Dies geschieht im allgemeinen durch Hinzufügung zusätzlicher Schaltkreise und heraustrennen des alten Schaltkreises und Einschalten eines neuen Schaltkreises. Ein solcher Taktschaltkreis erfordert nicht nur eine zusätzliche Steuerung, sondern auch zusätzliche Schall· kreise. Darüber hinaus, genügt die Einschaltung zusätzlicher Verzögerungsleitungen in die Schaltungsanordnung gemäß F i g. 1A nicht, wenn gefordert wird, daß die gleiche Impulsdauer mit geringerer oder höherer Frequenz wiederholt werden soll.

Gemäß F i g. 2 ist bei der erfindungsgemäßen Schaltungsanordnung, im folgenden Taktschaltkreis genannt, der Ausgang eines UND-Gatters 104 an einen Verstärker 105 angeschlossen, welcher seinerseits mit seinem Ausgang auf den Eingang einer Verzögerungsleitung 101 geführt ist. Die Verzögerungsleitung 101 erzeugt eine Verzögerung um 100 ns im vorliegenden Ausführungsbeispiel. Eine weitere Verzögerungsleitung 102 ist an den Ausgang der Verzögerungsleitung 101 angeschlossen. Die Verzögerungsleitung 102 weist verschiedene Abgriffe auf, an denen verschiedene Zeitverzögerungen erzeugt werden. Im vorliegenden Ausführungsbeispiel erzeugt der mit der Positionsziffer 3 bezeichnete Abgriff eine Verzögerung von 60 ns und dieser Abgriff ist an eine Eingangsklemme eines NAND-Gatters 103 angeschlossen, wobei das diesem Eingang zugeführte Signal mit CL 160 + OO bezeichnet ist. Ein Strecksignal CLO + OH weist normalerweise den niedrigen Pegel auf und wird einem anderen Eingang des NAND-Gatters 103 zugeführt. Der Ausgang des NAND-Gatters 103 ist an eine Eingangsklemme eines UND-Gatters 104 angeschlossen, wobei das diesem Eingang zugeführte Signal mit CL 0 + OG bezeichnet ist. An eine zweite Eingangiklemrne des UND-Gatters 104 wird ein Signal MSCL - OO angelegt. Das Signal MSCL - OO

v> weist normalerweise den hohen Pegel auf und wird benutzt, um das Computer-Taktsystem gemäß Fig.2 anzustoßen. Wenn ein Benutzer unerwünschte Taktsignale zu löschen wünscht und /. B. das Taktsystem auslösen will, so drückt er mit der Hand einen Schalter in der Computerkonsole, wodurch sich der Zustand des Signales MSCL — OO vom hohen auf den niedrigen Pegel verändert. Das UND-Gatter 104 wird somit gesperrt, wodurch andererseits der Grundtakt des Computersystems gesperrt wird. Nunmehr kann mit einem neuen Zyklus von diesem Startpunkt aus begonnen werden. An einen dritten Eingang des UN D-Gatters 104 wird ein Signal CL 0 + OF angelegt. Wie bei der Beschreibung der Wirkungsweise des Systems näher beschrieben wird, weisen unter normalen Betriebsbedingungen des

bo Taktsystems die Signale CLO + OG und MSCL - OO normalerweise den hohen Pegel auf und das UND-Gatter 104 wird auf Grund des weiter unten beschriebenen Signales CLO + OF durchgesteuert und gesperrt. Der Ausgang der Verzögerungsleitung 101 ist an eine Ein-

h5 gangsklemme eines NAND-Gatters 108 angeschlossen. Somit wird ein um 100 ns verzögertes Signal Cl. 100 + OO diesem Eingang des NAND-Gatters 108 zugeführt. Ein /weiter Eingang des NAND-Gatters 108

ist an den Ausgang eines NAND-Gatters 106 angeschlossen. Ferner ist ein drif.er Eingang des NAND-Gatters 108 mit dem Ausgang eines NAND-Gatters 107 verbunden. Die Ausgangssignalc der NAND-Gatter 106 und 107 sind mit CLO + OC bezeichnet und diese werden den zweiten und dritten Eingängen des NAND-Gatters 108 zugeführt. Der Ausgang des NAND-Gatters 108 erzeugt das zuvor erwähnte Signal CLO + OF. welches dem UND-Gatter 104 zugeführt wird. Die NAND-Gatter 106 und 107 dienen der gleichen Funktion, nämlich dem vorübergehenden Anhalten des Taktes. Der Grund für die Anordnung von mehr als einem NAND-Gatter liegt darin, daß die Anweisung für einen vorübergehenden Halt (»stall«) von verschiedenen Einheiten, des Systems kommen kann. So kann beispielsweise das Signal CL 0 + OD für den vorübergehenden Halt am NAND-Gatter 106 vom Hauptspeicher kommen, während das Signal CLO + OE für den vorübergehenden Halt am NAND-Gatter 107 von der Bandeinheit kommen kann. Es liegt auf der Hand, daß in dem Maße, wie zusätzliche Einheiten dem System hinzugefügt werden, zusätzliche NAND-Gatter entsprechend den Gattern 106 und 107 verwendet werden können, um die Anweisung für den vorübergehenden Halt des Taktsystems aufzunehmen. Während das Eingangssignal CLO + OD für den vorübergehenden Halt einer Eingangsklemme des NAND-Gatters 106 zugeführt wird, wird einer zweiten Eingangsklemme des NAND-Gatters 106 ein Signal CL 0 + OF zugeführt, das dem rückgeführten Ausgangssignal des NAND-Gatters 108 entspricht. In gleicher Weise wird dem einen Eingang des NAND-Gatters 107 ein Befehlssignal CLO + OE für den vorübergehenden Halt mit normalerweise hohem Pegel zugeführt, während das Rückführungssignal CLC + OF dem zweiten Eingang des NAND-Gatters 107 zugeführt wird. In bezug auf das UND-Gatter 104 wird bei dessen Durchsteucrung das Ausgangssignal in dem Verstärker 105 verstärkt, so daß ein verstärktes Signal CLO + OB erzeugt wird, welches dem Eingang der Verzögerungsleitung 101 zugeführt wird.

Da die verwendeten UND-Gatter. NAND-Gatter, Verstärker und Verzögerungsleitungen bekannte Elemente bilden, bedarf es keiner weiteren Erläuterung des Aufbaues der Schaltungsanordnung gemäß Fig. 2. |edoch sei die Wirkungsweise der Schaltungsanordnung im folgenden näher beschrieben.

Zunächst sei die Normalbetriebsweise der erfindungsgemäßen Schaltungsanordnung beschrieben. In diesem Fall werden Impulse mit einem positiven Pegelzustand während 100 ns und einem negativen Pegelzu-

nvi «τ oiM Uhu

iw

dauer 7"von 200 ns erzeugt. Es sei jedoch darauf "erwiesen, daß durch eine geeignete Auswahl der Verzögerungsleitung Impulse mit jeder anderen Periodendauer erzeugt werden können.

Kurz gesagt besteht der impulsverlängerungsschaltkreis aus einem UND-Gatter 104 mit zwei vorgeschalteten NAND-Gattern 103 und 108 in Parallelschaltung, wobei der Ausgang eines jeden NAND-Gatters Eingangssignale für das UND-Gatter 104 liefert. Das dritte Eingangssignal des UND-Gatters 104 kann im Hinblick auf die Erzeugung der gestreckten Impulse außer Acht gelassen werden, da es mit Ausnahme während des Systemanstoßes immer den hohen Pegel aufweist Von einem gegebenen Zeitpunkt an werden Eingangssignalc sowohl dem NAND-Gatter 103 als auch dem NAND-Gatter 108 zugeleitet. Das Eingangssignal für das NAND-Gatter 103 ist insgesamt um 160 ns verzögert.

während das Eingangssignal für das NAND-Gatter 108 um 100 ns verzögert ist. Im Normalbeiriebszustand weist der Ausgang des NAND-Gatters 103 den hohen Pegel auf, was weiter unten noch näher beschrieben wird, so daß das steuernde Gatter durch das NAND-Gatter 108 gebildet wird, das Impulse mit einer Länge von 100 ns erzeugt, die abwechselnd den hohen und niedrigen Pegel aufweisen. Durch irgendein »Streck-Anforderungssignal«, das weiter unten näher erläutert

ίο wird, wird das NAND-Gatter 103 in den Strcckschaltkrcis eingeschaltet. Zur Freigabe und zum Sperren des UND-Gatters 104 ist sodann das Zusammenwirken beider Ausgangssignale der NAND-Gatter 103 und 108 erforderlich,da das Ausgangssignal des NAND-Gatters

ιr. 103 nirh.t konslant den hohen Pegel einnimmt. Es sei angenommen, daß das NAND-Gatter 103 gerade in den Schallkreis durch ein »Strecksignal« eingeschaltet worden ist, als der Ausgang des UND-Gatters 104 den niedrigen Pegel einnahm. Unter normalen Betriebsumständen würde der Ausgang des UND-Gatters 104 100 ns später den hohen Pegel einnehmen, da das Ausgangssignal des NAND-Gatters 108 zu diesem Zeitpunkt auf den hohen Pegel umschaltet. Da jedoch das NAND-Gatter 103 wirksam ist. schaltet das Signal für weitere

2^r> 60 ns nicht auf den hohen Pegel um und dementsprechend verbleibt der Ausgang des UND-Gatters 104 während 160 ns auf dem niedrigen Pegel. Bei niedrigem Ausgangssignal jedoch, welches sodann erneut auf die Eingänge der NAND-Gatter 103 und 108 gegeben wird,

jo ist das NAND-Gatter 103 hinsichtlich der Steuerung unwirksam, da sein Ausgangssignal solange auf dem hohen Pegel verbleibt, wie sein Eingang den niedrigen Pegel aufweist und die Steuerung kehrt somit auf das NAND-Gatter 108zurück. Das NAND-Gatter 108 wird

y> mit einer Verzögerung von 100 ns betätigt, da es direkt an die Verzögerungsleitung 101 angeschlossen ist und erzeugt somit ein positives Signal von 100 ns, das dem UND-Gatter 104 zugeführt wird, um somit ebenfalls ein positives Signal von 100 ns zu erzeugen. Diese Schritte wiederholen sich forllaufend, wobei abwechselnd ein Signal mit niedrigem Pcgei von 160 ns und ein Signal mit hohem Pegel von 100 ns erzeugt wird. Eine nähere Beschreibung der »Strcckw-Operation anhand von Taktdiagrammen erfolgt weiter unten.

Wie zuvor erwähnt, weist das dem einen Eingang des UND-Gatters 104 zugeführte Eingangssignal MSCL — OO normalerweise den hohen Pegel auf. Da das »Streck«-Signal CL 0 + OH im normalen Betriebszustand normalerweise den niedrigen Pegel aufweist, weist das Ausgangssignal CLO + OG des NAND-Gattcrs !03 "orrr.alerweise den hohen Pegel auf, unabhängig davon, wie das andere Eingangssignal CL 160 + OO des NAND-Gatters 103 aussieht. Dementsprechend wird ein zweites Eingangssignal CL 0 + OG mit hohem Pegel der zweiten Eingangsklemme des UND-Gatters 104 zugeführt Da diese beiden Eingänge somit den hohen Pegel aufweisen, wird das UND-Gatter 104 durch den Zustand des dritten Eingangssignales CL 0 + OF freigegeben und gesperrt Vor dem Beginn der Erzeu-

bo gung von Taktsignalen wird jedoch der Taktschaltkreis angestoßen, indem der Zustand des Eingangssignal MSCL — OO auf den niedrigen Pegel gesetzt wird. Wie zuvor beschrieben worden ist, erfolgt dies durch Niederdrücken eines Schalters in einer nicht dargestellten Bcdicnungskonsole. Hierdurch wird das UND-Gatter 104 unabhängig von dem Zustand der anderen Eingangssignale gesperrt und es werden dementsprechend vorangegangene Signale des Taktschaltkrcises ausgc-

löscht.

Bei dieser Anfangsbedingung weisen somit bei der Rückstellung des Schalters die Eingangssignalc CL 0 + OG und MSCL - OO normalerweise den hohen Pegel auf. Das dritte Signal CLO + OF nimmt ebenfalls den hohen Pegelzustand ein, da das Signal CL100 + OO. das dem NAND-Gatter 108 zugeführt wird, den niedrigen Pegel aufweist. Das Ausgangssignal CL O + OB des Verstärkers 105 wird nunmehr der Verzögerungsleitung 101 zugeführt und weist den hohen Pegel auf. 100 ns später weist das dem NAND-Gatter 108 zugeführte Signal CL 100 + OO den hohen Pegel auf. Ein weiteres Eingangssignal CL 0 + OC wird den anderen Eingangskleminen des NAND-Gatters 108 zugeführt. Es sei hinsichtlich dieses Ausführungsbeispieles vermerkt, daß das Eingangssignal CL 0 + OC von zwei NAND-Gattern 106 und 107 abgenommen wird und zwei getrennten Eingangsklemmen des NAND-Gatters 108 zugeführt wird. Die NAND-Gatter 106 und 107 weisen jeweils eine erste Eingangsklemme auf, denen als Anforderungssignal für den vorübergehenden Halt des Taktsignales ein Eingangssignal CLO+ OD bzw. CLO + OE zugeführt wird. So kann beispielsweise ein Anforderungssignal des Hauptspeichers dem NAND-Gatter 106 bzw. ein Anforderungssignal der Bandeinheit dem NAND-Gatter 107 zugeführt werden. In gleicher Weise können Anfordcrungssignale von weiteren Einheiten des Computersystems auf weitere NAND-Gatter entsprechend den Gattern 106 bzw. 107 einwirken. Mit den Anfordcrungssignalen CLO + OD und CL 0 + OE normalerweise auf niedrigem Pegel, befindet sich wenigstens eine Eingangsklemme eines jeden der NAND-Gatter 106 und 107 auf niedrigem Pegel und dementsprechend geben die Ausgänge dieser Gatter Signale mit hohem Pegel aus, unabhängig davon, ob die anderen Eingangssignalc der NAND-Gatter 106 und 107 niedrigen oder hohen Pegel aufweisen. Somit weisen die beiden Eingangssignale CL 0 + OC an den beiden Eingangsklemmen des NAND-Gatters 108 den hohen Pegel auf. Wie zuvor erwähnt, weist jedoch auch das Signal CL 100 + OO den hohen Pegel auf. Demgemäß weist das Ausgangssignal CL 0 + OF des NAND-Gatters 108 den niedrigen Pegel auf. Dieses Signal wird dem dritten Eingang des UND-Gatters 104 zugeführt, wodurch dieses Gatter gesperrt wird. Das Ausgangssignal mit niedrigem Pegel des UND-Gatters 104 wird sodann über den Verstärker 105 der Verzögerungsleitung 101 zugeführt. Das Signal verbleibt auf dem niedrigen Pegel während 100 ns, worauf es den hohen Pegel einnimmt, da zu diesem Augenblick das Eingangssignal CL 100 + OO an dem NAND-Gatter 108 den niedrigen Pegel einnimmt, worauf dieses ein Signal CLO + OF mit hohem Pegel dem UND-Gatter 104 zuführt. Dieser Zyklus wird solange wiederholt, bis entweder ein »Streck«-Signal CL 0 + OH dem Schaltkreis an der Position 2 zugeführt wird oder irgendein Signal für einen vorübergehenden Hall CL 0 + OD bzw. CL 0 + OE an der Position 6 des Schaltkreises auftritt

Unter Bezugnahme auf die Fig.3A und 3B sei die »Sireck«-Betriebsweise gemäß der Erfindung beschrieben, wobei eine Reihe von Impulsen gemäß dem Inipulszug 5 in F i g. 3B erzeugt wird. F i g. 3A zeig! das Taktdiagramm für wenigstens einen Zyklus der zuvor beschriebenen Normalbetriebsweise vor dem Auftreten des »Streck«-Signales CL 0 + OH. Es sei darauf verwiesen, daß die in einem Kreis angeordneten Zahlen in den F i g. 3A. 3B und 4 die Taktdiagramme an verschiedenen Stellen innerhalb der Schaltung gemäß F i g. 2 darstellen, wobei diese Stellen durch entsprechende Zahlen ebenfalls in einem Kreis in der Schaltung markiert sind. Es ist somit aus F i g. 3A erkennbar, daß die Schaltung in ihrer Normalbetriebsweise arbeitet, wenn

^r) das »Strcekw-Signal CLO + OH an der Position 2 den niedrigen Pegel aufweist. Daher sind im Taktdiagramm 1 zwei Impulse von 100 ns dargestellt, von denen einer den hohen und der andere den niedrigen Pegel aufweist. Das Taktdiagramm 3 zeigt die Impulse des Taktdia-

K) gramms I um 60 ns verzögert. Das Taktdiagramm 3Λ zeigt, daß der Ausgang des NAND-Gatters 103 solange auf dem hohen Pegel verbleibt, wie das das »Streck«-Signal repräsentierende Taktdiagramm 2 den niedrigen Pegel aufweist. Das Taktdiagramm 4 zeigt auf Grund

ι? der Signalumkehrung durch das NAND-Gatter 108 die Umkehrung des Taktdiagrammes 1, sofern das Signal für einen vorübergehenden Halt nicht wirksam ist. Wenn daher das Signal CLO + OG am Schaltungspunkt 3Λ und das Auslösesignal MSCL — OO den ho- hen Pegel aufweisen, so wird das UND-Gatter 104 durch das Ausgangssignal CLO + OF des NAND-Gatters 108 durchgeschaltet und gesperrt. Unter normalen Betricbszuständcn werden daher im Taktdiagramm 5 Impulse mit einer Länge von 100 ns in Übereinstim-

2¹S mung mit dem Taktdiagramm 4 erzeugt.

Zur leichteren Erläuterung sei angenommen, daß ein »Streck«Signal CL 0 + OH am Schaltungspunkt 2 gemäß F i g. 2 zu einem Zeitpunkt angelegt wird, der durch die gestrichelte Linie A\A\ gemäß Fig.3A eingezeichnet ist. Bis zu dem Zeitpunkt, an dem dieses Signal den hohen Pegel einnimmt, war das Ausgangssignal des NAND-Gatters 103 im Schaltungspunkt 34 auf dem hohen Pegel. Nun oszilliert jedoch dieses Ausgangssignal entsprechend dem Eingangssignal CL 160 + OO im Schaltungspunkt 3, wobei jedoch eine Signalumkehrung stattfindet. Das Signal CL 160 + OO am Schaltungspunkt 3 folgt dem Signal am Schaltungspunkt 1 mit einer Verzögerung von bO ns. Es sei nun betrachtet, was mit dem Signal am Schaltungspunkt 1 geschieht. Wenn das »Streckw-Signal den hohen Pegel einnimmt, so wirkt sich dies nicht unmittelbar am Schaltungspunkt 1 aus. Es sei hier festgestellt, daß der Zustand vom niedrigen Pegel auf den hohen Pegel umgeschaltet hatte und für wenigstens weitere 100 ns auf dem hohen Pegel verbleibt, da ein Signal mit hohem Pegel 100 ns vorher an den Eingang der Verzögerungsleitung 101 angelegt worden war. Nach Ablauf von 100 ns nimmt das Signal am Schaltungspunkt 1 den niedrigen Pegel ein. Währenddessen gehl das Signal im Schaltungspunkt 3 erst

so 60 ns später auf den niedrigen Pegel herunter. Wenn das Signal im Schaltungspunkt 3 den niedrigen Pegel einnimmt, dann nimmt das Signal im Schaltungspunkt 3A den hohen Pegel ein. Wenn das Signal im Schaltungspunkt 3j4 den hohen Pegel einnimmt, so ist das Signal im Schaltungspunkt 1 bereits 60 ns auf dem niedrigen Pegel gewesen. Das Signal mit hohem Pegel im Schaltungspunkt 3Λ wird dem UND-Gatter 104 zugeführt Wie zuvor erwähnt ist das einem anderen Eingang des UND-Gatters 104 zugeführte Signal MSCL - OO nor-

M) malcrweise auf dem hohen Pegel. Daher weisen zwei Eingangssignale des UND-Gatters 104 den hohen Pegel auf. Ferner sei darauf verwiesen, daß zu diesem Zeitpunkt das Signal am Schaltungspunkt 4 den hohen Pegel aufweist, da am Ausgang des NAND-Gatters 108 die Umkehrung des Signales im Schaltungspunkt 1 auftritt und das Signal CL 100 + OO am Eingang des NAND-Gatters 108 den niedrigen Pegel besitzt. Da somit die UND-Bedingung des UND-Gatters 104 erfüllt ist.

ίο

nimmt das Signal CL 0 + OB am Ausgang des Verstärkers 105 den hohen Pegel ein. Dieses Signal mit hohem Pegel wird dem Eingang der Verzögerungsleitung 101 zugeführt und tritt 100 ns später am Schaltungspunkt 1 auf. Während dieser Zeit befand sich dementsprechend der Schaltungspunkt I für die Dauer von 160 ns auf dem niedrigen Pegel. Dieses Impulsmuster wiederholt sich fortwährend am Schaltungspunkl 1. Wie zuvor erwähnt, ist der Signalzustand am Schaltungspunkt 3 ähnlich demjenigen am Schaltungspunkt 1, wobei das Signal lediglich um 60 ns verzögert ist. Der Signal/.ustand am Schaltungspunkt ZA stellt die Umkehrung des Signalzustandes im Schaltungspunkt 3 dar, da bei vorliegendem »Streck«-Signal am NAND-Gatter 103 dessen Ausgangssignal dem anderen Eingangssignal mit umgekehrtem Vorzeichen folgt. Das Signal im Schallungspunkt 4 bildet die Umkehrung des Signales im Schaltungspunkl 1. da das Signal im Schaltungspunkt 1 als ein Eingang dem NAND-Gatter 108 zugeführt wird und das Ausgangssignai des NAND-Gatters 108 im Schaltungspunkt 4 die Umkehrung des Eingangssignales am Schaltungspunkt 1 ausgibt, wenn die anderen Eingänge den hohen Pegel aufweisen. Daher kann unter Beachtung von Fig.3B der Signalzustand im Schaltungspunkt 5 aus den Signalzuständcn in den Schaltungspunktcn 3/4 und 4 abgeleitet werden, da diese beiden Signale zwei von drei Eingangssignalen dos UND-Gatters 104 bilden und das dritte Eingangssignal normalerweise den hohen Pegel aufweist. Somit dienen diese beiden Eingangssignale der Steuerung. Aus F i g. 3B geht hervor, daß der Signalzustand im Schaltungspunkt 5 den hohen Pegel aufweist, wenn beide Taktsignale 3Λ und 4 den hohen Pegel aufweisen und daß umgekehrt das Signal im Schaltungspunkt 5 den niedrigen Pegel aufweist, wenn das Taktsignal 3A oder das Taktsignal 4 den niedrigen Pegel aufweist. Es ist somit ersichtlich, daß im Schaltungspunkt 5 das Signal für 100 ns auf dem hohen Pegel und für 160 ns auf dem niedrigen Pegel verbleibt. Diese Impulsform wiederholt sich solange, bis das einen vorübergehenden Halt des Taktes dargestellt, wobei eines der Anforderungssignale CLO + OD oder CL 0 + OE im Schaltungspunkt 6 den hohen Pegel einnimmt. Eine wichtige Eigenschaft dieses Schaltkreises liegt darin, daß das Auftreten der Anforderung für einen vorübergehenden Halt zeitlich nicht beschränkt ist. Diese Eigenschaft ergibt sich auf Grund der Rückfühlung des Ausganges des Gatters 108 auf die Eingänge der Gatter 106, 107 usw. Wenn daher eine Anforderung auftritt, während das Signal im Schaltungspunkl 4 den niedrigen Pegel aufweist, so wird der den Halt auslösende Effekt solange verzögert, bis das Signal im Schaltungspunkt 4 den hohen Pegel aufweist. Weist der Schaltungspunkt 4 bereits den hohen Pegel auf und trill

i^r) unterdessen eine entsprechende Anforderung auf, so verslärkl das resultierende Ausgangssign;il der Gatter 106 bzw. 107 mit niedrigem Pegel die Wirkung des bereits von der Verzögerungsleitung 101 vorliegenden Signales mit niedrigem Pegel. Es sei nun zum Zwecke der Erläuterung angenommen, daß das Anfordcrungssignal CLO + OD am NAND-Gatter 106 den hohen Pegel einnimmt. Das andere Eingangssignal CLO + OF im Schaltungspunkt 7 des NAND-Gatters 106 wird vom Ausgang des NAND-Gatters 108 am Schaltungspunkt 4 abgeleitet, wobei dieses Signal auf den Eingang des NAND-Gatters 106 zurückgeführt ist. Wenn das Signal für den vorübergehenden Halt CL 0 + OD im Schallungspunkt 6 den hohen Pegel einnimmt, so weist das andere Eingangssignal CLO + OF des NAND-Gatters 106 im Schaltungspunkt 7 den niedrigen Pegel auf, wie dies aus dem Taktdiagramm 4 gemäß F i g. 4 hervorgeht. Daher verbleibt das Ausgangssignal des NAND-Gatters 106 im Schallungspunkt 8 solange auf dem niedrigen Pegel, bis der Ausgang des NAND-Gatters 108 im Schaltungspunkl 4 den hohen Pegel einnimmt und dieses Signal dem NAND-Gatter 106 zugeführt wird. Wenn dies geschieht, so nimmt der Ausgang des NAND-Gatters 106 im Schaltungspunkt 8 den niedrigen Pegel ein und dieses Signal wird als ein Eingangssi-

»Slreck«-Signal entfernt wird und ein Signal mil hohem 40 gnal dem NAND-Galler 108 zugeführt. Wenn sich ein Pegel von 100 ns auf 160 ns gestreckt worden ist. Eingang des NAND-Gatters 108 auf niedrigem Pegel

Anhand von Fig. 2 und dem Taktdiagramm gemäß befindet, so nimmt dessen Ausgang im Schaltungspunkt F i g. 4 sei nunmehr die Einwirkung eines Signalcs für 4 den hohen Pegel ein und wird gleichzeitig als Eingang einen vorübergehenden Halt erläutert. Das Taktdia- auf das NAND-Gatter 106 zurückgeführt. Wenn beide gramm 1 zeigt vier abwechselnde Taktimpulse bis zu 45 Eingänge des NAND-Gatters 106 den hohen Pegel aufder gestrichelten Linie Di, Di bei einer Normalbelriebs- weisen, so befindet sich der Ausgang dieses NAND-weise des Taktsystems, wobei Impulse von 100 ns mit Galters 106 auf dem niedrigen Pegel und verbleibt auf abwechselnd hohem und niedrigem Pegel sich ablösen. diesem und wird als Eingangssignal CL 0 + OC dem Das Taktdiagramm 4 zeigt den entsprechenden Takt im NAND-Gatter 108 zugeführt, welches somit sein Aus-Schaltungspunkt 4. Der Zustand des Signalcs w gangssignal auf dem hohen Pegel festhält, bis das Signal

bd Hl Shik

CL O + OF im SchaWun^ruinkt 4 bildet hierbei die Umkehrung des Si&nales CL 100 + OO im Schallungspunkt 1. Dies resultiert aus der Umkehrfunktion des NAND-Gatters 108. Bei der Normalbetriebsweise des Taktsystems, wenn also keine Anforderung für einen vorübergehenden Halt vorliegt, weisen alle Anforderungssignale CLO + OD und CL 0 + OE im Schaltungspunkt 6 an den einen Eingangsklemmen der NAND-Gatter 106 und 107 den niedrigen Pegel auf.

für den vorübergehenden Halt am Schaitungspunkt des NAND-Gatters 106 entfernt wird. Wie zuvor beschrieben, befinden sich im Normalbetrieb des Taktsystems zwei Eingangssignalc CLO+ OG und MSCL — OO des UND-Gatters 104 auf dem hohen Pegel. Wenn dementsprechend das Ausgangssignal CLO + OF des NAND-Gallers 108 als Signal mit hohem Pegel dem UND-Gatter 104 zugeführt wird, so nimmt dessen Ausgang den hohen Pegel solange ein, bis

Dementsprechend befinden sich die Ausgangssignale m> das Signal für den vorübergehenden Halt entfernt wird,

der NAND-Gatter 106 und 107 im Schaltungspunkt 8 Der Schaltungspunkt 5 am Ausgang des Verstärkers 105

auf dem hohen Pegel und diese Ausgangssignalc werden verriegeil somit den hohen Signaizustand und behält

als Eingangssignale dem NAND-Gatter 108 zugeführt. diesen solange bei bis das Signal für den vorübcrgehcn-

Wenn sich diese Signale auf dem hohen Pegel befinden, den Halt entfernt wird. Es ist leicht überschaubar, daß

verändert sich das Ausgangssignal des NAND-Gatters μ keine zeitliche Beschränkung hinsichtlich des Auftrittes

108 in Übereinstimmung mit dem Eingangssignal der Anforderung für den vorübergehenden Halt vor-

CL 100 + OO, jedoch mit einer Umkehrung des Vorzei- liegt. Dies ist auf die Rückkopplung des Gatters 108 auf

chens. Im Impulsdiagramm 6 ist eine Anforderung für die Gatter 106,107 usw. zurückzuführen.

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F.inige Zeit hinter der gestrichelten Linie /)|üi gcmäO I"ig.4 wird das Signal CLO + OD für den vorübergehenden Halt im Schaltungspunkt 6 des NAND-Gatlers 106 entfernt, was aus dem Impulszug 6 gemäß Fig.4 hervorgeht. Hierauf nimmt das Ausgangssignal des ■> NAND-Galters 106 im Schaltungspunkl 8 sofort den hohen Pegel ein, was aus dem !nipuls/ug 8 hervorgeht. Es weisen somit alle Eingangssignalc des NAND-Gatters 108 den hohen Pegel auf, so daß das Ausgangssignal CLO + OF des NAND-Gatters, 108 im Schaltungs- m punkt 4 sofort den niedrigen Pegel einnimmt, wie dies im Impulsdiagramm 4 gezeigt ist. Da dieses Signal auf das UND-Gatter 104 einwirkt, nimmt das Ausgangssignal am UND-Gatter 104 und am Verstärker 105 ebenfalls den niedrigen Pegel ein, was aus dem Taktdiagramiri 5 hervorgeht. Dieses Ausgangssigna! CLO + OB im Schaltungspunkl 5 wird sodann in die Verzögerungsleitung 101 eingegeben, so daß der normale Taktzyklus erneut beginnt. Hierbei oszilliert das Ausgangssignal am NAND-Gatter J08 im Schaltungspunkt 4 invers zu dem Ausgangssignal der Verzögerungsleitung 101 im Schaltungspunkt 1 und das UND-Gatter 104 wird somit wieder von dem Ausgang der Verzögerungsleitung 101 gesteuert. Nach Entfernung des Signales für den vorübergehenden Halt am NAND- 2^r> Gatter 106 werden somit im Schaltungspunkt 5 Impulse mit einer Länge von 100 ns und abwechselnd hohem und niedrigem Pegel gemäß dem Taktdiagramm 5 erzeugt.

JO Hierzu 3 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Schaltungsanordnung zur Erzeugung eines Taktsignales mit einer Verzögerungsleitung, deren Ausgang über ein Auslösegatter auf deren Eingang zurückgeführt ist, dadurch gekennzeichnet, daß die Verzögerungsleitung wenigstens zwei Abschnitte (101, 102) aufweist und de erste Abschnitt (101) über ein erstes Gatter (108) und der zweite Abschnitt (102) über ein zweites Gatter (103) auf das Auslösegattcr (104) geschaltet isL

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch NAND-Gatter (108,103) als erste und zweite Gatter.

3. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß das erste NAND-Gatter (108) außer von dem ersten Abschnitt (101) der Verzögerungsleitung von wenigstens einem weiteren NAND-Gatter (106; 107) beaufschlagt ist, wobei das weitere NAND-Gatter (106; 107) von dem Ausgang des ersten NAND-Gatters (108) und einem ersten Anforderungssignal beaufschlagt ist.

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite NAND-Galter (103) außer von dem zweiten Abschnitt (102) der Verzögerungsleitung von einem zweiten Anforderungssignal beaufschlagt ist.