DE2720109A1 - Verfahren zum herstellen eines metallisierungsmusters mittels elektroplattierens - Google Patents

Verfahren zum herstellen eines metallisierungsmusters mittels elektroplattierens

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DE2720109A1 DE19772720109 DE2720109A DE2720109A1 DE 2720109 A1 DE2720109 A1 DE 2720109A1 DE 19772720109 DE19772720109 DE 19772720109 DE 2720109 A DE2720109 A DE 2720109A DE 2720109 A1 DE2720109 A1 DE 2720109A1
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Description

•f-
Anmelderin:
Böblingen, den 4. Mai 1977 oe-rs/bb
International Business Machines Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen:
Neuanmeldung
Aktenzeichen der Anmelderin: YO 975 064
Vertreter:
Patentassessor
Dipl.-Chem. Dr.rer.nat. Dietrich Oechßler
Böblingen
Bezeichnung:
Verfahren zum Herstellen eines Metallisierungsmusters mittels Elektroplattierens
709851 /0711
YO 975 064
'S-
272CJ 109
Die Erfindung betrifft ein Verfahren zum Herstellen eines Metallisierungsmusters durch selektives Elektroplattieren auf eine Plattierungsbasis.
Beim Aufbringen von Metallen auf ein Substrat mittels Plattierens ist ein Problem bisher dadurch aufgetreten, daß die Metalle dazu neigen, ein Abheben der Photolack- oder anderer Lackmuster an den Pvändern zu verursachen. Dies beruht auf dem chemischen Angriff bzw. dem mechanischen Druck, welchem die Lackwände durch das Metall während des Plattierens ausgesetzt sind, und das Ergebnis ist, daß der Niederschlagsbereich des Plattierungsmetalls sich unter die Ränder des ursprünglich definierten Lackmusters ausdehnt, d. h., daß das Plattieren sich unter den Lack hinunter erstreckt. Dieses Phänomen wird gemäß dem Stand der Technik als Unterplattierung (unterplating) bezeichnet. In diesem Zusammenhang wird auf die Ausführungen von Kenneth B. Newby von den Bell Telephone Laboratories auf dem Fourth Plating in the Electronics Industry Symposiom, 1973, Seiten 225 bis 241 unter dem Titel "Selective Gold Plating on Pt and Pd Substrates" hingewiesen. Newby war der Ansicht, daß mit einem speziellen Bad und einer Oxydation der Unterschicht der Lack zum Haften auf dem Substrat gebracht werden könnte. Dieses Verfahren ist ungünstig, aus den Gründen, daß 1. eine gute elektrische Leitfähigkeit fehlt (da Oxide schlechte Leiter sind), 2. die Glätte zu wünschen übrig läßt (da andere Bäder eine bessere Glätte geben) und 3. die Haftung ist schlecht (da Oxide auf die Dauer eine schlechtere Haftung unter dem Gold oder einem anderen plattierten Metall ergeben).
Das Aufbringen mehrerer Schichten verschiedener Lackarten ist bisher als ein Weg benutzt worden, um Halbleiterbauteile zu erzeugen. Ein solches Verfahren ist beispielsweise in dem
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US-Patent 3 635 774 beschrieben. Jedoch ist bisher nicht die Ansicht vertreten worden, daß eine solche Technologie auch für das Metallplattieren wesentlich ist, da diese Technologie SiIicium-Substräte ohne irgendeine Metallunterschicht betrifft und nichts über das Problem der Haftung von Photolack an einem Metall aussagt. Sondern es ist so, daß diese Technologie sich einfach mit dem Problem der Hinterschneidung befaßt, wenn SiO unter einer anderen Schicht von SiO- geätzt v/ird. Die Lehre, welche gegeben v/ird, besteht darin, daß eine Si-N.-Schicht zwischen dem Lack und dem SiO- die Probleme, v/elche mit solch einer Hinterschneidung (undercutting) im Zusammenhang stehen, verhindert.
Es ist die Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Metallisierungsmusters anzugeben, bei dem auf nicht maskierte Bereiche einer Plattierungsbasis elektroplattiert wird, bei dem ein Unterplattieren, d. h. ein Plattieren außerhalb des definierten Musters, ausgeschlossen ist und das sich einfach und fabrikmäßig durchführen läßt.
Diese Aufgabe wird mit einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gelöst.
Bei Anwendung des erfindungsgemäßen Verfahrens tritt nicht das bei dem bekannten selektiven Plattieren auf Plattierungsbasen übliche Problem auf, daß nämlich die auf der Plattierungsbasis aufliegende Maske sich teilweise abhebt und deshalb auf der Plattierungsbasis auch auf Bereiche, die sich unter der Maske befinden, plattiert wird. Dieses bekannte Problem wirkt sich besonders dann schädlich aus, wenn das Hetallisierungsmuster als ein Leiterzugiauster zur Verbindung von elektrischen Bauteilen dient, weil die unerwünschte Plattierung unter der Maske
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beispielsweise zu einer unerwünschten, nur schwierig wieder entfernbaren, elektrischen Verbindung zwischen zwei Leiterzügen führen kann. Es ist einleuchtend, daß dieses Problem besonders dann gravierend ist, wenn das Metallisierungsmuster in mikrominiaturisierten Schaltungen Verwendung findet, in denen sich die Abstände zwischen benachbarten Leiterzügen im Bereich von einigen um bewegen. Die im Anspruch 1 erwähnte eventuell wünschenswerte Entfernung der Maske, der nicht plattierbaren Schicht usw. ist dann empfehlenswert, wenn das Metallisierungsmuster als Leiterzugmuster dient. Das erfindungsgemäße Verfahren läßt sich unter Verwendung von Vorrichtungen, welche bei der Herstellung von integrierten und gedruckten Schaltungen angewandt werden, durchführen. Das Verfahren wirft deshalb keine Probleme auf und läßt sich leicht in eine bestehende Fertigung einführen.
Das erfindungsgemäße Verfahren ist insbesondere auch dann vorteilhaft, wenn die Plattierungsbasis aus einem Metall besteht, da einerseits die üblicherweise aus einem strahlungsempfindlichen Lack hergestellten Masken auf Metallen nicht sehr gut haften, andererseits aber das Erzeugen von Metallisierungsmustern mittels der Elektroplattierung auf eine metallische Plattierungsbasis ein Verfahren mit vielen Vorteilen ist, was seine Anwendung in vielen Bereichen wünschenswert macht.
Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den übrigen Unteransprüchen.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es zeigen:
Fig. 1 einen Querschnitt durch ein Substrat, welches
mit einer Haftschicht, einer Metallisierungsschicht und einer nichtplattierbaren Schicht beschichtet ist,
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Fig. 2 das Ergebnis des Bedeckens der in der Fig. 1
gezeigten Struktur mit einer Photolackschicht, welche belichtet und entwickelt worden ist,
Fig. 3 die in der Fig. 2 gezeigte Struktur, nachdem
das nichtplattierbare Material, wo es nicht von der Lackschicht bedeckt ist, entfernt worden ist, wodurch ein Metallisierungsmuster freigelegt worden ist,
Fig. 4 das Ergebnis des Elektroplattieren auf das
freiliegende Metallisierungsmuster, welches die Fig. 3 zeigt,
Fig. 5 das Ergebnis des Photolackentfernens von der
in der Fig. 4 gezeigten Struktur und
Fig. 6 das Ergebnis des Entfernens der Metallisie-
rungs- und Haftschichten, wo sie nicht von dem durch Elektroplattieren aufgebrachten Metall bedeckt sind.
Durch das hier beschriebene Verfahren wird das Unterplattieren von Gold in der Gegenwart eines Lacks, wie z. B. eines positiven Photolacks, wie sie beispielsweise die Firma Shipley unter dem Handelsnamen Shipley AS 135OH oder 135OJ vertreibt, oder eines Lacks, welcher gegenüber Elektronenstrahlen oder Röntgenstrahlen empfindlich ist, eliminiert. Das Substrat 10 in der Fig. 1, welches aus Glas, SiO2 usw· zusammengesetzt ist, wird mit einer Haftschicht 11, von 1OO bis 1000 8 Dicke aus Cr, Ti, Ta, Nb, Al oder Hf usw. und einer kathodischen Plattierungsbasis 12 von 100 bis 2000 °i Dicke aus einem Metall, wie z. B. Au, Pt, Pd, Ui, Co oder Cu bedeckt. Dann wird eine etwa 4OO 8 dicke Schicht aus Schott-Glas, SiO2, Si3N4, Al2O3, SiO, ein aufge-
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schleudertes Organosilicat, einem Polymer oder einem ähnlichen dielektrischen oder sonst nichtplattierbaren Material 13 auf der Basis 12 niedergeschlagen.
Eine Lackschicht 16 wird auf die Schicht 13 aufgebracht und dann einer Strahlung, welche durch eine Maske oder eine andere Vorrichtung definiert ist, ausgesetzt und dann entwickelt, um die Löcher 14 zu erzeugen. Wie oben schon ausgeführt wurde, können auch andere Lackmaterialien verwendet v/erden. Anschliessend wird das nichtplattierbare Material 13 in den Lüchern entfernt, indem die in der Fig. 2 gezeigten freiliegenden Gebiete 15 geätzt oder mit ähnlichen Entf ernungsverfaliren behandelt werden. Dabei werden dann, wie die Fig. 3 zeigt, die Bereiche 25 der Plattierungsbasis 12 freigelegt. Das Ätzen wird bevorzugt differentiell (differentially) in einem Plasma von Trichlortrifluoräthan (TCTFÄ), wie z. B. von dem von der Firma DuPont unter dem Handelsnamen FREON vertriebenen Produkt, von TCTFa und Sauerstoff, um das Schott-Glas, das SiO- oder ein anderes dielektrisches Material zu entfernen, oder in einem Plasma irgendeines anderen Gases, welches die dazwischenliegende dielektrische Haftschicht sauber entfernt, ohne das in Lack gebildete Muster zu deformieren oder zu beschädigen, vorgenommen. Das .atzen kann auch durch chemische Mittel, durch Ionenfräsen (ion milling) oder durch Kathodenzerstäubung bewerkstelligt v/erden.
Wie die Fig. 3 zeigt, verbleibt das nichtplattierbare Material 13 nach dem litzen nur unter dem Lack 16 auf der Oberfläche der Basis 12 stehen, so daß die Basis 12 in den Gebieten 2 5 plattierbar und dort unplattierbar ist, wo das nichtplattierbare Material 13 geblieben ist, und zwar auch dann, wenn der Lack 16 sich abhebt und die Plattierungslösung unter ihn hinunter-
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sickert. Dies verhindert das Unterplattieren, welches durch das Abheben des Lacks 16 verursacht wird. Es eliminiert auch, da das Material 13 stehen bleibt, Probleme, welche verursacht werden durch einen Photolackverlust, welcher durch eine schlechte oder nur am Rand (marginal) vorhandene Haftung hervorgerufen wird.
Anschließend wird Au, Cu, Ni, Ni-Fe, Pt, Pd oder Legierungen von irgendeinem dieser Metalle mit irgendeinem anderen plattierbaren Element oder irgendeinem anderen Metall 17 auf die Bereiche 25 der Basis 12, welche in den Löchern 14 freiliegen, aufplattiert. Das Ergebnis zeigt die Fig. 4. Die Fig. 5 zeigt die Struktur, nachdem der Lack 16 mittels eines geeigneten Lösungsmittel entfernt worden ist, wodurch das verbliebene Material 13 freigelegt worden ist. Anschließend wird das Material 13 durch ein zusätzliches Plasmaätzen, Kathodenzerstäubungsätzen oder irgendein anderes geeignetes Verfahren, v/elches entweder selektiv oder differentiell das Material 13 angreift und das durch Elektroplattieren erzeugte Muster, die als Kathode dienende Plattierungsbasisschicht 12 unter dem aufplattierten Muster 17 oder die metallische Haftschicht 11 nicht in irgendeiner beachtlichen Weise schädigt. Diesem Schritt folgt die Entfernung der freiliegenden Bereiche der Basis 12 unter Anwendung von Kathodenzerstäubungsätzen, chemischem Ätzen, Anodisierung (anodization) oder irgendeinem anderen geeigneten Verfahren und der Schicht 11, wodurch das in der Fig. 6 gezeigte Produkt entsteht.
Dieses Verfahren nutzt die differentiell bessere Haftung einer dünnen Schicht aus einem dielektrischen Material, wie z. B. Glas, einem Polymer, einem Organosilicat oder einem ähnlichen
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Material, auf der als Kathode dienenden Plattierungsschicht aus, so daß das durch schlechte Haftung verursachte Abheben des Lacks während der Plattierung, das Angreifen des Lacks durch die Plattierungslösung oder ähnliche Effekte kein Problem verursachen. Bei kleineren Bauteilen v/erden Haftungsprobleme mehr und mehr zu kritischen Konstruktion(design)-Faktoren. Das Verfahren ist nützlich bei Halbleitern und anderen mikroelektronischen Bauteilen und auch bei magnetischen Zylinderdomänenbauteilen und magnetischen Bauteilen, um Zwischenverbindungen aus Goldleitungen ohne das Abheben (lift off) zu erzeugen.
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Claims (13)

YO 975 064 272Ü1ÜS - y- PATENTANSPRÜCHE
1. Verfahren zum Herstellen eines Metallisierungsmusters mittels selektiven Elektroplattieren auf eine Plattierungsbasis, dadurch gekennzeichnet, daß auf die ggf. auf einem Substrat (10) - u. ü. unter Vermittlung einer Haftschicht (11) - aufgebrachte Plattierungsbasis (12) eine dünne, nicht plattierbare Schicht (13) aufgebracht wird, daß auf der nicht plattierbaren Schicht (13) eine das Negativ des gewünschten Metallisierungsmusters wiedergebende Maske (16) erzeugt wird, daß die von der Maske (16) nicht bedeckten Bereiche (15) der nicht plattierbaren Schicht (13) entfernt werden, daß die freiliegenden Bereiche (25) der Plattierungsbasis (12) elektroplattiert werden, und daß schließlich, wenn dies erwünscht ist, die Maske (16), die stehengebliebenen Bereiche der nicht plattierbaren Schicht (13), die nicht vom Plattierungsmaterial (17) bedeckten Bereiche der Plattierungsbasis (12) und ggf. die Haftschicht (11) entfernt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Plattierungsbasis (12) aus einem Metall verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß eine Plattierungsbasis (12) aus einem Metall aus der Gruppe Cr, Ti, Ta, Nb und Hf verwendet wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die nichtplattierbare Schicht (13) aus einem dielektrischen Material hergestellt wird.
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5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als dielektrisches Material SiO2, Si3N4, Al2O3, SiO, ein aufgeschleudertes Organosilicat (organo-silicate) oder ein Polymer verwendet wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die nicht von der Maske
(16) bedeckten Bereiche (15) der nichtplattierbaren Schicht (13) durch Ätzen entfernt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die nichtplattierbare Schicht (13) mittels Plasmaätzens in einer Atmosphäre von Trichlortrifluoräthan (TCTFÄ) oder von TCTFÄ und Sauerstoff entfernt wird.
8. Verfahren nach einem oder mehreren der Ansprüche 1 bis
7, dadurch gekennzeichnet, daß als Plattierungsmaterial
(17) Au, Cu, Ni, Ni-Fe, Pt, Pd, oder eine Legierung eines oder mehrerer dieser Metalle mit anderen zum Plattieren geeigneten Metallen verwendet wird.
9. Verfahren nach einem oder mehreren der Ansprüche 1 bis
8, dadurch gekennzeichnet, daß die Maske (16) aus einem strahlungsempfindlichen Lack hergestellt wird.
10. Verfahren nach einem oder mehreren der Ansprüche 1 bis
9, dadurch gekennzeichnet, daß eine Haftschicht (11) aus einem Material aus der Gruppe Cr, Ti, Ta, Nb, Al, Hf bzw. ähnlichen Metallen verwendet wird.
11. Verfahren nach einem oder mehreren der Ansprüche 1 bis
10, dadurch gekennzeichnet, daß mit einer Haftschicht gearbeitet wird, deren Dicke zwischen 100 und etwa 1000 A* liegt.
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12. Verfahren nach einem oder mehreren der Ansprüche 1 bis
11, dadurch gekennzeichnet, daß mit einer Plattierungsbasis (12) gearbeitet wird, deren Dicke zwischen etwa 100 und etwa 2000 8 liegt.
13. Verfahren nach einem oder mehreren der Ansprüche 1 bis
12, dadurch gekennzeichnet, daß die nlchtplattlerbare Schicht (13) etwa 450 8. dick gemacht wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005004978A1 (en) * 2003-07-09 2005-01-20 Cochlear Limited Conductive elements
US8125188B2 (en) 2003-04-11 2012-02-28 Cochlear Limited Power management system

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198696A (en) * 1981-06-01 1982-12-06 Shimada Rika Kogyo Kk Method of producing thin film circuit
JPS6194396A (ja) * 1984-10-16 1986-05-13 日本電気株式会社 多層配線基板の製造方法
JPH0732299B2 (ja) * 1986-05-08 1995-04-10 株式会社日立製作所 配線板の製造方法
JPH02914Y2 (de) * 1988-09-07 1990-01-10
JP2606900B2 (ja) * 1988-09-08 1997-05-07 株式会社東芝 パターン形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125188B2 (en) 2003-04-11 2012-02-28 Cochlear Limited Power management system
WO2005004978A1 (en) * 2003-07-09 2005-01-20 Cochlear Limited Conductive elements
US8763244B2 (en) 2003-07-09 2014-07-01 Cochlear Limited Method of forming conductive elements

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FR2354633B1 (de) 1978-10-20
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