DE2700165B2 - Verfahren zur elektrischen Zeitnahme und -messung unter Verwendung einer integrierten Schaltungsanordnung sowie Uhr zur Durchführung dieses Verfahrens - Google Patents

Description

Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1 sowie eine Uhr in integrierter Schaltungstechnik, die zur Durchfuhrung dieses Verfahrens geeignet ist

Bei herkömmlichen Uhren in integrierter Schaltungstechnik dienen Zähler, die zusätzlich die Funktion von Frequenzteilern erfüllen, sowohl zum Zahlen als auch zum Speichern der anzuzeigenden Zeh. Geeignete Überträge und Einstellungen bezüglich Sekunden, Minuten, Stunden, Tagen, Monaten und Jahren werden mit Hilfe von Ausblendschaltungen zwischen den verschiedenen Zählern vorgenommen. Bei einer Uhr mit einer einzigen Anzeige, z. B. von Stunden, Minuten, Sekunden und Datum kann diese Schaltungsart wirtschaftlich eingesetzt werden. Tritt jedoch eine Stoppuhr- oder Chronographbetriebsweise hinzu oder ist eine zusätzliche Uhranzeige erwünscht so müssen die Zustände jedes Zählers mit Hilfe einer geeigneten festverdrahteten Logikschaltung selektiv zur Anzeigern vorrichtung ausgeblendet werden. Mit zunehmender Anzahl von Betriebsfunktionen steigt die Kompliziertheit und die Zahl der logischen Verknüpfungsglieder für die selektive Anzeige der Zustände aller Zähler nicht-linear. Wenn sich darüber hinaus der Bedarf an verschiedenen Betriebsfunktionen ändert so muß die Logikschaltung neu konzipiert werden. Dadurch erhöht sich der Zeit- und Kostenaufwand bis zur Produktionsreife neuer Uhrschaltungen, welche neuen und diversifizierten Wünschen des Verbraucher» genügen.

Aus der DE-OS 24 25 254 ist eine Informationsverarbeitungsvorrichtung in integrierter Schaltungstechnik bekannt bei der in der zuvor beschriebenen Weise Zähler sowohl zum Zählen als auch zum Speichern der anzuzeigenden Zeit verwendet werden und die Anzeigeeinrichtung über einen Codewandler angesteuert wird. Mit Hilfe von C-MOS-Bauelementen kann die Gesamtanordnung für die an sich herkömmlichen Uhr-Stoppuhr und Chronographfunktionen relativ klein gehalten werden, so daß in der Informationsverarbeitungsvorrichtung noch zusätzliche Geräte, wie eine akustische Signalgabeeinrichtung, ein Empfänger, Sensoren, eine einfache, tastenbetätigte elektronische Rechenmaschine usw. eingebaut werden können, die von dem Hauptoszillator gegebenenfalls getaktet und von einer gemeinsamen Stromquelle gespeist werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur elektrischen Zeitnahme und -messung sowie eine Uhr in integrierter Schaltungstechnik anzugeben, die bei geringem Herstellungs- und Betriebsaufwand die Durchführung einer Vielzahl, ohne weiteres änderbarer Uhr- und Chronographfunktionen ermöglichen.

Diese Aufgabe wird durch den Kcnnzeichnungstei! des Anspruchs 1 gelöst Die zur Durchführung des Verfahrens geeignete Uhr ist im Anspruch 3 gekennzeichnet Zweckmäßige Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Anders als nach dem Stande der Technik, bei dem die Uhr- und Chronographfunktionen durch Zählung und Speicherung des geteilten Normalfrequenzsignals und Steuerung der Oberträge unter Verwendung festverdrahteter Logikschaltungen ausgeführt wurden, bedient sich die Erfindung des Normalfrequenzsignals vor allem als Taktsignal zur Entwicklung eines ersten Adressen- und Steuersignals, mit dessen Hilfe in einem Speicher mit wahlfreiem Zugriff — im folgenden RAM genannt — gespeicherte Binärworte adressiert und zu einem programmierbaren geordneten Logikspeicherfeld — im folgenden PLA genannt — fiberfragen werden. Der Inhalt der adressierten Zelle des RAM sowie die der PLA gleichzeitig zugeführte Adresse sind daher für die Ausgabe bzw. Anzeige bestimmend. Bei Änderung der Betriebsfunktion, die fiber die Eingabeeinrichtung eingegeben werden kann, wird die Speicheradresse

es geändert, so daß eine andere Zelle im RAM und damit ein anderes Binärwort zugegriffen wird. Dadurch lassen sich praktisch beliebig viele Betriebsfunktionen einstellen, ohne daß es einer Neukonzeption einer Logikschal-

tung oder deren Anschlüsse bedarf.

Das aus dem RAM über die Speicher-Steuereinrichtung selektiv zur PLA übertragene ausgewählte Binärwort wird in der PLA vorzugsweise mit einem vorgegebenen Grenzwert verglichen, wobei ein Ausgangsbinärwort in Form einer logischen Null erzeugt wird, wenn das gewählte Binärwort gleich dem vorgegebenen Grenzwert ist, und ein Ausgangsbinärwort gleich dem gewählten Binärwort plus eins entwickelt wird, wenn das gewählte Binärwort kleiner als der vorgegebene Grenzwert ist Es wird ein zweites Adressen- und Steuersignal erzeugt, wenn das Ausgangsbinärwcrt eine logische Null ist Das Ausgangsbinärwort wird aus der PLA zu dem adressierten Speicherplatz im RAM zurückgeführt und gegebenenfalls an die Ausgabe- und Anzeigeeinrichtung als Anzeigewert angelegt

In der Zeichnung ist ein Ausführungsbeispiel der Erfindung dargestellt Es zeigt

F i g. 1 den Aufbau eines Ausführungsbeispiels der Erfindung anhand eines vereinfachten Blockschaltbilds,

F i g. 2 ein Signalflußdiagramm, das eine Operationsfolge bei einem Ausführungsbeispiel mit zwei Uhr-Anzeigefunktionen, vier Chronographfunktionen und einer Zeit-Einstellfunktion dargestellt,

Fig.3 ein schematisches Schaltbild eines typischen Nand-Gatters und eines Nor-Gatters in der PLA,

Fig.4 ein schematisches Schaltbild eines typischen Nand-Gatters im Segment-Anzeigedekodierer und eines Nor-Gatters im Segment-Anzeige-ROM,

F i g. 5a und 5b Zeitdiagramme eines Zeit-Einstellzyklus, eines Nur-Anzeige-Zyklus und eines Uhr-Fortschaltzyklus,

Fig.6 ein schematisches Schaltbild eines T- und Φ-Generators und der ersten fünf Stufen eines Vor(skalen)teilers,

Fig.7 ein schematisches Schaltbild des restlichen Teils des Vorteilers,

Fig.8 ein schematisches Schaltbild der ΩΦ3, ΟΦ4, Γ2, T3 und TA Haupt-Hilfs-Verriegelungs- und Zeitgabe-Anforderungsschaltungen,

F i g. 9 ein schematisches Schaltbild einer Steuerschaltung für die Chronographfolge,

F i g. 10a und 10b ein vereinfachtes Schaltbild des RAM, der RAM-Multiplexer, der Ausgangssammelleitung und der Speichereinrichtung,

F i g. 11 ein vereinfachtes Schaltbild der Haupt-PLA, von Kennzeichenflipflops und einer PLA-Ausgangssammelleitung,

Fig. 12 ein schematisches Schaltbild einer Kalender-Korrekturschaltung,

Fig. 13 ein vereinfachtes Schaltbild des Anzeige- ROM, des NAND-Dekodierers und eines Ausgangsmultiplexers,

Fig. 14 ein vereinfachtes Schaltbild des Ziffernabtastzlhlers, des Dekodierers und des Segffientdekodierers,

Fig. 15 ein Schaltbild des Uhr-Folgezihlers und des Chronograph-Folgezahlers,

Fig. 16 ein Schaltbild der Hauptsteuerschaltung, die Schaltern 51 und 52 zugeordnet ist, d.h. des Uhr-Zustandszahlers,

Fig. 17 ein Schaltbild der dem Schalter 53 zugeordneten Hauptsteuerschaltung, d. h. des Chronograph-Zuitandszlhlers,

Fig. 18 ein vereinfachte» Schaltbild der Zeit-Einstell-PLA und der zugehörigen Schaltung,

F i g. 19 ein logisches Ersatzschaltbild für die Chrono-

graph-PLA,

Fig.20 die Eingänge und Ausgänge der logischen Schaltung für Alpha, numerisches A und numerisches B; Fig.21 die Eingänge und Ausgänge für die Logikschaltung der Doppelpunkt-Ansteuerung,

Fig.22 die Eingänge und Ausgänge für die Logikschaltung von ChronA, Chron Bund watch I/O,

F i g. 23 ein Schaltbild des Antiprell-Generators, der Antiprellschaltungen und des CYCLEC-Generators,
ίο Fig.24 ein Schaltbild des Hauptrücksetzgenerators und Schnellprüf-Generatoren,

F i g. 25 die Eingänge und Ausgänge zum Spannungsumsetzer,

Fig.26 ein Schaltbild des Anfangsrücksetzgenerators,

F i g. 27 ein Schaltbild der Segmenttreiber-Verriegelungsschaltungen,

Fig.28 ein Schaltbild des NAND-Dekodierers, des NOR-ROM und des Multiplexers für die Segmenttreiber,

Fig.29 ein Schaltbild eines typischen Segmenttreibers, einer typischen Gleichstrom-Verriegelungsschaltung, einschließlich der Eingänge und Ausgänge zu den Segmenttreibern, und

Fig. 30 ein Schaltbild des Segmentspannungsgenerators.

Die Tabellen 1 bis 8, auf die in der nachfolgenden Beschreibung Bezug genommen wird, sind im Anschluß an diese Beschreibung wiedergegeben.
Im folgenden wird ein Ausführungsbeispiel einer Digitaluhrschaltung beschrieben, die in integrierter Schaltungstechnik auf einem oder mehreren Siliziumchips aufgebaut ist Bei der Logikschaltung finden komplexe Logiktechniken zur Erhöhung der Flexibilität und zur Verringerung der Chipgröße Verwendung. Die Zeitspeicher- und Zeitfortschaltfunktionen sind getrennt, damit ein Speicher mit direktem Zugriff (im folgenden RAM genannt) zur Zeitspeicherung und ein programmierbares geordnetes Logikspeicherfeld bzw. eine Logikmatrix (im folgenden PLA genannt) zur Steuerung der Zeitzählung verwendet werden können. Ein statischer RAM dient zur Speicherung der Zeitziffernzustände. Bei dem beschriebenen Ausführungsbeispiel ist der RAM in sechzehn Worte von jeweils vier Bits für den Uhrspeicher organisiert Sechzehn Vier-Bit-Worte können für die Chronograph .Α-Zählung und -Speicherung und acht Vier-Bit-Worte für die Chronograph 5-Speicherung verwendet werden. In der PLA findet eine dynamische NAND-NOR-Logikkonfiguration Verwendung, die Einzelelementenmatrizen (single device arrays) ermöglicht Wie nachfolgend noch genauer erläutert werden wird, weist die PLA sechzehn Eingänge, zehn-Ausgange und achtunvierzig Minterms auf.

Systemaufbau

Die allgemeine Organisation der Uhrschaltung sowie deren grundsätzliche Betriebsweise wird anhand des Blockschaltbildes gemäß Fig. 1 beschrieben. Das

eo Zeitnormal der Taktschaltung wird von einem Hauptoszillator 40 gegeben, dessen Frequenz 32768 Hz ist Der Oszillator 40 ist ein quarzgesteuerter Oszillator bekannter Ausführung und kann eine Genauigkeit von 2 pro Million haben. Der Oszillator 40 ist auf demselben Chip wie der restliche Teil der Schaltung, ausgenommen allenfalls der Quarz und gewisse externe passive Bauelemente, aufgebaut Es kann irgendein geeigneter Normalfrequenzgeber bekannter Ausführung verwen-

det werden.

Der Oszillator 40 gibt ein Ausgangssignal an eine Vorskalenteilerschaltung 42. Die Teilerschaltung 42 teilt das Frequenznormal von 32768 Hz auf 1 Hz, 10 Hz und einige andere Zwischenfrequenzen herunter. Diese Frequenzen bilden das Grundtaktsignal für die Zeitnahme bzw. Zeitbemessung und eine Vielzahl von internen Taktsignalen bei der internen Steuerung und Signalfolge. Die Frequenzen werden in Verbindung mit dem restlichen Teil der Schaltung noch genauer beschrieben. Als Vorskalenteilerschaltung kann eine Anordnung bekannter Art verwendet werden; die Erfindung ist auf das beschriebene Ausführungsbeispiel des Vorskalenteilers 42 nicht beschränkt

Der Teiler 42 entwickelt eine Reihe von durch die Zeitgabegenerator- und Hauptsteuerschaltung 44 (im folgenden auch als Zeitgabe- und Steuerschaltung 44 bezeichnet) benötigten Frequenzen. Die Zeitgabe- und Steuerschaltung 44 ist eine Zentralkomponente der Taktschaltung und dient der Koordinierung des Betriebs verschiedener Schaltungskomponenten. Die Zeitgabe- und Steuerschaltung 44 weist einen oder mehrere mechanische Schalter 51 —53 als Bedienungseingänge und einen oder mehrere interne Eingänge für die Rückkopplung von anderen Schaltungskomponenten auf. Die besondere Betriebsfunktion, sei es Anzeige, Zeiteinstellung, Zählung oder Speicherung wird von der Zeitgabe- und Steuerschaltung 44 getaktet und gesteuert Die Einzelheiten der Zeitgabe- und Steuerschaltung 44 werden in Verbindung mit den F i g. 6,8 und 16 bis 26 beschrieben.

Die Zeitgabe- und Steuerschaltung 44 ist mit einem RAM-Adressengenerator 46 verbunden. Bei einem Ausführungsbeispiel weist der RAM-Adressengenerator 46 einen programmierbaren Anzeigefolge-Festwertspeicher (ROM) 54 auf. Der Anzeigefolge ROM 54 erzeugt die Binäradressen verschiedener im Speicher RAM enthaltener Wörter. Die RAM-Adressen werden vom ROM 54 entsprechend den von der Zeitgabe- und Steuerschaltung 44 über einen Dekodierer 48 empfangenen Befehlen gelesen. Verschiedene RAM-Wörter, welche entsprechend einem vorgegebenen Anzeigefor-

civi^v gvisi αvi it Tr ti vit Ii,

54 mittels einer Ziffernabtastschaltung 52 gelesen. Die Ziffernabtastschaltung 52 erzeugt in Abhängigkeit von aus der Zeitgabe- und Steuerschaltung 44 kommenden Zeitgabesignalen wenigstens ein Steuersignal Das Ausgangssignal der Ziffernabtastschaltung 52 wird über den Dekodierer 48 an den ROM 54 und außerdem an Anzeigetreiber 56 angelegt Auf diese Weise ist die Anzeige dev Ausgangsziffern mit der Erzeugung von RAM-Adressen synchronisiert

Bei anderen Ausführungsbeispielen der Erfindung kann der RAM-Adressengenerator 46 auch eine oder mehrere Schaltfolgeschaltungen aufweisen. So kann beispielsweise der RAM-Adressengenerator 46 eine Uhr-Schaltfolgenschaltung 58, eine Chronographschaltfolgenschaltung 60 und eine Zeitverzögerungsschaltung 62 aufweisea Die Uhr-Schaltfolgenschaltung 58, die Chronograph-Schaltfolgenschaltung 60 und die Zeitverzögerungsschaltung 62 sind jeweils mit der Zeitgabe- und Steuerschaltung 44 verbunden und werden von dieser gesteuert Jede Schaltung erzeugt in geeigneter Weise eine oder mehrere zusätzliche Adressen, die für die gewühlten Betriebsmethoden oder -funktionen der Uhr erforderlich sind. Die Funktionsweise und der genaue Aufbau dieser Schaltungen werden weiter unten unter Bezugnahme auf die Fig. 13 bis 15 erläutert Bei dem beschriebenen Ausführungsbeispiel weist der RAM-Adressengenerator 46 Vielfach-Schaltfolgeschaltungen auf. Zur Einsparung von Chipraum wird das Ausgangssignal jeder Schaltfolgeschaltung des RAM-Adressengenerators 46 über eine entsprechende Anzahl von Multiplexschaltungen auf einer einzigen Adressensammelleitung gelesen, d. h. der Anzeigefolge-ROM 54 über den Multiplexer 50, der Uhr-Schaltfolgezähler 58 über einen Multiplexer 66, der Chronograph-Schaltfol gezähler 60 über einen Multiplexer 68 und der Zeitverzögerungszähler 62 Ober einen Multiplexer 70 auf der Sammelleitung 64.

Die Fortschalt- und Speicherfunktionen werden von einem RAM 72 und einer PLA 74 erfüllt Die Adressensammeiieitung 64 ist mit einem Adressendekodierer 76 verbunden. Der Adressendekodierer 76 ist sowohl mit der PLA 74 als auch mit dem RAM 72 verbunden. Die im Anhang angegebene Tabelle 1 zeigt den Platz bzw. die Lage jedes Worts innerhalb des RAM 72 entsprechend F i g. 10. Bei dem beschriebenen Ausführungsbeispiel hat der RAM 72 sechzehn Plätze für Vier-Bit-Worte, die der Uhr-Speicherung und -Zählung zugeordnet sind. Der RAM 72 hat ferner acht Plätze für der Zählung von Chronographen A und B zugeordneten Vier-Bit-Wörtern. In ähnlicher Weise hat der RAM 72 acht Plätze für zwei dem Speicher der Chronographen A und B zugeordneten Vier-Bit-Wörter. Bei dem beschriebenen Ausführungsbeispiel werden nur die Chronograph A-Zählungs- und Chronograph B-Speicherabschnitte verwendet Zusätzliche Speicherplätze, eine abgewandelte Organisation und Wortgröße können natürlich im Rahmen der beschriebenen Erfindung verwendet werdea Der in F i g. 10 dargestellte RAM 72 hat die Kapazität für eine volle Uhrzählung von Sekunden zum Jahr und eine Chronographzählung und Speicherung von beispielsweise '/κ» Sekunde bis 99 Stunden. Bei dem beschriebenen Ausführungsbeispiel ist dem Uhrspeicher ein durch 10 teilender Vorskalenteiler vorgeschaltet Dieser Platz bzw. diese Speicherplatzadresse des Uhrspeichers kann Vio-Sekunden-Zehner für Chronographen A und B bezeichnet werden und ist nur so Vorgesehen, UaS der Vorskalenteiier 42 nur ein einziges 10 Hz-Signal zum Treiben bzw. Ansteuern sowohl der Uhr als auch der Chronographen zu erzeugen braucht Gegebenenfalls kann der erste RAM-Platz bzw. die erste RAM-Adresse für die Chronographen und die Uhr als 100 Hz gewählt werden, wenn diese Frequenz von der Teilerschaltung 42 geliefert wird. Unter dem

so Ausdruck »Zeitverzögerung« werden erzeugbare feste Verzögerungen verstanden. Bei dem beschriebenen Ausführungsbeispiel ist eine einzige Zeitverzögerung von 10 Sekunden vorgesehen; selbstverständlich können im Rahmen der Erfindung Vielf ach-Zeitverzögerun- gen von nahezu beliebiger Länge erzeugt werden.

Im folgenden wird die generelle Betriebsweise der beschriebenen Schaltung erläutert Ein oder mehrere vorgegebene Steuersignale werden von der Zeitgabe- und Steuerschaltung 44 unter Umständen in Abhängig keit von den Schaltereingängen 51-53 erzeugt In Abhängigkeit von den durch die Zeitgabe- und Steuerschaltung 44 erzeugten Zeitgabe- und Steuersignalen erzeugt der RAM-Adressengenerator 46 die geeignete RAM-Adresse.

Es sei beispielsweise der normale Zeitschritt beim Betrieb der Uhr betrachtet Entsprechend einem vorgegebenen Steuersignal, das vom Oszillator 40 ausgelöst und von der Zeitgabe- und Steuerschaltung 44

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kodiert wird, wird die RAM-Speicherplatzadresse »0« des Uhrspeichers zugegriffen. Der Inhalt des Platzes bzw. der Zelle »0« des Uhrspeichers wird vom Multiplexer 78 zu einer gemeinsamen Datensammelleitung 80 übertragen. Der Inhalt wird in einem Speicher 82 gespeichert Zum geeigneten Zeitpunkt wird der Inhalt des Speichers 82 in die PLA 74 eingelesen und mit einem vorgegebenen Grenzwert verglichen. Der geeignete Grenzwert wird in der PLA 74 in Abhängigkeit von den der PLA zugeführten Signalen des Adressendekodierers 76 und der Zeitgabe- und Steuerschaltung 44 gewählt Wenn der Inhalt des aus dem Speicher 82 ausgelesenen Worts kleiner als der entsprechende gewählte Grenzwert ist, so wird das Datenwort um eins weitergeschaitet und zur richtigen Zeit über eine Rückkopplungsdatensammelleitung 84 zur Zelle »0« des Uhrspeichers zurückgeführt Im Falle der Zelle bzw. des Platzes »0« des Uhrspeichers ist der vorgegebene Grenzwert 9. Wenn der Inhalt 9 erreicht, so erzeugt die PLA ein Fortschaltkennzeichen INC, das über eine Rückkopplungsleitung 86 zur Zeitgabe- und Steuerschaltung 44 rückgekoppelt wird Danach wird der Inhalt der Zelle »0« des Uhrspeicher«; auf Null rückgesetzt, und der Inhalt der Zelle bzw. des Platzes »1« des Uhrspeichers wird um eins weitergeschaltet und am Platz »1« in dem RAM 72 gespeichert Auf diese Weise wird eine kumulative Zählung für die Sekunden, Minuten, Stunden, AM oder PM, den Wochentag, die Monate und das Jahr aufrechterhalten. Eine Schaltung 88 erzeugt zusätzliche PLA-Eingangssignale zur Änderung der Zahl der Tage in jedem Monat und damit zur Durchführung einer Kalenderkorrektur.

Entsprechend der Wahl der Schaltereingänge 51 — 53 erzeugt die Zeitgabe- und Steuerschaltung 44 verschiedene andere Steuersignale, welche den Anzeigefolge-ROM 54, den Chronograph-Schaltfolgezähler 60 und verschiedene Zeiteinstellschaltungen selektiv aktivieren. Im Anzeigebetrieb werden Daten aus dem RAM 72 und der PLA 74 selektiv zum Dekodierer 90 übertragen. Entsprechend den Schaltereingängen und den von der Zeitgabe- und Steuerschaltung 44 erzeugten Steuersignalen kann wiederum eine der Vielzahl von Segmenttypensätzen (segment fonts) aus einem Segmenttypen-ROM 92 gewählt werden, der sequentiell dem Anzeigetreiber 56 zugeordnete Zeichenelemente aktiviert Der Anzeigetreiber 56 wird ebenfalls von der Ziffernabtastschaltung 52 gesteuert Bei dem beschriebenen Ausführungsbeispiel werden nur zwei von drei möglichen Segmenttypensätzen (fonts) verwendet; statt dessen können auch mehr als drei verwendet werden.

Nach dem Vorstehenden ist die Steuerung und das Zusammenwirken der verschiedenen Schaltungskomponenten nach dem Zeitschema organisiert, das von der Zeitgabe- und Steuerschaltung 44 erzeugt wird. Die innerhalb jedes Zeitgabeintervalls durchgeführte Funktion wird weiter unten beschrieben.

Haupt-RAM und PLA

Verschiedene Zeitgabeschemata können entsprechend den von dem Taktgeber zu erfüllenden Funktionen vorgesehen werden. Jedes bekannte logische Entscheidungssysstem, positiv, negativ oder mit Umkehr, kann bei der Erfindung verwendet werden. Bei dem beschriebenen Ausführungsbeispiel wird angenommen, daß die Logikwerte als H- oder Eins-Werte wahr und als L- oder Null-Werte unwahr sind Jedes Zeitgabeschema beruht jedoch auf der Betriebsweise und den besonderen Funktionen des RAM 72 und der PLA 74. Die Primärfunktion von RAM 72 ur.d PLA 74 ist die Zeitspeicherung und die Zeitfortschaltung. Bei dem beschriebenen Ausführungsbeispiel dienen ein statischer RAM und eine dynamische NAND-NOR-PLA zur Steuerung der Zeitzählung auf unterschiedlichen Basen. RAM 72 verwendet eine Acht-Transistor-Zelle für jedes Bit, wie weiter unten anhand der Fig. 10 noch genauer erläutert werden wird. Bei dem

ίο beschriebenen Ausführungsbeispiel sind 160 solcher Zellen in 24 Wörtern organisiert, von denen jedes eine Vier-Bit-Länge hat Die Zeitgabe- und Steuerschaltung weist einen Φ-Generator und einen 7-Generator auf. Der Φ-Generator, der genauer in Verbindung mit F i g. 6 beschrieben wird erzeugt wenigstens vier unterscheidbare Φ-Taktintervalle, nämlich ΦΙ— Φ4. Taktsignale ΌΦ 3 und ΩΦ 4 sind generell Taktimpulsen Φ 3 und Φ 4 äquivalent, mit der Ausnahme, daß ΌΦ3 und ΡΦ4 während eines Nur-Anzeige-Zustandes gesperrt sind, während Φ 3 und Φ 4 wirksam bleiben. Jedes Φ-IntervaU hat eine Länge von 30 Mikrosekunden. Der Φ-Generator hat daher einen Gesamtzyklus von 120 Mikrosekunden. Ein Gesamtzyklus von Φ-Impulsen wird jedesmal dann hervorgerufen, wenn ein erhöhter (Zähl-)Wert (data) im RAM 72 gespeichert oder eine Anzeige des

Werts erforderlich ist Zu allen anderen Zeiten wird der

Φ-Generator von geeigneten Steuersignalen in der

Zeitgabe- und Steuerschaltung 44 gesperrt Das erste Φ-TaktsignaL Φ 1, dient zur Voraufladung

aller dynamischen Logikknotenpunkte innerhalb der

Uhrschaltung. Wie in dem Zeitgabediagramm der F i g. 5 dargestellt ist, ist das Taktsignal Φ 1 außerhalb

der Tastzeiten der Taktsignale Φ 2 - Φ 4 im H-Zustand

Eine typische PLA-NAND- und NOR-Logikanord-

nung ist in F i g. 3 dargestellt Das PLA-NAND besteht aus einer Serienschaltung von P-Kanal- oder Anreicherungs-MOS-Bauelementen.

Bei dem als Beispiel dargestellten PLA-NAND-Gatter werden zwölf in Reihe geschaltete P-leitende Bauelemente verwendet Die Zahl kann entsprechend dem als Ausgang des PLA-NAND-Gatters gewünschten Minterm vergrößert oder verkleinert werden. Jedes PLA-NAND-Gatter hat ein in Reihe geschaltetes P-leitendes Bauelement 96, das von einem Taktsignal, in der Regel £>Φ3, gesteuert wird Das PLA-NAND ist daher immer dann aktiv, wenn das Taktsignal ΌΦ 3 im L-Zustand oder unwahr ist Bei dem beschriebenen Ausführungsbeispiel werden vier zusätzliche, in Reihe liegende P-leitende Bauelemente 98 bis 104 von dem

so RAM-Adressenwort gesteuert In ähnlicher Weise werden vier zusätzliche P-leitende Bauelemente 106 bis 112 von dem im Speicher 82 gespeicherten RAM-Datenwort gesteuert Zusätzliche P-leitende Bauelemente, die zusammengefaßt mit dem Bezugszeichen 114 bezeichnet sind können mit dem PLA-NAND-Gatter in Reihe geschaltet sein und werden von verschiedenen Steuersignalen entsprechend dem gewünschten Minterm-Ausgangssignal gesteuert. Ein N-leitendes Bauelement 94, das zum Voraufladen dient, ist zwischen dem Ausgang des PLA-NAND-Gatters und Erde eingeschaltet Der Voraufladetransistor 94 wird vom Vorlade-Taktsignal Φ1 gesteuert Auch das PLA-NOR-Gatter ist ein herkömmliches NOR-Gatter, das aus parallelen N-Kanal-Gattern besteht, die zusammen mit 116 bezeichnet sind Jedes der N-leitenden Bauelemente 116 legt den Ausgang des PLA-NOR entsprechend den an ihre Gate-Elektroden angelegten Ausgangsminterms an Erde. Ein voraufgeladenes P-leitendes Bauelement 118

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koppelt den Ausgang des PLA-NOR zur BetriebsstrqmqueUe und wird vom Vorauflade-Taktsignal Φ1 gesteuert

Um mögliche Ladungsteilungsprobleme in der PLA-NAND-Anordnung zu vermeiden, wird jeder Eingang der PLA-NAND-Anordnung mit Ausnahme der RAM-Adressen AO-A3 und deren Komplemente während des Taktintervalls Φ1 auf einen L-Pegel gebracht Mit Ausnahme der P-leitenden Bauelemente 98-104 werden dadurch alle P-leitenden Bauelemente in der N AN D-Anordnung leitend gemacht, und die Vorladung oder das L-Potential wird über die Gesamtuiordnung verteilt Während des Taktsignals Φ 1 ändern sich die RAM-Adressen A 0—A 3 und deren Komplemente und erreichen einen gültigen Zustand an oder vor dem Ende des Taktintervalls Φ 1. Die RAM-Adresseneingänge rufen daher keine Ladungsverteüungsprobleme hervor, denn sie bleiben stabil und sind bis zum folgenden Taktimpuls Φ 1 gespeichert

Wie weiter unten genauer beschrieben werden wird, wird RAM 72 während des Taktimpulses Φ 2 zugegriffen, wenn der Dekodierer 76 in Bereitschaftsstellung ist Im folgenden wird auf Fig. 10 Bezug genommen. Dort ist zu sehen, daß eine der sechzehn RAM-Zugriffsleitungen von dem Dekodierer 76 bei Tastung des Taktimpulses Φ 2 auf den Η-Zustand gebracht und die Information im RAM über den Multiplex 78 auf die RAM-Datensammelleitung 80 gelesen wird. Wie in Fig.5 gezeigt ist wird die RAM-Adressensammelleitung 64 vor dem Taktimpuls Φ 2 operativ, oleibt mit Hilfe der Taktimpulse Φ 3 und Φ 4 operativ (gültig) und wird während des Taktimpulses Φ I inoperativ oder ungültig. Gleichzeitig mit dem Zugriff des RAM-Dekodierers 76 zum RAM 72 werden die PLA-NAND-Eingänge /4 0—A3 in einen operativen bzw. gültigen Zustand gesetzt

Jede Speicherzelle im RAM ist eine CMOS-Verriegelungszelle mit einem ersten und einem zweiten Inverter und einer Gatter-Rückkopplungsschleife. Die Zelle ist über eine CMOS-Obertragungsgatter, das mit der entsprechenden Zeile des RAM 72 gekoppelt ist, mit einer Spalte des Speicherfeldes bzw. der Matrix des RAM 72 verknüpft Das in jeder Speicherzelle gespeicherte Bit wird immer dann ausgelesen, wenn die Zugriffsleitung an den entsprechenden Speicherplatz (Adresse) auf den Η-Zustand geht, d. h. während Φ Ζ Es ist daher möglich, daß drei RAM-Wörter gleichzeitig dem Multiplexer 78 zugeführt werden. Der Multip! sxer 78 ist in Fig. 10 durch drei separat gesteuerte Multiplexer dargestellt, von denen jeder aus vier CMOS-Übertragungsgattern besteht Das geeignete RAM-Wort wird durch selektives Anlegen eines Multiplexer-Steuersignals Watch I/O, Chron A oder Chron B selektiv zu der Vierleitungs-RAM-Datensammelleitung 80 durchgekoppelt Das gewählte RAM-Da- tenwort, das auf die Datensammelleitung 80 ausgelesen ist wird über Inverter 120 an CMOS Übertragungsgatter 122 angelegt, wo das Datenwort während des Taktimpulses Φ 2 durch dynamische Speicherung der Oberiragungsgatier !22 gespeichert wird.

Das RAM-Datenwort ist kollektiv durch die variablen A/0—M3 an der PLA-Seite der Übertragungsgatter 122 bezeichnet Die Übertragungsgatter, die von den P-leitenden Bauelementen 124 während des Taktimpulses Φ 1 voraufgeladen worden sind, werden sodann über Inverter 126 mit einer Reihe von NOR-Gattern 128 ηοΐ^ Qj£ NQR-Ostter !2S dienen zum Surren

l d i

gnal Φ 1 im Η-Zustand ist und invertieren und koppeln das RAM-Datenwort in die PLA 94, wenn das Taktisignal Φ 1 auf dem L-Wert ist Der Speicher 82 kann aus den Invertern 120, dem Übertragungsgatter 122, den Vorauflade-Bauelementen 124, den Invertern 126 und den NOR-Gattern 128 bestehen. Zu demselben Zweck kann der Speicher 82 aber auch in anderer bekannter Konfiguration vorgesehen sein.

Während des Taktimpulses Φ 2 werden alle restlichen PLA-NAND-Eingänge operativ und bleiben so bis zum Beginn des nächsten Φ 1 Taktimpulses. Daher werden während des Taktimpulses Φ2 in der in Fig.5 dargestellten Weise die RAM-Adressen-PLA-Eingänge AO- A3 und deren Komplemente, die PLA-Eingänge 28, 30/3i, 31, 12 und 24 operativ. Daher wird das RAM-Datenwort Af 0—Af 3 während des Taktimpulses Φ 2 zur PLA-NAND-Anordnung durchgekoppelt

Die volle Taktperiode DP 3 ist so bemessen, daß ein vollständiger Zugriff durch die PLA möglich ist Diese Taktperiode ermöglicht ein Anheben des P-leitenden NAND-Gatters auf den Η-Zustand, wenn alle Eingänge den L-Zustand Haben. Die entsprechenden NOR-Gatter werden auf den L-Zustand gesetzt, wenn einer ihrer Eingänge mit einem in den Η-Zustand überwechselnden NAND-Gatter verbunden sind. Wie in F i g. 5 gezeigt ist, werden während der Taktimpulse Φ 3 und Φ 4 die PLA-Kennzeichen Ki-K3 und deren Komplemente operativ. Ki-K3 und deren Komplemente werden jeweils vom Ausgang der PLA-NOR-Anordnung mit Hilfe der Inverter 130 und 132 und geteilt durch zwei Flipflops 134 erzeugt Die Ausgangssignale der Flipflops 134 werden in die PLA-NAND-Anordnung über vom Taktsignal Φ 2 getaktete, P-leitende Übertragungsgatter wieder eingesetzt Entsprechend der Darstellung in Fig.5 sind daher die PLA-Eingänge während der Taktsignale Φ 3 und Φ 4 operativ (valid).

Während des Taktsignals DP 4 können die PLA-Ausgangsdaten DO— D3 wieder zu denselben Speicherplätzen, aus denen sie beim Zugriff ausgelesen worden sind, wieder in den RAM 72 eingeschrieben werden. Die PLA-Ausgangsdaten werden zunächst durch N-leitende Übertragungsgatter 138 ausgeblendet Die N-leitenden Übertragungsgatter 138 sind von dem Ausgangssignal des NOR-Gatters 140 gesteuert Ein STOÄE-Signal und ein DP 4-Taktsignal, die von der Zeitgabe- und Steuerschaltung 44 erzeugt werden, bilden die Eingangssignale für das NOR-Gatter 140. Nach der Ausblendung durch die Übertragungsgatter 138 werden die PLA-Datenausgangssignale über die Datenrückkopplungssammelleitung 84 weitzergeleitet, die während des Taktsignals Φ1 zuvor von P-leitenden Vorladebauelementen 142 aufgeladen worden ist Die PLA-Ausgangsdaten bilden sodann Eingangssignale für die CMOS-Inverter 144, welche während DP 4 einen operativen bzw. validen Ausgang haben. Die entsprechenden Multiplexer bleiben noch operativ, und die PLA-Ausgangsdaten werden in die ursprüngliche Zelle im RAM 72 eingeschrieben, der während DP 4 unverriegelt ist und am Ende des Taktimpulses DP 4 verriegelt wird.

Es ist auch möglich, so z. B. während des Chronographbetriebs, daß die PLA-Eingangsdaten AfO-Af 3 über die N-leitenden Übertragungsgatter 146 auf die Rückkopplungsdatensammelleitung 84 gelesen werden. Die Übertragungsgatter 146 werden vom Ausgangssignal des NOR-Gatters 148 gesteuert Das Ausganjssigna! des NOR Gatters 140 und der Taktimpuls Ä? des RAM-Datenworts AfO-Af 3, solange das taktsi- bilden die Eingangssignale für das NOR-Gatter 148. Das

Ausgangssignal des NOR-Gatters 148 ist daher auf dem L-Zustand, und die Gatter 146 sind daher zu allen Zeiten gesperrt, mit Ausnahme de.- Bedingung, daß ΟΦ 4 im L-Zustand und das STORE-Signal auf dem H-Zustand ist

Die restlichen PLA-Ausgangssignale dienen zum Treiben der Kennzeichen Ki-K3 und deren Komplemente, und im Falle eines Übertrags zur Erzeugung des Übertragssignals INQ das in der Zeitgabe- und Steuerschaltung 44 verwendet wird.

Die auf gesonderten Blättern nachfolgend angegebenen Tabellen 2 und 3 spezifizieren den Aufbau und die Anordnung der PLA-NAND-NOR-Matrix bzw. -Anordnung. Es sei beispielsweise die Uhr-Funktion betrachtet Wenn Zählwerte im Speicherplatz bzw. in der Speicherzelle »0« entsprechend dem Wort —10 gespeichert werden, so werden die Minterms A —J in dem Zyklus und in der Folge entsprechend Tabelle 3 erzeugt Das NAND-Gatter der PLA-NAND-Anordnung, an dessen Ausgang der Minterm A erscheint ist mit seinen in Reihe liegenden Ausblendbauelementen entsprechend den P-leitenden Bauelementen 96 bis 114 (Fig. 3) mit dem RAM-Datenwert MQ—M3 und der RAM-Adresse 0000 gekoppelt, se daß die Bauelemente leitend sind und der Minterm A e.-zeugt wird, wenn das RAM-Datenwort 0000 entsprechend Tabelle 2 ist Eine andere Reihe von ähnlichen P-leitenden Bauelementen, deren RAM-Adresse der RAM-Zelle für AM/PM, d. h. 0101, entspricht bildet ein vorgeladenes NAND-Gatter ähnlich dem in F i g. 3 dargestellten Gatter. Dieses nicht gezeigte NAND-Gatter wirkt als Sperrgatter, welches während Φ 2 ein wahres Ausgangssignal hat. Der Ausgang des Sperrgatters ist mit einem zusätzlichen, in Reihe liegenden, P-leitenden Bauelement gekoppelt, das in jedem dieser von einem in Tabelle 2 gezeigten Sperrterm (inhibit term) gesteuerten Minterm-NAND-Gatter vorhanden ist Während Φ 1 wechselt das Sperr- und Minterm-NAND-Gatter unter Einfluß des Bauelements 94 in den unwahren Zustand über. Wenn während Φ 2 der Sperrkern adressiert ist, wechselt das Sperrgatter in den wahren Zustand über und sperrt das entsprechende P-leitende Bauelement im Minterm-NAND-Gatter, _wobei der Minterm unwahr gelassen wird. Während ΌΦ 3 hält die Knotenpunktkapazität des Sperrgatters dessen Ausgangssignal im wahren Zustand, so daß das NAND-Ausgangssignal im unwahren Zustand selbst dann bleibt, wenn das entsprechende NAND-Gatter von AO-A3 oder von beiden adressiert wird. Vielfachsperrgatter können dadurch ODER-verknüpft werden, daß ihre Ausgänge mit einem einzelnen P-leitenden Bauelement im NAND-Gatter gekoppelt werden.

Das PLA-NAND kann außerdem ein P-leitendes Bauelement haben, das von einem internen Steuersignal eingeschaltet wird, z. B. von der Sekundenrückstellung ÄSCoder der Signalauslösefolge MR, die zum Sperren der NAND-Gates während vorgegebener interner Zeitgabefolgen in der nachfolgend beschriebenen Weise dienen.

Betrachtet sei beispielsweise das dem Minterm A zugeordnete NAND-Gatter, dessen Ausgang mit einer Gate-Elektrode eines PLA-NOR-Gatters verbunden ist, an dessen Ausgang das PLA-Ausgangssignal DO entwickelt wird. Minterm A ist der ersten Zahl in jeder Zählfolge, nämlich dem RAM-Datenwort 0000 zugeordnet. Keines der_PLA-NOR-Gatter mit den PLA-AusgäiigcFi Z?3— D i wird von minterrn A an einem der ihm zugeordneten parallelen N-leitenden Gatterelementen 116 gesteuert Wie zuvor in Verbindung mit Fig.3 beschrieben, ist das DO entsprechende Ausgangssignal des PLA-NOR-Gatters Null, während die Ausgangssignale von den U3—D1 entsprechenden PLA-NOR-Gattern wahr bleiben. Die gewünschte Zahl D 3—DO ist 0001, welche die nächst erhöhte Binärzahl in der Zählfolge ist

Das Ausgangssignal der PLA wird über die Rückkopplungsdatensammelleitung 84 rückgekoppelt

ίο und von CMOS-Invertern 144 invertiert Das Wort D3—D0 wird auf die RAM-Datensammelleitung 80 gelesen, den Multiplexern 78 zugeführt und in die geeigneten RAM-Zellen während ΌΦ 4 zurückgeschrieben. Bei der nächsten Gruppe von Φ-Zyklen wird das

is RAM-Datenwort 0001 aus derselben Zelle ausgelesen, solange diese Zelle adressiert wird, und das PLA-NAND-Gatter mit dem RAM-Datenwort M3-M0 entsprechend 0001 wird in Kombination mit den verschiedenen internen Kennzeichen und Sperrtermen gewählt, um ein PLA-Ausgangssignal entsprechend dem Minterm B zu erzeugen. Die geeigneten PLA-NOR-Gatter werden aktiviert und erzeugen die Binärzahl 0010 auf der Datensammelleitung 80, welche in der adressierten Zelle gespeichert wird. Die Folge wird für jeden Adressenplatz im RAM 72 durch die Minterms entsprechend Tabelle 3 wiederholt Wenn der Minterm / von den geeigneten PLA-NAND-NOR-Gattern erzeugt wird, wird ein Übertragkennzeicben INC erzeugt und das RAM-Datenwort auf der Sammelleitung 80 wird entsprechend Tabelle 2 auf 0000 zurückgesetzt Mit Bezug auf Tabelle 3 kann dieselbe Folge für einen Sekunden Einer (SECU) und Minuten Einer (MINU) beobachtet werden.

Die Zählsequenz für die Sekunden-Zehner (SECT) ist identisch derjenigen der Sekunden Einer (SECU) durch Minterm E Nach der Erzeugung von Minterm Eist das Wort 0101 in die RAM-Zelle entsprechend der RAM-Adresse Sekunden-Zehner eingeschrieben. Wenn das Binärwort 0101 wieder dem PLA-NAND zugeführt wird, wird auch die den Sekunden-Zehnern entsprechende RAM-Adresse über den Sekunden-Zehnern entsprechende RAM-Adresse über den Dekodierer 76 in die PLA-Anordnung eingekoppelt Daher wird das PLA-NAND entsprechend dem Minterm F durch das Vorhandensein der den Sekunden-Zehnern entsprechenden RAM-Adresse gesperrt Das PLA-NAND-NOR, das von der den Sekunden-Zehnern entsprechenden RAM-Adresse aktiviert wird, veranlaßt die Erzeugung des Ausgangsminterms K entsprechend der

so Darstellung in Tabelle 2. Der Ausgang von Minterm K wird begleitet von der Erzeugung des Übertragskennzeichens INQ wobei das RAM-Wort DO—D3 auf 0000 entsprechend Tabelle 2 rückgesetzt wird. Ähnliches gilt für die Minuten-Einer und -Zehner, die Stunden-Einer und -Zehner und den 12- oder 24-Stundenbetrieb, ferner die Monats-Einer und -Zehner, 28 Tage, 30 Tage oder 31 Tage gemäß Tabelle 3.

K Flipflops und Kalenderkorrekturschaltung

Die Kennzeichen Kl —K 3 werden zur Aufzeichnung der Bedingung verschiedener Zählzustände innerhalb der PLA 74 verwendet. Der Ausgang des Flipflops 134 wird auf Eins gestellt, wenn der Monats-Zehner Null ist, und er wird auf Null rückgesetzt wenn der Monats-Zehner eine Eins hat. Daher steuert K 3 die Monats-Einer. Wenn die Monats-Zehner gleich Null sind, so ist K 3 = !, so daß die Monats-Einer von 2 auf 3 gehen; wenn jedoch die Monats-Zehner = 1, so ist K 3 = 0, so daß

die Monats-Einer von 2 auf 1 gehen, wenn die Monats-Zehner rückgesetzt werden, d.h. die Monate gehen von 02 auf 03 wenn K3 =·= 1 und von 12 auf 01 wennX3-0.

In ähnlicher Weise steuert das K1 Flipflop 134 die Stundenzählung. Wenn die Uhr auf einer 12 Stundenbasis laufen soll, so wird das K1 Flipflop gesetzt, d. h. K1 = 1, wenn die Stunden-Zehner auf 1 wechseln, und rückgesetzt, & h. K1 =0, wenn die Stunden-Zehner auf 0 zurückgesetzt werdea Daher gehen bei K1 =0 die Stunden Einer von 2 auf 3, bei K1 = 1 jedoch von 2 auf 1, wenn die Stunden-Zehner zurückgesetzt sind. Eine auf 24 Stundenbasis zählende Uhr hat einen ATI-Zyklus analoger Art

Das AT 2 Kennzeichen wird zur Steuerung von Datumszählungen verwendet Das K 2 Flipflop besteht aus einer NOR-Verriegelung (latch) 131 und einer NAMD-Verriegelung 133. Wenn Datumszehner von 1 auf 2 weitergeschaltet wird {Minterm cc), so wird die Verriegelung 131 gesetzt (K2 = i). Die ATZ-Verriegelung wird auf dem Datum 24 gesetzt Ein Datum zwischen 22 und 27 könnte zur geeigneten Kennzeichnung eines 28-, 30- oder 31-Tage-Monats gewählt worden sein, so wie dazu, eine Zeiteinstellung der Monate auf Februar zu ermöglichen, während das Datum konstsant gehalten wurde. Das Datum 24 wird nur aus Zweckmäßigkeitsgründen zur Minimalisierung der Zahl der Eingangsbits im PLA-Minterm gewählt. Die Verriegelung 133 wird nicht gesetzt da ihre Rücksetz- und Setzanschlüsse von dem Ausgang von Minterm DD normalerweise wahr gehalten werden. Wenn die Datums-Einer von 4 auf 5 überwechseln, so wird der Ausgang von Minterm DD in den falschen Zustand gesetzt und die Verriegelung 133 wird gesetzt, wodurch die Verriegelung 131 rückgesetzt wird. Wenn die Uhr in einem 28-Tage-Monat läuft so wird das Kennzeichen K 2 rückgesetzt wenn die Datums-Einer von 8 auf 1 und die Datums-Zehner von 2 auf 1 gehen. Das Kennzeichen K 2 wird in analoger Weise für 30- und 31-Tage-Monate rückgesetzt und zwar derart, daß die Datums-Zehner von 3 auf 0 gehen, wenn die Datums-Einer auf 1 wechseln.

Die Kalenderkorrekturschaltung 135 (Fig. 12) erzeugt die PLA-Eingangssignale 28, 30 und 31 entsprechend der Zahl der Monatstage. An den Eingängen der Schaltung 135 liegen die PLA-Eingangssignale MO- M 3 und die PLA-Ausgangssignale_Ai/VT//iyund MNTHT. Während des Taktsignals ΟΦ4 steuern MNTHU und MNTHT, welche bei der Erhöhung von Monats-Einern bzw. Monats-Zehnern einen wahren Wert haben, die Übertragungsgatter 137 durch und sperren die Übertragungsgatter 139. Der Inhalt der RAM-Wörter DOMU (MO- M3) oder DOMT (MO) wird in die Speicherzellen 141 eingeschrieben. Die Zellen 141 speichern die Daten, wenn D2»4 unwahr wird. Daher erhalten die Speicherzellen 141 eine dauernde Aufzeichnung der Zahl des laufenden Monats.

Die gespeicherten Werte von M0—M3 für DOMU (Tag des Monats-Einer) und MO für DOMT (Tag des Monats-Zehner) werden zu einer Logikschaltung gekoppelt welche ein NAND-Gatter 143 aufweist. Die Eingänge des NAND-Gatters 143 sind MO, Ml, M2 und M3 für DOMUund MO für DOMT. Da die Monate so kodiert sind, daß sie bei 0 für Januar beginnen und bis 11 für Dezember gehen, bleibt das NAND-Gatter 143 auf dem wahren Wert, mit Ausnahme der Bedingung, daß DOMU = 0001 und DOMT = 0 oder während des Februars. Daher ist das Auseanessignal des NAND-Gatters 143 das PLA-Eingangssignal 28 und seine Inversion ist 30/31.

Bei dem restlichen Teil der Logikschaltung handelt es sich um einen komplexen CMOS-lnverter, der auf den unwahren Wert wechselt wenn Af3, M 2, AfI, MO in einem der Zustände OXW), XUX, IXX\ für DOMU oder XXX\ für DOMUund 1 für MO, DOMT, wobei X ein »unbeachtlich-Zustand« ist Der Inverter ist auf einem wahren Wert für alle anderen Zustände, so daß

ίο der Ausgang 3Ϊ ist Eine Aktivierung von 30/31 ohne 31 zeigt einen 30-Tage-Monat an.

Vorskalenteilerschaltung

Die Vorskalenteilerschaltung 42 und ein Teil der Zeitgabe- und Steuerschaltung 44 sind in den F i g. 6 und 7 dargestellt Die Vorskalenteilerschaltung 42 erzeugt eine Vielzahl von Tieibersignalen für die Uhr. Der Oszillator 40 erzeugt ein Zeitgabe- bzw. Taktnormal von 32 768 Hz, welches die Vorskalenteilerschaltung 42

μ treibt Vier synchrone D-Typ-Flipflops (Fig.6) bilden die Basis eines Synchronzählers, welcher die weiter unten beschriebenen Φ- und Γ-Generatoren treibt

Die Haupttaktfrequenz von 32 768 Hz taktet gleichzeitig die ersten beiden Flipflops 178 und 180. Der <?- Ausgang des Flipflops 178 istmit dem D-Eingang des Flipflops 180 verbunden. Der (^-Ausgang des Flipflops 180 ist zu dem D-Eingang des Flipflops 178 zurückgekoppelt, unter der Annahme, daß der Anfangszustand der Flipflops durch die Binärzahl 00 dargestellt werden kann, so durchlaufen die Flipflops 178 und 180 bei jedem Impuls des 32 kHz-Taktgebers die Kollektivzustände 00, 10, 11, 01 und danach wieder 00. Der Haupttaktimpuls durchläuft vier vollständige Zyklen während derselben Zeit, in welcher die Ausgangssignale der Flipflops 178 und 180 einen vollständigen Zyklus durchlaufen haben. Daher ist die Frequenz an den Ausgängen der Flipflops 178 und 180 8192 Hz.

Ein NAND-Gatter 182 hat drei Eingänge. An den Eingät.gen des NAND-Gatters 182 liegen die folgenden Signale: das Q-Ausgangssignal des Flipflops 180; das φ-Ausgangssignal des Flipflops 178; und der Haupttaktimpuls. Das Ausgangssignal des NAND-Gatters 182 ist stets wahr, mit Ausnahme der Bedingung, daß das Q-Ausgangssignal des Flipflops 180, das (?-Ausgangssignal des Flipflops 178 und der Haupttaktimpuls gleichzeitig wahr sind. Diese Koinzidenz tritt nur einmal während vier Zyklen des Haupttaktimpulses auf, da das Ausgangssignal des Flipflops 178 gegenüber dem Ausgangssignal des Flipflops 180 um einen Taktzyklus,

d. h. um 30 Mikrosekunden zeitverschoben ist. Daher hat das Ausgangssignal des NAND-Gatters 182 eine Frequenz von 8192 Hz und eine Impulsbreite entsprechend dem Haupttaktimpuls, d.h. angenähert 15 Mikrosekunden.

£>-Typ-Flipflops 184 und 186 sind miteinander in derselben Weise wie die Flipflops 178 und 180 verbunden. Daher haben die Ausgangssignale der Flipflops 184 und 186 eine Frequenz entsprechend einem Viertel der sie steuernden Taktfrequenz, d. h.

ho 2048 Hz. Die Flipflops 178 bis 186 sind synchronisiert, so daß falsche Ausgangssignale aufgrund von Einschwingvorgängen o. dgl. eliminiert werden können. Die Ausgänge sind mit dem Φ- und Γ-Generator verbunden. An das Flipflop 186 schließen sich drei Asynchronflip-

„5 flops 188 bis 192 an. Die Flipflops 188 bis 192 dienen jeweils als Bitzähler und teilen die Frequenz von 2048 Hz auf 276 Hz durch Binärschritte herunter. Das Ausgangssignal des Flipflops 188, das einem CMOS-

Gate 194 zugeführt und als Eichsignal verwendet wird, hat eine Frequenz von 1024 Hz und wird auch als Treibersignal für die Schaltung gemäß F i g. 23 verwendet Das Ausgangssignal des Flipflops 190 ist 512 Hz und dasjenige des Flipflops 192 256 Hz. Wie weiter unten beschrieben werden wird, dient das 256-Hz-Ausgangssignal im Taktgeber als schnelles internes Prüfsignal für den integrierten Schaltungschip.

Ein 10-Hz-Signal dient zur Auslösung des Zeitfortschritts für die Uhr und die Stoppuhr, die eine Auflösung auf 0,1 Sekunden haben. Das 10-Hz-Signal wird aus dem 256-Hz-Signal durch Ausscheiden des jeweils sechzehnten Impulses zur Erzeugung eines 240-Hz-SignaIs abgeleitet Das 240-Hz-Signal wird erneut in drei Binärstufen auf 30 Hz heruntergeteilt, welches schließlich mit Hilfe eines »durch-3-Teiler-Zählers« zur Erzeugung des gewünschten 10-Hz-Zeitnahmesignals geteilt wird.

Ein 256-Hz-Signal und dessen Komplement werden von dem Flipflop 192 abgeleitet und als Taktsignaleingänge an das erste von vier Asynchronflipflops 196 bis 202 angelegt Die Frequenzen an den einzelnen Flipflopausgängen sind daher wie folgt: 128 Hz am Ausgang des Flipflop 196; 64 Hz am Ausgang des Flipflops 198; 32 Hz am Ausgang des Flipflops 200; und 16 Hz am Ausgang des Flipflops 202. Das Ausgangssignal jedes der Flipflops 196 bis 202 wird als Eingangssignal an ein UND-Gatter 204 angelegt Ein Eingang des UND-Gatters 204 ist auch an den Ausgang des NOR-Gatters 206 angelegt Das NOR-Gatter206 ist eingangsseitig mit den Ausgangssignalen Q des Flipflops 178 und Q des Flipflops 180 verbunden. Daher steht am Ausgang des NOR-Gatters206stets eine Null, mit Ausnahme der Bedingung, daß die Q-Ausgänge der Flipflops 178 und 180 gleichzeitig unwahr sind. Daher hat das Gatter 206 eine Ausgangsfrequenz von 8192 Hz und eine durch den Haupttaktimpuls 40 vorgegebene Pulsbreite von angenähert 30 Mikrosekunden. Demzufolge erzeugt das Gatter 204 Gruppen von 64 Impulsen, von denen jede eine Breite von 30 Mikrosekunden mit einer Gruppen-Folgefrequenz von 16 Hz hat Ein NOR-Gatter 208 ist eingangsseitig an die Ausgänge der Flipflops 196 bis 202 angeschaltet und erhält die 8192 Hz-Frequenz über einen Inverter 210 vom NOR-Gatter 206. Das NOR-Gatter 208 erzeugt daher ebenfalls Gruppen von 64 Impulsen mit jeweils einer Breite von 30 Mikrosekunden und einer Gruppen-Folgefrequenz von 16 Hz, die jedoch gegenüber dem Ausgangssignal des UND-Gatters 204 zeitverschoben ist

Das Ausgangssignal des UND-Gatters 204 wird an den Rücksetzanschluß einer RS-NOR-Verriegelung 212 angelegt Das Ausgangssignal des NOR-Gatters 208 liegt am Setzanschluß der Verriegelung 212. Die Ausgangssignale des NOR-Gatters 208 und des UND-Gatters 204 sind derart zeitverschoben, daß zwischen ihnen niemals Koinzidenz besteht Das Ausgangssignal der Verriegelungsschaltung 212 ist ein negatives 16-Hz-Signal mit einer Impulsbreite von angenähert 8 Millisekunden ('Λ einer Periode des 256-Hz-Signals).

Das Ausgangssignal der Verriegelungsschaltung 212 wird zusammen mit dem Ausgangssignal des Flipflops 192 an die Eingänge eines NAND-Gatters 214 angelegt. Bei jedem sechzehnten Zyklus ist das Ausgangssignal der Verriegelungsschaltung 212 gleichzeitig mit dem Ausgangssignal des Flipflops 192 im Η-Zustand. Daher folgt das Ausgangssigna! des NAND-Gatters 214 dem Ausgangssignal des Flipflops 192 bei jedem Impuls, mit Ausnahme jedes sechzehnten Impulses, der gelöscht wird. Daher ist das Eingangstaktsignal eines Asynchronflipflops 216 ein Signal mit einer Frequenz von 240 Hz. Das 240-Hz-Signal wird sodann in jedem der Flipflops 216 bis 220 um eine Binärstellc heruntergeteilt, so daß sich am Ausgang des Flipflops 220 eine Ausgangsfrequenz von 30 Hz ergibt

Flipflops 226 und 228 sind D-Typ-Flipflops, welche die Basis für einen »durch-3-TeIl-Zähler« bilden. Die

ίο Flipflops 226 und 228 werden jeweils von dem 30-Hz-Eingangssignal aus dem Flipflop 220 getaktet Das Q-Ausgangssignal des Flipflops 226 bildet das D-Eingangssignal für das Flipflop 228. Der Q-Ausgang des Flipflops 228 ist über ein NOR-Gatter 230 zum D-Eingang des Flipflops 226 rückgekoppelt Der andere Eingang des NOR-Gatters 230 ist mit dem Q-Ausgang des Flipflops 226 verbunden. Daher können die Zustände der Flipflops 226 und 228 durch die Binärzahlen 00, 01,10 und danach wieder 00 bei jedem Taktimpuls charakterisiert werden. Das Ausgangssignal des Flipflops 228 ist daher ein 10-Hz-Signal.

Der Q-Ausgang des Flipflops 228 ist mit den Taktanschlüssen von Flipflops 232 bis 236 verbunden. Die Flipflops 232 bis 236 sind D-Typ-Flipflops, welche die Basis eines durch-5-teilenden Zählers zur Gewinnung eines 2-Hz-Ausgangssignals bilden. Dieses wird als Option bzw. Entscheidung für die Zeitgabefrequenz und als Frequenz für den Zifferntakt im Zeitgabebetrieb verwendet Die Flipflops 232 bis 236 sind bezüglich ihrer

jo D- und Q-Anschlüsse im wesentlichen in der gleichen Weise geschaltet wie die zuvor beschriebenen D-Typ-Flipflopzähler. Der Q-Ausgang des Flipflops 236 und der Q-Ausgang des Flipflops 234 sind an die Eingänge eines NOR-Gatters 238 angeschaltet Der Ausgang des NOR-Gatters 238 ist mit dem D-Eingang des Flipflops 232 verbunden. Die Flipflops 232 bis 236 durchlaufen daher ein 5-Zähl-Muster, und das Ausgangssignal des Flipflops 236 ist ein Fünftel der Taktfrequenz, d. h. 2 Hz. Das Ausgangssignal des Flipflops 236 wird wiederum an den Takteingang eines Asynchronflipflops 240 angelegt, welches die 2-Hz-Frequenz auf eine 1-Hz-Frequenz herunterteilt. Das 1-Hz-Signal treibt den Doppelpunkt bei normalen Anzeigen und stellt die Frequenz dar, welche von der Verzögerungslogik bei der Erzeugung einer 10-Sekunden-Verzögerung gezählt wird. Außerdem dient es als Option für die Zeiteinstellfrequenz und als Frequenz für das periodische Ziffernaufleuchten im Zeiteinstellbetrieb.

Der Ausgang des Flipflops 192 ist ferner mit drei in Reihe liegenden Asynchronflipflops 242 bis 246 verbunden. Das Ausgangssignal des Flipflops 246 ist daher ein 32-Hz-S>'gnal, welches als Eingang einem NOR-Gatter 248 zugeführt wird, Das NOR-Gatter 248 bezieht an seinem anderen Eingang ein internes Steuersignal LTINV, welches die Lampen-Prüf-Auslösespannung ist. Wenn das Signal LTINV im L-Zustand ist, so wird das 32-Hz-Signal zur Flüssigkristallanzeigeschaltung (LCD) ausgeblendet, wie weiter unten beschrieben wird. Anderenfalls wird das 32-Hz-Signal

bo zur Anzeige hin gesperrt. Es ist notwendig, die LCD mit einer niederfrequenten Spannung auszublenden, um die Stabilität und Lebensdauer der anfänglich eingestellten Anzeige-Schwellenwerte aufrechtzuerhalten.

T- und Φ-Generatoren

Das 10 Hz-Signal von dem Q-Ausgang des Flipflops 228 dient zur Steuerung der in F i g. 6 gezeigten Schaltung für die T- und Φ-Generatoren. im folgenden

wird die Erzeugung jedes der Signale TX-TA eingegangen. Das Eingabesignal 7*1 wird am Ausgang eines NOR-Gatters 250 entwickelt. Die Eingänge des NOR-Gatters 250 sind mit dem Q-Ausgang des Flipflops 184, dem Q-Ausgang des Flipflops 186 und einem internen Anzeige-Steuersignal DISP verbunden, wobei letzteres zum Sperren des Ausgangssignals des NOR-Gatters 250 dienen kann, jedoch bei dem beschriebenen Ausführungsbeispiel keine Verwendung findet Die Frequenz des Taktsignals Π beträgt 2048 Hz, so daß dieses Taktsignal Π eine Impulsbreite von angenähert '/2 Millisekunden hat. das Taktsignal Tl dient in erster Linie zur Multiplexübertragung von Daten aus dem RAM72 zum Segmentdekodierer 90 zum Zwecke der Erhaltung des Anzeigedatenstroms.

Mit der Erzeugung des Taktsignals T2— TA, ΟΦ 3 und ΌΦ 4 sind vier Haupt-Hilfs-Verriegelungsschaltungen befaßt Jede Haupt-Hilfs-Verriegelungsschaltung erzeugt ein Sperrsigna' für jeden der T2—T4 Generatoren, nämlich WR57"für 72 und CÄSrfür 7*3. Der Betrieb der Haupt-Hilfs-Steuerschaltungen wird weiter unten beschrieben. Die NOR-Gatter 250—258 erzeugen die TX — 7"4-Taktsignale und Lösen ΩΦ 3 und ΌΦ 4 aus. Jedes NOR-Gatter ist mit den Ausgängen der Flipflops 184 und 186 verbunden und von einem Sperrsignal beaufschlagt. Zum Zwecke der Erläuterung sei hier angenommen, daß jedes Sperrsignal unwahr ist so daß die NOR-Gatter nur von den Flipflops 184 und 186 gesteuert werden. Wie oben angegeben, können die Zählzustände der Flipflops 184 und 186 als 00,10,11,01 und danach wieder 00 charakterisiert werden.

Das NOR-Gatter 252 ist dem Q-Ausgang des Flipflops 184 und dem Q-Ausgang des Flipflops 186 nachgeschaltet. Daher wird Tl bei einer Frequenz von 2048 Hz getrieben. Jedoch ist TI nur dann wahr, wenn das Q-Ausgangssignal des Flipflops 184 wahr ist und das Q-Ausgangssignal des Flipflops 186 unwahr ist d. h. bei 10. Daher wird das Taktsignal 7"2 in dem der Erzeugung des Zeitgabesignals TX (d.h. bei 00) unmittelbar folgenden Impuls des 8192 Hz-Taktsignals erzeugt

In ähnlicher Weise erzeugen die NOR-Gatter 254 und 256 Zeitgabesignale Γ31 und_T4. Die Eingänge des NOR-Gatters 254 sind an den ^Ausgang des Flipfiops 184 und den Q-Ausgang des Flipflops 186 angeschlossen. Daher wird das Taktsignal Γ3 nur dann erzeugt « wenn die Q-Ausgänge der Flipflops 184 und 186 gleichzeitig im Η-Zustand sind, also bei dem der Erzeugung des Zeitgabesignals T2 (d.h. 11) folgenden Impuls des 8192 Hz-Taktsignals.

Die Eingänge des NOR-Gatters 256_sind mit dem Q-Ausgang des Flipflops 184 und dem Q-Ausgang des Flipflops 186 verbunden. Daher entwickelt das NOR-Gatter 256 nur dann ein Ausgangssignal, wenn der Q-Ausgang des Flipflops 184 unwahr und der Q-Ausgang des Flipflops 186 wahr ist (d. h. 01). Daher wird das Signal TA während desjenigen Taktimpulses des 8192 Hz-Taktsignals erzeugt der der Erzeugung des Taktimpulses T3 unmittelbar folgt und der Erzeugung des Taktimpulses 7*1 unmittelbar vorhergeht

Das NOR-Gatter 258 ist in ähnlicher Weise mit den (^-Ausgängen der Flipflops 186 und 184 und mit einem internen Steuersignal zur Sekundenrücksetzung (RSC) verbunden bzw. beaufschlagt Normalerweise ist RSC unwahr, so daß während TI— TA oder RSC am Ausgang des NOR-Gatters 258 ein unwahres Ausgangssignal entwickelt wird. Das NOR-Gatter 258 wird bei der Erzeugung von ΰΦ 3 und ΌΦ 4 verwendet

Der Φ-Generator wird in ähnlicher Weise von

Flipflops 178 undJ80 getrieben. Die Taktimpulse Φ 2 Φ 3 und Φ 4 und D Φ 3 werden von NOR-Gattern 258, 260, 262 und 264 erzeugt Ein NAND-Gatter 266 erzeugt ΩΦ A. Es sei zum Beispiel der Taktimpuls Φ 2 betrachtet Der eine Eingang des NOR-Gatters 258 liegt am Q-Ausgang des Flipflops 178 und der andere Eingang am Q-Ausgang des Flipflops 180. Ein dritter Eingang des NOR-Gatters 258 ist mit einem NOR-Gatter 268 verbunden, an dessen Eingänge die Taktsignale 7*1 — TA angelegt sind. Daher wird jeder der Φ-Taktsignale gesperrt, wenn alle 7*-Taktsignale gesperrt sind. Alle Φ-Taktsignale werden aktiv, wenn ein Γ-Taktsignal wirksam ist Die verschiedenen Eingangssignale zu den NOR-Gattern des Φ-Generators sind in der gleichen Weise wie bei dem zuvor beschriebenen Γ-Generator auf die möglichen Kombinationen der Q- und Q-Ausgänge der Flipflops 178 und 180 verteilt, so daO drei aufeinanderfolgende 30-Mikrosekunden-Impulse ir der Reihenfolge Φ 2, Φ 3 und Φ 4 erzeugt werden. Ein Eingang des NOR-Gatters 270 ist mit dem NOR-Gatter 268, ein Eingang mit dem Q-Ausgang des Flipflops 17t und ein Eingang mit dem Q-Ausgang des Flipflops 18C verbunden. Das Ausgangssignal des NOR-Gatters 27C ist im Betrieb ähnlich denjenigen der NOR-Gattei 258—262 und erzeugt einen 30 Mikrosekunden-Impuls der den ersten Impuls einer Serie von vier identischer Impulsen bildet Der Ausgang des NOR-Gatters 270 ist mit dem Eingang des NOR-Gatters 272 verbunden, den auch das Ausgangssignal des NOR-Gatters 268 ah Eingangssignal zugeführt wird. Daher ist das Ausgangs signal des NOR-Gatters 272 wahr, wenn der Γ-Genera tor gesperrt ist Das Φ !-Taktsignal kann daher eir Vorladungstaktsignal bleiben, das während der Ruhephase der Schaltungsbetriebe aktiviert ist

Ein NOR-Gatter 274 ist eingangsseitig ebenso wie das NOR-Gatter 262 geschaltet Der Ausgang de; NOR-Gatters 274 ist jedoch mit einem NOR-Gatter 27f verbunden, das dieselbe Funktion wie das NOR-Gattei 272 im Φ !-Taktgeber hat Das Ausgangssignal de; NOR-Gatters 276 ist das Adressensammelleitungsvorla dungssignal ADDP, welches während 7Φ4 wahr ist Wie unten gezeigt wird, wird die Adressensammellei tung 64 voraufgeiaden, wenn ADDP = ö. Das Aus gangssignal des NOR-Gatters 258' dient als zusätzliche; Sperreingangssignal für das NOR-Gatter 264. Die anderen Eingänge des NOR-Gatters 264 entsprecher denjenigen des NOR-Gatters 260, welches das Taktsi gnal Φ 3 erzeugt Daher entspricht ϋΦ 3_identisch den Taktsignal Φ 3, mit der Ausnahme, daß D Φ 3 währenc einer NUR-Anzeige-Folge gesperrt ist Ein NAND Gatter 266 erzeugt das Ausgangssignal ΌΦ A und is eingangsseitig mit dem Q-Ausgang des Flipflops 178 dem Q-Ausgang des Flipflops 180, dem Ausgang dei NOR-Gatters 258' und dem invertierten Ausgang dei NOR-Gatters 268 verbunden. Daher ist Ζ3Φ4 stet! unwahr mit Ausnahme während 7Φ 4 bis zum Einganj eines Sperrimpulses vom NOR-Gatter 258'. Wie gezeig wird, ist ΌΦ 4 ebenfalls während einer NUR-Anzeige Folge gesperrt

RAM-Adressengenerator

Jedes der vier Γ-Taktsignale 7*1 bis TA wird von viei Φ-Taktsignalen Φ 1 bis Φ 4 begleitet, die in jeden Γ-Taktsignal eingefügt sind, Es kann gezeigt werden daß die T- und Z^-Taktsignale selektiv gesperrt werdei können. Mit den aktiven Taktsignalen wird de: RAM-Adressengenerator getrieben. Die Verwendunj von Φ-Taktsignalen wurde oben mit Bezug auf dei

27 OO 165

RAM 72 und die Figuren 10 und 11 beschrieben. Der RAM-Adressengenerator 46 hat fünf Hauptaufgaben:

1) Zugriff zur Uhr oder zum Chronographen zum Zwecke der Anzeige;

2) Zugriff zur Uhr für Zeitgabe- bzw. Zeiteinstellanzeigen;

3) Zugriff zur Uhr für die Zeitfortschaltungen bzw. -erhöhungen;

4) Zugriff zum Chronograph für die Zeitfortschaltungen bzw. -erhöhungen; und

5) Zugriff zu verfügbaren RAM-Vorratswörtern für die Zeitverzögerungen.

Diese fünf Funktionen werden in vier Zeitintervallen durchgeführt, die von dem Γ-Generator der Zeitgabe- und Steuerschaltung 44 definiert werden. Normalerweise ist der T-Generator ebenso wie der Φ-Generator gesperrt, und die Impulse werden nur erzeugt, wenn eine besondere Maßnahme von der Zeitgabe- und Steuerschaltung 44 erforderlich wird. Während des ersten Γ-Taktsignals Ti erzeugt der RAM-Adressengenerator 46 Adressen zum Zugriff zur Uhr oder zum Chronographen für die normale Anzeige oder zum Zugriff zur Uhr für die Zeitgabe- bzw. -einstellungsanzeigen. Die RAM-Adressen für jedes der anzuzeigenden Wörter sind in einem Festwertspeicher 278 (im folgenden ROM genannt) gespeichert, der in Fig. 13 dargestellt ist Bei dem beschriebenen Ausführungsbeispiel hat der ROM 278 eine solche Kapazität, daß er acht normale und acht Zeitgabe- bzw. Zeitstell-Anzeigen von jeweils acht Ziffern ermöglicht Bei den hier beschriebenen tatsächlichen Anzeigefolgen werden nur sechs Ziffern angezeigt Im Falle der PLA 74 ist ROM278 eine NOR-Matrix, bzw. Anordnung aus N-leitenden dynamischen Schaltungen, die mit einer NAND-Anordnung aus P-leitenden dynamischen Schaltungen mit den Dekodierern 280 und 282 kombiniert sind. Die Dekodierer 280 und 282 enthalten ihrerseits den Dekodierer 48 gemäß F i g. 1.

F i g. 4 zeigt eine typische Anordnung der Kombination aus Dekodierer-NAND und ROM-NOK. Das Dekodierer-NAND ist eine Serienschaltung aus P-leitenden Bauelementen mit einem Vorladebauelement 284, einem Zeitgabe- bzw. Zeitsetzbauelement 286, dem das interne Steuersignal W70ioder WTCH zugeordnet ist das den Uhr- oder Chronographbetrieb der Schaltung kennzeichnet und mit wenigstens drei Eingängen von der Zeitgabe- und Steuerschaltung 44, welche insgesamt mit dem Bezugszeichen 288 bezeichnet sind. Der Ausgang des Dekodier-NAND ist außerdem mit einem Bauelement 290 verbunden, welches ein N-leitendes Gatter ist mit Erde verbunden und von dem Taktsignal Tl gesteuert ist In ähnlicher Weise weist das ROM-NOR ein voraufgeladenes P-leitendes Bauelement 292 auf, das mit dem Adressenausgang verbunden und vom Taktsignal 7Ί gesteuert ist Das ROM-NOR ist ein typischer NOR-Gatter-Dekodierer mit mehreren N-leitenden Bauelementen, die in Parallelschaltung zwischen dem Ausgang und Erde angeordnet sind und mit dem Bezugszeichen 294 bezeichnet sind. Jede der Gate-Elektroden der N-leitenden Bauelemente 294 sind ebenfalls mit vorgegebenen Dekodier-NAND's entsprechend einem vorgegebenen Kodierschema, das in Tabelle 4 dargestellt ist, verbunden. V

Die Adressendatensammelleitung 64, die Dekodierer

280 und 282 und ROM 278 werden außerhalb der Zeitabschnitte Γ1Φ1 —Γ1Φ3 stets vorgeladen. Die Adressendatensammelleitung 64 wird von einer Reihe von P-leitenden Vorladungsbauelementen 296 vorgeladen, welche von einem Adressen-Vorladesignal ADDP gesteuert werden. Das Bauelement 290 hält das Dekodier-NAND in einem L-Vorladezustand, während das P-leitende Vorladebauelement 292 das ROM-NOR in einem H-Vorladungszustand zu allen Zeiten mit

ίο Ausnahme von TX hält Demzufolge werden alle Knotenpunkte in ROM 278, in den Dekodierern 280,282 und die Adressensammelleitung 64 außerhalb ihrer Zugriffszeiten festgelegt Wie weiter unten gezeigt wird, werden die den NAND-Dekodierern 280 und 282 zugeführten Eingangssignale vor dem Taktsignalintervall Ti von der Zeitgabe- und Steuerschaltung 44 erzeugt Die Eingänge zum NAND-Dekodierer 280 sind während des Chronographenbetriebs aktiv und umfassen: das interne Uhrsteuersignal WTCH, die Chrono- graph-Steuerleitungen CA, CB, CD, die Uhrsteuerleitungen WA, AB, WC und die zwölf oder vierundzwanzig-Stunden-Option 12/24.

Im folgenden wird wieder auf Fig.5 Bezug genommen. Bei Beginn des Taktsignals Ti wird die Aufladung der Adressensammelleitung, des ROM und des Dekodierers abgezogen, und ROM 278 wird zugegriffen. Die NAND-Dekodierer 280 und 282 weisen jeweils acht Ausgänge auf, die mit den als 16 χ 32-NOR-Gatter-Matrix aufgebauten ROM 278 verbunden sind. Wenn der ROM 278 daher zugegriffen wird, so erscheint ein 32-Bit-Wort an den Eingängen des Multiplexers 50. Das 32-Bit-Wort ist in vier Gruppen zu acht Bits geordnet Jede der acht Leitungen ist über ein N-leitendes Übertragungsgatter mit einem dieser Achtergruppe entsprechenden Ausgangsanschluß verbunden. Daher hat jede Achtergruppe acht Steuerleitungen entsprechend den acht Steuergates. Die acht Steuerleitungen sind mit einem entsprechenden Obertragungsgatter in jeder der vier Gruppen von acht Ausgängen vom ROM 278 verbunden. Die Steuerleitungen 298 sind mit einem P-leitenden NAND-Dekodierer 300 gekoppelt Der NAND-Dekodierer 300 wird über sechs Leitungen von der Ziffernabtastschaltung 52 angesteuert deren Betrieb weiter unten genauer beschrieben wird.

Wenn jede der Steuerleitungen 298 aktiviert ist, so wird eine neue Adresse durch den Multiplexer 50 zur Adressensammelleitung 64 ausgeblendet Während eines Zugriffs zum ROM 278 kann daher eine von acht

so Adressen durch die Ziffernabtastschaltung 52 ausgewählt werden, wodurch eine von acht Ziffern während der aufeinanderfolgenden Ti Perioden adressiert wird. Die Reihenfolge der Anzeigeziffer wird von einer Ziffernwählschaltung 302 identifiziert, welche Ziffern wählsignale DGi-DGS erzeugt Die Ziffernwählsi- gnale werden von der Ziffernabtastschaltung 52 zu den Anzeigetreibern 56 übertragen (F i g. 1).

Die Ziffernabtastschaltung 52 ist ein Drei-Bit-Asynchronzähler mit drei bistabilen Schaltungskompo- nenten, die in Fig. 14 gemeinsam mit 304 bezeichnet sind. Jeder der beiden Ausgänge der bistabilen Schaltungen 304 ruft ein internes Steuersignal, das Ziffernabtastzählersignal DSO-DS2 hervor. Jede der bistabilen Schaltungen 304 wird von dem internen

Steuersignal, Hauptrücksetz MR57; rückgesetzt

Die Ziffernwählschaltung 302 ist mit den Ausgängen des Dekodierers 300 fiber gemeinsam mit 306 bezeichnete P-leitende Obertragungsgatter gekoppelt

Die Übertragungsgatter 306 werden von einem NAND-Gatter 308 getrieben, an dessen Eingängen die Taktsignale Φ 2 und Ti anstehen. Daher sind die Übertragungsgatter 306 zu allen Zeiten, mit Ausnahme des Taktintervalls ΤίΦ 2, gesperrt. Der Ausgang jedes der Übertragungsgatter 306 ist über eine entsprechende Anzahl von N-leitenden Gattern 310 geerdet. Die Gatter 310 werden vom Taktimpuls Tl angesteuert, so daß jeder Eingang der Ziffernwählschaltung 302 bei Ti auf Erde festgelegt ist. Daher ist die Ziffernwählschaltung 302 außerhalb des Taktimpulses 71 stets ausgeschaltet Jede Eingangsleitung der Ziffernwählschaltung 302 ist an eine Serienschaltung aus einem NAND-Gatter und einem Inverter, die gemeinsam mit 312 bezeichnet sind, angeschaltet Ein Eingang jedes NAND-Gatters ist mit dem Ausgang des zugehörigen Übertragungsgatters 310 und ein anderer Eingang mit einem NOR-Gatter 314 verbunden. Das NOR-Gatter 314 ist eingangsseitig mit Ti und Φ 4 beaufschlagt Der Ausgang des NOR-Gatters 314 ist daher zu allen Zeiten mit Ausnahme des Taktintervalls Τ\Φ 4 unwahr; in dem Taktintervall 7ΊΦ4 wird das Ausgangssignal des NOR-Gatters 314 wahr. Daher dienen die NAND-Inverter-Kombination 312 als Übertragungstore, welche das während des Taktintervalls ΤΙΦ2 gespeicherte und während des Taktintervalls 7ΊΦ4 zur Ziffernwählsammelleitung DGi-DGS gekoppelte dynamisch gespeicherte Ausgangssignal aus den Übertragungsgattern 306 lesen.

Während eines Anzeigezyklus werden die RAM-Daten gelesen und die normale Fortschaltoperation unterdrückt Das RAM-Datenwort wird mit Hilfe des Dekodierers 90 und des Segment-FONT-ROM 92 zu den Anzeigetreibern 56 übertragen, was in Verbindung mit den F i g. 27 bis 30 genauer beschrieben wird. Da die Weiterschaltung bzw. Erhöhung während der Anzeigeperioden normalerweise unterdrückt werden muß, wird die Zeiteinstellung für die Uhr auch während der Taktperiode Ti erreicht. Während der Zeiteinstellung bzw. -gäbe werden die RAM-Adressen in der oben beschriebenen Weise vom ROM 278 erzeugt Die angezeigte Information ist jedoch die RAM-Information, welche die Zeiteinstellung bzw. Zeitgabe ist Die Zeitgabefoige kann willkürlich mit 1 oder 2 Hz gewählt werden; sie wird von der Zeitgabe- und Steuerschaltung 44 gesteuert und erzeugt.

Die Taktperiode Γ2 erlaubt die Erzeugung von Ram-Adressen zum Zugriff zu den Uhrzeitschaltschritten bei der normalen Betriebsphase der Uhr. Die Taktperiode 7"3 ermöglicht die Erzeugung von Adressen zum Zugriff zu den Chronographzeitschaltschritten. Die Estriebsweise ist in jedem der vorgenannten Fälle im wesentlichen gleich. Der Uhrfolgezähler 58 erzeugt die RAM-Adresse der weiterzuschaltenden bzw. zu erhöhenden Information. In ähnlicher Weise erzeugt ein Chronographfolgezähler 60 die RAM-Adresse für die weiterzuschaltende bzw. zu erhöhende Chronographinformation. Anfänglich sind beide Zähler auf die dem niedrigsten Speicherplatz zugeordnete Adresse in dem Uhr- oder Chronographenabschnitt des RAM 72 rückgesetzt Bei dem beschriebenen Ausführungsbeispiei werden die Zähler auf den geteilt-durchzehn-Platz der Uhr und den »/io-Sekunden-Platz des Chronographen gesetzt Wenn der Vorskalenteiler 42 einen 10 Hz-Impuls erzeugt, so wird das Taktsignal Tl oder 7*3 unter Steuerung durch die Zeitgabe- und Steuerschaltung 44 in geeigneter Weise erzeugt, und das RAM-Wort der niedrigsten Stelle um eins erhöht bzw. weitergeschaltet. Wie oben erwähnt, kann ein Übertragssignal INC entsprechend dem in der PLA 74 enthaltenen Code erzeugt werden. Wenn das Übertragssigna! /YC erzeugt wird, so werden die Uhr- oder ^r> Chronograph-Folgezähier 58 und 60 ebenfalls zum Adressieren der RAM-Zelle an der nächst höheren Stelle, z. B. Sekundeneiner in dem Uhr- oder Chronographenabschnitt des RAM 72 erhöht bzw. '«' eitergeschaltet.

ίο Beim nächsten T2 oder TZ werden die Sekunden-Einer in RAM adressiert und entsprechend der obigen Beschreibung erhöht bzw. weitergeschaltet Die Erhöhung der Sekunden-Einer setzt sich solange fort, wie das Übertragssignal INC erzeugt wird. Wenn jedoch kein

! 5 Übertragssignal INC erzeugt wird, so wird jeder der

Zähler 58 oder 60 durch Aktivierung der Uhr-Folge-

zählerrücksetzung WRST oder der Chronograph-Fol gezählerrückretzung CRST auf die unterste Stelle, d. h.

■ geteilt-durch-zehn oder '/ίο-Sekunden bei der Uhr- bzw. Chronographbetriebsweise rückgesetzt. Bei dem nächsten 10 HZ-Impuls, der vom Vorskalen teiler 42 erzeugt wird, wird das Wort der niedrigsten Stelle bzw. des niedrigsten Platzes innerhalb des RAM 72 in der oben beschriebenen Weise weitergeschaltet bzw. erhöht Dieser Vorgang wird für jedes Wort im RAM wiederholt wobei das Übertragssignal INC den Adressengenerator des Uhr-Folgezählers 58 von der niedrigsten Stelle über Sekunden, Minuten, Stunden, AM und PM, Wochentage bis zum Monat fortschaltet In ähnlicher Weise durchläuft auch der Chronograph-Folgezähler 60 die entsprechenden Sekunden- und Minutenstellen des Chronographen.

Der Uhr-Folgezähler 58 kann aus vier bistabilen Schaltungen bestehen, welche gemeinsam mit 322 bezeichnet sind und einen Vier-Bit-Asynchronzähler bilden. Das <?-Ausgangssignal jedes Zählers wird über ein N-leitendes Übertragungsgatter 316 auf eine der Adressenleitungen der Adressensammelleitung 64 übertragen. Die Übertragungsgatter 316 werden von einem NOR-Gatter 318 gesteuert Das NOR-Gatter 318 ist eingangsseitig mit T2 und Φ 4 beaufschlagt. Daher werden Adressen aus dem Uhr-Folgezähler 58 während der Taktperiode Γ2Φ1-Γ2Φ3 ausgetaktet. Die wahren Ausgangssignale jeder bistabilen Schaltung werden zu einem NAND-Gatter 320 übertragen, welches das interne Zeitgabesignal mit der Bezeichnung Uhr-Folgezählergrenze WCH erzeugt

Der Chronograph-Folgezähler 60 weist in ähnlicher Weise drei bistabile Schaltungen auf, die gejneinsam mit

so 324 bezeichnet sind und vom Taktimpuls Γ3 getrieben werden. Die Ausgangssignale der bistabilen Schaltungen 324 werden über N-leitende Übertragungsgatter 326 ausgeblendet Die Übertragungsgatter 326 werden von einem NOR-Gatter 328 gesteuert Die Eingangssi gnale des NOR-Gatters 328 sind TZ und QA, so daß das Ausgangssignal des Chronograph-Folgezählers 60 nur während der Taktimpulsdauern Τ3Φ1—Τ3Φ3 zur Adressensammelleitung 64 durchgekoppelt wird. Der Chronograph-Folgezähler 60 weist ein NAND-Gatter

330 auf, das mit dem Ausgang der niedrigsten und höchsten bistabilen Schaltungen 324 verbunden ist Am Ausgang des NAND-Gatters 330 wird ein internes Zeitgabesignal, bezeichnet als Chronograph-Folgezählergrenze SCH entwickelt Das Signal SCH ist zu allen Zeiten wahr mit der Ausnahme, daß sowohl die niedrigste als auch die höchste bistabile Schaltung 324 wahre Ausgangssignale haben. Sobald die bistabilen Schaltungen 324 die Binärzahl 101 erreichen, so wird das

27 OO 165

Kennzeichensignal SCH unwahr. Bei dem beschriebenen Ausführungsbeispiel bezeichnen das Kennzeiehnungssignai WCH und das Kennzeichnungssignal SCH das Ende der Uhr- und Chronographfolge.

Während des Taktintervalls TA greift der RAM-Adressengenerator 46 zu den verfügbaren RAM-Reservewörtern für die Zeitverzögerungen zu. Variable Masken werden benutzt, um Einsetzen von RAM-Reservewortadressen als Zeitverzögerungsplätze bzw. -zellen zu ermöglichen (vgl. Tabelle 1). Die Verwendung von Zeitverzögerungswörtern wird genauer in Verbindung mit F i g. 2 beschrieben. Über eine Reihe von P-leitenden Übertragungsgattern 332 wird die Betriebsspannung Vdd selektiv zur Adressensammelleitung 64 durchgekoppelt Die Übertragungsgatter 332 werden vom Ausgangssignal des invertierten NOR-Gatters 334 gesteuert, dessen Eingangssignal von den Taktsignalen 74 und Φ 4 gebildet werden. Daher liegt Vdd an der Adressensammelleitung 64 nur während TA Φ i — TA Φ 3 an. Während dieser Zeit wird die RAM-Adresse 1111 erzeugt

Haupt-Hilfs-Verriegelungen und Zeitgabe-Anforderungsschaltungen

Selbstverständlich dürfen die T- und Φ-Generatoren nicht frei laufen, sondern müssen in Abhängigkeit von internen Steuersignalen mit einer getakteten Frequenz aktiviert werden. So ist beispielsweise eine Befehlsaktivierung des T2-Generators jede 0,1 Sekunde die Basis für die Zeitnahme- bzw. -messung in der Uhr.

Die Haupt-Hilfs-Verriegelungsschaltung 336 weist eine Haupt-RS-NOR-Verriegelung 342 auf, deren Eingänge von Gattern 344 und 346 gebildet werden. In ähnlicher Weise ist auch die Hilfsverriegelung 248 eine RS-NOR-Verriegelung mit vorgeschalteten Gattern 350 und 352. Das interne Steuersignal WRSTwird vom Q-Ausgang der Hilfsverriegelung 348 erzeugt Unter normaler Bedingung ist WRST wahr, wodurch der Uhr-Folgezähler 58 im Rücksetzzustand gehalten wird und die Erzeugung des Taktsignals T2 auf Grund der Kopplung mit dem NOR-Gatter 252 gesperrt wird (F ig. 6).

Das 10 Hz-Signai wird von einem CMOS-Ubertragungsgatter 364 ausgeblendet, das normalerweise leitend ist Die Auslösung eines internen Steuersignals, der Schnellprüfung der Uhr FTW, sperrt das CMOS-Übertragungstor 364 und steuert das CMOS-Übertragungstor 366 durch, wodurch das 10 Hz-Signal durch das 128 Hz-Signal zur Schnellprüfung der Uhr ersetzt wird.

Normalerweise wird das 10 Hz-Signal an den Rücksetzanschluß einer RS-NOR-Verriegelung 368 angelegt Am Setzanschluß der RS-Verriegelung 368 liegt das Zeitgabesignal T 2. Daher ist das normale Ausgangssignal der Verriegelung 368 unwahr. Das Ausgangssignal der Verriegelung 368 wird an den Eingang eines ODER-Gatters 370 angelegt Weitere Eingänge des ODER-Gatters 370 sind mit dem 8192 Hz-Taktsignal Φ 3', das synchronisiert mit dem Taktsignal Φ 3 ist, und dem 10 Hz-Signal beaufschlagt Normalerweise ist das Ausgangssignal des ODER-Gatters 370 ein 10 Hz-Signal, das dem 8192 Hz-Taktsignal Φ 3' überlagert ist Das Ausgangssignal des ODER-Gatters 370 wird an ein NAND-Gatter 372 angelegt, dessen einer Eingang mit einem internen Steuersignal mit der Bezeichnung »eingeleitete Folge« MR beaufschlagt wird. MR~ ist normalerweise wahr, und dient ab Sperrsignal für die ^-Anforderungen. AfR dient zum Rücksetzen der gesamten Zählfolge auf 12 Uhr Mitternacht, 1. Januar. Am Ausgang des NAND-Gatters 372 erscheinen Gruppen von 8192 Hz-Signalen einer Gruppenfolgefriquenz von 10 Hz.

Das 10 Hz-Signal wird mittels des ODER-Gatters 370 mit dem 8192 Hz-Taktsignal Φ 3' synchronisiert Wenn das 10 Hz-Signal einen negativen Übergang durchläuft, so wird das 7"2-Anforderungssignal T2R zu einem Zeitpunkt wahr, der von dem 8192 Hz-Taktsignal Φ 3'

ίο bestimmt ist Jeder der Rücksetzeingänge der Verriegelung 342 ist normalerweise auf einem unwahren Zustand. Das NOR-Gatter 354 erhält zwei wahre Eingangssignale, mit Ausnahme der Zeit Tl Φ 3, und hat daher einen unwahren Ausgang. Unabhängig vom

Zustand des Übertragsignals INC hat daher das UND-Gatter 344 ein unwahres AusgangssignaL Das andere Rücksetz-Eingangssignal der Verriegelung 336 ist ebenfalls normalerweise unwahr, da das Hauptrücksetzsignal MRST normalerweise unwahr ist In ähnli- eher Weise bleibt auch das Ausgangssignal des UND-Gatters 346 unwahr. Die Setzeingänge der Hauptverriegelung 342 führen ein unwahres Signal, und die Verriegelung hat normalerweise einen unwahren Ausgang Qm. Die Hilfsverriegelung 348 koppelt synchron das Ausgangssignal der Verriegelung 342 zu der vom Taktsignal <P~F bestimmten Zeit Das Taktsignal Φ 1' wird vom NOR-Gatter 356 erzeugt

Wenn das T2- Anforderungssignal T2R wahr wird, so ändert die Verriegelung 342 den Zustand und wird gesetzt Qm wird wahr. Bei dem Taktsignal Φ 1' hat das UND-Gatter ein wahres Ausgangssignal, und das UND-Gatter 352 hat ein falsches AusgangssignaL Daher wird die Verriegelung 348 bei Qs = 1 gesetzt Dadurch wird ein T2-Taktimpuls ausgelöst, da das Sperrsignal WRST, das zuvor wahr gewesen ist, jetzt unwahr wird. T2 wird so innerhalb von >/2 Millisekunde ausgelöst

T2 wird zur Verriegelung 368 rückgekoppelt und setzt die Verriegelung. Wie oben ausgeführt wurde, löst T2 auch eine Erhöhung in RAM 72 aus. Das Ausgangssignal des ODER-Gatters 370 bleibt wahr, wodurch die 7*2-Anforderung T2Ä im unwahren Zustand (10 Hz-Signal ist dennoch wahr) festgelegt wird. Die Hauptverriegelung 342 bleibt jedoch in der gesetzten Stellung mit Q = 1, obwohl T2R unwahr ist

Während des Intervalls Τ2Φ3 erzeugt das NOR-Gatter 354 ein wahres AusgangssignaL Während des Zeitintervalls Γ2Φ 3 ist das PL-Ausgangssignal INC gültig. Wenn das Übertragsignal /NCwahr ist, so wurde

so ein Übertrag durch das weitergeschaltete bzw. erhöhte RAM-Wort herbeigeführt Wenn INC wahr ist, so wurde kein Übertrag herbeigeführt Wenn kein Übertrag herbeigeführt wurde, so nehmen beide Eingänge zum UND-Gatter 344 während Γ2Φ 3 den Η-Zustand an. In ähnlicher Weise kommt das Ausgangssignal des UND-Gatters 326 während Γ2Φ 3 auf den L-Zustand. Die Hauptverriegelung 342 wird sodann mit Qm = 0 rückgesetzt Bei dem nächst positiv verlaufenden Φ 1' Impuls wird die Hilfsverriegelung 348 auf Qs = 0 rückgesetzt Daher wird das SperrsignaL Uhr-Rücksetz, WRST erzeugt und der T2-Generator solange gesperrt, bis das nächste r2-Anforderungssignal T2R erscheint Die Hilfsverriegelung 348 wird jedoch bis zum folgenden Φ Γ Impuls nach dem Setzen der Hauptverriegelung 342 nicht rückgesetzt Diese Verzögerung wird mit Hilfe von Gattern 350 und 352 durchgeführt Die Verzögerung gewährleistet, daß der Impuls Γ2Φ 4 normalerweise während dieser T2-Pe-

node erzeugt wird

Wenn das ÜbertragSwignal INC jedoch während des Intervalls T2 Φ 3 unwahr war, so wird das Ausgangssignal des UND-Gatters 344 unwahr, während das Ausgangssignal des UND-Gatters 346 wahr wird. Daher bleibt die Hauptverriegelung 342 bei Qm = 1 gesetzt In ähnlicher Weise bleibt auch die Hilfsverriegelung 348 bei dem nächsten Φ Γ-Impuls gesetzt Qs = 1. Demzufolge bleibt der T2-Generator in Bereitschaftstellung. T2 wird zurückgeführt und sperrt das Ausgangssignal des NAND-Gatters 372, wobei T2R = 0 gesetzt wird. Die Uhr-Folgezählerrückstellung WRST bleibt auf Null rückgesetzt und ermöglicht ein Weiterschalten der RAM-Adresse durch den Uhr-Folgezähler 58, wodurch das neue RAM-Wort von der PLA 74 erhöht bzw. w eitergeschaltet wird. Die Hufsverriegelung 348 bleibt gesetzt und T2 bleibt solange in Bereitschaftstellung, wie PLA 74 Übertragssignal JNC erzeugt Wenn die Erhöhung des neuen RAM-Worts keinen neuen Übertrag erzeugt, werden der Uhr-Folgezähler 58 und die Haupt-Hilfs-Verriegelung 336 bei dem nächsten T2-Anforderungssignal T2R rückgesetzt

Eine ähnliche Haupt-Hilfs-Kombination wird für die Chronographsteuerung und den T3-Generator verwendet, der als Sperrsignal für den Chronograph-Folgezähler das Rücksetzsignal CRST benutzt Eine 10 Hz-Verriegelung 358, ein ODER-Gatter 360 und ein NAND-Gatter 362 sind mit der Haupt-Hilfs-Verriegelung 364 zur Steuerung der Zeitgabe des r3-Generators kombiniert Die Eingänge zur Haupt-Hilfs-Verriegelung 364 sind ebenfalls mit dem internen Übertragssignal INC und mit einem NOR-Gatter 366 verbunden, dessen Ausgangssignal während T3 Φ 3 wahr ist Die 10 Hz- und 256 Hz-Signale werden über CMOS-Übertragungsgatter 374, das von dem internen Steuersignal Schnellprüf-Chronograph FTC gesteuert wird, selektiv an die Verriegelung 358 angekoppelt

Die Haupt-Hilfs-Verriegelung 376 sperrt in ähnlicher Weise den Betrieb des NOR-Gatters 256 und den 7"4-Generator. Die Rücksetzeingänge zur Hauptverriegelung 378 sind nicht mit INC beaufschlagt, da das Zeitintervall TA nur für den von den Überträgen unabhängigen Verzögerungswortzugriff verwendet wird. Der Setzanschluß in der Hauptverriegelung 378 wird vom Ausgangssignal des NOR-Gatters 380 angesteuert, das selbst von einer Verriegelung 382 getrieben wird. Das 1 Hz-Signal treibt die Verriegelung 382 über ein NOR-Gatter 384. Der Rücksetzanschluß der Hauptverriegelung 378 ist mit dem NOR-Gatter 386 verbunden, dessen Eingangssignale T4 und Φ 3 sind.

Drei Signale werden in der Zeitgabe- und Steuerschaltung 44 zur Steuerung des Betriebs des Chronographs erzeugt Bei diesen Signalen handelt es sich um die internen Steuersignale: Stop Chronograph STOPC; Speicher-Chronographfolge STOREC; und Rücksetz-Chronograph RESETC Wie in F i g. 8 gezeigt ist wird das Signal STOPC an das NOR-Gatter 360 und die Verriegelung 358 angelegt. Wenn STOPC wahr ist so wird die Verriegelung 358 gesetzt, die T3-Anforderungen werden gesperrt, und die Hauptverriegelung 342 wird rückgesetzt gehalten. Dadurch wird der T3-Generator abgeschaltet

Um während des Chronogniphbetriebs Daten zu speichern, müssen fünf RAM-Worte aus dem RAM-Zählerabschnitt des Chronographen zum geeigneten RAM-Speicherabschnitt des Chronographen übertragen werden. Dies wird durch Anlegen eines Signais STOREC wie folgt erreicht: die Signale STOREC und

CYCLEC werden gleichzeitig durch Aktivierung des Schalters Sl erzeugt CYCLEC ist das interne Steuersignal, welches durch positiv gehende Übergänge der Schaltersignale SWX oder SW3 entsprechend der Aktivierung der Schalter SWi oder 53 erzeugt wird. CYCLECist ein negativer Impuls von </2 Millisekunden Dauer, der zum Maskieren fehlerhafter Übergänge verwendet wird, welche während der Erzeugung von STOREC auftreten können. Das externe Steuersignal Speicher-Chronograph STCR ist normalerweise wahr. Das Signal STCR wird von der RS-NAN D-Verriegelung 388 erzeugt und an das NAND-Gatter 362 angelegt Wenn STCR falsch wird, ruft es laufende Anforderungen nach dem Taktsignal 77? 3 unabhängig vom 10 Hz-Signal hervor.

Das Signal STCR wird unwahr, wenn das Chronograph-Folgezählerrücksetzsignal CRST wahr ist Wenn an jedem der Einginge des NAND-Gatters 390 ein wahres Signal ansteht, so wird die Verriegelung 388 rückgesetzt, da das Ausgangssignal des NAND-Gatters 390 unwahr, und rwar wegen SCH normalerweise wahr. An den Eingär-Ten des NAND-Gatters 390 liegen STOREC, CYCLEC] die Verriegelung 392 und CRST. STCR wird daher unwahr, wenn der Chronograph-Folgezähler rückgesetzt (CRST = 1) oder in einer Übertragsfolge ist und wenn STOREC wahr. Wenn CRST unwahr wird, so wird STCR unwahr, sobald die Übertragsfolge beendet und CRST auf den wahren

Wert und 5C//unwahr wird.

Normalerweise haben SCi/, MRST und CYCLEC wahre Werte. Wenn CYCLECunv/ahr wird, so wird die Verriegelung 392 gesetzt und bleibt selbst dann gesetzt, wenn CYCLEC wieder auf den wahren Wert geht Das Ausgangssignal der Verriegelung 392 ist dann normaler weise wahr. Wenn jedoch SCH unwahr wird, wodurch das Ende der Chronograph-Zählfolge angezeigt wird, so wird die Verriegelung 392 rückgesetzt und das NAND-Gatter 390 gesperrt Die Verriegelung 388 wird dann gesetzt Das NAND-Gatter 390 bleibt solange gesperrt, bis CYCLECunwahr wird, wenn SCH wahr ist, wodurch die Verriegelung 392 wieder gesetzt wird. Selbst wenn CRST oder STOREC wahr bleiben, bleibt die Verriegelung 388 gesetzt bis CYCLEC wieder unwahr wird.

Wenn fortlaufende r3-Taktsignale erzeugt werden und STCR wahr ist, so sind STOREC und STCR wahr und werden zum NOR-Gatter 394 gekoppelt das das interne Steuersignal STORE erzeugt. STORE wird an die PLA und den RAM angelegt und bewirkt, daß

so RAM-Daten über Übertragungsgatter 146 direkt vom Eingang der PLA ohne Durchlaufen der PLA in den RAM zurückgeschrieben werden. Wie weiter unten erläutert wird, erzeugt STORE selektiv auch interne Steuersignale CHRONA oder CHRONB. Während des Taktintervalls Γ3Φ1— Τ3Φ 3 wird der Zählerabschnitt des RAM-Chronographs zum Auslesen zugegriffen. Während des Intervalls Γ3 Φ 4 wird der Speicherabschnitt des RAM-Chronographs zugegriffen, und es werden Daten eingeschrieben. Der Chronograph-Fol gezähler überträgt fortgesetzt Daten vom Zählerab schnitt des Chronograph-RAM zum Speicherabschnitt, bis das interne Steuersignal SCH wahr wird. Das Ausgangssignal SCH des NAND-Gatters 330 wird unwahr, wenn der Chronograph-Folgezähler 60 die Adresse 101 erreicht wodurch das Ende der Speicherfolge angezeigt wird.

Das interne Steuersignal Rückseiz-Chroiiograph RESETQ STÖRECund T3 wurden zur Erzeugung des

internen Steuersignals »Schreib-Null« WZ verwendet Dies geschieht mit Hilfe des NOR-Gatters 396 und NAND-Gatters 397. Das Signal WZ wird an den Chronograph-Zählerabschnitt des RAM 72 über ein N-leitendes Übertragungsgatter 398 (F i g. 10) angelegt Während des Intervalls ΤΖΦΑ kann daher der Chronograph-Zählerabschnitt des RAM 72 auf Null

rückgesetzt werden.

Interne Steuersignale, WATCH I/O, welches die Uhrdaten aus dem RAM-Speicher auswählt, und CHRON A und CHRONB, welche den Zähler und Speicher aus dem RAM auswählen, werden nach den folgenden logischen Gleichungen von der Logikschaltung 400 (F ig. 22) erzeugt

WATCH IjO = (WTCH) T\ + Tl + T4

CHRON A = (WTCH) (Tl) (CC) + Γ3 (STORE) + T3 (STORE) Φ Α CHRON B = (WTCH) (Tl) (CC) + T3 (STORE) Φ4

Aus den vorstehenden Gleichungen geht hervor, wann verschiedene Teile des RAM auf die Datensammelleitung 80 ausgelesen werden.

Die Zeitgabe und Steuerschaltung 44 liefert drei zusätzliche Signale, welche die Zeitgabe und Zeiteinstellung der Uhr steuern. Diese Signale sind: Zeitstellziffer TSDG, Anzeigerücksetzung DFRST; und Zyklusuhr CYCW.

Das Signal TSDG dient zur Identifizierung der einzustellenden Ziffer der einen Anzeige. Eine Zeiteinstell-PLA, die weiter unten genauer beschrieben wird, erzeugt TSDG, welches an ein NOR-Gatter 402 gelegt wird, um die Anforderung für die Zeitgabesignale ΰΦ 3 und ΰΦ 4 bereitzustellen.

Das Signal DFRST dient zur Identifizierung der gerade zeiteingestellten Ziffer sowie derjenigen Ziffern, welche von einer Ziffer erzeugte Überträge beantworten. DFRST wird an ein NAND-Gatter 404 zum Rücksetzen der Haupt-Hilfs-Verriegelung 406 angelegt Das Signa! CYCWwird erzeugt, wenn der Schalter S1 während der Zeitgabe bzw. Zeiteinstellung (timeset) geschlossen ist. Das Signal CYCW setzt die Verriegelung 408 zurück und ermöglicht es, daß ΏΦ 3-Anforderungen jede halbe oder ganze Sekunde gemacht werden. Die verschiedenen T- und Φ-Taktsignale können nicht frei laufen, sondern werden selektiv durch interne Steuersignale STOPC, STOREQ DFRST, TSDG, RSC und CYCW aktiviert. Diese und andere zuvor erläuterte interne Steuersignale werden von der Hauptsteuerschaltung gemäß den Fig. 16 bis 26 erzeugt.

Hauptsteuerschaltung

Die Funktion der Hauptsteuerschaltung besteht in der Entwicklung von Steuerimpulsen für die zuvor beschriebenen Operationsblöcke. Die primären Dateneingangsimpulse in die Steuerschaltung 44 bestehen aus drei Schaltersignalen SWi, SW2 und SW3 entsprechend den Schaltern 51—53. Die Einzelheiten der Steuerschaltung 44 werden teilweise von den durch den Konstrukteur gewählten Schaltfunktionen bestimmt Daher kann die logische Konstruktion entsprechend dem Anwendungsfall geringfügig variiert werden. Die Schaltfunktionen sind nur für ein Ausführungsbeispiel von einer Vielzahl möglicher Ausführungsbeispiele genauer beschrieben.

F i g. 2 zeigt ein Signalflußdiagramm der Steuerlogik bei dem beschriebenen Ausführungsbeispiel. Jeder der Schalter ist als normalerweise offener, federbelasteter Druckknopfschalter ausgebildet. Die Uhr kann zwei Uhr-Anzeigebetriebsarten und vier Stoppuhr-Anzeigebetriebsarten haben. Normalerweise befindet sich die Uhr in der Uhr-Anzeigebetriebsart i mit Stunden/Minuten/Datums-Anzeige. Wenn der Schalter 1 gedruckt is oder aktiviert wird, wird die Uhr-Anzeigebetriebsart 2 mit Stunden/Minuten/Sekunden-Anzeige eingeschaltet Wenn der Schalter 1 wiederum gedrückt wird, kehrt die Uhr in die Uhr-Anzeigebetriebsart 1 zurück. Wie in F i g. 2 gezeigt ist, wird bei Drücken des Schalters 52 die Uhr in die Zeiteinstellbetriebsart gebracht, in der jedes der gespeicherten Wörter in der Uhr willkürlich festgelegt werden kann.

Während der Zeiteinstellfolge nach dem Aktivieren des Schalters 52 leuchtet die Stundenziffer mit einer 1-Hz-Frequenz auf, wodurch kenntlich gemacht ist daß die Stundenziffer die Zeiteinstellziffer ist Wenn der Schalter 51 wiederum gedrückt wird, wird das Aufleuchten der Stundenziffer unterbrochen, und die Stundenziffer wird mit einer Frequenz von 2 Hz erhöht bzw. weitergeschaltet. Wenn der Schalter 51 losgelassen wird, hört die Erhöhung bzw. Weiterschaltung auf, und die Ziffer leuchtet so lange auf, bis 52 wieder gedrückt wird, wobei zur nächsten einzustellenden Ziffer übergegangen wird. Während der Zeiteinstellung bleibt die Uhrzählung unbeeinträchtigt Wenn jedoch die Minuten-Einer-Ziffer geändert wird, wird die Sekundenziffer automatisch auf Null rückgesetzt Daher ist das Schließen von 51 für die Minuten-Einer und Sekunden das gleiche. Nach dem Durchlauf der Monatsdatumsziffer führt eine Aktivierung des Schalters 52 wieder zur Rückkehr der Uhr zu der zuletzt verwendeten Uhr-Anzeigebetriebsart, wobei die Uhr weiterzählt Während jedes Zyklus der Zeiteinstellbetriebsart kann der Schalter 53 aktiviert werden, um die Uhr in die Uhr-Anzeigebetriebsart zurückzustellen. Die Uhr weist außerdem eine automatische Rückkehreinrichtung auf, durch die 10 Sekunden nach Eintritt in die Stunden-Einstellziffer oder 10 Sekunden nach einer Korrektur die Uhr automatisch in die Uhr-Anzeigebe triebsart zurückfällt.

Die Aktivierung des Schalters 53 aus der Uhr-Anzeigebetriebsart 1 oder 2 bringt die Uhr in die erste Chronographbetriebsar l· oder in die Betriebsart einer Standardstoppuhr. Eine Serienaktivierung des Schalters 53 schaltet die Uhr in jede der anderen Chronograph-Betriebsarten und schließlich wieder in die Uhr-Anzeigebetriebsart 1 oder 2. Wenn sich die Uhr in der Standardstoppuhr-Betriebsart befindet, so leitet die Betätigung des Schalter 51 die Stoppuhrzählung ein.

(,ο Eine andere Aktivierung des Schalters 51 stoppt die Zählung und zeigt die vergangene Zeit an. Während jeder Chronograph-Betriebsart werden die Minuten und Sekunden während der Zählung angezeigt. Ein alphabetisches Symbol C, F, L oder P wird ebenfalls angezeigt, das die jeweils verwendete Stoppuhr-Betriebsart kenntlich macht. Ein alphabetisches Symbol A öder P kann während der ποΓϊΓιαΙεπ Uhranzcigcn ebenfalls zur Anzeige gebracht werden, wenn die

12/24-Maske gewählt wird Am Ende der Chronographfolge wird der Identifizierer entfernt und Zehntelsekunden angezeigt Eine dritte Aktivierung des Schalters S1 läßt den Chronographen zum Beginn der Standard-Stoppuhrfolge zurückkehren und eine Nullzählung zusammen mit dem Identifizierungssymbol für die Chronographen-Betriebsart anzeigen. Derselbe Effekt kann durch Aktivieren des Schalters 53 erreicht werden. Der Schalter 53 kann zu jeder Zeit während der Standard-Chronograph-Betriebsart betätigt werden, mit Ausnahme des Zeitpunkts des ersten Schließens von 51; durch die Betätigung von 53 kehrt der Chronograph zum Anfangspunkt der Folge zurück.

Die zweite Chronograph-Betriebsart ist eine Rücklaufstoppuhr. Die erste Aktivierung des Schalters 51 beginnt die Zählung. Die zweite Aktivierung des Schalters Si stoppt die Zählung, speichert die ablautende Zählung, zeigt diese an und stellt danach die Zählung auf Null zurück und beginnt mit einer neuen Zählung. Weitere Betätigungen des Schalters 51 wiederholen die Folge, wobei jedes Mal der neue Zahlwert über dem zuvor gespeicherten Zählwert in den Speicher eingeschrieben wird Die Aktivierung des Schalters 53 setzt zu jedem Zeitpunkt die Zählung auf Null zurück, friert die Zählung ein und zeigt Null mit dem geeigneten Identifizierer, wodurch die Folge zum Ausgangszustand zurückkehrt

Die dritte Chronograph-Betriebsart ist eine Relaisoder Überblend-Akkumulier-Stoppuhr. Die erste Betätigung des Schalters 51 beginnt die Zählung. Die nächste Aktivierung des Schalters 51 speichert den Zählwert und zeigt ihn an, während die interne Zählung fortgesetzt wird Die nachfolgende Betätigung des Schalters 51 wiederholt die obengenannten Schritte ohne die anfängliche Aktivierung. Bei Betätigung des Schalters 53 wird auch in dieser Betriebsart zu jeder Zeit der Zählwert eingefroren, die Zählung auf Null gesetzt und Null mit dem geeigneten Identifizierer angezeigt

Die vierte Chronograph-Betriebsart ist schließlich eine Ereignis-Pause- oder Pausen-Akkumulator-Stoppuhr. Die erste Betätigung des Schalters 51 beginnt die Zählung. Die nächste Betätigung des Schalters 51 stoppt, speichert und zeigt die Zählung an. Die nächste Aktivierung des Schalters 51 beginnt die Zählung von der angezeigten Zeit, bei der sie unterbrochen worden ist. Nachfolgende Aktivierungen des Schalters 51 wiederholen die Schritte ohne die anfängliche Aktivierung. Auch hier stoppt die Betätigung des Schalters 53 zu jeder Zeit die Zählung, setzt die Zählung auf Null zurück und zeigt Null mit dem geeigneten Identifizierer an.

Der Aufbau der Steuerschaltung 44 wird auf der Grundlage der verschiedenen oben erläuterten Anzeigebetriebsarten im folgenden beschrieben. Während der Uhranzeige muß das Signal SWi die normale Anzeige einleiten, und während der Zeiteinstellbetriebsart muß es einen kontinuierlichen Fortschaltzyklus hervorrufen. Das Signal SWi wird an ein NOR-Gatter 416 angelegt, dessen Eingängen außerdem die internen Steuersignale »Zeiteinstellung« TS, Taktsignal Φ 4 und WTCH zugeführt werden. Normalerweise ist das Ausgangssignal des NOR-Gatters 416 unwahr, da wenigstens SWi wahr ist. Wenn das Q-Ausgangssignal des Flipflops 418 unwahr ist, so ist die Uhranzeige in der Uhranzeigebetriebsart 2, in der Stunden, Minuten und Sekunden angezeigt werden. Wenn der (J-Ausgang des Füpflops 418 ein Wahrsigna! führt, so befindet sich die Uhranzeige in der Betriebsart 1, in der die Stunden, Minuten und das Datum angezeigt werden. Das Flipflop 418 kann nur dann geschaltetwerden, wenn die internen Steuersignale WTCH und 75 wahr sind Das Ausgangssignal des Füpflops 418 wird durch eine Logikschaltung 434 geleitet, deren Betriebsweise weiter unten beschrieben wird

Betrachtet sei die Zeiteinsteilbetriebsart Die Aktivierung des Schalters 52 und das Signal SW2 bringen

ίο gemäß Fig. 16 die Uhr aus der normalen Anzeigebetriebsart in die Stunden-Einstellbetriebsart. Das Signal SW2 stellt ein Eingangssignal zum NOR-Gatter 420 dar, an dessen anderem Eingang das interne Steuersignal WTCH ansteht Das NOR-Gatter 420 hat daher ein wahres Ausgangssignal nur dann, wenn der Schalter 52 gedrückt und das interne Steuersignal WTCH wahr ist Der Ausgang des NOK-Gatters 420 wird durch einen sechs-Zustands-Johnson-Zähler gebildet, der D-Typ-Flipflops 422,424 und 426 aufweist Der sechste Zustand des Zählers wird von einer RS-NAND-Verriegelung 428 hergestellt

Der (^Ausgang des Flipflops 422 ist mit dem D-Ein^ang des Flipflops 424 und der (^-Ausgang des Flipflops 422 mit dem D-Eingang des Flipflops 426 verbunden. Der Q-Ausgang des Flipflops 426 liegt am Eingang eines NAND-Gatters 430, und alle Flipflops 422 bis 4?6 werden synchron von dem invertierten Ausgangssignal des NOR-Gatters 420 getaktet Die Verriegelung 428 ist an einem ihrer Rücksetzeingänge vom Taktsignal der Flipflops 422 bis 426 beaufschlagt Ein anderer Rücksetzeingang der Verriegelung 428 ist mit dem Q-Ausgang des Flipflops 424 verbunden. Der Ausgang der Verriegelung 428 ist normalerweise wahr, wodurch der Q-Ausgang des Flipflops 426 invertiert und zum D-Eingang des Flipflops 422 übertragen wird. An den (^Ausgängen des Johnson-Zählers werden interne Steuersignale, nämlich die Uhrsteuersignale WA, WB und WCerzeugt Das Signal WBwird auch während des Taktsignals 75 von dem Q-Ausgangssignal des Flipflops 418 in der nachfolgend beschriebenen Weise modifiziert

Das Signal WA ist das invertie£te_ Signal von dem (^-Ausgang des Flipflops 422. Das WB ist normalerweise das invertierte Q-Ausgangssignal des Flipflops 424 nach Durchlauf eines Logikgatters. Das WC ist das invertierte Ausgangssignal des Flipflops 426. Der Johnson-Zähler 422 bis 426 durchläuft die in Tabelle 5 gezeigten Zustände. Die Signale WA bis WCbilden eine kodierte Folge, welche schließlich zu sechs verschiedenen Zuständen während der Zeiteinstellbetriebsart gemäß F i g. 2 führt. Der Drei-Bit-Code für WA - WC wird sowohl bei der Zeiteinstell-Steuer-PLA 432 als auch bei dem Anzeigefolge-ROM 278 verwendet.

Das Signal WB wird von der Logikschaltung 434

^r>5 abgeleitet. Die Eingänge der Logikschaltung 434 sind an den Ausgang des NOR-Gatters 436, den Q-Ausgang des Flipflops 424 und den «^-Ausgang des Flipflops 418 angeschaltet. Während der Zeiteinstellfolge sind die Ausgangssignale des Flipflops 418 und des NOR-Gat-

bo ters 436 normalerweise Null. Die Logikschaltung 434 ist H-förmig angeordnet und weist zwei in Reihe liegende P-leitende Bauelemente in Parallelschaltung zu zwei identischen P-leitenden Bauelementen auf. Die beiden Paare von P-leitenden Bauelementen liegen in Reihe mit

b^r> zwei Paaren von N-leitenden Bauelementen. Jedes Paar von N-leitenden Bauelementen bildet eine aus zwei parallelen Armen bestehende analoge Schaltung zu den P-leitenHen Bauelementen. Das Ausgangssignal 75 des

NOR-Gatters 436 liegt an den Gate-Elektroden eines P-leitenden Bauelements und eines N-Ieitenden Bauelements. Der O-Ausgang des Flipflops 418 ist mit einem N-leitenden Bauelement und der φ Ausgang des Flipflops 424 mit einem P-leitenden Bauelement verbunden. In ähnlicher Weise ist das invertierte Signal des NOR-Gatters 436 an ein P-leitendes und ein N-leitendes Bauelement in den verbleibenden Annen angelegt Die Gate-Elektrode eines P-leitenden Bauelements ist an den (^-Ausgang des Flipflops 418 und die Gate-Elektrode des verbleibenden N-leitenden Bauelements mit den Q- Ausgang des Flipflops 424 verbunden.

In der normalen Zahlfolge TS wirkt die Logikschaltung 434 bei einem unwahren Signal am Q-Ausgang von 418 als CMOS-Inverter, der mit dem Q-Ausgang des Flipflops 424 in derselben Weise wie die Schaltungsverbindungen zu WA und WC verbunden ist Wenn der Zeitzustandszähler jedoch die anfängliche Zahlfolge 000 erreicht, so wird das Ausgangssignal des NOR-Gatters 436 wahr. Die Logikschaltung 434 arbeitet jetzt als CMOS-Inverter bezüglich des Q-Ausgangs des Flipflops 418. Wenn am Ausgang des Flipflops 418 ein unwahres Signal ansteht, so wird WB wahr, und das Ausgangssignal des Zeiteinstellzählers erscheint als 010. Wenn jedoch das Ausgangssignal des Flipflops 418 wahr ist, so ist 75 wahr, und WA — WC nehmen den Zeiteinstell-Zählerzustand 000 ein.

Die Sekunden werden rückgesetzt und während der Zeiteinstell-Betriebsart mit Hilfe der Verriegelung 428 gehalten. Wenn der Schalter S1 geschlossen wird, d. h. SWi wahr ist, so ist das Eingangssignal von SWi zum NAND-Gatter 438 wahr. Auch dem NAND-Gatter 438 werden das Q-Ausgangssignal des Flipflops 426 und das Q-Ausgangssignal des Flipflops 422 zugeführt Wenn der Zeiteinstell-Zustandszähler den Zustand 111 erreicht und der Schalter 51 geschlossen ist, ist das Ausgangssignal des NAND-Gatters 438 unwahr. Während der nächsten Betätigung des Schalters 52, dem Taktimpuls des Zeiteinstell-Zustandszählers, wird die Verriegelung 428 gesetzt, und das Q-Ausgangssignal des Flipflops 426 wird über das NAND-Gatter 430 ohne Inversion zum D-Eingang des Flipflops 422 zurückgeführt Daraufhin wird der Zeiteinstell-Zustandszähler wieder in den Zählzustand 111 gesetzt Der Zeiteinstell-Zustandszähler bleibt in diesem Zählzustand unabhängig von der Zahl der Betätigungen von 52 so lange, bis SWi unwahr wird, wodurch die Verriegelung 428 durch SW2 zurückgesetzt werden kann.

Die Eingänge der Logikschaltung 440 sind mit WTCH, WA, WE und WC beaufschlagt Das Ausgangssignal der Logikschaltung 440 dient zum Dekodieren von WA — WC und zum Erzeugen eines Datensignals, das durch die folgende Logikgleichung gegeben ist:

DATE = WTCH (WA)(WB + WC)

Das Signal DATE dient zur Bestimmung des Einschaltzustandes des Datenidentifizierers.

Das Signal SW3 wird an das NAND-Gatter 442 angelegt, an dessen Eingängen außerdem das Hauptrücksetzsignal MRST und das Ausgangssignal des NAND-Gatters 444 ansteht Der Ausgang des NAND-Gatters 442 ist mit dem Rücksetzanschluß des Zeiteinstell-Zustandszählers verbunden. Der Zeiteinstell-Zustandszähler wird immer dann rückgesetzt wenn der Schalter 53 aktiviert ist und 5W3 unwahr wird. Das Uhr-Steuersignal WA — WC wird rückgesetzt und die Steuerung kehrt unter Einfluß des Flipflops 418 in die Uhr-Anzeigebetriebsart zurück

Im folgenden wird auf die automatische Rückkehreinrichtung des beschriebenen Ausführungsbeispiels der Erfindung eingegangen. Wenn die Uhr auf Stundeneinstellung steht und der Schalter S1 nicht geschlossen ist so ist eine Zeitverzögerung von 10 Sekunden erforderlich, um die Uhr ohne eine zwischenzeitliche Schließung von 51 zu dem Normalbetrieb zurückkehren zu lassen. Die Stunden-Zeiteinstellung (Zeiteinstellungszustand

ίο 100) wird vom NAND-Gatter 446 festgestellt, welches das interne Steuersignal »Verzögerungsanforderung« DLYRQ erzeugt Wie in Fig.8 gezeigt ist, wird DLYRQ an die Verriegelung 382 und das NOR-Gatter 380 angelegt und sperrt normalerweise die Erzeugung

is der TA-Anforderung TAR. Wenn DLYRQ jedoch bei der Stunden-Zeiteinstellung unwahr wird, so werden r4-lmpulse mit einer Gruppenfolgefrequenz von 1 Hz erzeugt

Während TA wird, wie oben erläutert wurde, der

RAM mit Hilfe des NOR-Gatters 334 an der Adresse 1111 zugegriffen. Die logische Schaltung 400 erzeugt während des Taktintervalls TA auch das interne Steuersignal WATCH I/O. Das RAM-Wort wird dann entsprechend dem Zustand eines internen Steuersignals »Verzögerungsrücksetzung« DL YRSTverarbeitet Das Sipal DLYRST wird von dem NOR-Gatter 448 in Fig. 17 erzeugt Die Eingänge des NOR-Gatters 448 können mit einem 5 Wi -Signal und dem Q~-Ausgangssignals des Flipflops 450 beaufschlagt werden. Das Flipflop 450 wird vom Taktsignal TA getaktet Der ZT-Eingang des Flipflop 450 ist mit der Betriebsspannung Vdd beaufschlagt Daher ist sein Ausgang Q~ während aller Taktimpulse auf Null gesetzt Solange der Schalter 51 offen bleibt, ist SW10 und der Ausgang des NOR-Gatters 448 auf einem wahren Wert Das Signal DLYRST ist eines der externen PLA-Eingangsterme, welche Teil der PLA-NAND-Gatter bilden. Mit Hilfe des in Tabelle 2 gezeigten internen PLA-Codes wird der Inhalt des RAM-Worts 1111 bei wahrem DLYRST erhöht bzw. weitergeschaltet und in der Adresse 1111 neu eingeschrieben. Wenn DLYRST unwahr ist, so werden die Verzögerungsinverter ohne Erhöhung bzw.

Weiterschaltung in den RAM wieder eingeschrieben. Der Ausgang des NOR-Gatters 448 wird für den

ersten T4-Impuls jeder Verzögerungsanforderung DLYRQ unwahr, da Q~des Flipflops 450 bis zum ersten r4-Impuls unwahr ist. Außerdem wird DLYRST unwahr, wenn der Schalter 51 geschlossen wird. Solange der Schalter 51 offen bleibt wird das Verzögerungswort bei der Stundenzeiteinstellung während jedes 74-ImpuIses erhöht bzw. fortgeschaltet, bis der Inhalt des Verzögerungswortes 0000 erreicht Wenn das Verzögerungswort 0000 an der Datensammelleitung 80 erscheint, so erzeugen die NOR-Gatter 452 (Fig. 10) ein wahres Ausgangssignal, nämlich das interne Steuersignal NULL (ZERO), welches an das NAND-Gatter 444 angelegt wird. Während des Intervalls ΤΑΦ2 stößt das~ NAND-Gatter 444 das NAND-Gatter 442 an, welches den Zeitzustandszähler rücksetzt Das NAND-Gatter setzt dann DLYRQ auf einen wahren Wert wodurch die Erzeugung weiter r4-Impulse gesperrt wird.

Im folgenden werden die verschiedenen Chronograph-Betriebsarten in bezug auf die Schulter 51 bis 53

erläutert Ähnlich dem Zeiteinstellzustandszähler ist auch der in Fig. 17 gezeigte Chronographi'ustandszähler ein Fünf-Zustands-Johnson-Zähler, der auf der Basis von D-Typ- Flipflops 454, 456 und 458 aufgebaut ist.

Dieser Zähler steuert die Wahl der vier Betriebsarten des Chronographs. Das Signal SW3 entsprechend dem Schalter S3 wird an das NOR-Gatter 460 angelegt Das NOR-Gatter 460 ist außerdem an die RS-Verriegelung 462 angeschaltet und mit dem Taktsignal WÄ beaufschlagt Das invertierte Ausgangssignal des NOR-Gatters 460 dient als Taktimpuls für jedes der Flipflops 454 bis 458. Der (^Ausgang des Flipflops 454 ist mit dem D-Eingang des Flipflops 456 verbunden, in ähnlicher Weise sind die Flipflops 456 und 458 zusammengeschaltet Die (^-Ausgänge der Flipflops 456 und 458 sind mit einem NOR-Gatter 464 verbunden. Der Ausgang des NOR-Gatters 464 liegt an dem D-Eingang des Flipflops 454. Die fünf-Zustands-Zählfolge des Zählers ist in Tabelle 6 für die Chronograph· Steuersignale CA, CB und CC gezeigt Wie zuvor erzeugt der Q- Ausgang des Flipflops 456 CA; der ^Ausgang des Flipflops 458 erzeugt CB; und CC wird vom Q- Ausgang des Flipflops 454 über die nachfolgend beschriebene logische Schaltung erzeugt

Das interne Steuersignal WTCH wird vom NOR-Gatter 466 erzeugt, welches eingangsseitig an jeden der Q-Ausgänge der Flipflops 454 lais 458 angeschaltet ist WTCH wird daher vom Zustand 000 des Zählers erzeugt und stellt den normalen IJhrbetrieb dar.

Das Chronograph-Steuersignal CC liegt am Q-Ausgang des Flipflops 470, und das Chronograph-Steuersignal CD liegt am (^-Ausgang des Flipflops 468. Die Signale CA — CC werden als Eingangssignale für den NAND-Dekodierer 280 in Verbindung mit dem ROM 278 zur Erzeugung vorgegebener Adressenformate verwendet Die Signale CA — CD dienen in der Chronograph-PLA zur Erzeugung interner Steuersignale STOREQ STOPCund RESETC[F i g. 19). Das Signal CCdient auch als eines der Steuersignale zur Wahl einer gewünschten Anzeige Alpha oder numerisches A entsprechend der Darstellung in Fig.20. Schließlich wird CC oder äquivalent DEC vom (^-Ausgang des Flipflops 470 zum Verschieben des Dezimalpunkts in der Chronographanzeige verwendet

Der Taktsignaleingang zum Flipflop 468 ist vom Ausgangssignal des NOR-Gatters 472 beaufschlagt Das NOR-Gatter 472 wird eingangsseitig von SWi und WTCH beaufschlagt Daher ist am Ausgang des NOR-Gatters 472 ein wahres Ausgangssignal nur während einer Chronographfolge, wenn der Schalter Sl geschlossen ist Das Q-Ausgangssignal des Flipflops 468 treibt den Takteingang des Flipflops 470. Der D-Eingang des Flipflops 470 ist von der Betriebsspannung Vdd beaufschlagt Bei dem ersten Taktimpuls vom Flipflop 468 wird der (^-Ausgang des Flipflops 470 daher auf einen wahren Wert gebracht und bleibt so lange auf diesem Wert, bis das Flipflop 470 rückgesetzt wird.

Das Flipflop 470 geht auf einen wahren Wert, sobald S1 während einer Chronographfolge geschlossen wird. Die voreingestellte Null am Flipflop 468 wird wahr gesetzt, wodurch der Q-Ausgang des Flipflops 470 auf einen wahren Wert getaktet wird. Da die Q-Ausgangssignale der Flipflops 468 und 470 die Eingangssignale zum NOR-Gatter 474 bilden, ändert sich das Ausgangssignal des NOR-Gatters 474 von wahr zu unwahr, wenn Sl während einer Chronograph-Betriebsart geschlossenwird.

Das Ausgangssignal des NOR-Gatters 474 bildet ein Eingangssignal für das NAND-Gatter 476. Das NAND-Gatter 476 wird außerdem eingangsseitig durch SW3 und TS beaufschlagt Während einer Chronographfolge sind sowohl 7SaIs auch SW3 wahr. Das Ausgangssignal des NAND-Gatters 476 wird an den SetzanschluB der RS-NAND-Verriegelung 462 angelegt. Während einer Chronographfolge ist das Ausgangssignal des NOR-Gatters 474 normalerweise wahr und dasjenige des NAND-Gatters 476 unwahr. Daher wird die Verriegelung 464 vor dem Schließen von S1 rückgesetzt. Wenn die Verriegelung 462 im Rücksetzzustand ist bewirkt deren an das NOR-Gatter 460 angekoppelter Q-Ausgang, daß beim Schließen des Schalters S3 der Chronograph-Zustandszähler weiterläuft.

Während einer Chronographfolge und beim Schließen von S1 wird das Ausgangssignal des NOR-Gatters 474 jedoch unwahr, daß Ausgangssignal des NAND-Gatters 476 wird wahr und die Verriegelung 462 wird gesetzt. Das an das NOR-Gatter 460 angelegte Ausgangssignal der Verriegelung 462 beseitigt den Effekt des Schließens des Schalters S3 während einer Chronographfoige und nach dem ersten Schließen von Sl. In ähnlicher Weise ist auch der Effekt des Schließens des Schalters S3 während eines Zeiteinstellzyklus beseitigt, da das Signal TS eines der Eingangssignale zum NAND-Gatter 476 ist Wenn TS Null ist, ist das Ausgangssignal des NAND-Gatters 476 stets wahr.

Daher wird die Verriegelung 476 gesetzt und der Chronograph-Zustandszähler vom Schalter S3 entkoppelt Nach Beendigung der Chronographfolge und nach Rücksetzen der Flipflops 468 und 470 setzt TS die Verriegelung 462 zurück.

Während einer Chronographfolge ist 3W3 normalerweise wahr, so daß das NOR-Gatter 472 SWi nur invertiert Der Taktimpuls zum Flipflop 468 wird wieder invertiert und ist SWi. Daher wird der Taktimpuls des Flipflops 468 bei Schließen von Sl negativ. Die Flipflops 468 und 470 werden durch die negativen Flanken getaktet, so daß sie durch die Zustände 00, 10, 01, 10, 01 entsprechend Tabelle 6 in der Folge weitergeschaltet werden, wodurch die während der Chronographfoige zur Steuerung erforderlichen vier unterschiedlichen Zustände entwickelt werden.

Die Flipflops 468 und 470 werden mit Hilfe der NAND-Gatter 478 und 480 rückgesetzt Das NAND-Gatter 478 ist dem Q-Ausgang des Fiipfiops 46S, dem (^-Ausgang des Flipflops 470, dem (^-Ausgang des Flipflops 454 und dem ^-Ausgang des Flipflops 456 nachgeschaltet Daher hat das NAND-Gatter 478 stets ein wahres Ausgangssignal, mit der Ausnahme, daß die Signale GC und CD wahr sind und der Chronographzustandszähler den Zustand 100 angenommen hat Dieser

so Chronographzustand ist der beim zweiten Schließen des Schalters Sl erzeugte zweite Zustand. Bei der dritten Betätigung des Schalters S1 wird CD wahr, wodurch ein unwahres Ausgangssignal am NAND-Gatter 478 erzeugt und das NAND-Gatter 480 zum Rücksetzen der Flipflops 468 und 470 getriggert wird. Wenn alternativ der Schalter S3 geschlossen wird, wird das NAND-Gatter 480 ebenfalls getriggert und die Flipflops 468 und 470 werden rückgesetzt

Die Zeitgabe- und Steuerschaltung 44 enthält außerdem zwei kleine PLA's. Die Zeiteinstell-PLA 432 ist der Haupt-PLA 72 ziemlich ähnlich; ihre Minterms sind in der Tabelle 6 dargestellt Die Funktion der Zeiteinstell-PLA 432 besteht darin, die einzustellende Ziffer, die Einstellziffern, welche auf die Überträge zur Verhinderung eines unerwünschten Überfahrens ansprechen müssen, und die Ziffern, welche eine Unterdrückung der führenden Null haben, zu identifizieren und die zweite Rücksetzung zu synchronisieren. Wie

in Fig. 18 gezeigt ist, sind die Eingangssignale zur Zeiteinstell-PLA 432 die Ziffernabtastzählungen DSO bis DS 2 und die Uhr-Steuersignale WA - WC PLA 432 wird während des Intervalls 7Ί zugegriffen und erzeugt: die Zeiteinstellziffer TSDG, die Verzögerungskennzeichenrückstellung DFRST, ein Löschsignal BLANK und Rücksetze Sekunden RSQ wobei die Signale von den verschiedenen Φ-Taktsignalen bestimmt werden.

Beispielsweise interne Steuersignale TSDG und RSC sind während des gesamten ΤΊ-Intervalls gültig. Das Signal DFRST wird in der Speicherverriegelung 482 während aller Zeitintervalle gespeichert, mit Ausnahme von ΤίΦ3, wenn das NOR-Gatter 484 die CMOS-Übertragungsgatter im Eingang und in den Rückkopp- lungsschleifen der Speicherverriegelung 482 öffnet bzw. sperrt. Daher ist DFRST\om Ende eines ΤίΦ 3-Intervalls bis zum Beginn des nächsten ΤίΦ 3-Intervalls gültig.

Das Signal BLANK wird von einem 7Φ 2-Anstieg bis zum Φ 2-Abfall gültig. Das Signal BLANK wird vom NOR-Gatter 486 erzeugt und ist daher nur wahr, wenn der Impuls Φ 2 und das Ausgangssignal des NOR-Gatters 488 unwahr sind. Das Ausgangssignal des NOR-Gatters 488 ist so lange unwahr, wie wenigstens eines der Eingangssignale von den UND-Gattern 490 und 492 wahr ist Das UND-Gatter 492 ist wahr, wenn das BLANK-Signal von der PLA 432 erzeugt wird und das Signal ZERO, das bei Erscheinen aller Nullen auf der Datensammelleitung 80 entwickelt wird, wahr ist. Das Ausgangssignal des UND-Gatters 492 dient zur Unterdrückung der führenden Nullen entsprechend der Dekodierung durch die PLA 432 (Fig. 18). Das UND-Gatter 490 erzeugt ein wahres Ausgangssignal, wenn das Signal DFRST und CYCW wahr sind. Außerdem wird das UND-Gatter 490 von einem 1- oder 2-Hz-Signal angesteuert, so daß ein aufleuchtendes bzw. flackerndes BLANK-Signai während der Zeiteinstellung erzeugt werden kann. Das Signal CYCWv/ird vom NAND-Gatter 494 erzeugt, an dessen Eingängen die Signale SWi und TS anstehen. Das Signal CYCWist daher stets wahr, mit Ausnahme während des Schiießens des Schalters S i und der Zeiteinstellung.

Wenn daher DFRST wahr und der Schalter Sl geschlossen ist, so wird ein Aufleuchten des BLANK-Signals erzeugt, um die Zeiteinstellungsziffer zu identifizieren. Das Aufleuchten der Ziffer hört beim Schließen des Schalters S1 auf; zu allen anderen Zeiten während der Tastung von DFRST findet das Aufleuchten statt TSDG stellt ein Eingangssignal für das in Fig.8 gezeigte NOR-Gatter 402 dar und ist normalerweise wahr und sperrt ΟΦ3 und ΌΦ 4-Anforderungen von der Haupt-Hilfs-Steuerschaltung 408. Während eines Zeiteinstellbetriebs wird TSDG wahr, wodurch die zeiteingestellte Ziffer unter selektiver Übertragung von Taktimpulsen durch das NOR-Gatter 402 identifiziert wird. Wenn 7SDG wahr wird, wird DFRST-wahr und wird in der Speicherzelle 482 bei ΤίΦ 3 gespeichert Normalerweise ist DFRSTv/ahr. Während der Zeiteinstellung wird DFRST bei ΤίΦ 3 unwahr, wenn 7XDG wahr wird. Das normalerweise unwahre Ausgangssigna] des NAND-Gatters 404 wird wahr, wodurch die Haupt-Hilfs-Steuerschaltung 408 rückgesetzt gehalten wird. Daher arbeitet die Schaltung 406 unabhängig von dem tatsächlichen Zustand von INC so als ob kein Übertrag aufgetreten wäre.

Die internen Steuersignale STOPC, RESETC ηηά STOREC werden von der PIA 4% erzeugt. Die PLA 4% ist in F i g. 19 als Logikschaltung dargestellt, da nur fünf Minterms erforderlich sind. Die PLa 496 kann entweder ähnlich der PLA 432 aufgebaut sein oder die Schaltungskonfiguration gemäß Fig. 19 annehmen. Die Betriebsweise der PLA 496 ergibt sich aus Tabelle 7. Wie in F i g. 8 dargestellt ist, dient STOPC zum Sperren der Verriegelung 358, wodurch die Chronographfolge unter Sperren der T3-Anforderung T3R gestoppt wird. Wie oben ausgeführt wurde, dient STOREC zur Erzeugung eines internen Steuersignals STCR, welches die r3-Anforderung T3R sperrt. RESETC wird in Fig.9 als ein Eingangssignal zum NOR-Gatter 396 verwendet, welches das Signal WZ erzeugt, das Nullen in den Chronographzähler und RAM einschreibt.

Obwohl die beschriebene Einrichtung die Kapazität für wenigstens drei Anzeigearten bzw. -typen hat, werden bei dem beschriebenen Ausführungsbeispiel nur zwei Arten verwendet, nämlich Alpha-(numerisch) und numerisch A. Die Ziffern 0 bis 9 und die Buchstaben A, C, F, L und P, die im RAM 72 entsprechend Tabelle 1 gespeichert sind, werden angezeigt Die in Fig.20 dargestellte Logikschaltung 498 erzeugt durch bekannte Mittel Signale Alpha und numerisch A während des Taktimpulses Φ 3 nach den folgenden logischen Gleichungen:

Alpha = DGl (DLYRQ + WTCH(CC)) 03 Numerisch A = DGl (DLYRQ + WTCH(CC)) 03 .

Aus den logischen Gleichungen oder der Logikschaltung 498 ist zu erkennen, daß die alphanumerischen Anzeigen nur für Ziffer DG i während des Taktimpulses Φ 3 entweder bei der Stunden-Zeiteinstellung (DLYRQ = 1) oder während des Chronograph-Zählbetriebs (CC = 1 und WTCH = I) erzeugt werden.

Die alphanumerischen Identifizierer A, C, F, L, P werden im RAM 52 an besonders gekennzeichneten Adressen gespeichert WA — WC und CA — CD werden so kodiert, daß A und P für Uhren mit der AM/PM-Wahl nur während der Stunden-Zeiteinstellung und C, F, L oder P nur während einer gewählten Chronographfolge angezeigt werden. Die alphanumerischen Symbole sind dauernd im RAM gespeichert indem eine normale Speicherzelle zu einer Festwertspeicherzelle durch Fortlassen des ersten CMOS-Inverters und des zugehörigen CMOS-Übertragungsgatters modifiziert und der Eingang des zweiten CMOS-Inverters entweder an Vdd oder Vss entsprechend dem gewählten Code angelegt wird.

Die Logikschaltung 500 dient zur Erzeugung eines internen Steuersignals L, welches direkt an den Segmenttreiber für den Doppelpunkt angelegt wird. Bei dem beschriebenen Ausführungsbeispiel gemäß F i g. 21 hat die Logikschaltung 500, die in bekannter Weise aufgebaut ist, einen 1- und 2-Hz-Eingang und drei Maskenoptionen. Drei Optionen ergeben ein gepulstes L-Signal mit einem Tastverhältnis von 25%, 50% oder 75%. Die logische Gleichung für das Signal L ist wie folgt:

L = WA + WTCH + T3[(1 Hz) (2Hz) + 1 Hz + (1 Hz + 2Hz)] .

27 OO 165

Nur einer der ODER-Terme innerhalb der Klammern wird durch geeignete Maskierung ausgewählt, und jeder Term stellt 25%, 50% und 75% Tastverhältnis von links nach rechts dar.

Wie oben erwähnt, sind im Zeiteinstellbetrieb beim Umlauf der Minuten-Einer die Sekunden-Zehner und die Sekunden-Einer rückgesetzt. Das interne Steuersignal »Rücksetze-Sekunden« RSC bewirkt diese Funktion und wird vom NOR-Gatter 502 erzeugt. Das NOR-Gatter 502 ist mit einem Eingang an die PLA 432 und mit einem anderen Eingang an den (^-Anschluß der Verriegelung 428 des Zeiteinstell-Zustandszählers gemäß F i g. 16 angeschaltet. Die Verriegelung 428 triggert das NOR-Gatter 502 zum Rücksetzen der Sekunden-Einer und -Zehner bei der Zeiteinstellung der Minuten-Einer. Wenn der Schalter S 2 jedoch erneut geschlossen wird und die Uhr wieder in Gang setzt, wird das Aufleuchten des Doppelpunkts mit der neuen Sekundenzählung wieder synchronisiert. Dies geschieht mit Hilfe der RS-NAND-Verriegelung 504 in Verbindung mit dem NAND-Gatter 506 (Fig. 18). Der Setzanschluß der Verriegelung 504 ist mit dem Q- Ausgang der Verriegelung 428 verbunden (F i g. 16).

Wie oben beschrieben, wird beim Schließen von S 2 nach Einstellen der Minuten-Einer das φ-Ausgangssignal der Verriegelung 428 wahr gesetzt Die Verriegelung 504 befindet sich normalerweise im Rücksetz-Zustand. Der Rücksetzanschluß der Verriegelung 504 ist mit dem Taktimpuls Φ 2 beaufschlagt Während des Taktintervalls Φ 2 ist der Rücksetzanschluß der Verriegelung 504 daher unwahr, und der Setzanschluß der Verriegelung 504 wird wahr. Das Q-Ausgangssignal der Verriegelung 504 schaltet sodann von unwahr auf wahr. Die Eingangssignale des NAND-Gatters 506 sind das φ-Ausgangssignal der Verriegelung 504 und das 5-Ausgangssignal der Verriegelung 428. Beide Eingänge sind jetzt gleichzeitig wahr und erzeugen ein unwahres Ausgangssignal für LRST. Wenn LRST auf den L-Zustand überwechseln, setzt das Ausgangssignal des in Fig.7 gezeigten NAND-Gatters 508 die 1- und 2-Hz-Zeitgabegeneratoren, die Flipflops 232 bis 240, zurück. Dies hat den Effekt einer Resynchronisierung des Doppelpunktaufleuchtens. des Zetteinstellumlaufs und des Zeiteinstellaufleuchtens mit der Sekundenzählung.

Antiprellschaltung und zugehörige Schaltungen

F i g. 23 zeigt die Erzeugung der Schaltsignale SWi - SW3 beim Schließen der Schalter 51 - S3 durch eine Antiyrellschaltung 510 (debounce circuit). Jeder Schalter ist direkt mit der Antiprellschaltung 510 verbunden, welche nur eine über wenigstens 31 Millisekunden anstehende Eingangssignaländerung als gültig anerkennt Die Antiprellschaltung 510 wird von einem Generator angesteuert, der '/2-Millisekunden breite Impulse alle 30 Millisekunden alternierend über NOR-Gatter 512 und 514 erzeugt Der 30 Millisekunden-Generator wird von der 32 Hz-Segmentspannung COA/und von der 1024 Hz-Spannung des Vorskalenteilers angesteuert

Das Signal COM gibt die Taktspannung für ein Flipflop 516. Die Q- und ^-Ausgänge des Flipflops 516 führen 16 Hz-Signale und sind mit den Eingängen der NOR-Gatter 518 und 520 verbunden. Wenn COM unwahr, so muß das Ausgangssignal des NAND-Gatters 522 wahr sein. Der Ausgang des NAND-Gatters 522 ist mit dem Setzeingang einer RS-NAND-Verriegelung 524 verbunden. Das Q- Ausgangssignal der Verriegelung 524 ist daher war, und das Ausgangssignal des NAND-Gatters 526 ist wahr. Normalerweise ist das Ausgangssignal des NOR-Gatters 528 wahr, so daß die Ausgangssignale der NAND-Gatter 512 und 514 beide unwahr sind, wenn COM unwahr ist. COM und das 1-KHz-Signal werden synchronisiert. Wenn daher COAf wahr ist, so wird der erste Impuls des 1-KHz-Signals

ίο invertiert und ist an dem Eingang des NAND-Gatters 522 unwahr. Das Ausgangssignal des NAND-Gatters 522 bleibt wahr. Während des ersten 1-KHz-Impulses sind daher die Setz- und Rücksetzanschlüsse der NAND-Verriegelung 524 gleichzeitig wahr, wodurch die Eingangssignale zum NAND-Gatter 526 gleichzeitig wahr gemacht werden. Ein unwahres Ausgangssignal vom NAND-Gatter 526 setzt dann den Ausgang entweder des NAND-Gatters 512 oder des NAND-Gatters 514 auf einen wahren Wert entsprechend der Ansteuerung durch das Flipflop 516. Eine halbe Millisekunde später wird die Verriegelung 524 bei Beginn des Überwechseins des 1-KHz-Signals auf einen wahren Wert rückgesetzt und bleibt rückgesetzt wodurch die Ausgangssignale der NAND-Gatter 512 und 514 unwahr gesetzt werden.

Der Ausgang des NAND-Gatters 512 ist mit dem Eingang eines UND-Gatters 528' verbunden. Der andere Eingang des UND-Gatters 528' ist mit einer CMOS-Gate-Eingangsschutzschaltung 530 verbunden, die als solche im Stande der Technik bekannt ist und das UND-Gatter 528' gegen Sammeln statischer Ladungen schützt Der Ausgang der Schutzschaltung 530 ist beim Schließen von 51 wahr. Ein Bauelement 532 hält den 51-Eingang des UND-Gatters 528' auf dem L-Zustand, wird jedoch beim Schließen von 51 überfahren, d. h. hochgezogen. Daher sind die Eingangssignale des UND-Gatters 528' unwahr, während das Gatter 534 ein wahres und ein unwahres Eingangssignal hat. Wenn 51 schließt und das Ausgangssignal des NAND-Gatters 512 wahr wird, so wird das Ausgangssignal des UND-Gatters 528' ebenfalls wahr. Dadurch wird der Q-Ausgang der RS-NOR-Verriegelung 536 auf einen wahren. Wert gesetzt

Die Schutzschaltung 530 ist auch mit dem Q-Anschluß der Verriegelung 536 und dem Ausgang des NAND-Gatters 514 gekoppelt Die Verriegelung 536 wird beim nächsten Impuls vom NAND-Gatter 512 rückgesetzt, wenn der Schalter 51 offen ist Wenn der Schalter 51 geschlossen bleibt bis das UND-Gatter 514 wahr wird, und wenn die Verriegelung 536 gesetzt bleibt hat das UND-Gatter 538 ein wahres Ausgangssignal, und das UND-Gatter 540 hat ein unwahres Ausgangssignal. Das Ausgangssignal des UND-Gatters 538 wird an den Rücksetzanschluß der RS-NOR-Verriegelung 542 angelegt Das Signal 5Wl wird dann unwahr gesetzt wodurch angezeigt wird, daß der Schalter 51 für wenigstens 30 Millisekunden geschlossen geblieben ist Die Verriegelung 542 wird beim nächsten Impuls vom NAND-Gatter 514 gesetzt

Eine identische Antiprellschaltung ist den Schaltern 52 und 53 zugeordnet so daß alle vorübergehenden

Signale, die nicht für wenigstens 33 Millisekunden fortbestehen, ignoriert werden.

Die Signale SWi und SW3 werden an die Eingänge

des NAND-Gatters 544 angelegt und erzeugen das interne Steuersignal CYCLEC Das Signal CYCLECkX. ein negativer Impuls von '/2 Millisekunden Dauer, der bei jedem negativen Übergang entweder von 5Wl

oder SW3 auftritt, wenn die Chronograph-Betriebsart abgewickelt wird. CYCLEC wird als eines der Eingangssignale zur Erzeugung des Signals STCR (F i g. 9) verwendet Wenn die Signale SWi oder SW3 einen positiven Übergang haben, wobei ein Schalter 51 oder 53 während eines Chronographzyklus (WTCH = 0) geschlossen ist, wird ein negativer Impuls von '/2 Millisekunden Dauer erzeugt

Normalerweise sind SWi und SW3 wahr, so daß das Ausgangssignal des NAN D-Gatters 544 unwahr ist Das Ausgangssignal des NAN D-Gatters 514 ist ebenfalls unwahr, so daß das NAND-Gatter 541 ein wahres Ausgangssignal hat Daher wird die NAND-Verriegelung 543 rückgesetzt, und das Ausgangssignal des NAND-Gatters 545 ist normalerweise wahr. Da entweder SWl oder SW3 unwahr werden, werden die Ausgangssignale des NAND-Gatters 544 und des Gatters 514 wahr. Die Eingangssignale zum NAND-Gatter 541 werden beide invertiert, so daß der Ausgang dieses Gatters wahr bleibt Die Verriegelung 543 bleibt in dem Rücksetzzustand, jedoch werden alle Eingangssignale zum NAND-Gatter 545 jetzt wahr, so daß CYCLEC unwahr wird. 30 Millesekunden später wird das Ausgangssignal des NAND-Gatters 514 wieder unwahr. Die Eingangssignale zum NAND-Gatter 541 werden jetzt beide wahr und setzen das Ausgangssignal des NAND-Gatters 541 unwahr. Die Verriegelung 543 wird gesetzt, und CYCLEC kehrt auf einen wahren Wert zurück, da die Verriegelung 543 so lange gesetzt bleibt, bis sowohl 5Wl als auch SW3 wieder wahr werden.

Wie in F i g. 24 gezeigt ist, hat eine Schutzschaltung

546 bei wahrem J?£S£T-Signal ein Ausgangssigna] im Η-Zustand, das nach Invertion an ein NAND-Gatter 549 angelegt wird Dadurch wird das Hauptrücksetzsignal MRST wahr. MRST dient zum Rücksetzen aller D-Typ-Flipflops, Zähler, Verriegelungen und Speicher. Jeder Zähler in der Vorskalenteilerschaltung wird von der Frequenz 512 Hz und niedriger zurückgesetzt Daher treibt der Hauptoszillator 40 während der Hauptrücksetzung die ersten fünf Flipflops im Vorskalenteiler und erzeugt die 1-KHz-Taktfrequenz. Die 1-KHz-Taktfrequenz wird zur Ansteuerung des D-Typ-Flipflops 546 verwendet Diese ist so vorgespannt, daß bei Einsetzen einer Batterie in die Uhr der Q-Ausgang stets unwahr gesetzt ist Daher wird MRST stets wahr gesetzt, wenn das Chip erstmals an die Betriebsspannungsquelle angelegt wird. Das 1024-Hz-Taktsignal dient zum Setzen des Q-Ausgangssignals des Flipflops

547 auf einen wahren Wert nach Eingang von maximal 3 1 -KHz-Taktimpulsflanken.

Schnelle Prüfschaltung

Wenn ÄESETwahr ist, haben die NOR-Gatter 548, 550 und 552 jeweils ein unwahres Eingangssignal und die NOR-Gatter 554 und 556 haben ein wahres Eingangssignal. Der Anschluß »Schnellprüfung 1« FTl, der über eine Schutzschaltung 558 mit den NOR-Gattern 548 und 550 verbunden ist, steuert die internen Steuersignale LTON und LTOF, welche in der weiter unten beschriebenen Weise die gesamte Anzeige aus- oder anschalten. Der Schnellprüfanschluß FT2 ist über eine Schutzschaltung 560 an das NOR-Gatter 552 angeschaltet und erzeugt das interne Steuersignal LTINV, das das 32-Hz-Taktsignal unterbricht und dadurch ein Gleichstromsignal in der Segmentanzeige setzt. Daher kann die Segmentanzeige mit Hilfe geeigneter Eingangssignale an FTl und FT2 durch alle möglichen Gleichstromzustände umlaufen. Wenn das Ä£S£T-Signal von wahr auf unwahr zurückkehrt, wird das Ausgangssignal MAST des NAND-Gatters 549 auf einen wahren Wert festgelegt Das Ausgangssignal des NAND-Gatters 562 in Fig.26 ist »Folgeauslösung« MR. Wenn MR wahr wird, so werden eine Reihe von 16 T2- Impulsen erzeugt, die bewirken, daß der RAM zu

ίο jedem Zustand des Uhrfolgezählers zugreift Bei jedem sechzehnten Impuls wird WCH Null (Fig. 15) und aktiviert die Verriegelung 564, so daß das Ausgangssignal des NAND-Gatters 562 wahr wird und die T2Ä-Anforderung gesperrt Das Folgeauslösungssignal

is MR wird auch als ein Eingangssignal an die PLA angelegt (F i g. 2 und 11). MR deaktiviert alle normalen PLA-Minterms und aktiviert die Auslöseminterms. Wie in F i g. 11 gezeigt ist, setzt AfA auch die Kennzeichen Ki-K 3 zurück und initiert den Anlauf des Spannungs konverters 566.

Wenn das /?ES£T-Signal im L-Zustand ist so erzeugen FTi und FT2 interne Steuersignale FTWund FTC an den Ausgängen der NOR-Gatter 554 und 556. Wie oben beschrieben, beschleunigen diese Signale die Beaufschlagung der 10-Hz-Verriegelungen 358 und 368. Wenn FTi oder FT2 wahr sind, löscht das Ausgangssignal des NOR-Gatters 528 die Ausgangssignale der NAND-Gatter 512 und 518, so daß die Antiprellschaltungen unwirksam bleiben. Daher werden die Signale

jo SWi bis SW3 ohne Verzögerung in Abhängigkeit von Änderungen an den Schaltereingängen wirksam und erlauben eine beschleunigte Prüfung.

Segmentanzeigeschaltungen

Die gesamte Uhrschaltung mit Ausnahme der Ausgangsschaltung wurde vorstehend beschrieben, wobei die gewünschte Information auf der Datensammelleitung 80 entwickelt wird. Die restliche Schaltung dekodiert und zeigt die Information an vorgegebenen Ziffernpositionen an. Die Ziffern-Abtastausgangssignale DG1 -DG 8 und die RAM-Datenausgangssignale, die über den Dekodierer 90 und die Segmenttypenschaltung 92 angekoppelt werden, werden kombiniert und in einem Dezimalausgang von den Anzeigetreibern 56 zur Anzeige gebracht Während des Taktimpulses Φ 2 werden die RAM-Daten

so DO-D3 an den Eingängen der vier CMOS-Verriegelungen 568 (Fig.27) angelegt Jede CMOS-Verriegelungsschaltung 568 besteht aus einem NOR-Gatter 570, das mit einem Inverter 572 verbunden ist Dieser ist über ein CMOS-Übertragungsgatter 574 zum NOR-Gatter

570 rückgekoppelt Die RAM-Dateneingangssignale DO—D3 werden ebenfalls über ein CMOS-Übertragungsgatter 576 in die CMOS-Verriegelung 568 eingeblendet Die CMOS-Übertragungsgatter 574 und 576 werden von einer NOR-Gatter-Inverter-Kombina tion 578 angesteuert Die NOR-Gatter-Inverter-Kombi- nation 578 wird von den Taktsignalen <P~2 und Tl gesteuert Daher befinden sich die CMOS-Verriegelungsschaltungen 568 zu allen Zeiten im Verriegelungsbetrieb, mit Ausnahme des Taktintervalls Τ1Φ 2. Die CMOS-Verriegelungen 568 dienen zur Pufferung und Trennung der gesamten Anzeigeschaltung gegenüber dem Rest der integrierten Schaltungschips und ermöglichen ein Anlegen der gewählten Ziffern und der

Multiplexsignale an die Segmenttreiber, wenn das Chip für einen LED-Ausgang geeignet ist Bei dem beschriebenen Ausführungsbeispiel ist ein LCD-Ausgang vorgesehen, obwohl die erfindungsgemäße Einrichtung entweder mit LCD- oder LED-Ausgängen verwendet werden kann.

Der Dekodierer 90 und der Segmententyp-ROM 92 in F i g. 28 bildet eine NAND-P-leitende Dekodieranordnung in Kombination mit einer N-leitenden NOR-ROM-Anordnung in ähnlichem Aufbau wie die PLA 74 und der Anzeigefolge-ROM 54 und Dekodierer 48. Der Dekodierer 90 und der ROM 92 übersetzen den im Gesamtchip verwendeten BCD-Code in eine 7- oder 9-Segment-Dezimal anzeige.

Der Dekodierer 90 und der Rom 92 werden während der Taktintervalle Γ1Φ3 und 7ΊΦ4 zugegriffen. Bei dem beschriebenen Ausführungsbeispiel sind der Dekodierer 90 und ROM 92 in der in Tabelle 8 gezeigten Weise programmiert und kodiert Zwei sieben-Segment- und ein neun-Segment-Anzeigetypensätze kön- nen erzeugt werden, nämlich numerisch A, numerisch B und alphanumerisch, obwohl das Ausführungsbeispiel in Verbindung mit alphanumerisch und numerisch A allein beschrieben worden ist

N-leitende Übertragungsgatter 580 bilden einen Multiplexer, der einen Anzeigetypensatz wählt und die gewählten Anzeigesignale SA -SJ zur Segmentensammelleitung überträgt Mit Hilfe eines an P-leitende Anhebebauelemente 582 angelegten Entregungs- bzw. Abschaltsignals werden Nullen auf jede der Leitungen der Segmentsammelleitung während des Zeitintervalls 7ΊΦ1 und 7ΊΦ3 bis Γ1Φ4 geschrieben. Die P-leite.nden Anhebebauelemente 582 sind mit Invertern 584 zusammengeschaltet und werden von einem NOR-Gatter 586 angesteuert, an dessen Eingängen die Signale Ti und Φ 2 anstehen.

Nachdem der Anzeigetyp bzw. das Anzeigeformat durch geeignete Aktivierung vorgegebener Übertragungsgatter 580 gewählt worden ist, werden die Ziffern der Anzeige durch Ziffernabtastung mittels Serienaktivierung der Zif fernwählsignale DG i — DG 6 ausgeblendet Der Segmententreiber für das Segment AG ist in F i g. 29 genauer dargestellt. Die den dem Indexglied 4G entsprechenden Segmententreiber zugeordneten Eingangssignale sind das Ziffernsignal DG 4 und das Segmentenwählsignal SG. Beide Signale werden als Eingangssignale einem NAND-Gatter 588 zugeführt Wenn beide Eingangssignale wahr sind, wird das Ausgangssignal des NAND-Gatters 588 unwahr; andernfalls ist das Ausgangssignal dieses Gatters wahr. Das Ziffernwählsignal DG 4 und das Ausgangssignal des NAND-Gatters 588 bilden die Eingangssignale für ein NAND-Gatter 590. Wenn das Ziffernwählsignal DG 4 ausgeblendet und das Segrrentwählsignal SG gewählt ist, stehen am Eingang des NAND-Gatters 590 eine 0 und eine 1 an. Das NAND-Gatter 590 hat daher ein wahres Ausgangssignal.

Die NAND-Gatter 588 und 590 treiben eine Pegelschieberschaltung, die mit Vdd und Vif (Vu < Vss) so gekoppelt ist, daß eine geeignet hohe bo Spannung zwischen den Segmenten und der gemeinsamen Ebene anliegt Der Ausgang des NAND-Gatters 588 ist außerdem an die Gate-Elektrode eines P-leitenden Bauelements 542 angelegt, und der Ausgang des NAND-Gatters 590 ist mit der Gate-Elektrode des ^ P-leitenden Bauelements 594 verbunden. Wenn die Gate-Elektrode des Bauelements 594 auf einem wahren Wert ist, ist dieses Bauelement gesperrt. Wenn die Gate-Elektrode von 592 auf einem unwahren Wert liegt ist dieses Bauelement leitend, wodurch der Knotenpunkt 596 auf einen wahren Wert kommt Dei Knotenpunkt 596 ist mit den Gate-Elektroden von Verriegelungsbauelementen 600 und 602 verbunden Eine binäre Eins am Knotenpunkt 596 hält da! Verriegelungsbauelement 600 gesperrt, während da: Verriegelungsbauelement 602 leitend wird, wodurch dei Knotenpunkt 598 auf eine binäre Null gezogen wird Der Knotenpunkt 598 ist mit den Gate-Elektroden dei Verriegelungsbauelemente 604 und 606 verbunden. Eine binäre Null am Knotenpunkt 598 sperrt das Verriegelungsbauelement 604 und macht das Verriegelungsbauelement 606 leitend, wodurch die binäre Eins am Knotenpunkt 596 verstärkt wird. Es ist ersichtlich, da£ im leitenden Zustand der Verriegelungsbauelementc 602 und 606 die Eingangssignale zu den P-leitender Bauelementen 592 und 594 unwesentlich geworden sine und die Schaltung in dem durch die NAND-Gatter 58t und 590 bestimmten Zustand verriegelt ist

Bei dem dargestellten Ausführungsbeispiel lasser eine binäre Eir ? am Knotenpunkt 596 und eine binäre Null am Knotenpunkt 598 die Übertragungsbauelemente 608 und 610 leitend werden. Daher wird das Segment AG mit dem Potential auf der gemeinsamen Leitung COA/ verbunden. Daher wird die Information irr Segmententreiber so lange gehalten, bis der nächste Ausblendimpuls getastet wird.

Wenn das Ziffernwihlsignal DG A unwahr geweser wäre, so wäre das Ausgangssignal des NAND-Gatter! 588 wahr und das Ausgangssignal des NAND-Gatter! 590 unwahr. Das Bauelement 592 wäre nichtleitend. Da: Bauelement 594 wäre jedoch leitend geworden wodurch der Knotenpunkt 598 auf eine binare Ein: getrieben wurde. Die binäre Eins am Knotenpunkt 591 würde das Verriegelungsbauelement 604 leitend ma chen und den Knotenpunkt 596 auf eine binäre NuI bringen. Das Verriegelungsbauelement 600 würde leitend werden, wodurch die Pegelschieberschaltung in entgegengesetzten Zustand verriegelt würde, so daß di< Übertragungsbauelemente 612 und 614 leitend wurden während die Übertragungsbauelemente 608 und 61( gesperrt sind. In einem solchen Fall wird das Segmen AG an die gemeinsame Leitung COM angekoppelt E gibt keine Phasendifferenz zwischen dem aktivierter Segment und der gemeinsamen Ebene, so daß da: Segment AG bei einer LCD-Ausgabe unerleuchte bleibt

Dasselbe Ergebnis stellt sich ein, wenn das Ziffern wählsignal DG A auf einem H-Wert und das Segmenten signal SG auf einem L-Wert ist Wenn sowohl da: Ziffernwählsignal DG A als auch das Segmentensigna SG einen L-Wert haben, so ist das Ausgangssignal de NAND-Gatters 588 auf einem H-Wert Das Ausgangs signal des NAND-Gatters 590 ist ebenfalls auf einen Η-Wert In einem solchen Fall wird jede zuvor in de Verriegelungsschaltung gespeicherte Information ge speichert gehalten, und das Ausgangssignal ändert siel nicht Daher bleibt die Anzeige für jedes Segmen konstant, bis der nächste Ziffernwählimpuls DG' erscheint, durch den der Zustand der Verriegelung unte Berücksichtigung des Zustandes der Segmentendaten Sammelleitung SG geändert wird.

Der Doppelpunkt, das Segment L, der Dezimalpunki DEC, und der Datenidentifizierer, DATE, sind Gleich Stromsignale, die von der Hauptzeitgabe- und Steuer schaltung 44, wie oben beschrieben, erzeugt unü an ciii Verriegelungsschaltung 610 angelegt werden. Diese is

ähnlich der Verriegelungsschaltung der Segmententreiber ausgebildet Ein Pegelschieber 616 treibt ein CMOS-Übertragungspaar U8 ähnlich den Bauelementen 608-614.

Das Segment-Treibersignal COM und dessen Komplement werden aus dem von der Zeitgabe- und Steuerschaltung 44 abgeleiteten 32-Hz-Taktsignal erzeugt Die Ansteuerung der Flüssigkristallanzeige mit 32Hz erhöht deren Stabilität und Lebensdauer. Das 32-Hz-SignaI und dessen Komplement dienen als Betriebssignal für die Phasenwählschaltungen 620 und 622, welche von den internen Steuersignalen »Lampenprüfung-Ein« LTONund »Lampenprüfung-Aus« LTOF getaktet werden. Die Ausgänge der Phasenwählschaltungen 620 bzw. 622 sind mit den Eingängen der Pegelschieberschaltungen 624 bzw. 626 verbunden. Das Ausgangssignal der Phasenwählschaltung 620 stellt das 32-Hz-Signal dar, wenn das interne Steuersignal LTON im Η-Zustand ist, anderenfalls ist es 32Hz. Die Pegelschieberschaltungen 624 und 626 sind bistabile CMOS-Flipflops, welche die mit dem integrierten Schaltungschip kompatiblen Spannungspegel in die zur Ansteuerung der LCD-Ausgabe erforderlichen Pegel transformieren.

Das Ausgangssignal jedes der Pegelschieberschaltungen 624 bzw. 626 wird an einen CMOS-Inverter 628 bzw. 630 angelegt. Das Ausgangssignal des CMOS-Inverters 630 ist gegenüber dem Ausgangssignal des CMOS-Inverters 628 um 180° phasenverschoben, wenn sowohl LTOFaIs auch LTON in dem gleichen Zustand sind. Durch Änderung des Zustandes des internen Steuersignals LTON kann das Ausgangssignal des Inverters 628 um 180° phasenverschoben werden, so daß COM in bezug auf dessen Komplement geändert wird und alle LCD-Segmente unabhängig von den in der Verriegelung des Segmententreibers gespeicherten Daten angezeigt werden. In ähnlicher Weise kann jedes Segment unabhängig von der Dateneingabe abgeschaltet werden, indem das interne Steuersignal LTOF selektiv aktiviert wird.

Um alle Ziffern abzuschalten und die Unterdrückung der führenden Null, die Löschung einer Einzelziffer und das intermittierende Aufleuchten zu steuern, kann das interne Steuersignal BLANK von der Zeitgabe- und Steuerschaltung 44 erzeugt werden. Wie in Fig.27 gezeigt ist, wird das interne Steuersignal BLANK als Eingangssignal an jedes NOR-Gatter 570 angelegt Wenn das interne Steuersignal BLANK wahr wird, so

ίο muß das Ausgangssignal jedes NOR-Gatters 570 auf den L-Wert gehen. Daher werden die Ausgangssignale der Verriegelungen 568 jeweils wahr und stellen die Zahl 1111 dar. Es gibt keine gültige Zahl entsprechend der Binärzahl Uli (15) in BCD-Kodierung; daher wird diese Zahl vom Dekodierer 90 und vom ROM 92 dadurch dekodiert, daß jedes der LCD-Segmentsignale SA —SJ in einen L-Zustand gebracht werden. Daher ist der LCD-Ausgang gelöscht

Im Rahmen des Erfindungsgedankens kann das

beschriebene Ausführungsbeispiel durch Änderung der verschiedenen PLA, Dekodierer- und ROM-Codes oder der RAM-Organisation abgewandelt werden. Ein solches abgewandeltes Ausführungsbeispiel kann eine Alarm- bzw. Signalclock mit variablen Alarm- bzw.

Signaleinstellungen aufweisen. Die Alarmeinstellung kann beispielsweise aufweisen:

Andere Ausführungsbeispiele können eine Doppeluhr enthalten, weiche gleichzeitig zwei unabhängige Zeitaufzeichnungen, beispielsweise entsprechend verschiedenen Zeitzonen, geben kann. Ein anderes Ausführungsbeispiel kann einen Chronographzähler enthalten. Das beschriebene Ausführungsbeispiel kann beispielsweise auch dadurch modifiziert werden, daß es zwei Stoppuhr-Betriebsarten und eine Zunahme- und Abnahmeschaltung für die Zählung aufweist Eine weitere Modifikation der Uhr besteht darin, daß es drei Stoppuhr-Betriebsarten zur Aufzeichnung der Zeiten für drei aufeinanderfolgende Ereignisse, z. B. Sieg und 2. und 3. Plätze und einen Zähler aufweist

Tabelle 1	-10	C	Chronograph	Chronograph
Zelle bzw. Adresse	Sekunden Einer	F	Zählung	Speicherung
Uhi	Sekunden Zehner	L	Vio Sekunden	Vio Sekunden
0	Minuten Einer	P	Sekunden Einer	Sekunden Einer
1	Minuten Zehner		Sekunden Zehner	Sekunden Zehner
2	Stunden Einer		Minuten Einer	Minuten Einer
3	Stunden Zehner		Minuten Zehner	Minuten Zehner
4	AM/PM
5	Monatstage Einer
6	Monatstage Zehner
7	Monate Einer
8	Monate Zehner
9
10
11
12	Zeitverzögerung
13
14
15

Tabelle 2

RAM	Daten	O	O	O	RAM Adresse Kl Kl K2 K2
D	O				AM/PM
1					HRT + AM/PM +
		O	1	O	v:nt + DTU
2	O				HiU + HRT+ MNU +
		O	1	1	DT r + MNT
3	O	1	O	O	HR-1 + DTT
4	O	1	O	1	HRT
5	O	1	1	O	SCET + MINT
6	O	1	1	1
7	O	η	O	O
8	1	O	O	1	DU
9	I	1	ϋ	1
S	O	1	O	1	SECT
5	O	O	O	1	MINT
1	O	O	1	O	HRU 1
2	O	O	1	O	HRU 1
2	C	O	1	O	HRU 1
1	O	O	1	1	HRU 1
3	O	O	1	1	HRU 1
3	O	O	1	1	HRU 1
3	O	O	O	O	HRU 1
O	O	O	O	1	HRT
1	O	1	O	O	HRT
4	O	O	O	1	HRT
1	O	O	1	O	HRT
2	O	O	O	O	HRT
O	O		AM/PM

K3 28

5830 C Hauptplaminterms Eingänge aktiv L

3073Ϊ fl 12 24 RSC MR MR DLYRST Bemerkungen INC D3

DO K.1 K2(4) K3 K2(20)

A	1	0	0	0	1	S
B	1	0	0	0	0
C	1	0	0	1	1	R
D	B 1	0	1	0	0	S
F	1	0	1	0	)	R
F		0	1	1	0
G		0	1	1	1
H		1	0	0	0
I		1	0	0	1
J	1	0	0	0	0
K		0	0	0	0
L	1	0	0	0	0
WW+TERM		0	0	I	0
W		0	0	0	1
N	1	0	0	1	1
M		0	0	1	1
O	0	1	0	0
P	0	1	0	0
Q	0	0	0	0
R+TERM A	0	0	0	1
XX	0	1	0	0
S	0	0	0	0
T	0	0	1	0
U	0	0	0	0
V	0	0	0	1

Kortsct/uns!

RAM	Daten	0	0	0	RAM Adresse
0	0	0	0	1	AM/PM
]	0	0	0	0	AM/PM
0	0	0	0	1	MNT
1	0	0	1	0	MNT
2	0	0	1	0	MNU
2	0	0	0	1	MNU
1	0	1	0	0	DTT
4	0	0	0	0	DTU
0	0	0	0	1	DTU
1	0	0	0	I	DTU
1	0	0	0	0	DTU
8	1	0	0	0	DTU
8	1	U	0	0	DTU
8	I	0	1	0	DTU
2	0	0	1	0	DTT
■j	0	0	I	0	DTT
	0	0	1	1	DTT
3	0				DTT
		1	1	1	DELAY
	1
					HRT
					DTU
					MNU
					HRU
					MNTU
			MNTT

Kl Kl K2 K2 K3 K3 28

5830 C Hauptplaminterms Eingänge aktiv L

307Ή Γΐ

24 RSC MR MR DLYRST Bemerkungen INC D3 DO Kl K2(4) K3 Κ2(20)

W	1	0	0	0	0
X	1	0	0	0	0
Y+TERM A		0	0	0	1
Z		0	0	0	0
AA		0	0	1	1
BB	1	0	0	0	1
CC+TERM B		0	0	1	0
DD+TERM E			0	1	0
EE++TERM	1	0	0	0	1
A
FF		0	0	1	0
GG	1	0	0	0	1
HH		1	0	0	1
II	1	0	0	0	1
JJ		1	0	0	1
KK		1	0	0	1
LL	1	0	0	0	0
SS		0	0	1	1
TT		0	0	1	1
UU	1	0	0	0	0
MM		1	1	1	I
NN		0	0	0	1
OO		0	1	0	0
PP		0	0	0	1
QQ		0	0	0	1
RR		0	0	1	0
YY		0	0	0	0
ZZ		0	0	0	C

S
R

27 OO 165

Tabelle 3	SECU	SECT	MINU	MINT	12 Stunden-Betrieb	HRT	AM/PM	MNU	MNT
	A	A	A	A	HRU	A	V	B	A
HO	B	B	B	B	B	XX	X	AA	B
A	C	C	C	C	N	S	V	D	A
B	D	D	D	D	O	A		E
C	E	E	E	E	E			F
D	ρ	K	F	L	F			Q
E	G	A	G	A	G			H
ρ	H		H		H			J
G	I		J		1			J
H	J		J		J			A
I	A		A		A			B
J					B& WW			BB
A					W			B
					B

Tabelle 3 (Fortsetzung)

28 Tage	30 Tage	= Sekunden-Einer	DTT	31 Tage	24 Stunden-Betrieb	HRT AM/PM
DlU	DTT DTU	= Sekunden-Zehner	A	DTU DTT	HRU	A
FF	A FF	= Minuten-Einer	B	FF A	A	T W
C	B C	= Minuten-Zehner	SS	C B	B	U
D	LL D	= Stunden-Einer	UU	D TT	M	A
E	A E		A	E UU	P
F	F		F A	E
G	G		G	F
H	H		H	G
HH	HH		HH	H
J	J		J	I
A	A		A	J
FF	FF		FF	A
C	C		C	B
D	U		U	M
E	E		E	P
F	F		F	E
G	G		G	F
H	H		H	G
HH	HH		HH	H
J	J		J	I
A	A		A	J
FF	FF		FF	A
C	C		C	B
D	D		D	N
E	E		E	Q
F	F		F	A
G	G		G
H	H		H
II	JJ		KK
FF	J		J
	A		A
	FF		GG
		2 und 3	FF
Abkürzungsliste zu Tabellen	ART
SECU	MNU	= Stunden-Zehner
SECT	MNT	= Monate-Einer
MINU	DTU	= Monate-Zehner
MINT		= Datums-Einer
HRU

27 OO 165

55

56

Tabelle 4

Anzeige-Folge-ROM

DGl DG2 DG3 DG4 DG5

WTCH WA WB WC A3 AR Al AO A3 A2 Al AO A3 A2 Al AO A3 AR Al AO A3 AR Al AO

1	0	0	0	0	0	0	1	0	0	1	0	0	0	1	1	0	1	0	0	0	1	0	K	a
1	0	1	0	1	0	0	0	1	0	0	1	0	0	1	1	0	1	0	0	0	1	0	K	i
1	1	0	0	0	I	1	1	X	X	X	X	0	0	1	1	0	1	0	0	0	1	0		1
1	1	1	0	1	1	0	0	1	1	0	0	0	0	1	1	0	1	0	0	0	1	0		ü
1	1	1	1	0	0	0	!	0	0	!	0	0	0	!	!	0	!	0	0	ο	J	ο		i
1	0	1	1	1	0	0	0	1	0	0	1	1	0	1	0	1	0	1	1	X	X	X
1	0	0	1	1	0	0	0	1	0	0	1	1	0	1	0	1	0	1	1	X	X	X
	CA	CB	cc
0	1	0	0	1	0	0	1	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	1	1	0	1	0	1	0	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	0	1	0	1	0	1	1	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	0	0	0	1	0	0	0	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	1	0	1	0	0	0	0	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	1	1	1	0	0	0	0	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	0	1	1	0	0	0	0	X	X	X	X	0	0	0	1	0	0	1	0	0	0	1
0	0	0	1	0	0	0	0	X	X	X	X	0	0	0	1	0	0	I	0	0	0	1

Tabelle 4 (Fortsetzung)

WTCH WA WB WC

Anzeige-Folge-ROM

DG6

A3 A2 Al AO

DG7 DG8

A3 A2 Al AO A3 A2 Al

AO

Anzeige

CA

1
0
1
1
1
0
CB

0
1
1
0
0
1
1
0

0 0 0 1

1
1

cc

0
0
0
0
1
1
1
1

0 0 0 0 X X

0 0 0 0 0 0 0 0

0 0 0 0 0 0 0 0

0 0 0 0 X X

0 0 0 0 0 0 0 0

X X X X X X X X

X X X X X X X X

X X X X X X X X

X X X X X X X X

HR: MIN SEC

HR: MIN DT HR: MIN A/P HR: MIN SEC HR: MIN SEC MNDT MNDT

MIN: SEC F MIN: SEC L MIN: SEC P MIN: SEC C MlN: SEC · 1/10 MIN: SEC - 1/10 MIN: SEC ■ 1/10 MIN: SEC · 1/10

X = Unbeachtlich.

27 OO165

57 58

Tabelle	Codes &	Datenplätze	(Fig. 14)
Steuer	WB	NC	Zeiteinstellschleifen-
WA			Steuercode
	0	0	HR: MlN SEC
0	0	0	HR: MIN A/P*)
1	1	0	HR: MlN
1	1	1	HR: MIN SEC
1	1	1	MN DT
0	0	1	MN DT
0	1	0	HR: MIN DT
0

*) Bei 24 Stunden-Betrieb wird diese Anzeige in HR: MIN geändert.

Tabelle 5 (Fortsetzung)

CA

CB

CC Uhr/Stoppuhr Betriebscode

0	0	0	Uhr
1	0	0	Standard
1	1	0	Rücklauf
0	1	1	Überblend-Accum
0	0	1	Pause

Tabelle 5 (Fortsetzung)

CD CC Chronographoperationscode

Rücksetz (Anzeige zeigt C, F, L oder P) Zählung (Anzeige zeigt C, F, L oder P) Stop/Speichern/Zählen Rücksetz/Speichern/Zählen Rücksetz/Speichern/Zählen

0	0
1	0
0	1
1	1
0	1

Tabelle 6 (Fig. 15)

Zeiteinstellung & Unterdrückung der führenden Null P. L. A.

Anzeigen
Code

NP WB WC

Ziffern SCPN

DS2 DS!

TS DFRST TSDG SEC. :1ST BLANK Bemerkungen

DSO

1 (	) 0	) 1	1	0	0	1	1	1
1 (	) 0		0 0 1	1	0	0	1
1 (	) 0	1	0	1	0	1	1
1	0	0 0 1	0	1	0	1
1	1	0	0	0	1	1
1	1	1	1	0
1	[ 1	0	0	0
1	1	0	0	1
0	1	0	0	1	1
0	1	0	1	0	1
0 0 1	1	1	1	1
0 (	0	0	0	1
	1	0	1
0	0	1	1
0	1	1
0	0	1
0	0	1
0	0	1

	HR einer DG4
	HR Zehner DG5
	AM/PM DG
	MIN Zehner DG3
	MIN Einer DG2
	-10 DG7
	SEC Einer DGl
	SEC Zehner DG2
	MN Einer DG2
	MN Zehner DG3
	DT Einer DG8
	DT Zehner DGl
	DG6
1	MN Zehner DG4
1	MN Zehner DG4
1	DT Zehner DG2
1	DT Zehner DG2
1	DT Zehner DG2

59

Tabelle 7

STOPPUHR STEUERUNG P.L.A.

60

Steuer Codes STOREC STOPC

CA CB CC CD

RESETC BEMERKUNGEN

1 X = UNBEACHTLICHE ZUSTÄNDE.

Tabelle

	0	0	0	1
0	0	1	X	1
1	1	1	X	1
1	1	1	X	1
0	1	0	1

Alarm

RÜCKSETZ (C, F, L oder P-KNOTENPUNKTE) SPEICHERN IM BETRIEB SPEICHERN/RÜCKSETZEN IM BETRIEB SPEICHER IM BETRIEB SPEICHERN/PAUSE IM BETRIEB

Einstellungen

Einzel (Monat, Datum, Stunde, Minute)

Doppel (Monat, Datum), (Monat, Datum) 2

Doppel (Monat, Datum), (Stunde, Minute)

Doppel (Stunde, Minute), (Stunde, Minute) '.

Doppel (Monat, Datum, Stunde, Minute)

(Monat, Datum) 2 Doppel (Monat, Datum, Stunde, Minute)

(Stunde, Minute)

Hierzu 24 Blatt Zeichnungen

Claims (25)

Patentansprüche:

1. Verfahren zur elektrischen Zeitnahme und -messung unter Verwendung einer integrierten Schaltungsanordnung, bei dem ein Normalfrequenzsignal und in Abhängigkeit von einer eingegebenen Uhrfunktion ein Adressen- und Steuersignal erzeugt werden, das Adressen- und Steuersignal verarbeitet und schließlich ein Ausgangs- bzw. Anzeigesignal erzeugt wird, dadurch gekennzeichnet, daß wenigstens in teilweiser Abhängigkeit von dem Normalirequenzsignal ein erstes Adressen- und Steuersignal dekodiert wird, daß in Abhängigkeit von dem dekodierten ersten Adressen- und Steuersignal zu wenigstens einer Zelle eines Speichers mit wahlfreiem Zugriff (RAM) selektiv zugegriffen wird, da3 ein in der zugegriffenen Zelle gespeichertes ausgewähltes Binärwort in Abhängigkeit von einem ersten Steuersignal in einen Speicher übertragen wird und von diesem selektiv zum RAM, als Ausgangssignal zum Ausgang und/oder zu einer PLA gekoppelt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das ausgewählte Binärwort von dem Speicher zur PLA gekoppelt und in dieser mit einem vorgegebenen Grenzwert verglichen wird, wobei ein Ausgangsbinärwort in Form einer logischen Null erzeugt wird, wenn das gewählte Binärwort gleich dem vorgegebenen Grenzwert ist, und ein Ausgangsbinärwort gleich dem gewählten Binärwort plus eins entwickelt wird, wenn das gewählte Binärwort kleiner als der vergegebene Grenzwert ist, und daß ein zweites Adressen- und Steuersignal erzeugt wird, wenn das Ausgangsbinärwort eine logische Null ist

3. Uhr in integrierter Schaltungstechnik zur Durchführung des Verfahrens .nach Anspruch 1 oder 2, mit einem Hauptoszillator zur Erzeugung eines Normalfrequenzsignals, einer Eingabeeinrichtung zur Erzeugung wenigstens eines die Uhrfunktion bestimmenden Eingangssignals, einer ein Zeitgabe- und Steuersignal in Abhängigkeit von dem Normalfrequenzsignal bzw. dem Eingangssignal erzeugenden Zeitgabe- und Steuereinrichtung, die mit dem Hauptoszillator der Eingabeeinrichtung gekoppelt ist, und mit einer mit der Zeitgabe- und Steuereinrichtung gekoppelten, über einen Treiber betriebenen Anzeigeeinrichtung, dadurch gekennzeichnet, daß ein ein Adressensignal in Abhängigkeit von dem Zeitgabe- und Steuersignal erzeugender Adressengenerator (46) mit der Zeitgabe- und Steuereinrichtung (44) gekoppelt ist, daß ein das Adressensignal in Abhängigkeit von dem Zeitgabe- und Steuersignal dekodierender Adressendekodierer (76) mit dem Adressengenerator (46) und der Zeitgabe- und Steuereinrichtung (44) gekoppelt ist, daß mit dem Adressendekodierer ein Binärwort speichernder RAM (72) und eine an die Zeitgabe- und Steuerschaltung angeschaltete PLA (74) verbunden ist, wobei die PLA ein Ausgangsbinärwort in Abhängigkeit von dem Adressensignal und dem Zeitgabe- und Steuersignal erzeugt, daß eine das gewählte Binärwort aus dem RAM (72) zur PLA (74) und zur über Treiber betriebenen Anzeigeeinrichtung selektiv koppelnde Speicher-Steuereinrichtung μ (78, 80, 82, 84) mit dem RAM und der PLA verbunden ist und daß die Über Treiber (56) betriebene Anzeigeeinrichtung mit der Zeitgabe- und Steuereinrichtung (44), dem Adresser.generatoi (46) und der Speicher-Steuereisrichtung (78, 80,82, 84) gekoppelt und derart angeordnet ist, daß ein Ausgangs- bzw. Anzeigesignal in Abhängigkeit von dem Ausgangsbinärwort, dem gewählten Binärwort und dem Zeitgabe- und Steuersignal selektiv erzeugbar ist

4. Uhr nach Anspruch 3, dadurch gekennzeichnet, daß die PLA (74) so angeordnet und ausgebildet ist, daß sie das ausgewählte Binärwort selektiv weiterschaltet bzw. erhöht, mit einem Grenzwert vergleicht, in geeignetem Falle ein Übertragssignal (INC) erzeugt und das Ausgangsbinärwort entwikkelt

5. Uhr nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Speicher-Steuereinrichtung mehrere mit dem RAM (72) verbundene Multiplexer, die jeweils einen vorgegebenen Abschnitt des RAM zur PIA (74) koppeln, und eine mit dem RAM, der PIA und der über Treiber (56) betriebenen Anzeigeeinrichtung verbundene Sammelleitung (80, 84) zur selektiven Kopplung des gewählten Binärworts aus dem RAM zur Anzeigeeinrichtung aufweist

6. Uhr nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die PIA (74) eine erste und zweite Logikanordnung aufweist und die Speicher-Steuereinrichtung mehrere bistabile Schaltungselemente zur Erzeugung einer entsprechenden Anzahl interner Kennzeichnungssignale enthält von denen wenigstens eines zwischen der ersten und der zweiten Logikanordnung der PIA (74) eingeschaltet ist

7. Uhr nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Speicher-Steuereinrichtung einen Zwischenspeicher (82) aufweist, der das gewählte Binärwort vor dessen Einkopplung in die PIA (74) zeitweilig speichert

8. Uhr nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet daß der RAM (72) ein statischer Speicher und die PIA (74) ein dynamisches Speicherfeld ist

9. Uhr nach Anspruch 8, dadurch gekennzeichnet daß eine dem Speicher zugeordnete Kalenderkorrektureinrichtung mit der PIA (74) und der Sammelleitung gekoppelt ist die ein an die PLA anzulegendes internes Steuersignal erzeugt und selektiv auf das aus dem RAM (72) ausgelesene gewählte Binärwort anspricht

10. Uhr nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet daß die erste Logikanordnung der PIA eine NOR-Anordnung von dynamischen Bauelementen (116, 118), die zweite Logikanordnung der PIA eine NAND-Anordnung von dynamischen Bauelementen (94... 114) und der RAM (72) ein Speicherfeld aus statischen Speicherzellen ist

11. Uhr nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet daß der Adressengenerator (46) eine Uhrfolgezähler- und Ziffernabtastzählereinrichtung (52) zum selektiven Erzeugen einer ersten geordneten Menge von Adressensignalen entsprechend den gewählten Plätzen bzw. Zellen im RAM (72) und zum selektiven Erzeugen einer geordneten Reihe von Ziffernidentifizierungssignalen, wobei die Adressensignale zum RAM und die Ziffernidentifizierungssignale zur Ausgangseinrichtung (56) koppelbar sind und die Uhrfolgezähler- und Ziffernabtasteinrichtung mit der Zeitgabe- und

Steuereinrichtung (44) verbunden und in Abhängigkeit vom Zeitgabe- und Steuersignal gesteuert ist, ferner einen das Zeitgabe- und Steuersignal aus der Zeitgabe- und Steuereinrichtung dekodierenden Adressenanzeigedekodierer, der mit der Zeitgabe- und Steuereinrichtung verbunden ist und auf das Zeitgabe- und Steuersignal anspricht und einen Festwertspeicher ROM (54) aufweist, der mit der Uhrfolgezahler- und Ziffcrnabtastzählereinrichtung und ausgangsseitig mit dem RAM (72) verbunden ist und selektiv eine zweite geordnete Menge von Adressensignalen entsprechend vorgegebenen Plätzen bzw. Zelien im RAM in Abhängigkeit von dem Zeitgabe- und Steuersignal erzeugt

12. Uhr nach Anspruch 11, dcdurch gekennzeichnet, daß der Adressengenerator (46) einen Chronograph-Folgezihler (60) zur selektiven Erzeugung einer dritten geordneten Menge von / dressensigna-Jen entsprechend gewählten Plätzen bzw. Zellen im RAM aufweist, der eingangsseitig mit der Zeitgabe- und Steuereinrichtung (44) und ausgangsseitig mit dem RAM (72) verbunden ist

13. Uhr nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der Adressengenerator (46) einen Zeitverzögerungszähler (62) zum selektiven Erzeugen wenigstens eines Adressensignals entsprechend einem gewählten Platz bzw. einer gewählten Zelle im RAM (72) aufweist, der eingangsseitig mit der Zeitgabe- und Steuereinrichtung (44) und ausgangsseitig mit dem RAM (72) verbunden ist

14. Uhr nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß der Anzeigeeinrichtung eine mit der Speichersteuereinrichtung gekoppelte Anzeigedekodiereinrichtung (90) zum selektiven Dekodieren des gewählten Binärworts aus dem RAM (72) und des Ausgangsbinärworts aus der PLA (74), einen mit der Anzeigedekodiereinrichtung und der Zeitgabe- und Steuereinrichtung verbundenen ROM zur selektiven Erzeugung eines Anzeigesignals in Abhängigkeit vom Zeitgabe- und Steuersi- gnal, vom gewählten Binärwort und vom Ausgangsbinärwort, und ein mit dem ROM und dem Adressengenerator (46) verbundener Treiber (56) zur Erzeugung des Ausgangssignals zugewandt ist

15. Uhr nach Anspruch 14, dadurch gekennzeichnet, daß der Anzeigedekodierer mehrere Verriegelungsschaltüngen aufweist, von denen jede an einen Ausgang der Speichersteuereinrichtung angeschaltet und ausgangsseitig mit einer NAN D-Dekodieranordnung verbunden ist, daß der Treiber (56) mit der Zeitgabe- und Steuereinrichtung (44) gekoppelt ist und ein sichtbares Ausgangssignal erzeugt und daß der ROM eine dynamische NOR-Anordnung ist

16. Uhr nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß der Treiber einen erste und zweite, etwa um 180° voneinander phasenverschobene Segmentspannung erzeugenden, mit der Zeitgabe- und Steuereinrichtung (44) verbundenen Segmentspannungsgenerator und mehrere Segmenttreiberschaltungen aufweist, von denen jede eine mit einem bistabilen Pegelschieber verbundene Dekodierschaltung zur Erzeugung eines ersten und eines zweiten Ausblendsignals enthält wobei der bistabile Pegelschieber mit einer das entsprechende Taktsignal selektiv ankoppelnden Übertragungsschaltung verbunden ist, daß ein Takt- Anforderungsdekodierer mit der Takt-Verriegelungsschaltung gekoppelt ist und ein Takt-Anforderungssignal in Abhängigkeit von einem Dekodier-Sperrsignal und wenigstens einem der von einem Vorskalenteiler gelieferten Zeitgabesignale erzeugt, daß ferner eine Haupt-Hilfs-Verriegelungsschaltung mit dem Takt-Anforderungsdekodierer, dem Vorskalenteiler und der PLA (74) verbunden ist und ein Takt-Sperrsignal selektiv in Abhängigkeit von dem Takt-Anforderungssignal, wenigstens einem der Zeitgabesignale, wenigstens einem der Taktsignale und wenigstens einem Teil des von der PLA abgegebenen Ausgangsbinärworts erzeugt, und daß ein Taktgenerator mit der Haupt-Hilfs-Verriegelungsschaltung und dem Vorskalenteiler verbunden ist und Taktsignale in Abhängigkeit von wenigstens einem der ersten und zweiten Segmentspannungen erzeugt, wobei der bistabile Pegelschieber auf das Ausgangssignal der Dekodierschaltung anspricht, die mit dem ROM und dem Adressengenerator (76) gekoppelt ist

17. Uhr nach einem der Ansprüche 3 bis 16, dadurch gekennzeichnet daß die Zeitgabe- und Steuereinrichtung einen mehrere Zeitgabesignale erzeugenden Vorskalenteiler (42), der mit dem Hauptoszillator (40) verbunden ist, eine mit der Eingabeeinrichtung und dem Vorskalenteiler verbundene, mehrere Steuersignale erzeugende Hauptsteuereinrichtung und mehrere mit dem Vorskalenteiler (42) und der Hauptsteuereinrichtung verbundene, eine entsprechende Anzahl von Taktsignalen selektiv erzeugende Taktgeber aufweist

18. Uhr nach Anspruch 17, dadurch gekennzeichnet daß wenigstens einer der Taktgeber eine mit dem Vorskalenteiler (42) verbundene, ein Dekodiersperrsignal in Abhängigkeit von dem ersten Erscheinen des entsprechenden Taktsignals erzeugende Taktsignal-Verriegelungsschaltung, eine mit der Taktsignal-Verriegelungsschaltung gekoppelte, ein Takt-Anforderungssignal in Abhängigkeit von dem Dekodiersperrsignal und wenigstens einem der Zeitgabesignale des Vorskalenteilers selektiv erzeugende Takt-Anforderungsdekodierschaltung, ferner eine mit der Takt-Anforderungsdekodierschaltung, dem Vorskalenteiler und der PLA (74) verbundene Haupt-Hilfs-Verriegelungsschaltung zum selektiven Erzeugen eines Takt-Sperrsignals in Abhängigkeit von dem Takt-Anforderungssignal, wenigstens einem der Zeitgabesignale, wenigstens einem der Taktsignale und wenigstens einem Teil des Ausgangsbinärworts aus der PLA, und einen mit der Haupt-Hilfs-Verriegelungsschaltung und dem Vorskalenteiler verbundenen Taktgenerator zur Erzeugung der Taktsignale in Abhängigkeit von wenigstens einem der Zeitgabesignale und dem Taktsperrsignal

19. Uhr nach Anspruch 18, dadurch gekennzeichnet daß die Haupt-Hilfs-Verriegelungsschaltung, der Taktgenerator, die Takt-Anforderungsdekodierschaltung und/oder die Taktverriegelungsschaltung mit der Hauptsteuereinrichtung verbunden und von wenigstens einem der Steuersignale gesteuert ist bzw. sind.

20. Uhr nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet daß die Hauptsteuereinrichtung wenigstens einen Zustandszähler aufweist, der wenigstens eines der Steuersignale erzeugt mit der Eingabeeinrichtung gekoppelt ist, in Abhängigkeit von den Eingangssignalen gesteuert ist und ausgangsseitig mit dem Adressengenerator (46)

27 OO 165

verbunden ist

21. Uhr nach Anspruch 20, dadurch gekennzeichnet, daß der Zustandszähler einen von den Eingangssignalen abhängig gesteuerten und mit der Eingabeeinrichtung und dem Adressengenerator (46) gekoppelten Zeiteinstell-Zustandszähler zur Erzeugung von Uhr- und Zeiteinstell-Steuersignalen und eine mit dem Zeiteinstell-Zustandszähler und dem Adressengenerator (46) gekoppelte Zeiteinstell-PLA aufweist, die selektiv mehrere Zeiteinstell-Anzeigesignale in Abhängigkeit von dem Uhr- und Zeiteinsteil-Steuersignal, dem Adressensignal und den Zeitgabesignalen erzeugt wobei die Zeiteinstell-Anzeigesignale eine selektive Fortschaltung bzw. Erhöhung von in dem RAM (72) gespeicherten Binärwörtern und deren geordnete Anzeige zur Einstellung der Zeit in der Uhr bewirken.

22. Uhr nach Anspruch 20, dadurch gekennzeichnet, daß wenigstens einer der Zustandszähler einen mit der Eingabeeinrichtung und dem Adressengenerator (46) verbundenen, von den Eingangssignalen abhängig gesteuerten Chronograph-Zustandszähler zur Erzeugung von Chronographsteuersignalen und eine Chronograph-PLA aufweist, die wenigstens mit dem Chronograph-Zustandszähler verbunden ist und in Abhängigkeit von wenigstens den Chronograph-Steuersignalen selektiv mehrere Chronograph-Anzeigesignale erzeugt, die im RAM (72) gespeicherte ausgewählte Binärwörter selektiv fortschalten bzw. erhöhen und wenigstens einen Stoppuhrbetrieb anzeigen.

23. Uhr nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß die Hauptsteuereinrichtung eine Antiprellschaltung (510) aufweist, die mit der Eingabeeinrichtung und dem Vorskalenteiler (42) gekoppelt ist und das Eingangssteuersignal unter der Bedingung erzeugt, daß das Eingangssignal über ein vorgegebenes Zeitintervall gültig ist

24. Uhr nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet daß die Hauptsteuereinrichtung eine Schnellprüfeinrichtung aufweist welche die Taktgabeeinrichtung selektiv mit dem Vorskalenteiler (42) derart koppelt daß jeder mögliche Zustand der Ausgangseinrichtung mit höherer Geschwindigkeit als im Normalbetrieb einleitbar ist

25. Uhr nach Anspruch 22, dadurch gekennzeichnet daß die Zeitgabe- und Steuereinrichtung (44) eine Schnellprüfeinrichtung zum selektiven Koppeln der ersten und zweiten Segmentspannungen an Indexelemente einer LCD-Einrichtung aufweist wobei die LCD-Einrichtung durch mehrere vorgegebene Ausgangszustände treibbar ist