JPS6039992B2 - 集積回路時計 - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計回路の分野に関し、更に詳しくいえば
複数の動作モードを有する集積回路時計に関する。

従来の集積回路時計カウンタでは、表示する時刻を刻時
し、蓄積するためにカウンタが用いられる。

このカウンタは分周器としても機能する。秒、分、時、
日、月および年についての適切な繰り上げと調節は種々
のカウンタの間でのゲート制御結合で行われる。時、分
「砂および日のような単一表示付集積回路時計ではこの
種の回路を経済的に採用できる。そのような時計にスト
ップウオッチ機能やクロノグラフ機能が付加されたり〜
上記以外の表示が付加される場合には、各カウンタの状
態を適切に配線された論理回路によって表示器へ選択的
にゲートして与えねばならない。機能数が増すと、各カ
ウンタの状態を選択的に表示するために必要な論理ゲー
トの数と構成の複雑ごとが非直線的に増大する。更に、
種々の機能に対する需要が変った時には、論理回路を常
に再設計しなければならない。そのために、需要者の多
様で新たな要求を満足させることができる新しい時計回
路を、商用規模で生産するために要する費用と時間が増
大することになる。従って、求められているものは、複
数の時計機能あるいはクロノグラフ機能で動作でき、か
つ複数の選択された機能で動作させるために容易に改装
できる低価格で、低消費電力の集積回路時計である。

本発明は集積回路時計における計時回路についてのもの
である。

この種の時計はアドレス・制御信号を選択的に発生する
制御器と、この制御器に結合される主発振器と、出力信
号を発生する出力器とを有する。計時回路はアドレス・
制御信号の少くとも一部を解読するためのデコーダを含
む。このアドレスデコーダは制御器に結合される。ラン
ダム・アクセス・メモリ（ＲＡＭ）がこのアドレスデコ
ーダに結合される。このＲＡＭはアドレス・制御信号に
応じて選択された２進語を発生する。プログラマブル論
理アレイ（ＰＬＡ）がアドレスデコーダに結合される。
最後に、メモリ制御器が「ＲＡＭからの選択された２進
語をＰＬＡと出力器へ選択的に結合する。このメモリ制
御器はＲＡＭと、ＰＬＡと、出力器に結合される。ＰＬ
Ａはアドレス。制御信号と選択された２進語とに応じて
出力２進語を発生する。メモリ制御器ＰＬＡからの出力
２進語をＲＡＭと出力器へ選択的に結合させる。本発明
の動作方法は集積回路時計で計時するための手段を与え
る。

この方法は制御器に結合されているアドレスデコーダに
より第１アドレス信号と制御信号を鱗議する過程を含む
。アドレスデコーダは結合されているＲＡＭ内の少くと
も１つの素子を選択的に呼出す。ＲＡＭに貯えれられて
いる選択された２進語は、アドレスデコーダと制御器か
らの出力に応じてメモリ制御器に結合される。それから
選択的に結合された２進後がメモリ制御器からＰＬＡ「
ＲＡＭまたは出力器へ選択的に結合される。メモリが選
択された２進語をＰＬＡに結合させる場合には〜 この
方法はＰＬＡから出力２進後を更に発生する過程を含む
。出力２進語はもし選択された２造語がＰＬＡ内に固定
されている選択された所定の制限値と等しいときは所定
のリセット値語をとる。しかし、選択された２進語がＰ
ＬＡ内に固定されている選択された所定の制限値よりも
小さい時には、出力２進語は選択された２進語に１を加
えたものに等しい。最後に、ＰＬＡから発生された出力
２進語が所定のリセット値であれば、第３のアドレス・
制御信号が発生される。以下、図面を参照して本発明を
詳細に説明する。本発明のデジタル時計回路は１枚かそ
れ以上のシリコンチップ上に作られる。

論理回路は、同数の機能を有する従来の時計よりも融通
性を大きくし、チップの寸法を小さくするために複雑な
論理技術を用いる。ランダム・アクセス・メモリ（ＲＡ
Ｍ）を時刻蓄積に使用できるようにし、プログラマブル
論理アレイ（ＰＬＡ）を計時制御に使用できるようにす
るために、時刻蓄積機能と時間増分機能が分離される。
時間ディジットの状態を蓄積するために静止ＲＡＭが用
いられる。説明の目的だけのために、このＲＡＭは時計
の記憶装置として１虎積（１語は４ビット）で構成され
る。１６個の４ビット語をクロノグラフＡカウントと蓄
積に用いられ、８個の４ビット語がクロノグラフＢ蓄積
のために用いられる。

ＰＬＡは単一素子アレイを可能とするために、ダイナミ
ック技術を利用するナンドーノア論理構成を用いる。後
で詳しく説明するために、ここで説明する実施例ではＰ
ＬＡは１針固の入力端子と、１０個の出力端子と、４８
個の最小項とを有する。システム・アーキテクチヤ 本発明の全体的な構成と動作を第１図にブロック図で示
す。

この時計回路の時間基準は３２７６８ＨＺを発振する主
発振器４０である。この主発振器４０は周知の水晶発振
器で、周波数確度は２×１０‐６程度である。水晶発振
子とある種の外部受動素子とを除いて、主発振器４０は
回路の残りの部分とともに同じチップの上に形成される
。時間基準としてはその他の周知の技術のいずれも使用
できる。発振器４０の出力は分周率が予め定められてい
る分周器４２に加えられる。

この分周器４２は３２７６８ＨＺの時間基準周波数をＩ
ＨＺ、１０ＨＺおよびその他の中間周波数に分周する。
それらの周波数は計時のための基本的なクロック制御信
号と、内部制御および順序づけのため複数の内部クロッ
ク制御信号として用いられる。これらの周波数について
は残りの回路に関連して詳しく説明する。また、その他
の周知の分周器も使用でき、本発明は図示の分周器４２
のみに限定されないものであることを理解すべきである
。分周器４２はタイミング・制御器４４が必要とする一
連の周波数を与える。

タイミング・制御器４４は種々の回路素子の動作を統制
するために用いられるクロック回路の中心要素である。
タイミング・制御器４４は使用者入力用として１つかそ
れ以上の機械的スイッチＳＩ〜Ｓ３を有するとともに、
他の回路素子からの帰還用として１つかそれ以上の内部
入力端子を有する。表示、時刻合わせ、計数；蓄積のよ
うな機能はタイミング・制御器４４によってタイミング
がとられ、かつ制御される。タイミング・制御器４４に
ついては第６？８，１６〜２６図を参照して詳しく説明
する。タイミング・制御器４４‘まＲＡＭアドレス発生
器４６に結合される。本発明の一実施例においては、Ｒ
ＡＭアドレス発生器４６は表示順序、プログラマブル固
定記憶装置（ＲＯＭ）５４を含む。表示順序ＲＯＭ５４
は蓄積ＲＡＭに保持されている種々の語の２進アドレス
を発生する。ＲＡＭのアドレスはタイミング・制御器４
４からデコーダ４８を介して受けた命令に従ってＲＯＭ
５４から読出される。予め定められている表示形式に従
って表示される種々のＲＡＭ語は、数字走査回路５２に
より、ＲＯＭ５４から読出される。数字走査回路５２は
タイミング・制御器４４から受けたタイミング信号に応
じて少くとも１つの制御信号を発生する。数字走査回路
５２の出力はデコーダ４８を介してＲＯＭ５４に加えら
れるとともに、表示器ドライバ５６にも加えられる。従
って、出力数字の表示はＲＡＭアドレスの発生に同期ご
せられる。また、本発明では、ＲＡＭアドレス発生器４
６は１つかそれ以上の順序づけ回路も含むことができる
。

たとえば、第１図でＲＡＭアドレス発生器４６は時計順
序カウンタ５８と、クロノグラフ順序カウンタ６０と、
遅延カウンタ６２とを含む。これらの回路５８，６０，
６２はタイミング・制御器４４に結合され、かつそれに
よって制御される。各回路は時計の選択された動作モー
ド‘こ必要なその他のアドレスを適切に発生する。これ
らの回路の詳細と動作については第１３〜１５図を参照
して説明する。一実施例では、ＲＡＭアドレス発生器４
６は多くの順序づけ回路を含む。シリコンチップのスペ
ースを節約するために、ＲＡＭアドレス発生器４６の各
順序づけ回路の出力は、対応する複数の多重化回路を介
して１本のアドレスバスへ読込まれる。すなわち、表示
順序ＲＯＭ５４はマルチプレクサ５０によつてアドレス
バス６４へ読込まれ、時計順序カウンタ５８へはマルチ
プレクサ６６により読込まれ、クロノグラフ順序カウン
タ６８へはマルチプレクサ６８により謙込まれ、遅延カ
ウンタ６２にはマルチプレクサＴＯにより読込まれる。
本発明の増分機能と蓄積機能はＲＡＭ７２とＰＬＡ７４
により行われる。

アドレスバス６４はアドレスデコーダ７６に結合される
。アドレスデコーダ了６はＰＬＡ？４とＲＡＭ７２に結
合される。第１表は第亀０図に対応するＲＡＭ７２内部
の各語の場所を示すものである。図示の実施例では、時
計の蓄積とカウントとに関連する４ビット語のための１
６個所の場合をＲＡＭ７２は有する。ＲＡＭ？２はクロ
ノグラフＡとＢのカウントに関連する４ビット語のため
の８個所の場所を有する。この実施例では「クロノグラ
フＡカウント部分とクロノグラフＢ蓄積部分だけが用い
られる。それ以外の蓄積場所と、構成と、議長をも本発
明の要旨範囲を逸脱することないこ本発明で用いること
ができる。第１０ａ図および第１０ｂ図に示すＲＡＭ７
２は秒から年までカウントする全時計カウントとトたと
えば１００分の１秒から９期時間までカウントして貯え
るクロノグラフカゥントとの容量を有する。

この実施例では、時計の蓄積装置の前段では１０分の１
に分周される。時計蓄積装置のこの場所はクロノグラフ
ＡとＢに対しては１／１岬砂と呼ばれる。この１／ｉ協
砂場所は、分橋器４２が時計とクロノグラフの双方を駆
動する１つの１０日２信号を発生することを求められる
ようにするためにだけ設けられる。分周器４２によって
１００日２が与えられる場合には、クロノグラフと時計
とのための最初のＲＡＭ場所を１００日２として希望に
より選択できる。「遅延」という語は一定の遅延を発生
できるように設けられる。ここで説明している実施例で
は、１現抄の遅延だけが設けられているが、本発明はほ
ぼ任意の長さの遅延を多数設けることができる。第１表
次に本発明の時計の全般的な動作を説明する。

１つかそれ以上の所定の制御信号がタイミング・制御器
４４１こより発生される。

これらの信号の発生は一部はスイッチ入力ＳＩ〜Ｓ３に
依存する。これらの信号に応じてＲＡＭアドレス発生器
４６が適切なＲＡＭアドレスを発生する。ここで、たと
えば時計の通常の刻時動作について考えてみる。

発振器４Ｑ‘こよって発生され、タイミング。制御器４
４により符号化された所定の制御信号に従って、時計の
記憶装置の場所「０」のＲＡＭアドレスが呼出される。
時計の記憶装置の場所「０」の内容はマルチプレクサ７
８によって共通データバス８８１こ与えられる。この内
容は記憶装置８２に貯えられる。適切な時刻のときにそ
の内容がＰＬＡ７４へ読込まれ、予め選択された制御値
と比較される。アドレスデコーダ７６とタイミング・制
御器４４からのＰＬＡ入力に応じて、適切な制限値がＰ
ＬＡ７ ４において選ばれる。記憶袋贋８２から呼出さ
れた語内容が対応する選ばれた制限値より小さい時は「
データ語は１だけ大きくされてから、適切な時刻に、帰
還デー夕バス６４によって時計の記憶装置の場所「０」
へ帰還させられる。時計の記憶装置の場所「０」の時に
は所定の制御値は９である。場所「０」の内容が９にな
ると、ＰＬＡ７４は増分フラッグＩＮＣを発生し、この
ｍＣは帰還線８６によりタイミング・制御器年４へ帰還
させられる。そうすると場所「０」の内容は琴リセット
され、場所「１」の内容が１だけ増加させられてＲＡＭ
７２の場所「１」に貯えられる。このようにして秒、分
、時、ＡＭまたはＰＭ、曜日、日、月、年に対する累積
カウントが保持される。各自の日数が異なるために、月
の切り換え時に行われる日付修正のために、マルチプレ
クサ６８によりＰＬＡ入力が余分に発生される。スイッ
チＳＩ〜Ｓ３のうちのどれが閉じられたかによってタイ
ミング・制御器４４が、表示順序ＲＯＭ５４と、クロノ
グラフ順序カウンタ６０と、種々の時刻設定回路を選択
的に作動させる他の出力を発生する。表示動作中はＲＡ
Ｍ７２とＰＬＡ７４からのデータがデコーダ９０に選択
的に与えられる。また、スイッチ入力とタイミング・制
御器４４により発生された制御信号とに従って、複数の
セグメント字体すなわちフオントのうちの１つがセグメ
ントフオトＲＯＭ９２から選択される。このセグメント
フオントＲＯＭ９２は表示器ドライバ５６に関連する選
択された標識部材を逐次作動させる。表示器ドライバ５
６は数字走査回路５２によって制御される。この実施例
では、可能な３種類のフオントのうちの２つだけが用い
られるが、それ以上のフオントを発生して使用すること
もできる。以上の説明から、この実施例で用いられてい
る種々の素子の制御と統制とは、タイミング・制御器４
４により発生されるタイミング・制御信号に従って行わ
れることがわかったであろう。

各タイミング期間中に実行される機能は後で説明する。
主ＲＡＭとＰＬＡ時計が行うべき機能に応じて各種のタ
イミング計画を選択できる。

正、負または反転等の周知の任意の論理値系を本発明で
使用できる。ここで説明している実施例では、論理値は
高レベル状態すなわち１の時に真であり、低レベル状態
すなわち０の時に偽であると定める。しかし、各タイミ
ング計画は、ＲＡＭ７２とＰＬＡ７４で実行すべき動作
と特殊機能とを基にして定めねばならない。Ｒ仙４７２
とＰＬＡ７４の主な機能は時間蓄積と時間増分である。
この実施例では、種々のべ−スでの時間カウントを制御
するために静止ＲＡＭと、ナンドーノア・ダイナミック
ＰＬＡとが用いられる。ＲＡＭ７２は各ビットごとに８
個のトランジスタより成る素子を用いる（第１０ａ図、
第１０ｂ図）。この実施例では、そのような素子を１６
川固集めて、各語が４ビット長である２４語を構成して
いる。タイミング・制御器４４はめ発生器とＴ発生器を
含む、ぐ発生器は識別可能な少くとも４つのマクロック
間隔◇１〜◇４を発生する。クロック信号Ｄ◇３とＤ？
４は、表示だけのモ−ドの間は信号ＤＪ３とＤ◇４が禁
止され、クロックパルス０３とめ４が発生されることを
除いて、全体としてクロツクパルスで３，Ｊ４に等しい
。各０間隔の長さは３０マイクロ秒である。従ってめ発
生器の１サイクルは１２０マイクロ秒である。増大され
たデータがＲＡＭ７２に貯えられるたび、またはデータ
の表示を要求されるたびに、＆パルスの完全なサイクル
が行われる。その他の時間中はめ発生器はタイミング・
制御器４４の適切な制御信号によって？発生器の動作は
禁止される。最初のマクロック信号マーは時計回路内の
全てのダイナミック論理節点を予充電させるために用い
られる。

すなわち、第５図のタイミング図に示すように、クロツ
ク信号ぐ２〜あ４の間以外の全ての時間はクロツクパル
スＣＩは高レベルである。第３図は典型的なＰＬＡナン
ドおよびノア論理アレイを示す。

ＰＬＡナンドはＰチャンネルすなわちヱンハンスメント
形ＭＯＳ素子の直列回路で構成される。例示されている
ＰＬＡナンドアレィでは、１２個のＰ形素子が用いられ
る。

このＰ形素子の数はＰＬＡナンドアレイの出力として望
まれる中間項に応じて増減させることができる。各ＰＬ
Ａナンドアレィはクロック信号（通常は６０３である）
によって制御される直列Ｐ形素子９６を有する。従って
、ＰＬＡナンドアレィはクロック信号Ｄ中３が低レベル
である時には常に動作する。図示の例ではＲＡＭアドレ
ス語によって更に４個の直列Ｐ形素子９８〜１０４が制
御される。同様に、別の４個のＰ形素子１０６〜１１２
が記載装置８２に貯えられているＲＡＭデータによって
制御される。参照番号１１４でまとめて示されている更
に別のＰ形素子をＰＬＡナンドアレイに直列に結合させ
て、希望の中間項出力に応じて各種の制御信号により制
御される。ＰＬＡナンドアレィの出力端子とアースとの
間にＮ形予充電素子９４が結合される。予充電素子９４
は予充電クロック信号０１によって制御される。同機に
、ＰＬＡノアは標準のノアゲートであって、並列Ｎチャ
ンネルゲート１１６によって構成される。各Ｎ形素子１
１６は、それぞれのゲートに結合されている出力中間項
（ｏｕｔｐｕｔｍｉｎにｒｍｓ）に従って、ＰＬＡノア
の出力端子を接地させる。同様に、予充電されたＰ形素
子，１８はＰＬＡノァの出力端子を電源に結合し、予充
電クロツク信号◇１により制御される。ＰＬＡナンドァ
レィにおける可能な充電共用問題を避けるために、ＲＡ
ＭアドレスＡ８〜Ａ３とそれらの相補アドレスとを除い
て、ＰＬＡナンドの各入力はクロック信号？１の間は強
制的に低レベルにされる。

そのために、Ｐ形素子９８〜１０４を除いて、ナンドア
レィ中の全てのＰ形素子が導適状態にされ、アレイ全体
に予電荷すなわち低電位を分布させる。クロツク信号◇
１の間はＲＡＭアドレスＡＯ〜Ａ３とそれらの相補アド
レスが変化し、クロック信号＆１が消失した時、または
消失する前に妥当状態に達する。通常は、ＲＡＭアドレ
ス入力によって充電共用問題がひき起されることはない
。その理由は、それらのＲＡＭアドレス入力が安定に保
持され、後続するクロックパルス◇１が生ずるまで貯え
られる。後で詳しく説明するように、クロックパルスめ
２が持続している間にデコーダ７６が動作を行えるよう
にされた時にＲＡＭ７２は呼び出される。次に第１０ａ
図を参照する。１６本のＲＡＭ呼出し線のうちの１本が
クロックパルスで２が持続している時にデコーダ７６に
より高レベルに引き上げられ、ＲＡＭ内のデータがマル
チプレクサ７８を介してＲＡＭデータバス８０へ読出さ
れる。

同一時間尺度で描かれた第５ａ図、第５ｂ図に示されて
いるように「ＲＡＭアドレスバス６４はクロツクパルス
Ｃ２の発生前に有効となり、クロックパルスめ３とめ４
の持続中は有効に保たれ、クロツクパルス？１が持続中
は無効となる。ＲＡＭデコーダ７６がＲＡＭ７２を呼び
出すのと同様に、ＰＬＡナンド入力ＡＯ〜Ａ３が有効状
態にセットされる。ＲＡＭ内の各メモリセルは、ゲート
制御される帰還ループを有する第１と第２のィンバータ
より成るＣＭＯＳラッチである。

第１０ａ図に示すようにこのセルはＲＡＭ７２のアレイ
の１本の行に結合されているＣＭＯＳ伝達ゲートによっ
て、ＲＡＭ７２のアレイの対応する１本の列にゲートさ
れる。そうすると、対応する場所におけるＲＡＭ呼出し
線が高レベルとなった時は、すなわちクロックパルス◇
２の間は、各メモリセルに貯えられているビットが常に
読出される。従って、ＲＡＭ語を３藷同時にマルチプレ
クサ７８（時計、クロノグラフカゥンタ、クロノグラフ
蓄積装置）へ与えることが可能である。マルチプレクサ
７８は、第１０ｂ図において、それぞれ４個のＣＭＯＳ
伝達ゲートより成る別々に制御される３個のマルチプレ
クサによって示されている。マルチプレクサ制御信号、
時計１／０、クロノグラフＡまたはクロノグラフＢを選
択的に加えることによって、適切なデータ語が４線ＲＡ
Ｍデータバス８０へ選択的に結合される。データバス８
川こ競込まれた選択されたＲＡＭデータ語がインバータ
ー２０を介してＣＭＯＳ伝達ゲート１２２に結合される
。そうすると伝達ゲート竃２２のダイナミック蓄積によ
ってデータ語はクロックパルス０２の接続中に貯えられ
る。ＲＡＭデータ語は第１１図に示すように伝達ゲート
１２２のＰＬＡ側に変数ＭＯ〜Ｍ３によりまとめて示さ
れている。

そうすると、クロックパルス０１が持続している間にＰ
形素子１２４（第１０ｂ図）によって予充電されている
伝達ゲートが、ィンバータ１２６（第１１図）を介して
ノアゲート列１２８に結合される。ノアゲート１２８は
、クロツクパルスめ１が高レベルの時には、ＲＡＭデー
タ語ＭＯ〜Ｍ３を常に禁止し、クロックパルスめ１が低
レベル状態の時にはＲＡＭデータ語を常に反転してＰＬ
Ａ９４に結合させる。蓄積装置８２はインバーター２０
と、伝達ゲート１２２と、予充電素子１２４と、ィンバ
ータ１２６と、ノアゲート１２８とで構成されているも
のとして概念化できる。蓄積装置８２はその他の周知の
構成を用いることができる。クロックパルス◇２が持続
している間は、残りの全てのＰＬＡナンド入力端子も有
効となり、次のクロックパルスめ１が始めるまで有効状
態を保つ。

このように、クロツクパルス？２が持続中は（第５ａ図
、第５ｂ図）、ＲＡＭアドレスＰＬＡ入力ＡＯ〜Ａ３と
それらの相補入力と、ＰＬＡ入力「２８」、「３０／３
０」、「３１」、「２１」、「２４」とが有効となる。
従って、クロックパルス０２が持続中はＲＡＭデータ語
ＭＯ〜Ｍ３がＰＬＡナンドアレィに結合される。ＰＬＡ
を完全に呼び出すためにクロック期間Ｄ中３全部が利用
される。

このクロツク期間により、全ての入力が低レベルであれ
ば、Ｐ形ナソドゲートを高レベルに引き上げることがで
きる。高レベルへ向うナンドゲートに結合されている入
力端子を持っていなければ、対応するノアゲートは低レ
ベルに引き下げられる。第５ｂ図に示すように、クロッ
クパルス中３とぐ４が持続中はＰＬＡフラッグＫＩ〜Ｋ
３と、それらの相補フラッグが有効となる。それらのフ
ラッグはＰＬＡノアゲートの出力端子からインバータ１
３０，１３２により発生され、２個のフリツプフロツプ
１３４（第１１図）によって分割される。これらのフリ
ツプフロツプ１３４の出力は、ク。ツクパルスＪ２によ
ってクロック制御されるＰ形伝達ゲートを介して、ＰＬ
Ａナンドアレイに再び加えられる。このようにして、第
５ｂ図に示すように、ＰＬＡはクロック信号で３と◇４
が持続中は有効である。クロック信号Ｄ０４が持続中は
ＰＬＡ出力データＤＯ〜Ｄ３（第１０ｂ図）をＲＡＭ７
２の中の、読み出しのために呼び出されたのと同じ位暦
に書き込まれる。そのＰＬＡ出力データはまずＮ形伝達
ゲート１３８（第１１図）を通じてゲート制御される。
それらのゲ−ト１３８はノアゲート１４０の出力によっ
て制御される。ノアゲート１４０はタイミング・制御器
４４により発生される蓄積信号とクロック信号６０４と
を入力として受ける。伝達ゲート１３８でゲート制御さ
れたＰＬＡ出力データは、クロックパルスぐ１の持続中
にＰ形予充電器１４２（第１０ｂ図）によって予め充電
されたデータ帰還バス８４に沿って伝達される。そうす
るとＰＬＡ出力データは、クロツク信号Ｄ◇４の持続中
に有効な出力を有するＣＭＯＳィンバ−夕１ ４４への
入力として機能する。適当なマルチプレクサは依然とし
て有効であり、ＰＬＡ出力データはＲＡＭ７２内の元の
セルの中に書き込まれる。ＲＡＭ７２はクロックパルス
ＤＪ４の持続中は固定状態から解放され、持続しなくな
ると固定される。たとえば、クロノグラフ動作中にＰＬ
Ａ入力データＭＯ〜Ｍ３をＮ形伝達ゲート１４６（第１
１図）を通じて帰還データバス８４へ読み込むことも可
能である。

これらの伝達ゲート１４６はノアゲート１４８からの出
力で制御される。ノアゲート１４８はノアゲート１４０
の出力とクロツクパルスＤＪ４を入力として受ける。従
って、クロックパルスＤＪ４が低レベルでＳＴＯＲＥが
高レベルである時を除いて、常にノアゲート１４８は低
レベル出力を有し、ゲート１４８はオフ状態となる。残
りのＰＬＡ出力はフラッグＫＩ〜Ｋ３とそれらの相補フ
ラッグを駆動するために用いられ、桁上げの場合には、
タイミング・制御器４４で用いられる桁上げ信号川Ｃを
発生させるために用いられる。

本明細書添附の第２、３表はＰＬＡナンドアレィの構成
を指定するために関連させて競むことができる。

たとえば、時計の機能について考えてみる。語「÷１０
」に対応する場所「０」にカウントが貯えられると、中
間項Ａ〜Ｊが第３表に示されているサイクルと順序で発
生される。ＰＬＡナンドアレィの中間項Ａを発生するナ
ンドゲートは、ＲＡＭデータ語ＭＯ〜Ｍ３とＲＡＭアド
レス００００に結合されている第３図のＰ形素子９６〜
１１４に対応する直列ゲ−ト素子を有するから、第２図
に示すようにＲＡＭデータ語が００００である時にはそ
れらの素子は常に導適状態となり、中間項Ａが発生され
る。ＡＭ／ＰＭのためのＲＡＭ場所に対応するＲＡＭア
ドレス０１０１を有する別の同様なＰ形素子列は、第３
図に示されている予め充電されるナンドゲートに類似す
るナンドゲートを構成する。このナンドゲートはパルス
マ２が持続している間は算出力を生ずる禁止ゲートとし
て動作する。この禁止ゲートの出力端子は付加されてい
る直列Ｐ形素子に結合される。このＰ形素子は第２表に
示されている禁止項により制御される各中間ナンドゲー
トに含まれる。パルス？１の持続中は禁止ナンドゲート
と中間ナンドゲートは素子９４のために「０」出力を生
ずる。パルス心２が持続中は、禁止項がアドレスされた
とすると、禁止ゲートの出力は「１１となり、中間ナン
ドゲートの対応するＰ形素子をオフにして中間ナンドゲ
ートの出力を「０」のままとする。パルスＤ◇３が持続
中は禁止ゲートの節点容量がその出力を「１」に保つか
ら、対応するナンドゲートがＡＯ〜Ａ３とＭＯ〜Ｍ３の
うちの少くとも一方によってアドレスされたとしても、
ナンドゲートの出力は「０」のまま保たれる。多数の禁
止ゲートはそれらの出力端子をナンドゲート内の１個の
Ｐ形素子に結合させることにより、オアゲートにするこ
とができる。最後に、ＰＬＡナンドゲートはＰ形素子を
有することができる。このＰ形素子はたとえば秒リセッ
トＲＳＣ信号や信号初期設定順序信号ＭＲのような内部
制御信号によりゲ−トオンされる。これらの信号は、後
で説明するように、選択された内部タイミング順序の間
にナンドゲートを禁止する。ここでたとえば、ＰＬＡ出
力ＤＯを有するＰＬＡノアゲートのゲートに結合されて
いる出力端子を有する中間項Ａに関連するナンドについ
て考えることにする。中間項Ａは任意の計数順序におけ
る最初の数すなわちＲＡＭデータ語００００に関連させ
られる。ＰＬＡ出力Ｄ３一〇１を有するＰＬＡノアゲー
トのいずれも、並列のＮ形ゲート素子１富６を制御する
中間項Ａを持たない。従って、第３図を参照して先に説
明したように、ＤＯＩこ対応するＰＬＡノアゲートから
の出力は零であり、Ｄ３〜０１に対応するＰＬＡノァゲ
ートからの出力は真を保つ。希望の数Ｄ３−ＤＱ‘ま０
００１で、この数は計数順序で次に増加させられる２進
数である。ＰＬＡの出力は帰還データバス８４を介して
帰還され、ＣＭＯＳィンバ−夕１４４（第１０ｂ図）に
より反転される。語Ｄ３−Ｄ川まＲＡＭデータバス８０
へ謙込まれ、パルスＤめ４が持続している間に適切なＲ
ＡＭ素子に再書込みされるようにマルチプレクサ７８‘
こ与えられる。次のＣサイクル群では、ＲＡＭデータ語
０００１は、同じセルがアドレスされる限りは、ＲＡＭ
データ語０００１がその同じセルから読出され、０００
１に対応するＲＡＭデータ語Ｍ３−ＭＯを有するＰＬＡ
ナンドが種々の内部フラッグおよび禁止項との組合わせ
で選択されて中間項Ｂに対応するＰＬＡ出力を発生する
。適切なＰＬＡノアゲートが開かれてデータバス８Ｑ‘
こ２進数００１０を与える。この２進数はアドレスされ
たセルに貯えられる。この動作は、第３表に示されてい
るように、ＲＡＭ７２内の各アドレス場所に対して中間
項を通って反復される。適切なＰＬＡナンドーノァゲー
トにより中間項Ｊが発生されると、桁上げフラッグＩＮ
Ｃが発生されてデータバス８０のデータ語が第２表に示
すように００００でリセットされる。第３表を参照する
と秒の１の位ＳＥＣＵと、分の１の位ＭＩＮＵとに対し
て同じ順序を観察できる。１０の位の秒ＳＥＣＴに対す
るカウント順序は中間項Ｅを通じて秒の１の位に対する
カウントｍ頃序と同じである。

中間項Ｂが発生された後は、ＲＡＭアドレスの秒の１０
の位に対応するＲＡＭセルの中に諸０１０１が書込まれ
ている。２進語０１０１がＰＬＡナンドに再び与えられ
ると「秒の１０の位に対応するＲＡＭアドレスデコーダ
７６を介してＰＬＡアレイに結合される。

従って、中間項Ｆに対応するＰＬＡナンドがＲＡＭアド
レスの秒の１０の位の存在により禁止される。ＲＡＭア
ドレスの１０の位の秒により作動させられるＰＬＡナン
ドーノァは、第２表に示されているように出力中間項Ｋ
を発生させる。中間項Ｋの出力には桁上げフラッグＩＮ
Ｃの発生と、ＲＡＭ語Ｄ３一ＤＯの００００へのＩＪセ
ットが伴う（第２表）。同様に、第３〜５表に示されて
いる分の１の位と１０の位、時の１の位、時の１の位と
１０の位ト１幼時間制が２独特間制か、月の１の位と１
０の位の「１ケ月の日数が２８日か、３０日か、３１日
かであるかについて同様に解析できる。Ｋフリップフロ
ップおよびカレンダー修正回路フラッグＫＩ−Ｋ３はＰ
ＬＡ７４内の種々のカウント状態の条件を記録するため
に用いられる。フリップフロップ量３４（第１１図）の
出力は、月の１の立が零である時は常に１にセットされ
、月の１０の位が１である時には零にリセットされる。
すなわち「Ｋ３は月の１の位を制御する。月の１０の位
ｉｏの時はＫ３＝１であるから月の１の位は２から３へ
移るが、月の１０の位＝１の時にはＫ３＝０であるから
月の１０の位がリセットされると月の１の位は２から１
となる。すなわち、Ｋ３＝１の月には月は０２力）ら０
３へ変り、Ｋ３＝０の時には月は１２から１へ来る。同
様に、ＫＩフリップフロツプ１３４は時カウントを制御
する。

時計が１幼時間制で動作するように作られている場合に
は、時の１０の位が１になるとＫｉフリツプフロツプは
ＫＩ＝１にセットされ、時の１０の位が零にリセットさ
れるとＫＩフリップフロップはＫＩこ０にリセットされ
る。従って、ＫＩ＝０の時には時の１の位は２から３と
なるが、ＫＩ＝１の時には、時の１０の位がリセットさ
れると時の１の位は２から１になる。２独特間制の時計
の場合にもＫＩフリップフロップは同様に動作する。

Ｋ２フラッグは日付カウントを制御するために用いられ
る。

このＫ２７リップフロツプはノアラッチ１３１とナンド
ラッチ１３３で構成される（第１１図）。日付の１０の
位の数が１から２になると（中間項ＣＣ）ラツチ１３１
がセットされる（Ｋ２＝１）。このＫ２ラッチは日付２
４にセットされる。２２と２７の間の任意の日付を、月
の２＆３または３１日を適切にフラッグし、かつ日付が
一定に保たれている間に月を金曜日にタイムセットでき
るようにするために、選択できていた。

この２４日という日付は、ＰＬＡ中間項における入力ビ
ットの数を減少させるために便利であるということだけ
から選ばれたものである。ラツチ１３３のセット端子と
りセット端は中間項■Ｄの出力により通常は真すなわち
「１」に保たれるから、ラッチ１３３はセットされない
。しかし、日の１の位が４から５になると、中間項■Ｄ
からの出力は偽となり、ラツチ１３３はセットされるか
らラツチ１３１はリセットされる。時計の指示している
日付が２８日の時は、日付の１の位の数字が８から１に
変り、日付の１０の位の数字が２から１に変った時にフ
ラッグＫ２がリセツトされる。３０日と３１日に対して
はフラッグＫ２は上記と同様にしてリセットされるから
、日付の１の位が１になった時に日付の１０の位は３か
ら０になる。

カレンダー修正回路１３５は、第１２図に示すように、
月のうちの日の適当な数に従ってＰＬＡ入力２８，３０
，３１を発生し、カレンダー修正回路１ ３ ５への入
力はＰＬＡ入力ＭＯ−Ｍ３とＰＬＡ出力ＭＮＴＥＵとＭ
ＮＴＨＴである。

クロツクパルスＤめ４が持続している間はＰＬＡ出力Ｍ
ＮＴＨＵとＭＮＴＨＴは伝達ゲート１３７をターンオン
し、伝達ゲート１３９をターンオフにする。これらの出
力ＭＮＴＨＵとＭＮＴＨＴは、日付の１の位と１０の位
の数字がそれぞれ大きくされた時に真すなわち高レベル
である。ＲＡＭ語ＤＯＭＵの内容（ＭＯ−Ｍ３）とＤＯ
ＭＴの内容（ＭＯ）は蓄積セル１４１に書き込まれる。
これらのセル１４１は出力Ｄ０４が低レベルすなわち偽
となった時にデータを貯える。従って、セル１４１は現
在の月の数の連続する記録を保持する。ＲＡＭ語ＤＯＭ
Ｕの内容ＭＯ−Ｍ３とＤＯＭＴの内容ＭＯとはナンドゲ
ート１４３を含む論理回路に結合される。

ナンドゲート１４３への入力は、ＲＡＭ語ＤＯＭＵに対
してはＭ０，Ｍ１，Ｍ２，Ｍ３であり、ＲＡＭ語ＤＯＭ
Ｔに対してはＭＯである。月は１月に対する０から始ま
って１２月に対する１１までコード化されるから、ナン
ドゲート１４３はＤＯＭＵ＝０００１、ＤＯＭＵ＝０の
時、または１２月中を除いて、常に真である。従って、
ナンドゲ−ト１４３の出力はＰＬＡ入力２８であり、そ
の反転されたものは３０／３１である。残りの論理回路
は複合ＣＭＯＮインバータであって、このインバータは
入力Ｍ３，Ｍ２，Ｍ１，ＭＱがＲＡＭ語ＤＯＭＵに対し
ては状態ＯＸＸ０、ＸＩＩＸ、ＩＸＸＩのいずれか、ま
たはＤＯＭＵに対してＸＸＸ１、およびＭ０，ＤＯＭＴ
に対しては１である時に偽となる。

ここに、×は空白を意味する。このＣＭＯＳィンバータ
は他の全ての状態に対しては真であるから、出力は３１
である。３１ないこ３０／３１が作動されることはその
月が小の月であることを示すことは明らかである。

分閥率が一定の分周器 分周率が一定の分周器４２と、タイミング・制御器４４
の一部とを第６，７図に示す。

分周器４２は時計を駆動する複数の駆動信号を発生する
。主発振器４０は時間基準周波数３２７６８ＨＺを発生
する。この周波数は分周器４２に加えられる。第６図に
示す４個の同期Ｄ形フリップフロップは、後述するめ発
生器とＴ発生器むを駆動する同期カゥンタの基礎を形成
する。主クロック周波数３２７６８ＨＺは初めての２つ
のフリツプフロツプ１７８，１８０を同時にクロックす
る。

フリップフロップ１７８のＱ出力端子はフリツプフロツ
プ１８０のＤ入力端子に結合され、フリツプフロツプ１
８０のＱ出力端子はフリップフロツプ１７８のＤ入力端
子に結合される。フリツプフロップの初期状態を２進数
００で表すことができると仮定すると、フリップフロッ
プ１７８，１８０は主クロック周波数パルスによって状
態００、ｌｕ ｌｌ、０１、００を反復する。フリップ
フロップ１７８と１８０の出力が１サイクルを行うのと
同じ時間内に、主クロックパルスは４サイクルする。従
って、フリップフロップ１７８と１８０の出力端子に現
われる出力の周波数は８１９２日２である。ナンドゲー
ト１８２（第６図）へはフリップフロツプ１８０のＱ出
力と、フリツプフロツプ１７８のＱ出力と、主クロック
パルスとの３つの信号が入力として加えられる。

このナンドゲート１８２の出力は加えられる３つの入力
が同時に真である時以外は常に真である。３つの入力が
常に真であることは主クロツクパルスの４サイクルに１
回だけ起る。

その理由は「フリツプフロツプ１７８の出力がクロツク
パルスの１サイクルすなわち３０マイクロ秒だけフリツ
プフロツプ１８０の出力からずれているからである。従
って、ナンドゲート１８２の出力周波数は８１９２日２
に等しく、パルス幅は主クロックパルスのパルス幅に等
しくて約１５マイクロ秒である。Ｄ形フ‐リップフロツ
プ１８４，１８６はフリツプフロップ１７８，１８０と
同様にして相互に結合される。

従って、フリップフロツプ１８６の出力は、それらに加
えられるクロツクパルス入力の周波数の４分の１すなわ
ち２０４８ＨＺである。フリツプフロップ１７８〜竃８
６の出力から過渡的な偽出力をなくすことができるよう
に、それらのフリツブフロツブは同期させられる。それ
らの出力は後述するめ発生器とＴ発生器に結合される。
フリツブフロツプ１８６の出力側にはフリツプフロップ
１８８，１９０，１９２（第６図、第７図）は設けられ
る。フリップフロップ１８８〜１９２は３ビットカウン
タとして機能し、フリツプフロップ１８６の出力周波数
２０４８ＨＺを２５６ＨＺに分周する。従って、ＣＭＯ
Ｓゲート１９４（第６図）に結合されて鮫正出力として
用いられるフリツプフロツプ１８８の出力は１０２４Ｈ
Ｚである。この１０２４ＨＺの信号は第２３図に示すデ
バウンス回路（ｄｅｂｏ側ｃｅｃｉｒｃｕｉｔり）の駆
動回路に加えられる。フリツプフロツプ１９０の出力は
５１２Ｈｚで、フリツプフロツプ１９２の出力は２５６
ＨＺである（第７図）。後述するように、フリップフロ
ップ１９２の出力である２５６ＨＺの信号は、集積回路
チップのための内部高速テスト信号としてクロックにお
いて用いられる。時計と、最４・計時時間が０．１秒で
あるストップウオッチとの刻時を開始させるために１０
日２信号が用いられる。

この１０日２信号は２５６ＨＺの信号を次のように操作
して取り出される。すなわち、２５６ＨＺのパルスのう
ち１句蚤目ごとのパルスを除去して２４０ＨＺの信号を
得、この２４０ＨＺの信号を８分の１に分周して３０Ｈ
Ｚの信号を得てから、この３０日２の信号を更に３分の
１に分濁して希望するｉＯＨＺの刻時信号を取り出すも
のである。２５６ＨＺの信号とその相補信号がフリツプ
フロップ亀９２からとり出されて、４個の非同期フリッ
プフロツプ１９６〜２０２のうちの最初のフリツプフロ
ップヘクロック入力として加えられる。

従つてフリツプフロツプ１９６，１９８，２００，２０
２の出力はそれぞれｉ２８ＨＺ、６４ＨＺ、３２日２、
１６ＨＺである。これらの各出力アンドゲート２０４の
各入力端子に加えられる。アンドゲート２０４の他の入
力端子にはノアゲート２０６の出力が加えられる。ノア
ゲート２０６の入力端子にはフリツプフロツプ１７８，
１８０のＱ出力がそれぞれ加えられる（第６図）。従っ
て、フリップフロップ１７８と亀８０のＱ出力が同時に
偽である時を除き、ノアゲート２０６の出力は常に０で
ある。ノアゲート２０６の出力パルスの周波数は８１９
２日２で、パルス幅は主発振器４０で定められる約３０
マイクロ秒である。従って、アンドゲート２０４は６４
個のパルスより成るパルス群を発生する。このパルス群
の繰返し周波数は１６ＨＺで、各パルスのパルス幅は３
０マイクロ秒である。ノアゲート２０８の入力端子には
フリップフロツブ１９６〜２０２の各出力が加えられる
とともに、他の１つの入力端子にはノアゲート２０６の
８１９２ＨＺの出力がィンバータ２１０を介して加えら
れる。従ってノアゲート２０８はパルス幅が３０マイク
ロ秒のパルス６４個より成るパルス群を発生する。この
パルス群の繰返し周波数は１６ＨＺで、アンドゲート２
０４の出力とは異なる時刻に発生される。アンドゲート
２０４の出力端子はＲＳノアラツチ２隻２のリセット入
力端子に結合される。

ノアゲート２０８の出力端子はラツチ２１２のセット端
子に結合される。ノアゲート２０８の出力とアンドゲー
ト２０４の出力とは同時に発生されることはない。ラッ
チ２１２の出力は幅が約８ミリ砂（２６５日２信号の周
期の２分の１）で、操返えし周波数が１６ＨＺの負の信
号である。ラツチ２１２の出力端子はフリツプフ。

ツプ１９２の出力端子とともにナンドゲート２１４の入
力端子に結合される。ラッチ２１２とフリップフロツプ
１９２の出力は１６サイクルごとに同時に高レベルとな
る。従って、ナンドゲート２１４の出力は「除去される
１句費目のパルスを除く他の各パルス毎にフリップフロ
ッブ１９２の出力に追従する。従って、非同期フリップ
フロップ２１６に与えられる入力クロック信号は周波数
が２４０日２の信号である。この２４０日２の信号はフ
リツプフロツプ２１８，２２０１こよって８分の１に分
周される。フリップフロップ２２６，２２８はＤ形フリ
ップフロップで、３分の１分周カウンタを構成する。フ
リツプフロツプ２２６，２２８はフリツプフロップ２２
０から与えられる。フリップフロップ２２６のＱ出力端
子はフリップフロツプ２２８のＤ入力端子に結合され、
フリツプフロツプ２２８のＱ出力端子はノアゲート２３
０を介してフリップフロップ２２６のＤ入力端子に結合
される。ノアゲート２３０の他の入力端子にはフリップ
フ。ップ２２６のＱ出力端子が結合される。従って、フ
ＩＪップフロップ２２６，２２８の状態は各クロックパ
ルス毎に２進数００、０１、１０、００で表わされる周
期を繰り返えす。よって、フリツプフロップ２２８の出
力は１０ＨＺの信号となる。フＩＪップフロップ２２８
のＱ出力端子はＤ形フリツプフロツプ２３２〜２３６の
クロツク端子に結合される。フリツプフロツプ２３２〜
２３６は５分の１分周力．ウンタを構成して、タイムセ
ット周波数用のオプションとして「およびタイムセット
モード‘こおける表示数字明滅周波数として用いられる
２ＨＺの出力信号を発生する。フリツプフロップ２３２
〜２３６は、前記したＤ形フリップフロップカウンタに
おける接続とほぼ同様にして、それぞれのＤ、Ｑ端子が
相互に結合される。フリップフロップ２３４，２３６の
Ｑ出力端子はノアゲート２３８の入力端子に結合され、
ノアゲート２３８の出力端子はフリップフロップ２３２
のＤ入力端子に結合されるから、フリツプフロツプ２３
２〜２３６は５カウントパターンで逐次動作ごせられ、
フリツプフロツプ２３６の出力はクロツク周波数１０日
２の５分の１すなわち２ＨＺとなる。フリップフロツプ
２３６の出力は非同期フリツプフロップ２４０のクロッ
ク入力端子に加えられ、２分の１に分周されてＩＨＺの
信号となる。このＩＨＺ信号は通常の表示でコロン符号
（；）を駆動するために用いられる。この周波数は１の
砂の遅延を発生する時に遅延ロジックによってカウント
される周波数で、タイム周波のためのオプションとして
、およびタイムセットモードにおける数字明滅周波数と
して用いられる。フリップフロツプ１９２の出力端子は
直列後続されている３つの非同期フリツプフロップ２４
２〜２４６にも結合される。

従って、フリップフロップ２４６の出力周波数は３２Ｈ
Ｚで、この出力はノアゲート２４８の入力端子に与えら
れる。このノアゲートの他の入力端子にはランプゲート
開始電圧である内部制御信号ＬＴＩＮＶが加えられる。
この信号が低レベルの時には３２ＨＺの信号は液晶表示
器（ＬＣＤ）に常に与えられちそうでない時は３２ＨＺ
の信号はＬＣＤへは与えられない。この表示器の安定性
と寿命を維持するためには、低い周波数の電圧でストロ
ーブ制御することが必要である。Ｔ発生器およびめ発生
器フリップフロップ２２８（第７図）のＱ出力端子から
の１０ＨＺ信号はＴ発生器とめ発生器のための制御回路
に与えられる（第６図）。

ここで各信号ＴＩ〜Ｔ４の発生について説明する。タイ
ミング信号ＴＩはノアゲート２５０の出力で、このノア
ゲート２５０の入力様子にはフリツプフロップ１８４，
１８６のＱ出力と、表示選択内部信号ＤＩＳＰとが加え
られる。この信号はノアゲート２５０からの出力を禁止
するために使用できるが、この実施例では使用しない。
クロック信号Ｔの周波数は２０４８ＨＺであるから、そ
のパルス幅は約１／２ミリ秒である。クロック信号ＴＩ
は表示データの流れを保つために、ＲＡＭ７２からセグ
メントデコーダ９０‘こ与えられるデータを多重化する
ために用いられる。クロツク信号Ｔ２〜Ｔ４と、虹少３
，Ｄ◇４の発生には４個のマスターもスレーブラッチ回
路が用いられる。

各マスター。スレーブ回路Ｔ２〜Ｔ４の各発生器に対す
る禁止信号を発生する。たとえばＴ２，Ｔ３発生器には
信号ＷＲＳＴとＣＲＳＴをそれぞれ発生する。このマス
ター。スレーブ回路の動作については第８図を参照して
後で説明する。ノアゲート２５０〜２５８はクロツク信
号ＴＩ〜Ｔ４と、禁止信号Ｄ？３，Ｄ◇４を発生する。
各ノアゲートはフリツプフロップ１８４，１８６の出力
端子に結合され、かつ禁止信号も加えられる。ここでは
説明の便宜上、それらのノアゲートがフリツプフロツプ
１８４， ！８６だけから制御されるように、各禁止信
号は偽すなわち０であると仮定する。前記したように、
フリツブフロップ１８４，１８６の状態は００、、１０
「 １１、０１を順次繰り返えす。ノアゲート２５２の
入力端子はフリップフロップ１８４のＱ出力端子とフリ
ツプフロップ１８６のＱ出力端子に結合される。

従って、Ｔ２発生器は２０４８日２のパルスによって駆
動される。しかし、クロツク信号Ｔ２は、フリツプフロ
ツプ亀８４のＱ出力が真で、フリップフロツプ１８６の
Ｑ出力が偽である時だけ、すなわち１０の時にだけ真で
ある。従って、クロック信号ＴＩの発生直後（すなわち
００）の８１９２日２のクロツクパルス中にクロツク信
号Ｔ２が発生される。同様に、ノアゲート２５４，２５
６はクロツク信号Ｔ３，Ｔ４をそれぞれ発生する。

ノアゲート２５４の入力としてフリツプフロツプ１８４
， １８６のＱ出力が加えられる。従って、クロック信
号Ｔ３はフリツプフロツプ１８４，１８６のＱ出力が同
時に高レベル（すなわち１１）の時だけ発生される。こ
のクロック信号Ｔ３はクロツク信号Ｔ２の発生に続いて
発生される８ｉ９２ＨＺのクロックパルスである。ノァ
ゲート２５６の入力端子はフリップフロツブ軍８４のＱ
出力端子とフリツプフロツプ１８６のＱ出力端子に結合
される。

従って、フリップフロップ１舞４のＱ出力が偽で、フリ
ツプフロップ蔓８６のＱ出力が真（すなわち、０１）の
時だけノァゲート２５６が出力を発生する。従って「ク
ロ、ソク信号Ｔ４はクロックパルスＴ３の発生直後およ
びクロックパルスＴ富の発生直前の８１９２ＨＺのクロ
ックパルス中に発生される。ノアゲート２５８の入力端
子にはフリップフロップ１８６，１８４のＱ出力と、秒
リセット内部制御信号ＲＳＣとが加えられる。

通常はこの信号ＲＳＣは偽であるから、クロック信号ｒ
２〜Ｔ４または信号ＲＳＣが加えられている時は偽出力
を発生する。下記のように、ノアゲート２５８は信号Ｄ
Ｃ３，Ｄ■４の発生に用いられる。◇信号発生器もフリ
ップフロップ１７８，１８０‘こよって同様に駆動され
る。

クロツクパルス◇２，め３，め４，Ｄめ３はノアゲート
２５９，２６０，２６２，２６４によってそれぞれ発生
される。ナンドゲート２６６はクロック信号ＤＪ４を発
生する。たとえばクロックパルスで２について考えてみ
る。ノアゲート２５９の入力端子はフリップフロップ官
７８のＱ出力端子と、フリップフロップ１８８のＱ出力
端子に結合される。ノアゲート２５８の第３の入力端子
はノァゲート２６８に結合される。このノアゲート２６
８の入力端子にはクロック信号ＴＩ〜Ｔ４が加えられる
。従ってし各クロツク信号◇は、クロック信号Ｔの全て
が禁止された時には常に禁止される。またクロック信号
Ｔが全て能動的である時には、クロック信号めも全て能
動的である。３０マイクロ秒のパルス幅のパルス◇２，
少３，め４がこの順序で連続的に発生されるように、め
発生器のノアゲートの入力端子にはフリップフロップ亀
７８と１８０のＱ、Ｑ出力端子が接続される。

ノアゲート２７８の３つの入力端子にはノアゲート２６
８の出力端子と、フリツプフロップー了８，１８０のＱ
出力端子にそれぞれ結合される。

ノァゲート２７０の動作はノァゲート２５９〜２６２の
動作とほぼ同様で、３０マイクロ秒の幅のパルスを発生
する。このパルスは４個の同一パルス列の最初のパルス
である。ノアゲート２７０の出力端子はノアゲート２７
２の１つの入力端子に結合される。ノアゲート２７２の
他の入力端子にはノアゲート２６８の出力端子が結合さ
れる。従って、Ｔ発生器が禁止されている時はノアゲー
ト２７２の出力は常に真である。そのためにクロックパ
ルスで１‘ま予充電クロックを維持でき、この予充電ク
ロックは回路が動作していない間能動状態である。ノア
ゲート２７４へはノアゲート２６２と同じ入力が加えら
れる。

しかし、ノアゲート２７４の出力端子は、め１クロック
においてノアゲート２７２と同様に機能するノアゲート
２７６に結合される。ノアゲート２７６の出力はアドレ
スバス予充電信号ＡＤＤＰであって、この信号は○ぐ４
の間は真である。下記のように、ＡＤＤＰ＝０（第１３
図）の時にはアドレスバス６４は常に予充電される。ノ
アゲート２５８の出力はノアゲート２６４に与えられる
付加的な禁止入力として機能する。ノアゲート２６４へ
の他の入力はクロック信号０３を発生するノァゲート２
６０と同一である。従って、クロック信号Ｄ？３は表示
のみ動作中に禁止されることを除いて、クロツク信号少
３と同じである。ナンドゲート２６６は出力Ｄ？４を発
生し〜その入力端子にはフリツプフロップ１７８のＱ出
力端子と、フリップフロップ１８０のＱ出力端子と、ノ
アゲート２５８，２６８の反転出力端子とにそれぞれ結
合される。従って、クロック信号Ｄ０４はノアゲート２
５８の出力により禁止されなければ「クロックパルスＤ
Ｊ４が真である場合を除き常に偽である。後述するよう
にクロックパルスＤ？４も表示のみの動作中は禁止され
る。ＲＡＭアドレス発生器４個の各ＴクロックパルスＴ
Ｉ〜Ｔ４には４個の０クロックパルス◇１〜め４が伴う
。

後述するように、クロックパルスＴとＤＪとは選択的に
禁止できる。しかし、禁止されない時はそれらのクロッ
クパルスはＲＡＭアドレス発生器を駆動するために用い
られる。クロツクパルス◇を用いることについてはＲＡ
Ｍ７２と第１７ａ図、第１ ０ｂ図および第亀１図に関
連して先に説明した。ＲＡＭアドレス発生器４０‘ま次
のような５つの主な目的を有する。‘１｝表示のために
時計またはクロノグラフを呼出す。｛２）タイムセット
表示のために時計を呼出す。‘３｝時間増分（ｔｉｍｅ
Ｉｎｃてｅｍｅｎｔ）のために時計を呼出す。｛４｝
時間増分のためにクロノグラフを呼出す。‘５）時刻表
示のために利用可能な余備ＲＡＭ語を呼出す。これらの
機能はタイミング・制御器４４のクロックパルス発生器
により定められる４つの時間間隔以内で行われる。通常
は、Ｔ、中発生器は禁止され、タイミング・制御器４４
により特殊な動作が求められる時だけパルスが発生され
る。最初のクロックパルスＴＩが持続している間は、Ｒ
ＡＭアドレス発生器４６は通常表示のために時計または
クロノグラフを呼出すため、あるいはタイムセット表示
のために時計を呼出するために用いられる。

表示すべき各語のためのＲＡＭアドレスは固定記憶装置
（ＲＯＭ）２７８に貯えられる（第１３図）。この実施
例ではＲＯＭ２７８は８種類の通常表示する。８種類の
タイムセット表示をそれぞれ８桁表示する。

ここで説明する実際の表示では６桁だけが表示される。
ＰＬＡ７４の場合と同様に、Ｐ形ダイナミック回路のナ
ンドアレィに組合わされたＮ形ダイナミック回路のノア
ァレィであって、デコーダ２８０と２８２で構成される
。これらのデコーダは第１図に示すデコーダ４８で構成
される。第４図は典型的なデコーダナンドアレイイと、
ＲＯＭ／アアレイを示す。デコーダナンドアレィは子充
電素子２８４と、タイムセット素子２８６と、タイミン
グ・制御器４４から信号を受ける少くとも３個の入力素
子２８８とを含むＰ形素子列である。タイムセット素子
２８６は回路が時計モードかクロノグラフモードである
かを示す内部制御信号ＷＴＣＨまたはＷＴＣＨを受ける
。デコーダナンドの出力端子はｎ形ケー−ト素子２９０
にも結合される。この素子２９川ま接地まされ、クロッ
クパルスＴＩにより制御される。同様に、ＲＯＭノアは
、アドレス出力端子に結合されてクロックパルスＴＩに
より制御される、予め充電されるＰ形素子を有する。Ｒ
ＯＭノアは出力端子とアースの間に結合される複数のｎ
形素子２９４を有する典型的なノアゲートデコーダであ
る。これらのｎ形素子２９４のゲートは第９表に示す選
択された符号化計画に従って予め選択されたデコーダナ
ンド‘こ結合される。アドレスバス６４と、デコーダ２
８０，２８２と、ＲＯＭ２７８とはＴＩ◇１〜ＴＩ◇３
の間以外は常に予め充電されている。

アドレスバス６４はアドレス予充電信号ＡＤＤＰにより
制御されるＰ形予充電素子２９６により予め充電される
。素子２９０はデコーダナンドを低予充電状態を維持し
、予充電Ｐ形素子２９２はＴＩ以外の全ての時間中はＲ
ＯＭノアを高い予充電状態に維持する。その結果ＲＯＭ
２７８と、デコーダ２８０，２８２と、アドレスバス６
４内の全ての節点は、呼出されない時にはクランプされ
る。下記のように、ナンドデコーダ２８０，２８２への
入力信号は、クロック間隔ＴＩに先立ってタイミング・
制御器４４によって発生される。ナンドデコーダ２８０
への入力はクロノグラフ動作中に加えられる。この入力
には内部信号、時計、ＷＴＣＨ；クロノグラフ制御線、
ＣＡ，ＣＢ，ＣＤ；時計制御線、ＷＡ，ＷＢ，ＷＣ；１
幼時間制または２４時間制オプション１２／２４が含ま
れる。再び第５ａ図、第５ｂ図を参照して、クロック信
号ＴＩの初めにはアドレスバスと、ＲＯＭと、デコーダ
予充電が除去されてＲＯＭ２７８が呼出される。

各ナンドデコーダ２８０，２８２の８つの出力端子はＲ
ＯＭ２７８に結合される。このＲＯＭ２７８は１６×３
２のノアゲートアレイである。従って、ＲＯＭ２７８が
呼出されるとマルチプレクサ５０の入力端子に３２ビッ
ト語が与えられる。この３２ビット語は各８語より成る
４つの藷群にまとめられる。各語群に対応する１つの出
力端子にｎ形伝達ゲートを介して各８本の線が結合され
る。従って各語群は８個の制御ゲ−トに対応する８本の
制御線を有する。これらの８本の制御線は、１つの群が
ＲＯＭ２７８からの８つの出力端子より成る４つの出力
端子群中の対応する伝達ゲートに結合される。制御線２
９８はＰ形ナンドデコーダ３０川こ結合される（第１４
図）。このデコーダは数字走査器５２からの６本の線に
より駆動される。各制御線２９８が活性化されると、新
しいアドレスがマルチプレクサ５Ｑを介してアドレスバ
ス６４（ＡＯ−Ａ４）へ与えられる。

従って、ＲＯＭ２７８の１回のアドレス中は８個のアド
レスのうちの任意の１つを数字走査カウンタ５２によっ
て選択でき、それにより引き続くＴＩ期間中に８個の数
字のいずれも呼出する。表示数字の位は数字選択信号Ｄ
ＯＩ〜ＤＣ８を発生する数字回路３０２によって識別さ
れる（第１４図）。それらの数字選択信号は数字走査カ
ウンタ５２から表示駆動器５６へ結合される（第１図）
。数字走査カゥンタ５２は３つの双安定素子３０４より
成る３ビット非同期カウンタである。

双安定素子３０４の各２つの出力端子は内部制御信号と
数字走査カウンタ出力ＤＳ０，ＤＳ２も与える。各双安
定素子３０４は内部制御信号の主リセット信号ＭＲＳＴ
によってリセットされる。数字選択回路３０２はＰ形伝
達ゲート３０６（第１４図）を介してデコーダ３００の
出力端子に結合される。

伝達ゲート３０６はナンドゲート３０８により駆動され
る。このナンドゲート３０８はクロック入力？２とＴＩ
を有する。従って、伝達ゲート３０６はク。ック期間Ｔ
Ｉ◇２を除いて常に非導適状態である。各伝達ゲート３
０６の出力端子は対応する複数のＮ形ゲート３１０を介
して接地される。これらのゲート３１０は、クロック期
間ＴＩの間は数字選択回路３０２の各入力端子が接地さ
れるように、クロックパルスＴＩにより駆動される。従
って、クロックパルスＴＩの間以外は数字選択回路３０
２は常に動作できない。数字選択回路３０２の各入力線
はナンゲートとィンバータとの直列組合わせ３１２に結
合される。各ナンドゲートの１つの入力端子は伝達ゲ一
ト３１０（第１４図）の対応する出力端子に結合され、
他の入力端子はノアゲート３１４に結合される。ノアゲ
ート３１Ｗこ入力としてＴａとめ４を受ける。従って〜
クロック期間Ｔ富め母を除いては、ノアゲート３１４の
出力は常に偽である。クロツク期間ＴＩで４の間はノア
ゲート３１亀の出力は真となる。従って、ナンドゲート
とィンバータの直列組合わせ３翼２は伝達ゲートとして
機能しトこの伝達ゲートはクロック期間ＴＩＣ２の間に
貯えられてダイナミックに貯えられている出力を伝達ゲ
ート３０６から読出し、かつクロック期間ＴＩめ４の間
は数字選択バスＤＧ量〜ＤＧ８１こ結合される伝達ゲー
トとして機能する。表示サイクル中はＲＡＭデータが謙
出されて「通常の増分動作が抑制される。

ＲＡＭデータ語はデコーダ９０とセグメントフオントＲ
ＯＭ９２とを介して表示駆動器５６に結合される。表示
期間中は増分を通常は抑制せねばならないから、時計の
タイムセットもクロック期間ＴＩの間に行われる。タイ
ムセット中はＲＯＭ２７８によってＲＡＭアドレスが発
生される。しかし、表示される情報はタイムセットされ
るＲＡＭデータである。タイムセットレートはＩＨ２ま
たは２ＨＺとして任意に選択でき、このレートはタイミ
ング・制御器４４によって制御および発生される。クロ
ック期間Ｔ２の間に、時間増分と、時計の通常の動作と
を行うために、時計を呼出するためのＲＡＭアドレスを
発生できる。

クロック期間Ｔ３の間に、時間増分のためにクロノグラ
フを呼出すためのアドレスを発生できる。各場合におけ
る動作は本質的には同じである。時計順序カウン夕５８
は増大すべきデータのＲＡＭアドレスを発生する（第１
図）。同様に、クロノグラフ順序カウンタ６０は増大す
べきクロノグラフデー夕のＲＡＭアドレスを発生する。
最初に両方のカゥンタ５８，６川まＲＡＭ７２の時計部
分またはクロノグラフ部分の最下位の場所のアドレスに
リセットされる。ここで説明している実施例では、それ
らのカウン夕は時計の１０分の１分周場所と、クロノグ
ラフの１０分の１秒場所にセットされる。後述するよう
に、分周器４２が１０ＨＺパルスを発生すると、タイミ
ング・制御器４４によりクロツクＴ２またはＴ３が発生
され、最下位のＲＡＭ語が１だけ増大させられる。前記
したように、ＰＬＡ７４の中に含まれているコード‘こ
従って桁上げ信号ＩＮＣを発生できる。この桁上げ信号
ＩＮＣが発生されると、時計順序カウンタ５８またはク
ロノグラフ順序カウンタ６０もカウントが増大させられ
て、次に高い位のＲＡＭ場所、すなわち、ＲＡＭ７２の
時計部分またはクロノグラフ部分での秒の１の位をアド
レスする。次の期間Ｔ２またはＴ３の間にＲＡＭ内の秒
の１の位をアドレスでき、前記したように増大させられ
る。

桁上げ信号ＷＣが発生されている限りは秒の１の位の増
加は続けられる。しかし、桁上げ信号ＩＮＣが発生され
ない時には、各カウンタ５８または６０‘ま、時計順序
カウンタリセット信号ＷＲＳＴまたはクロノグラフ順序
カウンタリセットＣＲＳＴによって「最下位の場所、す
なわち、時計とクロノグラフにおける１０分の１秒にリ
セットされる。次の１０日Ｚパルスが分周器４２によっ
て発生されると、ＲＡＭ７２の中の下位の語が前記のよ
うに増加させられる。ＲＡＭ内の各語についてこの動作
が繰り返えされ、桁上げ信号ＩＮＣが時計順序カウンタ
５８のアドレス発生器を最下位の場所から砂、分、時、
午前、午後、曜日、日というように歩進させる。同様に
、クロノグラフ順序カゥンタ６川まクロノグラフの対応
する秒の場所と分の場所を通って歩進する。時計順序カ
ウンタ５８は４個の双安定素子ま３２２で構成できる。

これらの素子３２２は非同期４ビットカウソタを構成す
るように結合される（第１５図）。各カゥンタのＱ出力
はｎ形伝達ゲート３１６を介してアドレススバス６４の
１本のアドレス線へゲートされる。これらの伝達ゲート
３１６はノアゲート３１８により制御される。ノアゲー
ト３１８の入力端子はＴ２と０４に結合される。従って
、クロツク期間Ｔ２０１〜Ｔ２０３の間は時計順序カウ
ンタ５８からアドレスがクロックアウトされる。同様に
、各双安定素子の真出力はナンドゲート３２川こ結合さ
れる。このナンドゲート３２川ま内部タイミング信号の
時計順序カウンタリミット信号耐用を発生する。クロノ
グラフ順序カウンタ６０も同様に３個の双安定素子３２
４で構成され、クロックパルスＴ３によって駆動される
。

これらの双安定素子３２４の出力はＮ形伝達ゲート３２
６によりゲートされる。これらのゲート３２６はノアゲ
ート３２８により制御される。このノアゲート３２６は
入力としてクロックパルスＴ３とめ４を受けるから、ク
ロツクパルスＴ３０１〜Ｔ３４３の間だけクロノグラフ
順序カウンタ６０の出出力端子はアドレスバス６４に結
合される。クロノグラフ順序カウンタ３３０のナンドゲ
ート３３０は最下位の双安定素子３２４と、最上位の双
安定素子３２４に結合される。このナンドゲート３３０
の出力は内部タイミング信号である。クロノグラフ順序
カウンタリミツト信号ＳＣＨである。この信号ＳＣＨは
、最下位と最上位の双安定素子３２４の出力が共に真の
時以外は、常に真である。双安定素子３２４が２進数１
０１に達すると、フラッグ信号ＳＣＨが直ちに偽となる
。この実施例では、フラッジ信号ＷＣＨとＳＣＨは時計
順序とクロノグラフ順序の終りを示す。クロツク期間Ｔ
４の間にＲＡＭアドレス発生器４６は、タイミングをは
かられた遅延を行なうために利用できる予備のＲＡＭ語
を呼出す。

予備のＲＡＭ語アドレスを遅延場所としてセットできる
ようにするために可変マスクが用いられる（第１表参照
）。この遅延語の使用については第２図を参照して詳し
く説明する。アドレスバス６４にはＰ形伝達ゲート３３
２の列を介して電源ＶＤＤが結合される。伝達ゲート３
３２は反転されているノアゲート３２４の出力によって
制御される。このノアゲート３３４はクロツク信号Ｔ４
とめ４を受ける。従って、電源ＶＤＤは期間Ｔ４◇１〜
Ｔ４０３の間だけアドレスバス６４に結合される。この
期間中にＲＡＭアドレス１１１１が発生する。マスター
・スレーブ・ラツチおよびタイミング要求回路Ｔ発生器
と中発生器は自走させることはできないが、タイミング
を合わされた速さで内部制御信号に応じて動作させねば
ならないことは明らかである。

たとえば、０．１秒ごとにＴ２発生器も動作させるとい
う要求は、時計での計時の基礎である。マスター・スレ
−ブ・ラツチ回路３３６は主ＲＳノアラッチ３４２で構
成される（第８図）。このラツチ３４２はアンドゲート
３４４と３４６からゲートされた入力を受ける。同様に
、スレーフラツチ３４８はアソドゲード３５０，３５２
からゲートされた入力を受けるＲＳノアラッチである。
スレーブラッチ３４８によって時計順序カウンタリセッ
ト信号ＷＲＳＴが発生される。正常な状態では信号ＷＲ
ＳＴが真であって、それにより時計順序カゥンタ５８を
休止状態に保持し、それにより、ノアゲート２５２（第
６図）に結合されることによりクロック信号Ｔ２の発生
を禁止する。１０ＨＺ信号は通常は導適状態であるＣＭ
ＯＳ伝達ゲート３６４を通じてゲート制御される。

内部制御信号である高速度時計テスト信号ＦＴＷが発生
されると、ＣＭＯＳ伝達ゲート３６４がオフされ、ＯＭ
ＯＳ伝達ゲート３６６がオンされるから、それにより】
ＯＨ２信号の代りに１２８日２信号を用いて時計の高速
テストを行えるようにする。通常は１０日２信号はＲＳ
ノアラッチ３６８のリセット端子に結合させる。

このラッチ３６８のセット端子はタイミング信号Ｔ２に
結合される。従って、ラッチ３６８１こ通常の出力は偽
である。ラッチ３６８の出力はオアゲート３７０の入力
端子に結合される。オアゲート３７０の他の入力端子に
はクロクパルスめ３に同期されている８１９２日２のク
ロツクパルス◇３′と「１０ＨＺクロツクパルスが加え
られる。通常は、オアゲート３７０の出力は８１９２Ｈ
Ｚのクロックパルス◇３′に重畳される１０日２信号で
ある。オアゲート３７８の出力端子はナンドゲート３７
２に結合される。ナンドゲート３７２の１つの入力端子
には初期設定順序信号ＭＲが結合される。このＭＲは通
常は真であって、クロックパルスＴ２の要求を禁止する
信号として用いられる。信号ＭＲは全力ゥント打頂序を
１月１日の午後１湖時‘こリセットするために用いられ
る。ナンドゲート３７２の出力は８１９２ＨＺの信号群
で、その周波数群の操返えし周波数は１０ＨＺである。
この１０ＨＺ信号はオアゲート３７０‘こよって８１９
２ＨＺのクロックパルスぐ３′に同期ごせられる。

１０ＨＺ信号が負の遷移を行うと、８１９２ＨＺクロッ
クパルスＪ３′により決定される時刻にＴ２要求信号Ｔ
２Ｒが真となる。

ラッチ３４２への各リセット入力は通常は偽である。ノ
ァゲート３５４はクロック期間Ｔ２０３の間を除いて２
つの真入力を受けるから、偽出力を生ずる。従って、技
上げ信号ＩＮＣの状態とは無関係にアンドゲート３４４
は偽出力を発生する。ラッチ３６６への他のＩＪセット
入力も通常は偽である。その理由は主リセット信号Ｍ旧
ＳＴが通常は偽だからである。同様に、アンドゲート３
４６の出力は偽のまま保たれる。マスターラツチ３奪２
へのセット入力は偽であるから「このラッチは通常は偽
出力Ｑｍである。スフーフラツチ３４８はクロックパル
ス◇１′により決定される時刻にラッチ３４２の出力を
同期結合させる。クロツクパルス■鷺′はノアゲート３
５６により発生される（第６図）。Ｔ２要求信号Ｔ２Ｒ
が真になると、ラッチ３４２は状態を変えてセットされ
る。

そうすると出力Ｑｍは真となる。クロック信号？亀′で
はァンドゲート３５川ま夏出力を発生し、アンドゲート
３５２は偽出力を発生する。従って〜 ラッチ３４蚤は
Ｑｓ＝１の時にセットされる。それによって真である禁
止信号ＷＲＳＴが偽となるから「クロックパルスＴ２が
発生される。従って、クロックパルスＴ２は１／２ミリ
以内り発生される。このクロックパルスＴ２はラッチ３
６８１こ帰還されてラツチ３６８をセットする。

前記したように、クロックパルスＴ２もＲＡＭ７２内で
の増加も開始させる。オァゲ〜ト３７０の出力は真状態
を保つから、Ｔ２要求信号Ｔ２Ｒを偽状態に固定する（
１０ＨＺ信号は依然として真である）。しかし、マスタ
ーラッチ３４２はＴ２要求信号ＴＲ２が偽であってもマ
スターラッチ３４２はセット位置Ｑ＝１に保持される。
期間Ｔ２０３の間はノアゲート３５４は真出力を発生す
る。

期間Ｔ２０３の間はＰＬＡ桁上げ信号ＩＮＱま有効であ
る。この桁上げ信号ＩＮＣが真である時には増加させら
れたＰＲＡＭ語によって桁上げが行われる。桁上げ信号
ＩＮＣが真の場合には桁上げは行われない。桁上げが行
なわれないと、期間Ｔ２０３の間はアンドゲート３４４
に与えられる２つの入力は高レベルとなる。同様に、期
間Ｔ２０３の間はアンドゲート３２６の出力は低レベル
となる。それからマスターラツチ３４２はリセットされ
てＱｍ＝０となる。正へ向う次のクロックパルスＪＩ′
でスレーブラツチ３４８はＱｓ＝０にリセットされる。
従って、禁止信号である時計リセットＷＲＳＴが発生さ
れ、次のＴ２要求信号Ｔ２ＲまでＴ２発生器は動作を禁
止される。しかし、マスターラッチ３４２がセットされ
た後で次のクロツクパルス◇１′までスレーブラツチ３
４８はリセットされない。この遅延はアンドゲート３５
０，３５２によって行なわれる。この遅延によってこの
期間Ｔ２の間にパルスＴ２０４を確実に発生させること
ができる。しかし、期間Ｔ２め３の間に桁上げ信号ＩＮ
Ｃが偽であったとすると、アンドゲート３４４の出力は
偽となり、アンドゲート３４６の出力は真となる。

従って、マスターラツチ３４２はＱｍ＝１にセットされ
たままとなる。同様に、スレーブラツチ３４８も次のパ
ルスぐ１′でＱｓ＝１にセットされたままとなる。その
結果、Ｔ２発生器は動作可能状態に保たれる。信号Ｔ２
は帰還され、ナンドゲート３７２の出力を再び低レベル
にしてＴ波＝０にセットする。時計順序カウンタリセッ
ト信号ＷＲＳＴは零リセットされたままであり、時計順
序カウンタ５８がＲＡＭアドレスを増加させて新しいＲ
ＡＭ語をＰＬＡ７４により増加させることができるよう
にする。ＰＬＡ７母が桁上げ信号の発生を続けている限
りはスレーブラッチ３４８はセットされたままで、信号
Ｔ２は発生され続ける。新しいＲＡＭ語が増加しても新
たな桁上げが行われないとすると、時計順序カウンタ５
８とマスター。スレーブラッチ３３６は次のＴ２要求信
号Ｔ２Ｒが発生された時にリセットミれる。クロノクー
ラフ制御とＴ宅発生器のために同様なマスター・スレー
ブの組合せが用いられる。

このＴ３発生器は禁止信号クロノグラフ順序カウンタリ
セットＣＲＳＴを用いる。１０ＨＺラツチ３５８と、オ
アゲート３６０と、ナンドゲート３６２もマスター・ス
レーブラッチ３６４に組合わされてＴ３発生器のタイミ
ングを制御する。

マスター・スレーブラッチ３６４へのゲートされた入力
も内部桁上げ信号ＩＮＣと、ノアゲート３６６とに結合
される。この／アゲートは期間Ｔ３Ｃ３の間に真出力を
発生する。１０日２と２５６日２の信号はＣＭＯＳ伝達
ゲート３７４を介してラッチ３５８に選択的に結合され
る。

このゲート３７４は内部のクロノグラフ高速テスト信号
ＦＴＣにより制御される。同様に、マスター‘スレーブ
ラツチ３７６はＴ４発生器であるノアゲート２５６の動
作を禁止する。

マスターラッチ３７８へのりセット入力には桁上げ信号
ＩＮＣを含まない。その理由は、桁上げに関連しない遅
延語を呼出すためにだけ時間間隔Ｔ４が用いられるから
である。マスターラツチ３７８のセット端子はノアゲー
ト３８０の出力により駆動される。このノアゲート３８
０はラツチ３８２によって駆動される。ＩＨ２信号はノ
アゲート３８４を介してラッチ３８２を駆動する。マス
ターラッチ３７８のリセット端子は、パルスＴ４とＪ３
を入力して受けるノアゲート３８６に結合される。クロ
ノグラフの動作を制御するためにタイミング・制御器４
４により３つの信号である。

それらの信号は内部制御信号である、クロノグラストッ
プ信号ＳＴＯＰＣと、クロノグラフ蓄積順序信号ＳＴＯ
ＲＥＣと、クロ ノグラフリセット信号ＲＥＳＥＴＣで
ある。第８図に示すように、信号ＳＴＯＰＣはノアゲー
ト３６０とラツチ３５８に加えられる。信号ＳＴＯＰＣ
が真の時はラッチ３５８がセットされ、Ｔ＄要求が禁止
され、主ラッチ３４２はリセット状態に保たれる。その
ためにＴ３発生器が動作不能状態にされる。クロノグラ
フ動作中にデータを貯えるために、ＲＡＭ語を５語、ク
ロノグラフのＲＡＭカゥンタ部分からク。

ノグラフの適切なＰＡＭ蓄積部分へ送らなければならな
い。これは信号ＳＴＯＲＥＣを加えることにより次のよ
うにして行われる。信号ＳＴＯＲＥＣとＣＹＣＬＥＣは
スイッチＳＩを閉じることにより同時に発生される。信
号ＣＹＣＬＥＣはスイッチＳＩまたはＳ３が閉じられる
ことにより、それらのスイッチＳＩまたはＳ３にそれぞ
れ対応するスイッチ信号ＳＷＩまたはＳＷ３の正への遷
移により発生される内部制御信号である。信号ＣＹＣＬ
ＥＣは１′２ミリ秒の負パルスであって、信号ＳＴＯＲ
ＥＣの発生中に生ずることがある謀遷移をマスクするた
めに用いられる。外部からのクロノグラフ蓄積信号ＳＴ
ＣＲは通常は真である。この信号ＳＴＣＲはＲＳナンド
ラツチ３８８により発生．され（第９図）、ナンドゲ山
ト３６２に加えられる（第８図）。この信号ＳＴＣＲが
偽となると、１０ＨＺ信号とは独立にクロツクパルスＴ
３の連続的な要求が行わせられる。クロノグラフ順序カ
ウンタリセツト信号ＣＲＳＴが真の時には信号ＳＴＣＲ
は偽となる（第９図）。

ナンドゲート３９０‘こ加えられる各入力が真であると
すると、信号ＳＨＣが通常は真であるためにナンドゲー
ト３９０の出力が偽となるからラッナ３８８はリセツト
される。ナンドゲート３９０（第９図）の入力端子には
信号ＳＴＯＲＥＣＣＹＣＬＥＣ ＣＲＳＴが加えられる
。すなわち、クロノグラフ順序カウンタがリセットされ
るか（ＣＲＳＴ＝１）桁上げ動作にない時もおよび信号
ＳＴＯＲＥＣが真であれば信号ＳＴＣＲは偽となる。信
号ＣＲＳＴが偽だとすると、桁上げ動作が終ると信号Ｓ
ＴＣＲは直ちに偽となり「信号ＣＲＳＴは真へ戻って信
号ＳＣＨは偽となる。通常は信号ＳＣＨ，ＭＲＳＴ，Ｃ
ＹＣＬＥＣは真である。

信号ＣＹＣＬＥＣが偽となるとラツチ３ｇ２がセットさ
れ「 信号ＣＹＣＬＥＣが再び真になってもうッチ３９
２はセットされた状態を維持する。しかし、信号ＳＣＨ
が偽になると（これはクロゾグラフカゥント動作が終っ
たことを示す）もラッチ３９２はリセットされてナンド
ゲート３９８が禁止される。そうするとラツチ３８８が
セットされる。信号ＳＣＨが真で信号ＣＹＣＬＥＣが偽
となるまでナンドゲート３９川ま禁止され続け「そのた
めにラッチ３９２は再びセットされる。従って「信号Ｃ
ＲＳＴとＳＴＯＲＥＣが真であったとしても、信号ＣＹ
ＣＬＥＣが再び偽となるまではラツチ３８蟹はセット状
態を維持する。クロックパルスＴ３が連続的に発生され
、信号ＳＴＯＲが真の時には〜信号ＳＴＯＲＥＣとＳＴ
ＣＲは真であってノアゲート３９４１こ加えられる。

このノアゲートは内部制御信号ＳＴＯＲＥを発生する。
この信号ＳＴＯＲＥはＰＬＡとＲＡＭに加えられて、Ｒ
ＡＭデータをＰＬＡを通過させることなしにＰＬＡの入
力様子から直接に伝達ゲート軍４６を通じてＲＡＭこ書
込ませる（第亀 亀図）。以下に説明するように、信号
ＳＴＯＲＥは内部制御信号にｈｒｏｎ Ａまたはｃｈｒ
ｏｎＢを選択的に発生する。クロック期間Ｔ３ＣＩ〜Ｔ
３？３の間はＲＡＭクロノグラフのカウンタ部分が議出
しのために呼出される。期間Ｔ３０４の間はＰＡＭクロ
ノグラフの蓄積部分が呼出されてデータが書込まれる。
クロノグラフ順序カウンタリミット信号ＳＣＨや真とな
るまでは、クロノグラフ順序カウンタはクロノグラフＲ
ＡＭのカウンタ部から蓄積部へのデータの転送を続ける
。クロノグラフ順序カウン夕６０がアドレス１０１に達
して蓄積動作が終ったことを示すと、ナンドゲート３３
０（第１５図）の出力と信号ＳＣＨが偽となる。信号Ｒ
ＥＳＥＴＣ，ＳＴＯＲＥＣ，Ｔ３は／アゲート３９６と
ナンドゲート３９７により零書込み信号ＷＺを発生させ
るために用いられる（第９図）。

この信号ＷＺはＮ形伝達ゲート３９８（第１０ａ図）を
介してＲＡＭ７２のクロノグラフカウンタ部へ与えられ
る。従って、期間Ｔ３０４の間にＲＡＭ了２のクロノグ
ラフカウン夕部分を零リセットできる。ＲＡＭ蓄積装置
からの時計データを選択する内部制御信号ＷＡＴＣＨ
五ノ○と、ＲＡＭからカウンタ部と蓄積部を選択する信
号ｃｈｒｏｎ Ａとｃｈｒｏｎ紐は下記のような論理式
に従って発生され「かつ第２亀図に示す論理回路簿Ｑ■
で実行される。

ＷＡＴＣＨ 軍／〇＝（ＷＴＣＨ）Ｔ草十Ｔ２十Ｔ４Ｃ
ＨＲＯＮＡ＝（ＷＴＣＨ）（ＴＩ）（ＣＣ）十Ｔ３（Ｓ
Ｔ〇ＲＥ）十Ｔ３（ＳＴ〇ＲＥ）め４ＣＨＲＯＮ８＝（
ＷＴＣＨ）（ＴＩ）（ＣＣ）十Ｔ３（ＳＴ〇ＲＥ）が４
これらの式から〜ＲＡＭの種々の部分がデータバス鰭■
へいつ読込まれるかが示される。

タイミング・制御器４４は時計のタイミング発生と時刻
設定を制御する付加信号を発生する。

それらの付加信号はタイムセット数字信号ＴＳＤＧ「表
示リセット信号ＤＦＲＳＴ、時計サイクル信号ＣＹＣＷ
である。信号ＴＳＤＧはタイムセットすべき表示の数字
識別に用いられる。

タイムセットＰＬＡは信号ＴＳＤＯを発生し、タイミン
グ信号Ｄめ３，Ｄ◇４の要求を可能とするためにこの信
号ＴＳＤＧはノァゲート４８舞（第蟹図）に加えられる
。タイムセットされる数字と「任意の数字により行われ
る桁上げに応答せねばならない任意の数字とを識別する
ために信号ＤＦＲＴが用いられる。

この信号ＤＦＲＳＴナンドゲート傘Ｑ４に加えられてマ
スター。フレーブ。ラツチ４０６をリセツト（第８図）
する。タイムセット中にスイッチＳＩが閉じられ時に信
号ＣＹＣＷが発生される。信号ＣＹＣＷはラツチ４０８
をＩＪセットし、０．５秒または１秒ごとに信号Ｄ０３
の要求を行えるようにする。種々のクロック信号Ｔとめ
は目走されないが、内部制御信号ＳＴＯＰＣ？ ＳＴＯ
ＲＥＣ；ＤＦＲＳＴ，ＴＳＤＧ，ＲＳＧ，ＣＹＣＷによ
り選択的に発生されることは先に説明した。それらの内
部制御信号とその他の内部制御信号は第１６〜２６図に
示す主制御回路により発生される。主制御器 主制御器の機能は前記した動作ブロックに制御パルスを
与えることである。

タイミング・制御器４４への主データ入力パルスは、ス
イッチＳ言，Ｓ２，Ｓ３にそれぞれ対応するスイッチ信
号ＳＷ１，ＳＷ２，ＳＷ３である。この制御器の詳細は
設計者により選択されるスイッチング機能によって一部
決定される。従って、論理設計は用途に応じて多少変化
することがある。これらのスイッチング機能は本発明の
意図する多数の例のうちの１つにすぎず、単に本発明の
一実施例を説明するために示しただけである。第２図は
この例の制御論理を示す流れ図である。

各スイッチは常開押しボタンスイッチである。この時計
は２種類の時計表示モードと、４種類のストップウオッ
チ表示モードを持つことができるが、通常は時／分／日
を表示する時計表示モードーにある。。スイッチ１を押
すと時／分／秒を表示する時計表示モード２になる。ス
イッチＳＩを再び押すと時計表示モード量へ戻る。スイ
ッチＳ２を押すとタイムセットモード‘こなる。このモ
ードでは時計内に貯えられている各語を任意に固定でき
る。タイムセットモード中は時を示す数字が１秒間隔で
明滅して、その数字がタイムセットすべき数字であるこ
とを示す。

スイッチＳＩを再び押すと時を示す数字は明滅を停止し
、その数字は２ＨＺの速さで増加させられる。スイッチ
ＳＩを押すのを止めると数字の増加が停止して、スイッ
チＳ２が再び押されて設定すべき次の数字になるまでそ
の数字の明滅を続ける。タイムセット中は時計のカウン
トは行われない。しかし、分の１の位の数字が循環して
、秒を示す数字は自動的に零にセットされる。従って、
スイッチＳＩの閉成は分の１の位と秒に対して同じ効果
を与える。１ケ月の日が循環させられると、スイッチＳ
２を閉じることにより時計は最後に用いた時計表示モ−
ドへ再び戻り、時計はカウントを続ける。

タイムセットモードの任意のサイクル中にスイッチＳ３
を押して、時計を時計表示モードへ戻させることができ
る。この時計は、時のタイムセット数字を入れて１硯砂
後に、また修正の１胡砂後に時計が時計表示モードへ自
動的に戻るようにした、自動復帰モードもこの時計は有
する。時計表示モードーまたは２の時にスイッチＳ３を
閉じると、時計は第１クロノグラフモードすなわち標準
のストップウオッチとして動作するようになる。

スイッチＳ３を逐次閉じていくと、時計は他のクロノグ
ラフモードへ逐次おかれて、最後に時計表示モードーま
たは２へ戻る。標準のストップウオッチモード‘こある
と、スイッチＳＩを閉じるとストップウオッチの計時が
始まる。スイッチＳＩを更に閉じると計時が停止されて
経過時間が表示される。各クロノグラフモード中は分と
秒はカウント中に表示される。どのようなストップウオ
ッチモードが用いられているかを示すために記号Ｃ９
ＦりＬまたはＰも表示される。１２／２４マスクが選択
される場合には、通常の時計表示中に記号ＡまたはＰも
表示できる。

クロノグラフ動作が終ると「識別子が除去されて１び分
の１秒が表示される。スイッチＳＩが３回目の操作をさ
れると、クロノグラフは標準のストップウオッチ動作の
初めへ戻され、クロノグラフモード識別子とともに琴カ
ウントが表示される。スイッチＳ３を操作することによ
り同じ効果を得ることができる。最初のスイッチＳＩが
閉じられている時を除いて、標準のクロノグラフモード
中の任意の時刻にスイッチＳ３を操作でき「クロノグラ
フを動作の初の点へ戻す。第２のクロノグラフモードは
フライバックストップウオッチである。

スイッチＳＩの第１回の操作でカウントが開始される。
スイッチＳＩが２回目に操作されるとそのカウントは停
止され、カウントされたカウント値の蓄積と表が行われ
てからそのカウント値は零にリセットされて再びカウン
トが開始される。スイッチＳＩを更に操作すると上記の
動作が反復され、そのたびに新たなカウント値が貯えら
れているカウント値の上に書き込まれる。任意の時刻に
スイッチＳ３を操作するとカウントは零リセットされ、
カウントは凍結され、適切な識別子とともに零が表示さ
れて、動作が最初の状態へ戻される。第３のクロノグラ
フモードはリレーすなわちラップ時間累積モードである
。

スイッチＳＩを第１回目に操作することによりカウント
が開始される。スイッチＳＩが次に操作されると、それ
までに行われたカウントのカウント値の蓄積と表示が行
われ、その間もカウントは継続される。その後に行われ
るスイッチＳＩの操作によって上記の動作（最初の動作
を除く）が反復される。また、任意の時刻にスイッチＳ
３を操作するとカウントが凍結され「 カウント値が零
リセットされ、適切な識別子とともに零が表示される。
最後に、第４のクロノグラフモード‘ま事象休止ストッ
プウオッチすなわち休止累積ストップウオッチである。

スイッチＳＩを初めて操作するとカウントが開始される
。次にスイッチＳ奮を操作するとカウントの停止〜カウ
ント値の蓄積と表示が行われる。スイッチＳ量の３回目
の操作で停止された時刻からのカウントが開始される。
スイッチＳ亀を更に操作すると「第１回目の操作による
動作を除いてト上記の動作が反復される。また〜任意の
時刻にスイッチＳ翁を操作するとカウントの停止「 カ
ウント値の零リセット「適切な識別子を伴う零の表示と
が行われる。以上説明した種々の表示モードから制御器
母金の論理回路を理解できるであろう。

時計表示中は信号ＳＷ宙は通常表示を開始せねばならず
「 タイムセットモード中は連続増加サイクルを行わね
ばならない。信号ＳＷ富はノアゲート亀１６に加えられ
る。このゲートにはタイムセット信号ＴＳと、クロツパ
ルスゐ４と、信号ＷＴＣＨが加えられる（第軍６図）。
通常は、少くとも信号ＳＷＩが真であるからノァゲ−ト
４１６の出力は偽である。フリツプフロップ４１８のＱ
出力が偽の時には「時計の表示器は時計表示モード２に
セットされる。このモードでは時〜分も秒が表示される
。フリップフロップ亀富８のＱ出力が真の時には「時計
の表示器は時計表示モード１にセットされる。この表示
モードでは時、分〜日が表示される。フリップフロップ
奪１８内部制御信号ＷＴＣＨとＴＳが真の時に状態が変
えられる。

フリップフロップ４重８の出力端子は論理回路卑３３を
介して結合される。次にタイムセットモード‘こついて
説明する。

スイッチＳＩを操作すると信号ＳＷ２が発生され、この
信号により時計は通常の表示モードから時タイムセット
モードへ移らされる。信号ＳＷ２はノアゲート４２０の
１つの入力端子に加えられる。このゲートの他の入力端
子には内部制御信号ＷＴＣＨが加えられる。従って、ス
イッチＳ２が操作され、内部制御信号ＷＴＣＨが真の時
だけノアゲート４２０‘ま算出力を発生する。ノアゲー
ト４２０の出力側にはＤ形フリップフロップ４２２，４
２４，４２６で構成される６状態ジョンソンカウン夕が
設けられる。このカウンタの６つの状態はＲＳナンドラ
ッチ簿２韓！こよって与えられる。フｉＪツプフロツプ
４２２のＱ出力端子はフリップフロップ亀２亀のＱ入力
端子に結合され、フリッブフロツプ蟹墓亀の９出力端子
はフリップフロツプ亀２６のＤ入力端子に結合される。

フリツプフロップ蝿蟹６の＠出力端子はナンドゲート４
３８（第軍鰭図）の入力端子に結合され、各フリップフ
ロツプ亀２２〜範２６はノアゲート４２８の反転された
出力により同期クロックされる。ラツチ亀２轟の別のり
セット入力端子はフリップフロップ亀滋亀のｇ出力端子
に結合される。ラツチ４２蟹の出力は通常は真であって
「そのためにフリップフロップ亀２８の９出力が反転さ
れてフリップフロツプ母窓２のＤ入力端子に結合される
。ジョンソンカウンタのＱ出力端子には時計制御線信号
Ｗん ＷＢ，ＷＣが生ずる。信号ＷＢはクロツクＴＳの
期間中にフリツプフロツプ鶴首８のＱ出力によって修正
される。信号ＷＡはフリップフロップ亀２２のＱ出力が
反転されたものである。信号ＷＢはフリップフロツプ４
２４はＱ出力が反転されて後述する稔理ゲ−トを通され
たものである。信号ＷＡ〜ＷＣはコード化された動作順
序を与え、それらによって第ｇ図に示すタイムセツトモ
−ド中に６種類の状態が生ずる。信号ＷＡ〜ＷＣのため
の３ビットコードがタイムセット制御ＰＬＡ亀蚤２と表
示順序ＲＯＭ２７８とにより用いられる。信号Ｗ戦ま論
理回路亀３４から得られる。

この論理回路４３４はノアゲート４３６の出力と〜フリ
ツプフロツプ４２４，４３８のＱ出力とを入力として受
ける。ノアゲート４３６はフリップフロツプ４２２？
４２４，４２６のＱ出力端子に結合される。通常、タイ
ムセット動作中はフリップフロツプ４１８とノアゲート
亀３６の出力は零である。論理回路４３４はＨ形で、直
列接続された２つのＰ形素子列を並列に接続して構成し
たものである。直列Ｄ形素子列は二対のＮ形素子に直列
に接続される。各Ｎ形素子列はＰ形素子に類似する２本
の並列脚を形成する。ノアゲート４３６の出力ＴＳは１
つのＰ形素子とＮ形素子とのゲートに加えられる。同じ
脚でフリツプフロップ４１８のＱ出力端子は１つのＮ形
素子に結合され、フリップフロップ４２４のＱ出力端子
は１つのＰ形素子に結合される。同様に、ノアゲート４
３６からの反転された信号が残りの脚のＰ形とＮ形の素
子に加えられる。１つのＰ形素子のゲートはフリップフ
ロップ４１８のＱ出力端子に結合され、残りのＮ形素子
のゲートはフリツプフロップ４２４のＱ出力端子に結合
される。

従って、通常のカウント動作中は信号ＴＳとフリップフ
ロップ４１８のＱ出力とは偽である時には〜論理回路４
３４は、信号ＷＡとＷＣへの回路結合と同様にしてフリ
ップフロップ４２４のＱ出力端子に結合される。ＣＭＯ
Ｓィンバータとして機能する。しかし、時刻状態カゥン
タが初期カウント状態０００になった時は、ノアゲート
４３６の出力は真である。論理回路４３４はフリツプフ
ロップ４１８のＱ出力端子に関してＣＭＯＳィンバ−夕
として動作する。仮定したようにフリップフロップ４１
８の出力が偽であるとすると、信号ＷＢは真で、タイム
セットカゥンタの出力状態は０１０として現われる。し
かし、フリップフロップ４１８の出力が真であれば、信
号ＴＳはであり、信号ＷＡ〜ＷＣはタイムセットカゥン
タ状態０００をとるように現われる。秒はリセットされ
てラツチ４２８１こよってタイムセットモードの間保持
される。スイッチＳＩが閉じられて真の信号ＳＷＩが発
生されると、ナンドゲート４３８への入力は真である。
ナンドゲート４３８の入力端子にはフリツプフロップ４
２２，４２６のＱ出力が加えられる。タイムセット状態
カウンタが状態１１１に達して、スイッチＳＩが閉じら
れると、ナンドゲート４３８は偽出力を発生する。次に
スイッチＳ２が閉じられると、タイムセット状態カウン
タのクロックパルスと、ラツチ４２８とはセットされ、
フリツブフロツプ４２６のＱ出力はナンドゲート４３０
（第１６図）を通じてフリツプフロツプ４２２の○入力
端子に反転されずに加えられる。その結果、タイムセッ
ト状態カウンタは再び状態１１１にセットされる。信号
ＳＷＩが偽となってラッチ４２８を信号ＳＷ２によって
リセットできるようになるまで、スイッチＳ２が何回閉
じられるかとは無関係にこのカウント状態を保つ。論理
回路４４０の入力端子には信号ＷＴＣＨ，ＷＡ，ＷＢ，
ＷＣが加えられる。

論理回路４４０（第１６図）の出力は信号ＷＡ〜ＷＣの
解読に用いられ、次の論理式で表される日付信号を発生
する。ＤＡＴＥ＝ＷＴＣＨ（丙太）（ＷＢ＋ＷＣ）信号
ＤＡＴＥは日付識別子をつけるか否かを定める。

最後に「信号ＳＷ３はナンドゲート４４２に結合され「
このゲートには主リセット信号ＭＲＳＴと、ナンドゲ
ート４４４の出力とが入力して加えられることに注意す
べきである。

ナンドゲート亀４２の出力はタイムセット状態カゥンタ
のリセット端子に加えられる。従って」スイッチＳ３が
操作されて信号ＳＷ３が偽となった時には「 タイムセ
ット状態カウンタは常にリセットされる。時計制御信号
ＷＡ〜ＷＣは初期動作中にリセットされ、フリツプフロ
ツプ４１８１こより決定されるように制御は時計表示モ
ードへ戻る。次に「本発明の自動復帰特徴について説明
する。

時計が時タイムセットにセットされてスイッチＳＩが閉
じられていない時には、スイッチＳ８の開成なし‘こ時
間が経過するのであれば、時計を通常動作へ戻すために
１筋砂間の遅延を要する。時タイムセット（タイムセッ
ト状態１００）はナンドゲート４４６により検出される
。このナンドゲート４４６は遅延要求信号ＤＬＹＲＱを
発生する。第８図に示すように、この信号がＴ４要求信
号Ｔ４Ｒの発生を通常禁止するように、この信号ＤＬＹ
ＲＱはラツチ３８２に加えられる。

しかし、時タイムセット中に信号ＤＬＹＲＱが偽となる
と、Ｔ４パルスがＩＨ２群で周期的に発生される。前記
したように、Ｔ４の間はＲＡＭはノアゲート３３４（第
１５図）によってアドレス１１１１が呼出される。論理
回路４０川まクロック期間Ｔ４の間に制御信号ＷＡＴＣ
Ｈ １／０も発生する（第２１図）。それからＲＡＭ語
が内部制御遅延リセット信号ＤＬＹＲＳＴの状態に従っ
て処理される。この信号ＤＬＹＲＳＴは第１７図のノア
ゲート４４８により発生される。このノアゲ−ト４４８
へは信号ＳＷＩと、フリツプフロツプ４５０のＱ出力と
が入力として加えられる。フリツプフロップ４５０はク
ロック信号Ｔ４によりクロツク制御される。従って、全
てのクロックパルスの間はフリップフロップ４５０のＱ
出力は零にリセツトされる。スイッチＳＩが開かれてい
る限りは信号ＳＷＩは零で、ノアゲート４４８の出力は
真である。信号ＤＬＹＲＳＴはＰＬＡナンドゲートの一
部を構成する外軸ＰＬＡ入力項の１つである。従って、
第２表に示す内新平ＬＡコードにより、信号ＤＬＹＲＳ
Ｔが真であればＲＡＭ語１１１の内容は増大されてアド
レス１１１１の中に再警込みされる。信号ＤＬＹＲＳＴ
が偽であれば、遅延語は増大なしにＲＡＭの中に再書込
みされる。最初のパルスＴ４まではフリツプフロツプ簿
５８のＱ出力が真であるから、ノアゲート４４鰭の出力
は任意の遅延要求信号ＤＬＹＲＱの最初のＴ４パルスま
で偽である。

更に「スイッチＳＩが閉じられると信号ＤＬＹＲＳＴは
偽である。時タイムセットにおいては「スイッチＳ畳が
開かれている限りは、遅延語の内容が００００に達する
まで遅延語は各Ｔ４パルスの間に増大させられる。デー
タバス８靴こ遅延語００００が現われると、ゾアゲート
４５２（第君Ｑｂ図）は真の制御信号囚ＲＯを発生する
。この信号はナンドゲート亀４４（第１６図）に結合さ
れる。Ｔ４ぐ２の間はナンドゲート４４４はナンドゲー
ト４４２をトリガする。このナンドゲート４４２はタイ
ムセット状態カウンタをリセットする。そうするとナン
ドゲート４４６は信号ＤＬＹＲＱを真にセットし「それ
によりパルスＴ４のそれ以上の発生を禁止する。次に、
スイッチＳ官〜Ｓ３に関連して種々のクロノグラフモー
ドの動作を説明する。

タイムセット状態カゥンタに類似して、クｏノグラフ状
態カウンタ（第１７図）はＤ形フリップフロップ４５４
，４５６，４５８で構成された５状態ジョンソンカウン
タである。このカウンタはクロノグラフの４つのモード
のモード選択を制御する。スイッチＳ３に対応する信号
ＳＷ３はノアゲート４６８に結合される。ノアゲート４
６０‘こはＲＳラツチ４６２の出力と、クロツク信号◇
４も加えられ、ゲート４６０の反転された出力は各フリ
ツプフロツプ４５４〜４５８に対するクロツクパルスと
して用いられる。フリツプフロツプ４５４のＱ出力はフ
リップフロップ４５６のＤ入力様子に加えられ、フリツ
プフロツプ４５６のＱ出力はフリツプフロップ４５８の
○入力端子に加えられる。フリツプフロツプ４５６，４
５８のＱ出力はノアゲート４６４に与えられる。／アゲ
ート４６４の出力端子はフリップフロップ４５４のＤ入
力端子に結合される。このカゥンタの５状態カウントの
クロノグラフ制御信号ＣＡ，ＣＢ，ＣＣに対する動作順
序を第６表に示す。前と同様に「フリップフロップ４５
６，母５８，４７８のＱ出力端子にそれぞれクロノグラ
フ制御信号ＣＡ，ＣＢ，ＣＣが発生される。ノアゲート
４６６によって内部制御信号 ＷＴＣＨが発生される。

このゲートの出力力端子はフリップフロップ亀５４〜４
５宵の各Ｑ出力端子に結合される。従って、信号ＷＴＣ
Ｈはカウンタの状態０００から発生されて「正常な時計
動作を表す。ク。

ノグラフ制御信号ＣＣはフリツプフロツプ４すねのＱ出
力端子に結合され、クロノグラフ制御信号ＣＤはフリッ
プフロップ４６８のＱ出力端子に結合される。予め選択
されたアドレス様式を発生するために「信号ＣＡ〜ＣＣ
はＲＯＭ２７８と関連してナンドゲート２８８への入力
として用いられる（第薄３図）。信号ＣＡ〜ＣＤは内部
制御信号ＳＴＯＲＥＣ，ＳＴＯＰＣ，ＲＥＴＣを発生す
るためにクロノグラフＰＬＡで用いられる（第１９図）
。信号ＣＣは希望の表示フオント、文字「数字Ａ（第２
Ｑ図）を選択するための制御信号の１つとしても用いら
れる。最後に、フリップフロップ４７８のＱ出力端子か
らの信号ＣＣまたはＤＥＣがクロノグラフ表示の４・数
点を駆動するために用いられる。フリツプフロツプ４６
８へのクロツク入力はノアゲート４７２の出力により与
えられる。

このノアゲートの入力力端子には信号ＳＷＩとＷＴＣＨ
が加えられる。従って、このノアゲート４７２はスイッ
チＳＩが閉じられているクロノグラフ動作中にだけ貸出
力を生ずる。フリツプフロップ４６８のＱ出力はフリツ
プフロップ４７０のクロック入力端子を駆動する。この
フリップフロップのＤ入力端子は電源Ｖｄｄに結合され
る。従って、フリツプフ。ップ４６８から与えられる最
初のクロックパルスでフリツプフロップ４７０のＱ出力
端子は真となり、フリップフロップ４７０がリセットさ
れるまで真を保つ。クロノグラフ動作中にスイッチＳＩ
が閉じられるとフリツプフロップ４７０の出力は直ちに
真となる。

フリツプフロツプ４６８の予めセットされている零は真
にセットされ、それによりフリップフロップ４７０のＱ
出力を真にする。フリップフロツプ４６８，４７０のＱ
出力はノアゲート４７４へ入力として与えられるから、
クロノグラフ作中にスイッチＳＩが閉じられると、ノア
ゲート４７４の出力は真から偽へ変化する。ノアゲート
４７４の出力はナンドゲート４７６の１つの入力端子に
与えられる。

ナンドゲート４７６へは他の入力信号ＳＷ３，ＴＳも加
えられる。通常は、クロノグラフ動作中は信号ＴＳ，
ＳＷ３は真である。ナンドゲート４７６の出力はＲＳナ
ンドラッチ４６２のセット端子に与えられる。通常は、
クロノグラフ動作中はノアゲート４７４の出力は真であ
り、ナンドゲート４７６の出力は偽となる。従って、ス
イッチＳＩが閉じられる前にラツチ４６４はリセットさ
れる。ラツチ４６４がリセット状態にある時は、ノアゲ
ート４６Ｄに与えられているそのＱ出力はスイッチＳ３
を閉じさせクロノグラフ状態カゥンタを動作させる。し
かし、クロノグラフ動作中にスイッチＳ亀が閉じられて
いる時は、ノァゲート４７４の出力は偽となり、ナンド
ゲート４７６の出力は真となり、ラツチ４６２はセット
される。

ノアゲート４６０‘こ与えられるラッチ４６２の出力は
、スイッチＳＩが初めて閉じられた後のクロノグラフ動
作中のスイッチＳ３の開成による影響を解消する。同様
に、タイムセット動作中のスイッチＳ３の閉成による影
響は、信号ＴＳがナンドゲート４７６への入力の１つで
あるから、なくすことができる。よって、ラツチ４７６
はセットされ、クロノグラフ状態カゥン外まスイッチＳ
３から切り離される。クロノグラフ動作が終り、フリッ
プフロップ４６８，４７０がリセットされると、信号Ｔ
Ｓがラツチ４６２をリセツトする。クロノグラフ動作中
は信号ＳＷ３は通常は真であるから、ノアゲート４７２
は単に信号ＳＷＩを反転させる。

フリツプフロップ４６８へのクロックパルスは再び反転
された信号ＳＷＩである。従つて、フリツプフロツプ４
６８のクロツクパルスはスイッチＳＩが閉じられた時に
負となる。フリップフロップ４６８，４７０は負の縁部
でクロックされるから、それらのフリップフロップは状
態００１０、０１、１０、０１…・・・・・・を反復し
（第６表）、それによりクロノグラフ動作中の制御中に
必要な区別可能な４つの状態を与える。フリツプフロツ
プ４６８，４７０はナンドゲート４７８，４８０によっ
てリセットされる。

ナンドゲート４７８の入力にはフリツプフロツプ亀６８
，４７０，４５４のＱ出力と、フリツプフロツプ４５６
のＱ出力とが与えられる。従って、ナンドゲート４７８
は信号ＣＣ，ＣＤが真で「クロノグラフ状態カウンタが
状態１００にある時を除き、常に真出力を発生する。こ
のクロノグラフ状態はスイッチＳＩの２回目の閉成によ
り発生される第２の状態である。スイッチＳ３が３回目
に閉じられると、信号ＣＤが真となってナンドゲート４
７８から偽出力が発生され、ナンドゲート４８０をトリ
ガしてフリツプフロツプ４６８，亀７０をリセツトする
。あるいは「スイッチＳ３が閉じられるとナンドゲート
４８０もトリガされてフリツプフロツプ４６８，亀７０
がリセットされる。タイミング。制御器４４も２つの小
さなＰＬＡを含む。タイムセットＰＬＡ４３２は主ＰＬ
Ａにほぼ類似し、第６図に示すような中間項を有する。
タイムセットＰＬＡ４３２の機能はタイムセットすべき
数字を識別すること、望ましくないロールオーバーを防
ぐために桁上げに応答せねばならないタイムセット数字
の識別と、先行零抑制を有する数字の識別と、第２回の
りセットの同期とを行うことである。第１８図に示すよ
うに、タイムセットＰＬＡ′４３２（第１８図）への入
力は数字走査カウントＤＳＯ〜ＤＳ２と、時計制御信号
ＷＡ〜ＷＣである。ＰＬＡ４３２は期間ＴＩの間に呼出
され、タイムセット数字信号ＴＳＤＧと、遅延フラッグ
リセット信号と、プランキング信号ＢＬＡＮＫと秒リセ
ット信号ＲＳＣとを発生する。たとえば、期間ＴＩの間
は信号ＴＳＤＣとＲＳＣは有効である。

メモリラツチ４８２の入力ループと帰還ループ内の伝達
ゲートをノァゲート４８４が開く期間ＴＩ◇３を除き、
全ての期間中には信号ＤＦＲＳＴがメモリラッチ４８２
に貯えられる。従って、信号ＤＦＲＳＴは１つの期間Ｔ
Ｉ◇３の終りから次のＴＩＣ３の初めまで有効である。
信号ＢＬＡＮＫは１つのクロックパルスＴ？２の立上り
から立下りまで有効である。

信号ＢＬＡＮＫはノアゲート４８により発生されるから
、パルス◇２とノアゲート４８８の出力が共に偽の時だ
け真である。アンドゲート４９０，４９２の出力のうち
の少くとも１つが真である限りはノアゲート４８８の出
力は偽である。ＢＬＡＮＫ信号ＰＬＡ４３２により発生
され「信号盃ＲＯが真である時にはアンドゲート４９２
の出力は常に真である。信号伍ＬＯはデータバス８９‘
こ全ての零が現われた時に常に真である。アンドゲート
亀９２の出力はＰＬＡ４３２により解読される先行奪抑
制に用いられる。信号ＤＦＲＳＴが真で「信号ＣＹＣＷ
が真の時にアンドゲート母９８の出力は真となる。更に
「 タイムセット中に明滅するＢＬＡＮＫ信号を発生で
きるように、アンドゲート４９０ＧまＩＨＺまたは２Ｈ
Ｚの信号により駆動される。信号ＣＹＣＷはナンドゲー
ト４９４（第１６図）により発生される。ナンドゲード
亀９４‘とは入力信号ＳＷ竃とＴＳが加えられる。従っ
て、信号ＣＹＣＷは「 スイッチＳ竃が閉じられている
間とタイムセットの間を除き、常に真である。従って「
虹ＦＲＳＴが真で「スイッチＳＩが閉じられると、タイ
ムセットされている数字を識別するために明円鳥するＢ
ＬＡＮＫ信号が発生される。スイッチＳＩが閉じられて
いる間はその数字は明滅せず、ＤＦＲＳＴが真である間
は明滅する。信号丁ＳＯＳはノアゲート４８２（第８図
）に与えられる入力の１つであって、通常は真であるか
ら「マスター・スレーブ４０６からの信号Ｄで３；Ｄめ
４の要求を禁止する。タイムセットモード中は信号ＴＳ
ＤＧは真となるから「クロックパルスをノアゲード４０
２の中に伝送させることを選択的に可能とすることによ
り、タイムセットすべき数字を識別する。信号ＴＳＤＧ
が真となると、信号ＤＦＲＳＴが真となって期間ＴＩぐ
３の間は蓄積セル４８２に貯えれる。信号ＤＦＲＳＴは
通常は真である。タイムセット中に信号ＴＳＤＧが真と
なると、期間ＴＩ◇３の間は信号ＤＦＲＳＴは偽になる
。そうすると「通常は偽であるナンドゲード４０４（第
８図）の出力は真となり「それによりマスター・スレー
ブ４０６をリセット状態に保つ。従ってトマスター・ス
レーブ４０６は信号ＩＮＣの実際の状態とは無関係にへ
桁上げが行われないかのように機能する。内部制御信号
ＳＴＯＰＣ，ＲＥＳＥＴＣ，ＳＴＯＲＥＣはＰＬＡ４９
６により発生ミれる。

ただ５つの中間項が求められているから、ＰＬＡ４９６
は第１９図に記号的なロジックで示されている。ＰＬＡ
４９６はＰＬＡ４３２と同様に作ることもできれば、第
亀９図に示すような回路構成とすることもできる。ＰＬ
Ａ４９６の動作は第７表から容易にわかる。第８図に示
されているように「信号ＳＴＯＰＣはラッチ３蔓８を禁
止するために用いられｔ それによりＴ溝要求信号Ｔ３
舵を禁止することによりクロノグラフ動作を停止させる
。信号ＳＴＣＲＥＣはも前述したように「 Ｔ３要求信
号Ｔ３Ｒを禁止するための内部制御信号ＳＴＣＲの発生
に用いられる。信号ＲＥＳＥＴＣはノアゲート３９６へ
の１つの入力として第９図の回路で用いられる。このノ
アゲートはクロノグラフカウンタとＲＡＭへ零を書込む
信号ＷＺを発生する。本発明は少くとも３つの表示フオ
ントのための容量を有するがＬこの実施例ではただ２つ
のフオントすなわち文字と数字Ａだけを用いている。

数字の函〜９と文字Ａ，Ｃ，Ｆ？ １， Ｐ（いずれも
ＲＡＭ？２に貯えられている）（第１表）が表示される
。第２Ｑ図に示されている論理回路４９８は「周知の技
術で「次の論理式に従って信号文字および数字Ａをクロ
ックパルス多３の間に発生する。文字＝ＤＯ１（ＤＬＹ
ＲＱ十ＷＴＣＨ（ＣＣ））ぬ３数字Ａ：ＤＧ（ＤＬＹ山
Ｑ＋両反町（５５））■３当該技述分野においてよく知
られたこの論理式または論理回路４９溝を検討すること
により、時タイムセットＤＬＹＲＱ＝１におけるクロツ
クパルスめ３の間またはク。

ノグラフカウントモード（ＣＣ＝１「ＷＣＴＨ＝１の間
のいずれかにおいて数字ＤＯｇだけのために文字数字表
示が発生さることがわかる（第２８図）。文字数字識別
子Ａ，Ｃ，Ｆ，Ｌ，ＰはＲＡＮ５２の中のそれぞれ割当
てられているアドレスの場所に貯えられる。

信号ＷＡ〜ＷとＣＡ〜ＣＤは、ＡＭノＰＭ機能が組込ま
れている時計に対してはＡとＰが時のタイムセットの間
だけ変化させられ、Ｃ，Ｆ？ ＬまたはＰは選択された
クロノグラフ動作中だけ変位させられるように、コード
化される。文字数字の記号は標準のメモリセルを議取り
専用に改装することにより「すなわち「最初のＣＭＯＳ
ィンバータと関連するＣＭＯＳ伝達ゲートとを省き、第
２のＣＭＯＳィンバ−夕の入力端子を選択されたコード
に応じて電源ＶｄｄまたはＶｓｓに結合されることによ
り、ＲＡＭ内に永久的に貯えられる。論理回路５００は
内部制御信号Ｌを発生するための回路である。

この信号Ｌはコロン符号用のセグメントドラィバに直接
与えられる。第２２図に示されている実施例では「論理
回路５００は周知の技術により作られて、ＩＨＺと２日
２の入力が加えられ、かつ希望に応じて３つのマスクを
有する。これら３つのマスクはデユーテイサイクルがそ
れぞれ２５％、５０％、７５％のパルス状のＬ信号を与
える。信号Ｌのための論理式は次の通りである。Ｌ＝Ｗ
Ａ十ｗ蹄反町十干言〔（ＩＨＺ）（２ＨＺ）十ＩＨ２十
（ＩＨ２十２ＨＺ）〕適当にマスクすることにより、括
弧内の論理和項のうちの１つだけが選択され、各項は左
から右へそれぞれ２５％、５０％、７５％のデユーテイ
サイクルを表す。

前記したようにトタィムセットモード中は、分の１位が
サイクルされると砂の１と１０の位が要ＩＪセットされ
る。

秒リセット信号ＲＳＣがこの機能を行い、この信号ＲＳ
Ｃはノアゲ−ト５８２により発生される（第１８図）。
ノアゲート５０２はＰＬＡ４３２への１つの入力と、第
１ ６図のタイムセット状態カゥンタのラッチ４２８の
Ｑ端子への１つの入力とを有する。前記したように、分
の１の位がタイムセットの時に、ラツチ４２８はノアゲ
ート５０２をトリガして秒の１と１０の位のＩＪセット
を行う。しかし、スイッチＳ２が再び閉じられて時計を
再スタートさせる。この時にはコロン符号の明滅は新た
に秒カウント値に同期させられる。これはＲＳナンドラ
ツチ５０４とナンドゲート５０６とにより行われる。ラ
ツチ５８４のセット端子はラツチ４２８のＱ出力端子に
結合される。スイッチＳ２を閉じた場合について先に説
明したように、ラッチ４２８のＱ出力は分の１の位の後
では真である（第１６図）。

ラッチ５０４は通常リセット状態にある。ラッチ５０４
のリセット端子にはクロツクパルス＆２が加えられるか
ら、そのクロックパルスの間隔中はリセット端子入力は
偽であり、ラッチ５０４のセット端子は真となる。そう
するとラッチ５０４のＱ出力は偽から真となる。ナンド
ゲート５０６の入力としてうツチ５０４，４２８のＱ出
力が加えられる。両方の入力とも今は同時に真であるか
らナンドゲート５０６は偽出力ＬＲＳＴを発生する。こ
の信号ＬＲＳＴが低レベルになると、第７図に示すナン
ドゲート５０８の出力はＩＨＺと２ＨＺのタイミング発
生器であるフリツプフロツプ２３２〜２４０をリセット
する。このためにコロン符号の明滅と、タイムセットの
操返えしと、秒カウントでのタイムセット明滅とが再び
同期させられる。弾ね返えり防止回路と関連回路 第２３図はスイッチＳＩ〜Ｓ３の閉成から、弾ね返えり
防止回路５１０を介して行われるスイッチング信号ＳＷ
Ｉ〜ＳＷ３の発生を示す。

各スイッチは弾ね返えり防止回路墓１０１こ直結される
。この回路５１川ま入力の変化が有効であると認められ
るために少くとも３１ミリ秒間その変化が特縦すること
を要する。弾ね返り防止回路５１８‘ま、パルス幅が１
ノ２ミリ秒のパルスを３０ミリ秒おきにノアゲート５貫
２と５１４から交互に発生する発生器によって駆動され
る。この３０ミリ秒パルス発生器は以下に説明する３２
ＨＺのセグメント電圧ＣＯＭと、前記分周器からの１０
２４ＨＺの電圧によって励振される。信号ＣＯＭはフリ
ツプフロツプ５ １ ６にクロツク信号として与えられ
る。

このフリツプフロップ５１６の出力Ｑ，Ｑは１６日２信
号であって、それらの信号はノアゲート５１８，５２０
の入力端子にそれぞれ加えられる。信号ＣＯＭが偽の時
にはナンドゲート５２２の出力は必ず真である。ナンド
ゲート５２２の出力はＲＳナンドラツチ５２４のセット
端子に加えられる。従って、ラッチ５２４のＱ出力とナ
ンドゲード５２６の出力は真である。ノアゲート５２８
の出力は通常は真であるから、ナンドゲート５１２，６
１４の出力は信号ＣＯＭが偽の時に真である。信号ＣＯ
ＭとＩＫＨｚ信号とは同期させられる。従って、信号Ｃ
ＯＭが真の時にはＩＫＨｚ信号の最初のパルスは反転さ
れて、ナンドゲート５２２の入力端子に加えられた時は
偽となっている。ナンドゲート５２２の出力は真状態を
保つ。従って、最初のＩＫＨｚパルスの間はナンドラツ
チ５２４のセット、リセツトの両方の端子は同時に真と
なり、そのためにナンドゲート５２６への入力を真にす
る。そうすると、ナンドゲート５２６の偽出力は、フリ
ツプフ。ップ５１６の決定に応じてナンドゲート５１２
または５１４のいずれか一方の出力が真にセットされる
。それから０．５ミリ秒後に、ＩＫ比信号が真になり始
めると、ナンドラツチ５２４がリセットされるからナン
ドゲード５１２，５１４の出力は真にセットされる。ナ
ンドゲート５１２の出力はアンドゲ−ト６２９の入力端
子に与えられる（第２３図）。

アンドゲート５２９の他の入力端子は周知のＣＭＯＳゲ
ート入力保護回路５３０‘こ結合される。この回路はア
ンドゲート５２９に静電荷がたまることを防ぐ。スイッ
チＳ母が閉じられた時は保護回路５３８の出力は真であ
る。通常は、アンドゲード５２９のＳＩ入力は引き下げ
素子Ｓ３２によって低レベルに保たれているが、スイッ
チＳＩの閉成によりその引き下げは解除される。従って
、アンドゲート蚕２９への入力は通常は偽であるが、ア
ンドゲート５３＆への入力は偽と真の入力が加えられる
。スイッチＳ軍が閉じられ「ナンドゲード５亀２の出力
が真となると「アンドゲート５２９の出力は真となる。
そのためにＲＳノアラツチ５３６のＱ出力が真にセット
される。保護回路５３８１まラッチ５３８のＱ出力端子
と「ナンドゲート５１４の出力端子とともにアンドゲー
ト５３塁の入力として結合される。

スイッチＳＩが開かれておればトラツチ５３６はナンド
ゲート５１２からの次のパルスによってリセットされる
。アンドゲート５１４の出力が真になるまでスイッチＳ
亀が閉じられており「かつラツチ５３６がセットされた
ままであると、アンドゲート５３８の出力は真となり、
アンドゲート５４８の出力は偽となる。アンドゲート５
３８の出力はＲＳノアラッチ６４２のリセット端子に結
合される。そうすると信号ＳＷＩは偽にセットされて、
スイッチＳＩが少くとも３０ミリ秒の間閉じられている
ことを示す。ナンドゲートＳ１４からの次のパルスによ
ってラツチ５４２はセットされる。少くとも３３ミリ秒
間有効でない過渡信号は全て明視するように〜麓ね返え
防止回路５亀Ｑと同じ回路がスイッチＳ２とＳ３にも組
合わされる。内部制御信号ＣＹＣＬＥＣを発生するため
に、信号ＳＷＩとＳＷ３がナンドゲート５４４の入力端
子に加えられる。この信号ＣＹＣＬＥＣは０．５ミＩＪ
の秒幅の負パルスであって、クロックがクロノグラフモ
ードの時に信号ＳＷ蔓またはＳＷ３のいずれかの負の遷
移によって発生させる。信号ＣＹＣＬＥＣは信号ＳＴＣ
Ｒを発生させるための入力信号の１つとして用いられる
。スイッチＳＩまたはＳ３がクロノグラフサイクル（Ｗ
ＴＣＨ＝０）であることを示す信号ＳＷＩまたはＳＷ３
の正遷移の発生によってｉ／２ミリ秒幅の負パルスが常
に発生される。通常は信号ＳＷ亀とＳＷ３が真であるか
ら、ナンドゲート５亀亀の母力は偽である。

ナンドゲート５富亀の出力は真であるからナンドゲート
５傘翼の出力は真である。従ってトナンドラッチ５４３
はリセットされ「ナンドゲート６亀５の出力は通常は真
である。信号ＳＷ亀またはＳＷ３のいずれかが偽となる
とトナンドゲート５４４の出力は真となり「ナンドゲー
ト再審４の出力は真となる。ナンドゲート５鶴亀への２
つの入力は反転されるからその出力は真となる。ラツチ
馬４３はリセット状態に保たれるが、この時にはナンド
ゲート裏亀蚤への全ての入力は真であるから信号ＣＹＣ
ＬＥＣは偽となる（第２３図）。３０ミリ砂後にナンド
ゲート５１４の出力は再び偽となる。

そのためにナンドゲート５４亀への２つの入力は真とな
ってもその出力は偽となる。従ってラッチ５４３はセッ
トされ、信号ＳＷ亀とＳＷ３が再び真となるまではラッ
チ５４３はセット状態を保つから「信号ＣＹＣＬＥＣは
真へ戻る。第２４図に示すように、信号ＲＥＳＥＴが真
の時には保護回路５４６の出力は常に高レベルである。

この出力は反転されてからナンドゲート５４９に与えら
れるからへ主リセット信号ＭＲＳＴは真にセットされる
。信号ＭＲＳＴは全てのＤ形フリツプフロツプ、カウン
夕、ラツチ、メモリをリセツトさせるために用いられる
。分周器内の全てのカウンタは５１２ＨＺかそれ以下の
周波数によってリセットされる。従って「主リセット中
は主発振器４０１ま分周器内の初めの５つのフリップフ
ロップを駆動し、ＩＫＨｚのクロック信号を発生する。
このクロック信号は○形フリップフロツプ５４７の駆動
に用いられる。このフリツプフロップ５４７は、時計の
中に電池が入れられた時に、そのＱ出力が偽へ常にセッ
トされるようにバイアスされる。従って、集積回路チッ
プが電源へ初めて接続された時に信号ＭＲＳＴは常に真
にセットされる。最高３つのＩＫＨｚのクロックパルス
の緑部の後で、１０２４ＨＺのクロツク／ぐルスがフリ
ツプフロツプ５４７のＱ出力をセットするために用いら
れる。高速テスト回路信号ＲＥＳＥＴが真の時にはノア
ゲート５４８，５５０，５５２の入力は偽であり、ノア
ゲート５５４，５５６の入力は真である。

保護回路５５８を介してノアゲート５４８と５５０に結
合されている高速テスト端末器ＦＴＩは内部制御信号Ｌ
ＴＯＮとＬＴＯＦを制御する（第２４図）。これらの信
号は下記のように全体の表示器をオンまたはオフにする
。保護回路５６０を介してノアゲート５５２に結合され
ている高速テスト端末器ＦＴ２は内部制御信号ＬＴＷＶ
を発生する。

この信号は３２ＨＺのクロックを不能にして、セグメン
ト表示器に直流信号をセットさせる。従って、セグメン
ト表示器は、端末器ＦＴＩとＦＴ２における適切な入力
によって可能な全ての直流状態を繰り返えすことができ
る。信号ＲＥＳＥＴが真から負へ戻ると、ナンドゲート
４５９の出力ＭＲＳＴは真に固定される。

ナンドゲート５６２（第２６図）の出力は初期設定順序
信号ｍＲである。この信号ｍＲが真になると１６個のＴ
２パルス列が発生されて、時計順序カウンタの各状態を
ＲＡＭが呼出すようにさせる。１針固目のパルスの時に
第１５図に示すように、ナンドゲート５６２の出力が真
となって信号Ｔ２Ｒの要求を禁止するように、信号ＷＣ
Ｈが零になってラツチ５６４を作動させると（第８図）
。

初期設定順序信号ｍＲもＰＬＡ入力の１つである（第２
，１１図）。この信号ｍＲは全ての正常なＰＬＡ中間項
の動作を停止させ、電源供給初期設定中間項を作動させ
る。第１１図に示すように、信号ｍＲはフラックＫＩ〜
Ｋ３もリセットし、かつ第２５図に示すように電圧変換
器５６６の始動を初期設定する（これは１９７５年２月
２４日付で本願出願人が行った未決の米国特許出願第５
５２４３９号（米国特許第３９７５６７１号）に開示さ
れている）。信号ＲＥＳＥＴが低レベルの時には、高速
テスト端末器ＦＴ１，ＦＴ２はノアゲート５５４と５５
６から内部制御信号ＦＴＷとＦＴＣを発生する（第２４
図）。

前記したように、これらの信号は１０ＨＺラッチ３５８
，３６８からのクロックパルスＴの発生を１０日２まで
に高める（第８図）。最後に、高速テスト端末器ＦＴＩ
またはＦＴ２が真の時は、弾ね返えり防止回路が動作し
ないように、ノアゲート５２８（第２４図）の出力がナ
ンドゲート５１２，５１４（第２３図）の出力を不能に
する。従つて、信号ＳＷＩとＳＷ３はスイッチ入力の変
化に対して遅れないこ応答し、それによりテストを高速
で行えるようにする。セグメント表示回路 出力器を含む全体の時計回路についてこれまで説明して
きた。

希望の情報はデータバス８０に与えられる。残りの回路
はその情報を元に戻して、選択した数字位置にその情報
を表示する。デコーダ９０とセグメントフオントＲＯＭ
９２を介して結合されている数字走査出力ＤＯＩ〜ＤＧ
８とＲＡＭデータ出力は組合わされて、表示駆動器５６
により１０進出力で表示される（第１図）。

クロツクパルス？２の間はＲＡＭデータＤＯ〜Ｄ３が４
個のＣＭＯＳラツチ５６８（第２７図）の入力端子に与
えられる。各ラツチ５６８はインバ−夕５７２に結合さ
れているノアゲート５７０で構成される。ィンバータ５
７２はＣＭＯＳ伝達ゲート５７４を経由してノアゲート
５７０１こ至る帰還ループを有する。ＲＡＭデータ入力
ＤＯ〜Ｄ３もＣＭＯＳ伝達ゲート５７６を介してＣＭＯ
Ｓラッチ５６８へ与えられる。伝達ゲート５７４と５７
６はノアゲートとィンバータの組合わせ５７８によって
駆動される。ノアゲートとィンバータの組合わせ５７８
はクロツク債号め２とＴＩにより制御される。従って、
ＣＭＯＳラッチ５６８はクロック間隔ＴＩ◇２を除いて
常に固定されたモードにある。ＣＭＯＳラッチ５６８は
集積回路チップの残りの部分に対して表示回路全体を緩
衝および分離させるとともに、選択された数字と多重化
操作の率を、このチップがＬＥＤ出力に適合するように
作られている場合には、セグメント駆動器へ与えること
ができるようにする。この実施例ではＬＣＤ出力につい
て説明しているが、本発明はＬＣＤとＬＥＤのいずれか
の出力にも使用できる。デコーダ９０とセグメントフオ
ントＲＯＭ９２（第２８図）は、ＰＬＡ７４と表示順序
ＲＯＭ５４およびデコーダ４８と同様にして、Ｎ形／ア
ＲＯＭアレイに組合わされるナンドＰ形デコーダアレイ
を構成するデコーダ９０とＲＯＭ９２はチップ全体で用
いられているＢＣＤコードから、７セグメントまたは９
セグメントのＩＧ隼表示フオントへ交換する。デコーダ
９０とＲＯＭ９２はクロック間隔ＴＩぐ３とＴＩぐ４の
間に呼出される。

ここで説明している実施例では、デコーダ９０とＲＯＭ
９２は第８表に示すようにプログラムされ、コード化さ
れる。２つの７セグメント表示フオントすなわち数字Ａ
、Ｂと「１つの９セグメント表示フオントすなわち文字
とを発生できるが、この実施例では文字と数字Ａだけを
使用する。

Ｎ形伝達ゲート５８川まマルチプレクサを形成する。

このマルチプレクサはフオントの１つを選択し、選択さ
れた表示信号ＳＭ〜ＳＪをセグメントバスに結合させる
。間隔ＴＩ？１とＴＩ？３一ＴＩ中４の間に、Ｐ形引き
上げ素子５８２に結合されている不能化信号により、セ
グメントバスの各線に零が書込まれる。これらの素子５
８２はィンバータ６８４に組合わされる。引き上げ素子
５８２は、入力としてＴＩとめ２を受けるノアゲート５
８６により駆動される。選択された伝達ゲート５８０を
適切に作動させることによってフオント様式を選択して
から、表示選択信号ＤＧ蔓〜ＤＧ６の直列附勢により数
字走査器によって表示数字がストローブされる。

セグメント年Ｇ用のセグメント駆動器の一例を第２９図
に詳しく示す。セグメント番号４Ｇに対するセグメント
駆動器においては、対応する入力は数字選択信号ＤＧ４
と、セグメント選択信号ＳＧである。両方の信号はとも
にナンドゲート５８８への入力である。両方の入力信号
が真の時には、ナンドゲート５８８の出力は偽で、それ
以外はナンドゲート５８８の出力は真である。数字選択
信号ＤＧ４とナンドゲート５８８の出力はナンドゲート
５９０への入力である。数字ＤＧ４がストローブされる
が、セグメントＳＧが選択される時は、ナンドゲート５
９０‘こは零入力と１入力が加えられるからその出力は
真である。ナンドゲート５８８と５９川ま、セグメント
と共通面との間に適切な高圧が加えられるように、電圧
ＶｄｄとＶｔｔ（Ｖｔｔ＞Ｖｓｓ）の間に結合されてい
るレベル推移器を駆動する。

ナンドゲート５８８の出力はＰ形素子５９２のゲートに
も加えられ、ナンドゲ−ト５９０の出力はＰ形素子５９
４のゲートに加えられる。素子５９４のゲートが真であ
ればその素子は非導適状態になるが、ゲートが偽であれ
ばその素子は導適状態となって、回路点５９６を真にす
る。回路点５９６はラッチング素子６００，６０２のゲ
ートに結合される。回路点５９６における２進の１信号
はうッチング素子６００をオフ状態にし、ラッチング素
子６０２をオン状態にして回路点６９８（第２９図）を
２進の０レベルにする。回路点５９８はラッチング素子
６０４と６０６のゲートに結合される。回路点５９８が
２進の０のレベルにあると、ラツチング素子６０４はオ
フとなり、ラッチング素子６０６はオンとなって回路点
５９６が２進の１のレベルにされる。ラツチング素子６
０２，６０６が動適状態の時には、Ｐ形素子５９２，５
９４への入力は重要ではなくて、回路はナンドゲート５
８８，５９０により定められる状態に固定される。図示
の実施例では、回路点５９６における２進の１のレベル
と、回路点５９８における２進の０のレベルとは伝達ゲ
ート６０８，６１０を導適状態にする。

従って、セグメント４Ｇは共通線の電位ＣＯＭに結合さ
れることになる。このようにして、次のストローフパル
スが加えられるまではデータはセグメント駆動器の中に
保持される。数字選択信号ＤＧ４が偽であったとすると
、ナンドゲート５８８の出力は真であって、ナンドゲー
ト５９０の出力は偽であったことになる。そうすると素
子５９２は非導適状態になっている。しかし、素子５９
４も導適状態となって回路点５９８を２進１のレベルへ
引き下げる。このレベルによって素子６０４が導適状態
にされて回路点５９６のレベルを２進０のレベルに引き
下げられる。そのためにラツチング素子６０川ま導適状
態にされてレベル推移器を逆の状態に固定させるから、
伝達素子８０８；６１川ま導適状態になり、伝達素子６
０８，６１８が非導通素子になる。その場合には、セグ
メント４Ｇは共通線ＣＯＭに結合されることになる。附
勢されたセグメントと共通面との間に位相差がないから
、セグメント４ＧはＬＣＤ出力中でも発光しない状態を
保つ。数字選択信号ＤＧ４が高レベルで、セグメント信
号ＳＧが低レベルの時にも上と同じ結合が生ずる。

信号ＤＧ４とＳＧが共に低レベルの時には、ナンドゲー
ト５８８の出力は高レベルとなる。ナンドゲート５９０
の出力も高レベルである。その場合には、ラッチ回路に
貯えられているどのような情報もそこに貯えられたまま
であるから、出力は変化しない。従って、次の選択パル
スＤＧ４が発生されるまでは各セグメントの表示は一定
に保たれ、選択パルスＤＧ４が与えられた時には、ラッ
チ回路の状態が変化してセグメントデータバスの状態Ｓ
Ｇを反映する。コロンと、セグメントＬと、小数点ＤＥ
Ｃと、デ−タ識別子ＤＡＴＥとは前記のようにタイミン
グ・制御器４４により発生されてラツチ回路６１０へ与
えられる直流信号である。

ラッチ回路６１０はセグメントドライバに類似する。レ
ベル推移器６１６は素子６０８〜６１４に類似するＣＭ
ＯＳ伝達素子対６１８を駆動する。セグメント駆動信号
ＣＯＭと、その相補信号とはタイミング・制御器４４か
らの３２日２クロック信号から発生される。

液晶表示器を３２ＨＺで駆動すると、その安定度が高く
なり、寿命が長くなる。この３２日２信号とその相補信
号とは位相選択回路６２０，６２２のための電線として
機能する。回路６２０，６２２はランプテストオン信号
ＬＴＯＮと、ランプテストオン信号ＬＴＯＦによりそれ
ぞれクロック制御される（第３０図）。これらの回路の
出力はしベル推移器６２４，６２６の入力端子にそれぞ
れ与えられる。位相選択回路６２０の出力は、信号ＬＴ
ＯＮが高レベルの時は３２ＨＺの信号で、それ以外の時
は３２日２の信号である。レベル推移器６２４，６２６
は双安定ＣＭＯＳフリップフロップで、集積回路チップ
に使用できる電圧レベルを、ＬＣＤ出力を駆動するため
に必要な電圧レベルへ交換する。レベル推移器６２４，
６２６の出力はＣＭＯＳィンバ−夕６２８，６３０１こ
それぞれ与えられる。

信号ＬＴＯＮとＬＴＯＦが同じ状態の時には、ィンバ−
夕６３０と６２８の出力の位相は互いに１８０度異なる
。内部制御信号ＬＴＯＮの状態を変えさせることにより
、セグメント駆動信号ＣＯＭがその相補信号へ変化し、
セグメント駆動器のラッチに貯えられているデータとは
無関係にＬＣＤの全てのセグメントが表示されるように
、ィンバータ６２８の出力の位相を１８０度変えること
ができる。同様に、信号ＬＴＯＮを選択的に作動させる
ことによって、データ入力とは無関係に各セグメントを
オフ状態にさせることができる。最後に、全ての数字を
オフにし、先行する零抑制の制御を行うために、個々の
数字のプランキングおよび明滅の内部制御信号ＢＬＡＮ
Ｋをタイミング・制御器４４により発生させることがで
きる。

第２７図に示すように、信号ＢＬＡＮＫは各ノアゲート
５７０へ入力として与えられる。この信号が真になると
各ノアゲート５７０の出力は必ず偽となる。従って、各
ラッチ５６８の出力は真となって数１１１１を表す。Ｂ
ＣＤ系では２進数１１１１（１５）に対する有効な対応
がないから、この数は、ＬＣＤセグメント信号ＳＡ〜Ｓ
Ｊを低レベル状態に置くことにより、デコーダ９０とＲ
ＯＭ９２において元に戻される。従ってＬＣＤは表示を
行わない。以上本発明を特定の実施例について詳しく説
明したが、各種のＰＬＡ、デコーダ、ＲＯＭコードまた
はＲＡＭの構成を変えることにより他の実施例も可能で
ある。

そのような実施例には多数の変警報設定を有するアラー
ム時計も含まれる。たとえば、その警報には第８表に示
すようなものが含まれる。第８表 警報 設 定 単一 月、日、時、分 二重 （月、日）、（月、日） ２ 単一 （月、日）、（時、分） 二重（時、分）、（時、分） ２ 二重 （月、日、時、分）、（月、日） ２二重（月、
日、時、分）、（時、分）その他の実施例には、たとえ
ば２種類の時刻地帯に対応する２つの独立した時刻記録
を同時に刻時できる二重時計を含むことができる。

更に別の実施例は、クロノグラフ／カウンタを含むこと
ができる。たとえば、この実施例を、２つのストップウ
オッチモードと、カウントに用いる累算器と減算器とを
含むように改装できる。この時計は連続する３つの事象
たとえば１着、２着、３着の所要時間を計る３つのスト
ップウオッチと、カウンタを含むことができる。Ｊ 霊 Ｓ 雲 ＜ 」 山 増川 Ｎ。

蛾旨 旨 ■ ○ Ｓ 蟻 雌 船 第３表 旨 ○ ｑ 誓 、侍 船 船 船 ｍ 封 第５表 ぞ ２４時間制御ではこの表示はＨＲ：ＭＩＮへ変更さ
れる第 ６ 表 （第１５図） タイムセットおよび先行零抑制 Ｐ．Ｌ．Ａ‐ ＡＮＤ ＯＲ 第７表 ストップゥオッチ制御ＰＬＡ Ｘ＝空白状態

【図面の簡単な説明】

第１図はシステムの構成を示す本発明の一実施例の簡略
化したブロック図、第２図は２つの時計表示モードと４
つのクロノグラフモードおよびタイムセットモードを有
する一実施例の動作順序を示す流れ図、第３図はＰＬＡ
における典型的なナンドゲートとノアゲートの回路図、
第４図はセグメント表示デコーダにおけるナンドゲート
と、セグメント表示ＲＯＭにおけるノアゲートの回路図
、第５ａ，５ｂ図はタイムセットサイクルと「表示単独
サイクルと、時間増加サイクルとを示すタイミング図、
第６図はＴ、？発生器と、分周率が定められている分周
器の初めの５段とを示すブロック図、第７図は分周器の
残りの部分のブロック図、第８図はＤで３、Ｄで４、Ｔ
２、Ｔ３、Ｔ４マスター・スレーブラッチとタイミング
要求回路のフロック図、第９図はクロノグラフ動作制御
回路のブロック図、第１０ａ図、第１０ｂ図はＲＡＭと
、ＲＡＭマルチプレクサと、出力バスと、蓄積装置の上
部側および下部側をそれぞれ示すブロック図、第１１図
はＰＬＡと、フラッグフリツプフロッブと、ＰＬＡ出力
バスとの簡略化したブロック回路図、第１２図はカレン
ダー修正回路のブロック回路図、第１３図は表示ＲＯＭ
と、ナンドデコーダと、出力マルチプレクサとの略図「
第１４図は数字走査カウンタと、デコーダと、セグメン
トデコーダとのブロック回路図、第１５図は時計順序カ
ゥンタと、クロノグラフ順序カウンタの略図、第１６図
はスイッチに組合わされた主制御回路すなわち時計状態
カウン夕のブロック図、第１７図はクロノグラフ状態カ
ウンタのブロック回路図、第１８図はタイムセットＰＬ
Ａと関連回路のフロック回路図、第１９図はクロノグラ
フＰＬＡ用の論理ブロック図、第２０図は文字、数字Ａ
および数字Ｂ用の論理回路の入力と出力を示す略図、第
２１図はＣＨＲＯＮ ＡとＣＨＲＯＮ Ｂと、時計１ノ
○用の論理回路の入力と出力を示す略図、第２２図はコ
ロン駆動用論理回路の入力と出力を示す略図、第２３図
は磯ね返えり防止発生器と、磯ね返えり防止回路と、Ｃ
ＹＣＬＥＣ信号発生器のフロック図、第２４図は主リセ
ット発生器と高速テスト発生器とのブロック図、第２５
図は電圧変換器への入力と出力を示す略図、第２６図は
初期設定リセット発生器の略図、第２７図はセグメント
駆動ラッチの略図、第２８図はナンドデコーダと「ノア
ＲＯＭと、セグメント駆動器用マルチプレクサのブロッ
ク回路図、第２９図はセグメント駆動器と、直流ラッチ
と、セグメント駆動器への入力および出力を示すブロッ
ク略図、第３０図はセグメント電圧発生器のブロック回
路図である。 ４０・・・・・・主発振器、４２・・…・分周器、４４
・・・・・・タイミング・制御器、４６，５６・・・・
・・ＲＡＭアドレス発生器、４８，９０，２８０，２８
２・・・・・・ナコーダ、５４，２７８・・・・・・Ｒ
ＯＭ、５８・・・・・・時計順序づけ回路、６０・・・
・・４クロノグラフ順序づけ回路、６６，６８，７０…
…マルチプレクサ、７２・・・・・・ＲＡＭ、７６・・
…・アドレスデコーダ、１３５…・・・カレンダー修正
回路、３３６…・・・マスター・スレーブ・ラツチ回路
、４３２・・・…タイムセットＰＬＡ、５１０・・・・
・・弾ね返えり防止回路。 Ｆｉｇ．ｌＦｉｇ・ム 海戦２ Ｆｉｇ．３ 瓦凶，ＳＪ 瓦軸私 Ｆｉ９．６ Ｆｉｇ．７ Ｆｉ９．８ ＦＩｇ．９ Ｆｉｇ．１０ａ Ｆｉｇ．ｌｏｂ Ｆｉｇ．７２ Ｆｉｇ．１１ Ｆｉｇ．１５ Ｆｉｇ．１３ Ｆｉｇ．仏 瓦空凶 Ｆｉｇ．２６ Ｆｉ９．１６ Ｆｉｇ．１７ 有歌３０ Ｆｉ９．１８ Ｆｉｇ．２０ ＦＩｇ．２１ Ｆｉｇ．２２ Ｆｉｇ．２５ Ｆｉ９．２３ Ｆｉｇ．２ム Ｆｉｇ．２７ Ｆｉｇ．２９ Ｆｉｇ．２８

Claims (1)

1. 【特許請求の範囲】 １ 計時信号を発生するための主発振器と、出力信号を
   発生するための出力器とを有する集積回路時計の計時回
   路であつて、前記主発振器に結合されかつ少なくとも前
   記計時信号の一部に応答してアドレスおよび制御信号を
   選択的に発生するための制御器と、この制御器に結合さ
   れて前記アドレスおよび制御信号の少くとも一部を解続
   するためのアドレスデコーダと、このアドレスデコーダ
   に結合され、前記アドレスおよび制御信号に応じて選択
   された２進語を与えるランダム・アクセス・メモリ（Ｒ
   ＡＭ）と、前記アドレスデコーダに結合され、前記アド
   レスおよび制御信号と前記選択された２進後とに応じて
   出力２進語を発生するプログラマブル・ロジツク・アレ
   イ（ＰＬＡ）と、前記ＲＡＭとＰＬＡおよび出力器に結
   合されて前記選択された２進語を前記ＲＡＭとＰＬＡお
   よび出力器に結合させるメモリ制御器とを備えることを
   特徴とする集積回路時計の計時回路。 ２ 特許請求の範囲の第１項に記載の計時回路において
   、前記ＰＬＡは、前記選択された２進語を選択的に増大
   させ、前記選択された２進語を制限値と比較し、もし適
   切であれば桁上げ信号を発生し、前記出力２進語を発生
   するように構成される計時回路。 ３ 特許請求の範囲の第２項に記載の計時回路において
   、前記メモリ制御器は前記ＲＡＭに結合される複数のマ
   ルチプレクサを含み、各マルチプレクサは前記ＲＡＭの
   選択された部分を前記ＰＬＡに結合させるためのもので
   ある計時回路。 ４ 特許請求の範囲の第３項に記載の計時回路において
   、前記メモリ制御器は前記ＲＡＭからの前記選択された
   ２進語を前記出力器に選択的に結合させるための結合器
   を更に含む計時回路。 ５ 特許請求の範囲の第４項に記載の計時回路において
   、前記メモリ制御器は対応する複数の内部フラツグ信号
   を発生するための複数の２進回路素子を含む計時回路。 ６ 特許請求の範囲の第５項に記載の計時回路において
   、前記メモリ制御器は前記選択された２進信号がＰＬＡ
   に結合される以前にその２進信号を一次的に保持する手
   段をそなえた計時回路。７ 特許請求の範囲の第６項に
   記載の計時回路において、前記ＲＡＭはスタチツクメモ
   リであり、前記ＰＬＡはダイナミツク・アレイである計
   時回路。 ８ 特許請求の範囲の第７項に記載の計時回路において
   、前記ＲＡＭとＰＬＡはＣＭＯＳ素子で構成され、前記
   ＰＬＡはナンド・ノア・アレイとして構成される計時回
   路。 ９ 少くとも１つの入力信号を発生するための入力器と
   、周波数基準信号を発生する手発振器と、この主発振器
   と前記入力器に結合され、前記入力信号と前記周波数基
   準信号とに応じて少くとも１つのタイミング。 制御信号を発生するタイミング・制御器と、このタイミ
   ング・制御器に結合され、前記タイミング・制御信号に
   応じてアドレス信号を発生するアドレス発生器と、この
   アドレス発生器と前記タイミング・制御器とに結合され
   、前記タイミング・制御信号に応じて前記アドレス信号
   を解読するアドレスデコーダと、このアドレスデコーダ
   と前記タイミング・制御器とに結合され、前記タイミン
   グ・制御信号に応じて選択された２進語が読出されるＲ
   ＡＭと、前記アドレスデコーダと前記タイミング・制御
   器とに結合され、前記アドレス信号と前記タイミング・
   制御信号とに応じて出力２進語を発生するＰＬＡと、前
   記ＰＬＡとＲＡＭとに結合されて前記ＲＡＭからの選択
   された２進語を前記ＰＬＡに選択的に結合させるための
   メモリと、前記ＲＡＭからの前記選択された２進語を選
   択的に受けるためにこのメモリと前記タイミング・制御
   器および前記アドレス発生器に結合され、前記出力２進
   語と、前記選択された２進語と、前記タイミング・制御
   信号とに応じて出力信号を選択的に発生する出力器とを
   備えることを特徴とする集積回路時計。１０ 特許請求
   の範囲の第９項に記載の時計において、前記ＰＬＡは第
   １と第２の論理アレイを含み、かつそのＰＬＡは、前記
   選択された２進語を選択的に増大させ、前記選択された
   ２進語を制限値と比較し、もし適切であれば桁上げ信号
   を発生し、前記出力２進語を発生するように構成される
   時計。 １１ 特許請求の範囲の第１０項に記載の時計において
   、前記メモリは、前記ＲＡＭに結合され、そのＲＡＭの
   選択された部分を前記ＰＬＡに結合する複数のマルチプ
   レクサと、前記ＲＡＭからの前記選択された２進語を前
   記出力器に選択的に結合させるために前記ＲＡＭとＰＬ
   Ａおよびび出力器に結合されるバスと、複数の内部フラ
   ツグを発生するための対応する複数の双安定回路素子と
   を含み、少くとも１つの双安定回路素子が前記ＰＬＡの
   前記第１と第２の論理アレイの間に結合される計時回路
   。 １２ 特許請求の範囲の第１１項に記載の時計において
   、前記メモリは前記ＰＬＡと前記バスに結合されるカレ
   ンダー修正器を更に含み、このカレンダー修正器は内部
   制御信号を発生するために前記ＰＬＡに結合され、前記
   ＲＡＭから読出された前記選択された２進語に選択的に
   応答する時計。 １３ 特許請求の範囲の第９項に記載の時計において、
   前記アドレス発生器は、前記ＲＡＭ内の選択された場合
   に対応する順序づけられた第１の複数のアドレス信号と
   順序づけられた数字識別信号別とを選択的に発生するた
   めの時計順序カウンタおよび数字走査カウンタと、前記
   タイミング・制御器に結合され、それらのタイミング・
   制御信号に応じてその信号を解読するためのアドレス表
   示デコーダと、前記時計順序カウンタおよび数字走査カ
   ウンタに結合され、前記タイミング・制御信号に応じて
   、前記ＲＡＭ内の選択された場所に対応する順序づけら
   れた第２の複数のアドレス信号を選択的に発生するＲＯ
   Ｍとを含み、このＲＯＭの出力端子は前記ＲＡＭに結合
   され、前記アドレス信号は前記ＲＡＭに結合され、前記
   数字識別信号は前記出力器に結合され、前記時計順序カ
   ウンタおよび数字走査カウンタは前記タイミング・制御
   器に結合されて前記タイミング・制御信号に応答する時
   計。 １４ 特許請求の範囲の第１３項に記載の時計において
   、前記アドレス発生器は、前記タイミング・制御器に結
   合されて、前記ＲＡＭ内の選択された場所に対応する順
   序づけられた第３の複数のアドレス信号を発生するクロ
   ノグラフ順序カウンタを更に含み、このカウンタの出力
   端子は前記ＲＡＭに結合される時計。 １５ 特許請求の範囲の第１３項に記載の時計において
   、前記アドレス発生器は、前記タイミング。 制御器に結合されて前記ＲＡＭ内の選択された場所に対
   応する少くとも１つのアドレス信号を発生する遅延カウ
   ンタを更に含み、このカウンタの出力端子は前記ＲＡＭ
   に結合される時計。１６ 特許請求の範囲の第９項に記
   載の時計において、前記出力器は、前記メモリ制御器に
   結合されて前記ＲＡＭからの前記選択された２進語と前
   記ＰＬＡからの前記出力２進語とを選択的に解読するた
   めの表示デコーダと、この表示デコーダと前記タイミン
   グ・制御器に結合され、前記タイミング・制御信号と前
   記選択された２進語および出力２進語とに応じて表示信
   号を選択的に発生するＲＯＭと、このＲＯＭと前記アド
   レス発生器とに結合されて前記出力信号を発生する出力
   表示器とを含む時計。 １７ 特許請求の範囲の第１６項に記載の時計において
   、前記出力表示器は、前記タイミング・制御器に結合さ
   れて第１セグメント電圧およびその電圧と位相が約１８
   ０度異なる第２セグメント電圧とを発生するセグメント
   電圧発生器と、複数のセグメント駆動回路と、前記クロ
   ツククラツチに結合されるクロツク要求デコーダと、マ
   スター・スレーブラツチと、クロツク発生器とを含み、
   前記各セグメント駆動回路は第１と第２のゲート信号を
   発生するための双安定レベル推移器に結合され、この双
   安定レベル推移器は伝送回路に結合され、この伝送回路
   は前記第１および第２のゲート信号に応答してＬＣＤ装
   置の表示部材へ前記第１および第２のセグメント電圧を
   選択的に結合させるためのものであり、前記双安定レベ
   ル推移器は前記デコーダの出力に応答するものであり、
   このデコーダは前記ＲＯＭと前記アドレス発生器に結合
   される時計。 １８ 特許請求の範囲の第９項に記載の時計において、
   前記タイミング・制御器は、前記主発振器に結合されて
   複数のタイミング信号を発生する分周率を予め定められ
   た分周器と、この分周器と前記入力器に結合されて複数
   の制御信号を発生する主制御器と、この主制御器と前記
   分周器に結合されて複数のクロツク信号を選択的に発生
   する対応する複数のクロツク装置とを含む時計。 １９ 特許請求の範囲の第１８項に記載の時計において
   、前記主制御器は少くとも１つの前記制御信号を発生す
   るために少くとも１つの状態カウンタを含み、このカウ
   ンタは前記入力器に結合されて前記入力信号に応答し、
   前記状態カウンタの出力端子は前記アドレス発生器に結
   合される時計。 ２０ 特許請求の範囲の第１９項に記載の時計において
   、少くとも１つの前記状態カウンタは、前記入力器と前
   記アドレス発生器に結合され、前記入力信号に応じて時
   計およびタイムセツト制御信号を発生するタイムセツト
   状態カウンタと、このカウンタとアドレス発生器とに結
   合され、前記時計およびタイムセツト制御信号と前記ア
   ドレス信号および前記タイミング信号とに応じて複数の
   タイムセツト表示信号を選択的に発生するタイムセツト
   ＰＬＡとを含み、前記集積回路時計に時刻をセツトする
   ために前記タイムセツト表示信号は前記ＲＡＭ内に貯え
   られている選択された２進語を選択的に増大させて表示
   させる時計。 ２１ 特許請求の範囲の第１９項に記載の時計において
   、少くとも１つの前記状態カウンタは、前記入力器と前
   記アドレス発生器とに結合され、前記入力信号に応答し
   てクロノグラフ制御信号を発生するクロノグラフ状態カ
   ウンタと、少くともこのカウンタに結合され、少くとも
   クロノグラフ制御信号に応じて複数のクロノグラフ表示
   信号を選択的に発生するクロノグラフＰＬＡとを含み、
   前記クロノグラフ表示信号は少くとも１つのストツプウ
   オツチモードで動作させるために前記ＲＡＭに貯えられ
   ている選択された２進語を選択的に増大させ、かつ表示
   させる時計。 ２２ 特許請求の範囲の第１９項に記載の時計において
   、前記主制御器は前記クロツク装置を前記分周器に選択
   的に結合するための高速テスト器を含むから、前記出力
   器の可能な各状態は前記主制御器により通常開始される
   よりも高速に開始できる時計。 ２３ 少くとも１つの入力信号を発生する入力器と、周
   波数基準信号を発生するための主発振器と、この主発振
   器と前記入力器とに結合され、前記入力信号と前記周波
   基準信号とに応じて複数のタイミング信号と複数の制御
   信号を発生するタイミング・制御器と、このタイミング
   ・制御器に結合され、前記タイミング・制御信号に応じ
   て複数のアドレス信号を発生するアドレス発生器と、こ
   のアドレス発生器と前記タイミング・制御器とに結合さ
   れ、前記タイミング・制御信号に応じて前記アドレス信
   号を解続するアドレスデコーダと、このアドレスデコー
   ダと前記タイミング・制御器とに結合されるＲＡＭと、
   前記アドレスデコーダと前記タイミング・制御器とに結
   合され、前記アドレス信号と前記タイミング・制御信号
   とに応じて出力２進語を発生するＰＬＡと、このＰＬＡ
   と前記ＲＡＭに結合されるメモリと、このメモリと前記
   タイミング・制御器および前記アドレス発生器に結合さ
   れる出力器とを備え、前記制御器は複数の制御信号を選
   択的に発生するために少くとも１つのＰＬＡを含む、前
   記アドレス発生器は前記複数のアドレス信号を選択的に
   発生するためにデコーダーＲＯＭ回路を含み、前記タイ
   ミング・制御信号に応じて前記ＲＡＭから選択された２
   進語が読出され、前記メモリは前記ＲＡＭからの選択さ
   れた２進語を前記ＰＬＡに選択的に結合させるとともに
   、前記ＰＬＡからの選択された２進語を前記ＲＡＭに結
   合させ、かつ前記メモリは前記ＲＡＭからの前記選択さ
   れた２進語を前記出力器に選択的に結合させるとともに
   、前記ＰＬＡからの前記出力を前記出力器に結合させ、
   前記出力器は前記出力２進語と、前記選択された２進語
   と、前記タイミング・制御器に応じて複数の出力信号を
   選択的に発生し、前記出力器は前記複数のアドレス信号
   を発生するためにデコーダーＲＯＭ回路を含むことを特
   徴とする集積回路時計。