JPS6362712B2

JPS6362712B2 -

Info

Publication number: JPS6362712B2
Application number: JP55153650A
Authority: JP
Priority date: 1980-10-31
Filing date: 1980-10-31
Publication date: 1988-12-05
Also published as: JPS5777988A

Description

【発明の詳細な説明】この発明は、外部操作スイツチの操作で入力さ
れるパルス信号を計数する複数のカウンタを備え
たカウンタ機能付電子機器に関する。

最近、電子式デイジタル腕時計、小型電子式計
算機等は、多機能化が進み、外部操作スイツチの
操作で入力されるパルス信号を計数する複数のカ
ウンタを備えたカウンタ機能を設けたものが知ら
れており、このカウンタ機能は、例えば、ゲーム
の得点を個人別あるいはチーム別に各カウンタに
設定し、これら各カウンタに設定された内容を表
示することにより、ゲームの得点表示機能として
使用されている。

しかし、ゲームの得点結果を各カウンタに個人
別あるいはチーム別に設定する場合には、各人あ
るいは各チーム毎に、その得点に応じた回数だけ
スイツチを操作しなければならず、スイツチの操
作回数が極めて多くなつてしまうといつた欠点が
ある。特に、同じゲームを何回も繰り返して総得
点の優劣により、勝敗を決するゲームを行つた場
合には、各ゲームが終了する毎に、その回の得点
結果を入力するスイツチ操作を行う必要があり、
手間のかかるものであつた。

この発明は、前記事情に基づいてなされたもの
で、その目的とするところは、外部操作スイツチ
の操作で入力されるパルス信号を受ける毎に内容
が１ずつ増加あるいは減少する複数のカウンタを
備えたカウンタ機能付電子機器であつて、各カウ
ンタのうち一つのカウンタの内容が＋１に増加さ
れた場合には他の一つのカウンタの内容を−１に
減少することにより、スイツチの操作回数を削減
してスイツチの操作性を向上させたカウンタ機能
付電子機器を提供することにある。

以下、この発明の一実施例を第１図ないし第７
図を参照して具体的に説明する。図において符号
１は基準クロツク信号を発生する発振回路、２は
前記基準クロツク信号を１秒信号に分周する分周
回路、３は前記１秒信号を計数して時、分、秒の
時刻情報及び月、日、曜日の日付情報を得る計時
計数回路である。この計時計数回路３で得られた
計時情報は、ゲート回路G₁及び表示切替制御回
路４を順次介して液晶表示部５に送られ、デイジ
タル表示される。

ここで、第２図を参照にして液晶表示部５の構
成を説明する。この液晶表示部５には、２桁の数
字を表示する数字表示体５Ａ〜５Ｅ、曜日を表示
する文字表示体５Ｆ及び午前／午後を表示する
AM／PM表示体のほか、数字表示体５Ａ〜５Ｄ
に対応する棒状表示体５Ga〜５Gdを有する。な
お、棒状表示体５Ga〜５Gdはその点灯表示によ
り対応する数字表示体５Ａ〜５Ｄに表示された数
字が負であることを明示するほか、棒状表示体５
Gb及び５Gdは数字表示体５Ａと５Ｂあるいは５
Ｃと５Ｄとの区切りを明示する。

次に、第１図に戻つて他の回路構成について説
明する。符号Sa，S₁〜S₄，Sbは時計外部から操
作可能な外部操作スイツチである。スイツチSa
の操作信号は、ワンシヨツト回路６に入力され、
ワンシヨツト回路６からパルス信号を出力させ
る。このパルス信号は各種の動作モードを指定す
る４進のモードカウンタ７に与えられ、その内容
を歩進させる。このモードカウンタ７は前記パル
ス信号が入力される毎に、その内容が「０」、
「１」、「２」、「３」、「０」……のように歩進され
、
その内容に対応するモード指定信号“０”〜
“３”を出力する。なお、前記モード指定信号
“０”はゲート回路G₁にゲート制御信号として与
えられる。

また、前記スイツチS₁〜S₄，Sbの操作信号は、
前記モード指定信号“１”が夫々ゲート制御信号
として入力されている各アンドゲート８〜１１の
うち、対応するアンドゲートに与えられる。これ
ら各アンドゲート８〜１１からは、対応するスイ
ツチの操作信号が出力され、対応するワンシヨツ
ト回路Ａ〜Ｄの遅延回路１２Ａ〜１２Ｄに与えら
れる。

前記各ワンシヨツト回路Ａ〜Ｄは、前記遅延回
路１２Ａ〜１２Ｄのほか、対応する遅延回路１２
Ａ〜１２Ｄの出力信号が入力される遅延回路１３
Ａ〜１３Ｄ、対応する遅延回路１３Ａ〜１３Ｄの
出力信号が入力されるインバータ１４Ａ〜１４
Ｄ、対応するインバータ１４Ａ〜１４Ｄ及び遅延
回路１２Ａ〜１２Ｄの出力信号が入力されるアン
ドゲート１５Ａ〜１５Ｄを有しており、これら各
アンドゲート１５Ａ〜１５Ｄからは、対応する遅
延回路１２Ａ〜１２Ｄの立ち上がりからインバー
タ１４Ａ〜１４Ｄの出力信号の立ち下がり（遅延
回路１３Ａ〜１３Ｄの立ち上がり）までの間、２
値論理レベルのハイレベルとなるワンシヨツトの
パルス信号を出力する。なお、遅延回路１２Ａ〜
１２Ｄ，１３Ａ〜１３Ｄには、分周回路２から取
り出された所定周波数のクロツク信号φが与えら
れており、そして、遅延回路１２Ａ〜１２Ｄ，１
３Ａ〜１３Ｄは入力されるクロツク信号φに同期
して遅延動作を行う。

前記遅延回路１３Ａ〜１３Ｄの出力信号はオア
ゲート１６にも与えられており、このオアゲート
１６の出力信号は、対応するアンドゲート１５Ａ
〜１５Ｄからパルス信号が入力されるアンドゲー
ト１７〜２０にゲート制御信号として夫々与えら
れる。また、オアゲート１６の出力信号はインバ
ータ２１に与えられており、このインバータ２１
の出力信号は、対応するアンドゲート１５Ａ〜１
５Ｂからパルス信号が入力されるアンドゲート２
２〜２５にゲート制御信号として夫々与えられ
る。

前記各アンドゲート２２〜２５から出力される
ワンシヨツトのパルス信号は、対応するアツプダ
ウンカウンタ２６〜２９の＋１入力端子に与えら
れ、その内容を＋１に歩進し、また、前記各アン
ドゲート１７〜２０から出力されるワンシヨツト
のパルス信号は、対応するアツプダウンカウンタ
２６〜２９の−１入力端子に与えられ、その内容
を−１に歩進する。

前記スイツチSbの操作信号はワンシヨツト回
路３０に与えられ、ワンシヨツト回路３０からパ
ルス信号を出力させる。このパルス信号はｎ進カ
ウンタ３１に与えられ、その内容を＋１に歩進す
ると共に、前記モード指定信号“１”がゲート制
御信号として入力されるアンドゲート３２に与え
られる。なお、ｎ進カウンタ３１は入力されるパ
ルス信号の立ち下がりに同期してその内容が＋１
に歩進されるようになつている。前記アンドゲー
ト３２から出力されるワンシヨツトのパルス信号
は、遅延回路３３を介して各アツプダウンカウン
タ２６〜２９のリセツト端子Ｒに与えられ、その
内容をクリアする。

前記各アツプダウンカウンタ２６〜２９の内容
は、前記モード指定信号“１”がゲート制御信号
として入力されるゲート回路G₂及び表示切替制
御回路４を順次介して表示部５に送られ、デイジ
タル表示されるほか、アンドゲート３２からのパ
ルス信号がゲート制御信号として入力されるゲー
ト回路G₃を介してメモリ部３４に送られる。

前記メモリ部３４は４列ｎ行の記憶内容量を有
し、各列アドレスはアツプダウンカウンタ２６〜
２９に対応し、また各行アドレスはｎ進カウンタ
３１の内容に対応している。このメモリ部３４に
はアンドゲート３２から出力されるパルス信号が
読み出し／書き込み信号Ｒ／Ｗとして与えられて
おり、このメモリ部３４は前記パルス信号が２値
論理レベルの“０”の時、読み出しの指定を受
け、また、“１”の時、書き込みの指定を受ける。
また、メモリ部３４にはｎ進カウンタ３１の内容
がゲート回路G₄を介して行アドレスを指定する
アドレス情報として与えられており、書き込みの
指定を受けている時、指定された行アドレスの各
列には、対応するアツプダウンカウンタ２６〜２
９の内容が書き込まれ、また、読み出しの指定を
受けている時、指定された行アドレスの各列に記
憶されている内容が並列的に読み出される。この
メモリ部３４から読み出された内容は、モード指
定信号“２”がゲート制御信号として入力されて
いるゲート回路G₅及び表示切替制御回路４を順
次介して表示部５に送られ、デイジタル表示され
る。また、メモリ部３４には、前記モード指定信
号“３”が読み出し指令信号として与えられてお
り、このモード指定信号“３”が入力されている
間、メモリ部３４に記憶されている全ての内容が
各列アドレス毎に読み出され、前記モード指定信
号“３”がゲート制御信号として入力されている
ゲート回路G₆を介して、演算部３５に送られ、
所定の演算が施される。

前記演算部３５は、入力されるメモリ部３４の
内容、すなわち、列アドレスの各行に記憶されて
いる内容を加算出力するもので、この演算結果デ
ータは表示切替制御回路４を介して表示部５に送
られデイジタル表示される。

前記ゲート回路G₄にはアンドゲート３２から
出力されるパルス信号及び前記モード指定信号
“２”がオアゲート３６を介してゲート制御信号
として与えられており、このゲート回路G₄が開
成されるタイミングに同期してｎ進カウンタ３１
の内容はゲート回路G₄から出力される。また、
ｎ進カウンタ３１の内容は、前記モード指定信号
“１”及び“２”がオアゲート３７を介してゲー
ト制御信号として入力されているゲート回路G₇
及び表示切替制御回路４を順次介して表示部５に
送られ、デイジタル表示される。

なお、表示切替制御回路４にはモード指定信号
“０”〜“３”が夫々表示切替信号として与えら
れる。

次に、前述の如く構成された電子時計の表示動
作と、例えば、ゲームの得点を個人あるいははチ
ーム別に入力する動作について第３図ないし第７
図を参照して説明する。モードカウンタ３１の内
容「０」にセツトされている時には、ゲート回路
G₁が開成され、計時計数回路３で得られた計時
情報が、表示部５に送られ、例えば、第３図に示
すように、「10月28日、日曜日、午前12時35分40
秒」が表示される。

この通常時刻表示モードにおいて、スイツチ
Saを１回操作すると、モードカウンタ７の内容
は「０」から「１」歩進され、ゲームの得点表示
モードに切替わる。すなわち、モードカウンタ７
からモード指定信号“１”が出力されると、ゲー
ト回路G₂及びG₇が開成されるので、各アツプダ
ウンカウンタ２６〜２９の内容とｎ進カウンタ３
１の内容とが表示部５に送られ、各人あるいは各
チーム毎の得点結果が数字表示体５Ａ〜５Ｄに表
示されると共に、ゲート回数が数字表示体５Ｅに
表示される。なお、初回の得点結果を入力する前
において、数字表示体５Ｅに表示されているゲー
ム回数を見ながらｎ進カウンタ３１の内容を
「１」に設定した場合の表示状態は、第４図に示
すようになる。

次に、初回のゲームの得点結果を入力する動作
について説明する。前記ゲームの得点表示モード
において、例えば、スイツチS₁を操作すると、ア
ンドゲート８からは第５図２に示すスイツチS₁の
操作信号が出力される。そして、遅延回路１２
Ａ，１３Ａは第５図１に示すクロツク信号に同期
して第５図３，４に示す信号を出力するので、ア
ンドゲート１５Ａからは第５図５に示すワンシヨ
ツトのパルス信号が出力される。このワンシヨツ
トパルスの出力時には、オアゲート１６の出力信
号が第５図６に示すようにローレベル、また、イ
ンバータ２１の出力信号が第５図７に示すように
ハイレベルとなつているので、アンドゲート２２
からは第５図８に示すようなワンシヨツトのパル
ス信号が出力され、対応するアツプダウンカウン
タ２６の＋１入力端子に与えられる。その結果、
アツプダウンカウンタ２６の内容は＋１される。

そして、スイツチS₁を操作している間、他のス
イツチS₂〜S₄のうち何れかのスイツチ、例えば、
スイツチS₈を操作すると、アンドゲート１０から
は第５図９に示すスイツチS₈の操作信号が出力さ
れる。そして、遅延回路１２Ｃ，１３Ｃは、第５
図１０，１１に示す信号を出力するので、アンド
ゲート１５Ｃからは第５図１２に示すワンシヨツ
トのパルス信号が出力される。このとき、先ほど
のスイツチS₁の操作状態によつてオアゲート１６
の出力信号は、第５図６に示すようにハイレベル
となつているので、アンドゲート１９からは第５
図１３に示すようなワンシヨツトのパルス信号が
出力され、対応するアツプダウンカウンタ２８の
−１入力端子に与えられる。その結果、アツプダ
ウンカウンタ２８の内容は−１される。従つて、
スイツチS₁を操作している状態において、スイツ
チS₈を操作した場合には、アツプダウンカウンタ
２６の内容が＋１されると共に、アツプダウンカ
ウンタ２８の内容が−１されるので、この場合の
表示状態は、第６図に示すようになる。

以下、同様に、例えば、スイツチS₁を操作して
いる状態において、スイツチS₂，S₄を操作する
と、アツプダウンカウンタ２６の内容が＋１され
ると共に、アツプダウンカウンタ２７，２９の内
容が−１される。また、例えば、スイツチS₂を操
作している状態において、スイツチS₁，S₃，S₄を
操作した場合も同様である。

このようなスイツチ操作を行うことにより、各
アツプダウンカウンタ２６〜２９には、スイツチ
の操作回数に応じた得点あるいは失点が設定され
る。なお、各アツプダウンカウンタ２６〜２９に
設定された値の総和は、常にゼロである。しかし
て、各アツプダウンカウンタ２６〜２９に設定さ
れた内容は、表示部５に表示されるので、この表
示を見れば、各チームは、１ゲーム目における他
のチームの得点あるいは失点を知ることができ
る。

そして、１ゲーム目の得点あるいは失点を確認
した後は、ゲームの得点表示モードにおいて、ス
イツチS₆を１回操作する。これによつて、アンド
ゲート３２からはワンシヨツトのパルス信号が出
力されるので、ゲート回路G₃及びG₄が開成され
ると共に、メモリ部３４は書き込みの指定を受け
る。従つて、メモリ部３４には各アツプダウンカ
ウンタ２６〜２９の内容及びｎ進カウンタ３１の
内容が与えられるので、メモリ部３４はｎ進カウ
ンタ３１の内容に対応する行アドレス、すなわ
ち、行アドレス「１」が指定されると共に、この
行アドレスの各列に対応するアツプダウンカウン
タ２６〜２９の内容が書き込まれる。従つて、メ
モリ部３４には、第７図に示すように、１ゲーム
目のチーム別得点、失点結果が記憶される。

その後、遅延回路３３からワンシヨツトのパル
ス信号が出力されるので、各アツプダウンカウン
タ２６〜２９の内容は、クリアされる。また、ｎ
進カウンタ３１はワンシヨツト回路３０から出力
されるパルス信号の立ち下がりに同期してその内
容が＋１され、「２」となる。従つて、この状態
においては、２ゲーム目の得点、失点結果を各ア
ツプダウンカウンタ２６〜２９に設定することが
できる。

このような操作を各ゲーム終了する毎に行うこ
とにより、各ゲームの得点、失点を個人別あるい
はチーム別にメモリ部３４に記憶させることがで
きる。

しかして、スイツチSaを操作してモードカウ
ンタ７の内容を「２」にセツトすると、メモリ部
３４に記憶されている各ゲームの得点結果を順次
表示させることができる。すなわち、モードカウ
ンタ７の内容が「２」にセツトされると、ゲーム
回路G₄及びG₅が開成され、ｎ進カウンタ３１の
内容がメモリ部３４に与えられる。このとき、読
み出し指定を受けているメモリ部３４は、ｎ進カ
ウンタ３１の内容に対応する行アドレスが指定さ
れると、指定された行アドレスの各列に記憶され
ている内容が並列的に読み出され、ゲート回路
G₅を介して表示部５に送られ、表示される。従
つて、スイツチSbを操作してｎ進カウンタ３１
の内容を歩進する毎に、メモリ部３４の行アドレ
スが順次変更されるので、記憶内容は行アドレス
毎に読み出され、表示される。これによつて、ゲ
ーム途中において、それまでの各ゲームの結果を
知ることができる。

しかして、最終ゲームが終了した場合には、ス
イツチSaを１回操作してモードカウンタ７の内
容を「３」にセツトすることにより、個人別ある
いはチーム別の総得点・失点を表示させることが
できる。すなわち、モードカウンタ７からモード
指定信号“３”が出力されると、メモリ部３４に
記憶されている全ての内容が、各列アドレス毎に
順次読み出され、モード指定信号“３”によつて
開成されるゲート回路G₆を介して演算部３５に
送られる。そして、演算部３５において、個人別
あるいはチーム別の総得点、失点が算出され、表
示部５に送られて順次表示される。

このような構成では、各カウンタ２６〜２９の
うち一つのカウンタの内容が＋１に増加された場
合には他の一つのカウンタの内容が−１に減少さ
れ、各カウンタ２６〜２９の内容の総和が常にゼ
ロとなるようにしたから、ゲームの得点を各カウ
ンタ２６２９に設定する場合において、スイツチ
の操作回数を大幅に削減することができる。

また、各アツプダウンカウンタ２６〜２９の内
容は、各ゲームが終了する毎に、メモリ部３４に
記憶されるので、ゲームの途中においては、それ
までの各ゲーム結果を読み出して表示させること
ができると共に、最終ゲームが終了した後は、メ
モリ部３４から個人あるいはチーム別に各ゲーム
の得点結果を読み出し、演算部３５で個人あるい
はチーム別の総得点を算出して表示させることが
できる。

なお、第８図は、この発明の他の実施例に係る
表示部の構成を示したもので、この実施例は、曜
日を表示する７つのドツト表示体を併用してゲー
ム回数を表示するようにしたものである。このよ
うに構成すれば、得点表示とゲーム回数表示とを
容易に識別することができる。

なお、前記実施例においては、スイツチS₁〜S₄
のうち一つのスイツチ例えばスイツチS₁を１回操
作し、次いでこのスイツチS₁を操作したままの状
態で、他のスイツチS₃を操作すると、最初に操作
されたスイツチS₁に対応するアツプダウンカウン
タの内容が＋１され、後に操作されたスイツチに
対応するアツプダウンカウンタの内容が−１され
全体としてゼロとなるように構成したが、全体と
してゼロにする必要のない場合にはスイツチS₁と
S₃の操作回数を異ならせればよいものであり、例
えば、スイツチS₁を２回操作し、２回目の押圧操
作中にスイツチS₃を３回操作すればスイツチS₁に
対応するカウンタは＋２され、スイツチS₂に対応
するカウンタは−３される。また、最初に操作さ
れたスイツチに対応するアツプダウンカウンタの
内容が−１され、後に操作されたスイツチに対応
するアツプダウンカウンタの内容が＋１される方
式であつてもよい。また、各スイツチS₁〜S₄のう
ちの一つのスイツチを操作する毎に、このスイツ
チに対応するアツプダウンカウンタの内容が＋１
ずつ増加されると共に、他のスイツチに対応する
各アツプダウンカウンタの内容が所定の順序で順
次−１される方式あるいはこの方式の増加、減少
を逆にした方式であつてもよい。

また、ゲーム時間に制限があるのものは、秒表
示体あるいは曜日表示体を併用してゲームの経過
時間あるいは残り時間を表示するようにしてもよ
い。

さらに、この発明は、ゲーム得点表示機能以外
の用途にも使用することができ、また、電子時計
以外の電子機器にも適用することができる。

この発明は、以上詳細に説明したように、外部
操作スイツチの操作で入力されるパルス信号を受
ける毎に内容が１ずつ増加あるいは減少する複数
のカウンタを備えたカウンタ機能付き電子機器で
あつて、各カウンタのうち一つのカウンタの内容
が＋１に増加された場合には他の一つのカウンタ
の内容を−１に減少するように構成したから、ス
イツチ操作が簡略化され、使い易いものとなる。

【図面の簡単な説明】

第１図ないし第７図は、この発明の一実施例を
示したもので、第１図はこの発明を適用した電子
時計の回路構成図、第２図は表示部の構成図、第
３図及び第４図は表示モードを切替えた場合の表
示状態図、第５図は各種信号の出力波形図、第６
図はスイツチS₁〜S₄の操作手順に応じた表示状態
図、第７図はメモリ部の内容を示した図、第８図
はこの発明の他の実施例に係る電子時計の表示部
を示した構成図である。 S₁〜S₄……外部操作スイツチ、Ａ〜Ｄ……ワン
シヨツト回路、７……モードカウンタ、１６……
オアゲート、１７〜２０，２２〜２５……アンド
ゲート、２１……インバータ、２６〜２９……ア
ツプダウンカウンタ。

Claims

【特許請求の範囲】１複数の操作スイツチS₁，S₂，S₃，S₄と、この複数の操作スイツチそれぞれに対応して設
けられる複数の計数手段２６，２７，２８，２９
と、前記複数の操作スイツチの一つが単独操作され
た際にこの単独操作された操作スイツチに対応す
る計数手段に所定数だけ加算を行なわせる加算制
御手段８〜１１，１２Ａ〜１２Ｄ、１３Ａ〜１３
Ｄ，１４Ａ〜１４Ｄ，１５Ａ〜１５Ｄ，２１〜２
５と、前記複数の操作スイツチの一つが操作されてい
る間に他の操作スイツチが操作された際にこの他
の操作スイツチに対応する計数手段に所定数だけ
減算を行なわせる減算制御手段１６〜２１と、を具備したことを特徴とするカウンタ機能付電子
機器。