DE2622847A1 - Schaltungsanordnung zum erzeugen und speichern eines mit stellsignalen veraenderbaren analogen elektrischen signals - Google Patents

Description

SIEMENS /JiTISNGESELLSCHAFT '' Unser Zeichegg 2 2 8 4 7 Berlin und I€inchen η VPA 76 P 3734 BRD

Schaltungsanordnung zum Erzeugen und Speichern eines mit Stellsignaien veränderbaren analogen elektrischen Signals

. Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeuger, und Speichern eines analogen elektrischen Signals, dessen Größe mit Stellsignalen veränderbar ist.

Aus d'ir Druckschrift "McMOS Handbook" 2. Auflage, 1974, Seite 11 von Motorola ist eine Schaltungsanordnung mit zwei Frequenzteilern bekannt, denen Impulse zugeführt v/erden und denen eine bistabile Kippstufe nachgeschaltet ist. Diese Schaltung dient zur Digital-Analog-Umsetzung und nicht zum Erzeugen und Speichern eines analogen Signals, das mit Stellsignalen veränderbar sein soll.

Ferner ist ein programmierbarer Analogspeicher von Siemens unter

der Typennummer S 175 bekannt geworden, der je zu speicherndem Analogsignal einen Zweirichtungszähler enthält, dessen Stand mit einem Digital-Analog-Umsetzer in ein analoges Ausgangssignal umgesetzt v/ird. Derartige Anordnungen werden z. B. in Fernsehgeräten verwendet, um die von der Fernsteuerung eintreffenden Steuersignale in'analoge Signale umzusetzen, mit denen die Lautstärke, Helligkeit, Farbsättigung usf. eingestellt v/erden können. Der Nachteil dieser bekannten Anordnung ist, daß aufwendige Zweirichtungszähler verwendet sind.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Erzeugen und Speichern eines mit Stellsignalen veränderbaren analogen Signals vorzuschlagen, die sich gegenüber der bekannten Anordnung durch einen geringen Aufwand auszeichnet.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zwei Frequenzteiler vorhanden sind, an deren Eingänge ein Taktgeber und

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■an deren Ausgänge eine Phasenvergleichsanordnung angeschlossen ist, welche die Phasendifferenz der Ausgangssignale der Frequenzteiler in das analoge Ausgangssignal umsetzt, und daß die Phasendifferenz der Ausgangssignale der Frequenzteiler mit den Stellsignalen veränderbar ist.

Das gewünschte Analogsignal wird in einer solchen Anordnung aus der Phasendifferenz der Ausganvsimpulse von zwei Frequenzteilern abgeleitet, die, wenn die Größe des Analogsignals nicht verstellt wird, das gleiche Untersetzung,^verhältnis haben und mit derselben Anzahl von Taktimpulsen angesteuert sind, so daß sie mit gleichen Zyklusfrequenzen durchgezählt v/erden und eine einmal eingestellte Phasendifferenz ihrer Ausgangsimpulse und somit das erzeugte Analogsignal aufrechterhalten wird. Zum Verändern der Phasendifferenz der Ausgangsimpulse und damit des Analogsignals gibt es mehrere Möglichkeiten:

Die Frequenzteiler haben gleiches Untersetzungsverhältnis und werden von einem einzigen Taktgenerator über Logikglieder angesteuert. Diese Logikglieder sind Torschaltungen, die entweder die Taktimpulse für den einen oder für den anderen Frequenzteiler unterdrücken, je nach dem, ob die Phasendifferenz verkleinert oder vergrößert werden soll.

Die Logikglieder können auch so gestaltet sein, daß über sie Zusatzimpulse des Taktgebers dem einen oder dem anderen Frequenzteiler hinzufügbar sind.

Ferner kann einem Frequenzteiler stets eine konstante Frequenz zugeführt werden, während dem anderen ein Logikglied vorgeschaltet ist, das in drei Betriebszuständen arbeiten kann, einem ersten, in dem es dieselbe Anzahl von Taktimpulsen je Zeiteinheit zum nachgeordneten Frequenzteiler durchschaltet, wie Taktimpulse zum anderen Frequenzteiler gelangen, einem zweiten, in dem eine höhere Anzahl von Taktimpulsen, und einem dritten, in dem eine niedrigere Anzahl von Taktimpulsen je Zeiteinheit durchgeschäVfcet v/erden.

Eine weitere Möglichkeit zum Verstellen des analogen Ausgangssignals ist, daß mit dem Stellsignal mindestens einer der beiden

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Frequenzteiler sich auf ein anderes Teilerverhältnis umschalten läßt. Können beide Frequenzteiler umgeschaltet werden, so genügt es, wenn die Frequenzteiler auf zwei Teilerverhältnisse umschaltbar sind. Ist aber das Teilerverhältnis des einen Frequenzteilers konstant und wird dieser mit Impulsen konstanter Frequenz angesteuert, so soll der andere Frequenzteiler in drei Betriebszustände umschaltbar sein, in deren ersten das Teilerverhältnis gleich dem des ersten Frequenzteilers ist, in deren zweiten das Teilerverhältnis kleiner und in deren dritten es größer ist als das des ersten Frequenzteiler;=, Beispielsweise können die Teiler von 1000 : 1 auf 999 : 1 oder 1001 : 1 umschaltbar sein.

Schließlich kann zum Verstelle-n des Ausgangssignals der erste Frequenzteiler an einen Oszillator konstanter Frequenz angeschlossen und dem anderen Frequenzteiler ein Oszillator mit veränderbarer Frequenz vorgeschaltet werden. Wird das Analogsignal nicht verstellt, fehlt also ein Stellsignal, werden die beiden Oszillatoren starr miteinander verkoppelt. Tritt ein Stellsignal auf, so wird die Frequenz des einen Oszillators gegenüber der des anderen erhöht oder erniedrigt. Bei Fehlen eines Stellsignals kann auch ein Oszillator beide Frequenzteiler ansteuern.

Ist das Stellsignal ein konstantes Signal und werden mit diesem alle Eingangsimpulse für einen Frequenzteiler gesperrt, z. B. mit Hilfe eines Logikgliedes, so wird das Analogsignal sehr schnell verstellt. Eine langsamere Verstellung kann dadurch erreicht werden, daß das Stellsignal von einem Zeitgeber mit kleinem Puls-Pausen-Verhältnis freigegeben wird. Die Phasendifferenz der Ausgangsimpulse der Frequenzteiler wird dann nur während kurzer Zeiten verstellt, so daß sich eine allmähliche Veränderung des analogen Ausgangssignals ergibt. Wird ein analoges -Stellsignal verwendet, so wird dies zweckmäßig einem Dreipunktschalter zugeführt, der in Abhängigkeit von Amplitude und Polarität des Stellsignals ein Steuersignal für ein Logikglied, für einen Frequenzteiler mit umschaltbarem Teilerverhältnis oder für einen Taktgeber mit veränderbarer Frequenz erzeugt. Wird der Dreipunktschalter über einen Tiefpaß gegengekoppelt, so erhält man einen Impulsdauermodulator, der Steuersignale mit einem Puls-Pausen-Verhältnis abgibt, das in etwa proportional zur Größe des analogen Stellsignals ist,

d. h., je größer das Stellsignal ist, um so schneller wird die

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Phasendifferenz der Ausgangsimpulse der Frequenzteiler und damit das analoge Ausgangssignal verstellt.

Sollen mehrere Analogsignale erzeugt und gespeichert werden, so kann für jedes Analogsignal ein Speicherfrequenzteiler vorgesehen sein, dessen Ausgangssignale dem einen Eingang jeweils einer Phasenvergleichsanordnung zugeführt sind, deren anderer Eingang an einen Bezugsfrequenzteiler angeschlossen ist. Es ist nur ein Bezugsfrequenzteiler vorhanden, der stets mit konstanter Frequenz bei gleichbleibendem Teilerverhältnis durchgezählt wir:L, während an den Speicherfrequenzteiler die oben beschriebenen Maßnahmen zum Verändern der Phasendifferenz vorgenommen werden, -wie Änderung des Teilerverhältnisses, Änderung der Frequenz de:." Taktimpulse oder Hinzufügen oder Sperren von Taktimpulsen.

Als Phasenvergleichsanordnung werden bevorzugt zwei Ausführungen verwendet* Die eine enthält eine bistabile Kippstufe, die mit ihren Eingängen an die Ausgänge der Frequenzteiler angeschlossen ist, und ein Filter aufweist, das der bistabilen Kippstufe nachgeordnet ist. Vom Ausgang des Filters kann das analoge Ausgangssignal abgenommen werden. Für den Einsatz der anderen Ausführungsform wird vorausgesetzt, daß die Frequenzteiler Zähler gleicher Zählkapazität sind, deren Digitalausgänge mit den Eingängen einer Rechenschaltung verbunden sind, die aus der Differenz der in den beiden Zählern aufsummierten Impulse einen dem analogen Ausgangssignal entsprechenden Digitalwert bildet und mit den Vorzeichen oder Übertragsignalen einen Umschalter steuert, dem einerseits eine Referenzspannung und andererseits ein Massepotential zugeführt ist und an den ein das analoge Ausgangssignal liefernder Tiefpaß angeschlossen ist. Bei dieser Ausführungsform steht somit außer dem analogen Ausgangssignal auch ein entsprechendes Digitalsignal ZUi' Verfügung.

Die beschriebene Anordnung kann ohne großen Mehraufwand zum Speiehern eines oder mehrerer Analogsignale ausgebaut werden, indem an den Ausgang des Frequenzteilers eine Nachführungsschaltung angeschlossen ist, welche die Phasendifferenz der Ausgangsimpulse der Frequenzteiler mit einem analogen Eingangssignal vergleicht und in Abhängigkeit des Vergleichsergebnisses ein Ausgangssignal abgibt, das als Stellsignal für die Veränderung der Phasendiffe-

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r"enz verwendet wird. Zum Speichern von mehreren Analog signal en wird je Analogsignal ein Speicherfrequenzteiler eingesetzt. Je Speicherfrequenzteiler kann ein Nachführungsnetzwerk vorgesehen sein, so daß die Phasendifferenz der Ausgangsimpulse von mehreren Speicherfrequenzteilern gegenüber den Ausgangsimpulsen des Bezugsfrequenzteilers gleichzeitig verstellt werden kann. Es ist aber auch möglich, nur ein Nachführungsnetzwerk einzusetzen, das wahlweise mit einem Speicherfrequenzteiler verbunden wird.

Anhand der Zeichnungen, in denen Ausführungsbeispiele d-ir Erfindung dargestellt sind, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert.

Figur 1 zeigt eine Schaltungsanordnung zum Erzeugen eines Analogsignals, dessen Größe in Abhängigkeit von zwei Steuersignalen veränderbar ist.

Figur 2 veranschaulicht die Wirkungsweise der Anordnung nach Figur 1.

In Figur 3 ist eine Anordnung zum Erzeugen und Speichern von mehreren Analogsignalen dargestellt.

In den Figuren 4 und 6 sind zwei Schaltungsanordnungen zum Speichern von mehreren Analogsignalen gezeigt.

In Figur 5 sind Einzelheiten der in den Anordnungen nach den Figuren 5 und 7 verwendeten Nachführungsnetzwerke gezeigt. Figur 7 zeigt eine weitere Schaltungsanordnung zum Speichern eines Analogsignals.
Figur 8 verdeutlicht die Arbeitsweise der Anordnung nach Figur 7.

In Figur 1 sind mit 1 und 2 zwei Frequenzteiler mit gleichem Teilerverhältnis bezeichnet, an deren Eingänge 3 und 4 jeweils der Ausgang einer Torschaltung 5 und 6 angeschlossen ist. Die jeweils einen Eingänge 7 und 8 der Torschaltungen 5 und 6 sind an den Ausgang 9 eines Taktgebers 10 angeschlossen; die anderen Eingänge 11 und 14 der Torschaltungen 5 und 6 sind mit Eingängen 23 und 24 verbunden, denen die Steuersignale für die Erzeugung und Veränderung eines an einem Ausgang 22 abnehmbaren Ausgangssignals zugeführt sind.

Die Ausgänge 16 und 17 der Frequenzteiler 1 und 2 sind über je ein Differenzierglied mit einem Kondensator 18 bzw. 19 an die

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beiden Eingänge einer bistabilen Kippstufe 20 angeschlossen, der ein Tiefpaßfilter 21 nachgeschaltet ist. Der Ausgang 22 der Schaltungsanordnung ist mit dem Ausgang des Filters 21 identisch.

Im folgenden wird die Funktion der.Schaltung nach Figur 1 anhand der Figur 2 beschrieben:

Das Diagramm a zeigt den zeitlichen Verlauf der am Ausgang 9 des Taktgebers 10 auftretenden Taktimpulse, das Diagramm b den Ver-' lauf d=!S am Eingang 23 auftretenden Steuersignals, das Diagramm c den den am Steuereingang 24 auftretenden Steuersignals. In den Diagrsjnmen d und e sind die Ausgangsimpulse am Kondensator 18 bzw. am Kondensator 19 aufgetragen und das Diagramm f zeigt die Ausgar;£simpulse der bistabilen Kippstufe 20. Die Frequenzteiler haben ein Teilerverhältnis von 8 : 1, so daß sie, wenn an den Eingängen 23 und 24 kein Steuersignal anliegt, nach jedem achten Taktimpuls einen Ausgangsimpuls abgeben. Es ist vorausgesetzt, daß die beiden Teiler gleichzeitig auf Null zurückgestellt wurden, so daß zunächst ihre Ausgangsimpulse gemäß den Diagrammen d und e gleichzeitig auftreten. Die Kippstufe 20 schaltet daher nicht um. Ihr mittleres Ausgangssignal, das am Ausgang 22 auftritt, ist daher ebenfalls Null. Wird auf den Eingang 23 ein Stellsignal gegeben, wie es im Diagramm b eingezeichnet ist, so werden von der Torschaltung 5 drei Taktimpulse unterdrückt und der Frequenzteiler 1 braucht drei Taktimpulsperioden länger, bis er sein Ausgangssignal abgibt als der Frequenzteiler 2. Die Kippstufe 20 wird daher vom Frequenzteiler 2 umgeschaltet, bis sie nach drei Taktimpulsperioden vom Frequenzteiler 1 wieder zurückgeschaltet wird. Es entsteht der erste im. Diagramm f eingezeichnete Impuls. Werden keine weiteren Stellsignale auf die Eingänge 23 und Zh gegeben, so erscheint während jedes Zählzyklus der Frequenzteiler 1 und 2 ein solcher Impuls am Ausgang der Kippstufe 20, und am Ausgang 22 tritt ein Analogsignal auf, das gleich dem Mittelwert des Ausgangssignals der Kippstufe 20 ist. Nach dem Diagramm c der Figur 2 soll am Eingang 24 ein Stellimpuls auftreten, der bewirkt, daß von der Torschaltung 6 ein Impuls ausgeblendet wird. Dies bedeutet, daß der Ausgangsimpuls des Frequenzteilers 2 um eine Taktimpulsperiode verzögert wird, die Dauer des Ausgangsimpulses der. Kippstufe 20 auf zwei Taktimpulsperioden

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verkürzt und das über den Ausgang 22 abgegebene Analogsignal entsprechend kleiner .wird.

In der Anordnung nach Figur 1 wird die Phasendifferenz der Ausgangsimpulse der Frequenzteiler 1- und 2 dadurch verändert, daß mit Hilfe von über die Eingänge 23 und 24 den Torschaltungen 5 und 6 zugeführten Stellimpulsen Impulse des Taktgebers 10 ausgeblencst werden. Statt dessen ist es auch möglich, Frequenzteiler zu verenden, deren Teilerverhältnis veränderbar ist und deren Steuereingänge mit den Eingängen 23 und 24 zu verbinden. Ferner wäre as möglich, jedem der Frequenzteiler 1 und 2 einen Taktgeber zuzuordnen, von denen mindestens einer in seiner Frequenz veränderbar ist und deren Steuereingängen die Stellsignale zuzuführen_v Bei einer solchen Anordnung ist zu beachten, daß, wenn keine Stellsignale anliegen, den Frequenzteilern 1 und 2 eine gleiche Anzahl von Impulsen je Zeiteinheit zugeführt werden müssen. Dies kann entweder dadurch erreicht werden, daß die Taktgeber synchronisiert v/erden oder daß bei Fehlen eines Stellsignals ein Taktgeber auf beide Frequenzteiler geschaltet wird.

Mit der Anordnung nach Figur 3 können drei Analogsignale erzeugt und gespeichert werden. Mit 30, 31, 31' und 31" sind Frequenzteiler gleichen Teilerverhältnisses bezeichnet, von denen die Teiler 31, 31' und 31" Speicherfrequenzteiler sind, die jeweils einem der Ausgänge 36, 36', 36" zugeordnet sind, über welche die Analogsignale ausgegeben werden. Der Frequenzteiler 30 ist ein Bezugsfrequenzteiler; es wird die Phasendifferenz gemessen, welche seine Ausgangsimpulse gegenüber denen der Teiler 31, 31', 31" haben. Es ist daher an den Ausgang 32 des Bezugsfrequenzteilers 30 der jeweils eine Eingang von Kippstufen 34, 34', 34" angeschlossen, deren andere Eingänge mit den Ausgängen 33, 33', 33" der Speicherfrequenzteiler 31, 31', 31" verbunden sind. Im Gegensatz zur Anordnung nach Figur 1 sind hier zwischen die Frequenzteiler und die bistabilen Kippstufen keine Differenzierglieder geschaltet, da entweder solche bistabilen Kippstufen verwendet sein sollen, die nur auf die Flanken der Ausgangsimpulse der Frequenzteiler ansprechen oder die Ausgangsimpulse der Frequenzteiler nur kurze Impulse sein sollen. An die Kippstufen 34, 34', 34" sind

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Fi

entsprechend der Anordnung nach Figur 1 Tiefpaßfilter 35, 35¹J 35" angeschlossen.

Den Eingängen 51, 51', 51" der Speicherfrequenzteiler 31, 31S 31" sind Logikglieder 39, 39', 39" vorgeschaltet, die jeweils aus zwei Torschaltungen 40, 4' und einem deren Ausgänge verbindenden ODER-Glied 42 bestehen. Jedes Logikglied hat vier Eingänge, von denen zwei an zwei Ausgänge eines Taktgebers 37 angeschlossen sind. Den zwei ander3n werden Stell- oder Steuersigna-Ie zugeführt. Der Taktgeber 37 gibt an seinen beiden Ausgängen 56 und 57 zwei Impulsfolgen mi t verschiedener Frequenz ab. Die am Ausgang 57 auftretende Frequenz ist die eines im Taktgeber enthaltenen Oszillators 53. Dr.ese Frequenz wird ferner in einer bistabilen Kippstufe 54 halbiert, deren Ausgangssignal mit dem Ausgangssignal des Oszillators 53 in einem UND-Glied 55 verknüpft wird, dessen Ausgang mit dem Ausgang 56 des Taktgebers 37 identisch ist. Am Ausgang 57 treten daher Impulse auf, deren Dauer gleich der über den Ausgang 56 abgegebenen Impulse ist, deren Frequenz aber doppelt so hoch ist. Die am Ausgang 56 auftretenden Impulse werden unmittelbar dem Bezugsfrequenzteiler 30 zugeführt. Dieser wird daher stets mit konstanter Frequenz durchgezählt.

Die Steuereingänge des Logikgliedes 39 liegen an den Ausgängen von UND-Gliedern 43 und 44, denen Stellsignale von Eingängen und 59 zugeführt sind. Es sei zunächst angenommen, daß diese Eingänge 58 und 59 wie die Eingänge 23 und 24 der Anordnung nach Figur 1 unmittelbar auf die Steuereingänge des Logikgliedes 39 geführt sind. Wird diesen beiden Eingängen kein Stellsignal zugeführt, d. h. liegt an ihnen das Signal log. "0", so ist die Torschaltung 41 gesperrt und die Torschaltung 40 für die am Ausgang 56 des Taktgebers 37 auftretenden Impulse freigegeben. Diese Impulse werden über den Eingang 51 dem Frequenzteiler 31 zugeführt, so daß dieser mit gleicher Frequenz wie der Bezugsfrequenzteiler 30 durchzählt. Die Phasendifferenz der Ausgangsimpulse dieser beiden Frequenzteiler bleibt daher konstant. Wird an den Eingang 59 log. "1"-Signal gelegt, schaltet die Torschaltung die am Ausgang 57 des Taktgebers 37 auftretenden Impulse durch, die, wie oben gezeigt, die doppelte Frequenz wie die Impulse am Ausgang 56 haben. Der Speicherfrequenzteiler 31 wird daher mit im Vergleich zum Bezugsfrequenzzähler 30 erhöhter Frequenz durch-

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Ab

•gezählt. Liegt dagegen am Eingang 58 "1"-Signal und am Eingang 59 "Oⁿ-Signal, so sperrt das Logikglied 39 die Impulse beider Frequenzen und der Frequenzteiler 31 bleibt stehen. Εε ist somit möglich, durch Anlegen geeigneter Steuersignale an die Eingänge 58 und 59 die Phasendifferenz der Ausgangsimpulse der frequenzteiler 31 und 30 zu vergrößern, zu verkleinern oder konstant zu halten.

Mit der bisher beschriebenen Anordnung läßt sich die Riasendifferenz der Ausgangsimpulse der Frequenzteiler nur sehr schnell ändern. Eine langsame Änderung könnte dadurch erreicht werden, daß ein Taktgeber vorgesehen wird, der drei verschiedene Frequenzen abgibt, die sehr nahe beieinander liegen. Dem Bezugsfrequenzteiler würde die mittlere Frequenz zugeführt werden. Zum Verändern der Phasendifferenz würde auf die Speicherfrequenzteiler die höhere oder die niedere Frequenz geschaltet.

In der Anordnung nach Figur 3 wird eine langsame Veränderung der Phasendifferenz zwischen AusgangsSignalen des Speicherfrequenzteilers 31 und denen des Bezugsfrequenzteilers 30 dadurch erreicht, daß die auf die Eingänge 58 und 59 gegebenen Stellsignale über Torschaltungen 43 und 44 geführt sind, die von einem Zeitgeber 38 gesteuert sind, der Impulse mit kleinem Puls-Pausen-Verhältnis liefert. Die Stellsignale gelangen daher nur während der kurzen Pulsdauern auf das Logikglied 39» so daß nur während dieser kurzen Impulsdauern die höhere Ausgangsfrequenz des Taktgebers 37 auf den Speicherfrequenzteiler 31 gelangt oder die Impulse gesperrt werden. Während der übrigen Zeit erhält der Speicherfrequenzteiler 31 dieselbe Anzahl von Taktimpulsen je Zeiteinheit wie der Bezugsfrequenzteiler 30.

Selbstverständlich kann £dem Speicherfrequenzteiler eine Anordnung, wie die mit den Torschaltungen 43 und 44 und dem Zeitgeber 38 vorgeschaltet werden, wobei der Zeitgeber nur einmal vorhanden zu sein braucht. Eine ähnliche Anordnung ist dem Speicher frequenzteiler 31" zugeordnet. Die Eingängen 60 zugeführten Stell signale werden dem Logikglied 39" über Torschaltungen 47 und 48 zugeführt, die von einer monostabilen Kippstufe 49 während deren instabilen Phase freigegeben sind. Diese.Kippstufe 49 wird von den Ausgangsimpulsen eines Frequenzteilers, der aus dem Speicher m 76 15707 am -"9β«9/01·2

frequenzteiler 31" und einem weiteren Frequenzteiler 50 gebildet ist, in die instabile Phase geschaltet. Das Puls-Pausen-Verhältnis dieser Anordnung wird bestimmt durch die Dauer der instabilen Phase der Kippstufen 49, der Periodendauer der Impulse am Ausgang 56 des Taktgebers 37 umcL der Untersetzung dieser Impulse.

Ist das Stellsignal ein analoges Signal, so kann es einem Eingang 52 zugeführt werden. Diesem Eingang ist ein Diskriminator 45 nachgeschaltet, der das Logikgliec. 39' ansteuert. Im Ausführungsbeispiel nach Figur 3 ist der Discriminator 45 ein Dreipunktschalter, an dessen beiden Ausgängen "©"-Signal auftritt, wenn das dem Eingang 52 zugeführte Signal <3twa "0" ist, und der an einem oder dem anderen seiner beiden Ausgänge "1"-Signal abgibt, je nach dem, ob das Eingangssignal größer oder kleiner als eine vorgegebene Schwelle ist. Auch eine solche Anordnung hätte ohne besondere Vorkehrungen den Nachteil, daß sich die Phasendifferenz zwischen den Ausgangssignalen des Speicherfrequenzteilers 31' und denen des Bezugsfrequenzteilers 30 zu schnell ändern würde. Um dies zu verhindern, ist zwischen den Ausgang des Dreipunktschalters 45 und dessen invertierenden Eingang ein Tiefpaß 46 geschaltet, so daß sich ein Pulsdauermodulator ergibt, dessen Ausgangsimpulse ein Puls-Pausen-Verhältnis haben, das mit der Größe des dem Eingang 52 zugeführten Signals zunimmt. Die Änderung der Phasendifferenz und daher die am Ausgang 36' auftretenden Analogsignale ist um so schneller, je größer das dem Eingang 52 zugeführte Signal ist.

Während mit den bisher beschriebenen Anordnungen das Erzeugen eines Analogsignals mit Hilfe von Stellsignalen möglich ist, können mit der Anordnung nach Figur 4 zusätzlich Analogsignale, die Eingängen 70, 70^f und 70" zugeführt sind, gespeichert werden. Ein Taktgeber 64 enthält einen Oszillator 78, dessen Ausgangssignale einerseits unmittelbar über einen Ausgang 66 und andererseits über eine bistabile Kippstufe 79 und ein UND-Glied SO auf einen Ausgang 65 gegeben werden. An diesen beiden Ausgängen treten daher Impulsfolgen auf, deren Impulse gleiche Dauer haben, deren Frequenz sich jedoch um den Faktor 2 unterscheidet. Diese Impulsfolgen werden Logikgliedern 63, 63', 63" zugeführt, die in gleicher Weise aufgebaut sind wie die in der Schaltung nach Figur 3 eingesetzten Logikgliedern. An die Logikglieder sind Speicherfre-

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quenzteiler 62, 62', 62" angeschlossen; der Bezugsfrequenzteiler liegt unmittelbar am Ausgang 65 des Taktgebers 64. Die differenzierten Ausgangssignale des Bezugsfrequenzteilers 61 gErlangen auf die einen Eingänge von bistabilen Kippstufen 67, 67', 67", deren andere Eingänge über Differenzierglieder an die Ausgänge der Speicherfrequenzteiler 62, 62', 62" angeschlossen sind. Tiefpaßfilter 68, 68', 68" bilden die Mittelwerte der Ausgangssignale der Kippstufen 67, 67', 67" und geben diese auf Ausgänge 69, 6 9', 69".

Das Ausgangssignal des Tiefpaßfilters 68 gelangt ferner auf einen Eingang 72 des Tiefpasses 73, in welchem es mit dem zu speichernden Analogsignal, das einem Eingang 71 zugeführt ist, verglichen wird. In Abhängigkeit der Differenz der Eingangssigna13 bildet das Rückführungsnetzwerk 73 Steuersignale, die über d:...? Ausgänge 74 und 75 an das Logikglied 63 ausgegeben werden, das dem Speicherfrequenzteiler 72 zugeordnet ist, also dem Frequenzteiler, von dessen Ausgarigssignal das dem Eingang 72 zugeführte Analogsignal abgeleitet ist. Das Rückführungsnetzwerk 73 steuert das Logikglied 63 in der Weise an, daß seine Ausgangsimpulse gegenüber denen des Bezugsfrequenzteilers 61 eine solche Phasendifferenz haben, daß das am Ausgang 69 entstehende Analogsignal gleich dem dem Eingang 70 zugeführten Signal ist. Voraussetzung hierfür ist allerdings, daß an einen Eingang 76 des Nachführungsnetzwerkes 73 ein entsprechendes Steuersignal angelegt ist. Eine Schaltungsanordnung 77 enthält Schalter, durch deren Betätigen der Stand des Speicherfrequenzteilers 62 inkremental verändert v/erden kann.

Ein weiteres Rückführungsnetzwerk 73' ist mit seinem Eingang 72' an das Tiefpaßfilter 68· angeschlossen und vergleicht dessen Ausgangssignal mit dem über einen Eingang 70' an seinen Eingang 71' angelegten zu speichernden Analogsignal. An seinen Ausgängen 74' und 75' erscheinen Ausgangssignale, welche das Logikglied 63' so steuern, daß die Phasendifferenz der Ausgangsimpulse des Speicherfrequenzteilers 62' und die des Bezugsfrequenzteilers 61 so eingestellt wird, daß das Ausgangssignal des Tiefpaßfilters 68' gleich dem am Eingang 70' anliegenden zu speichernden Analogsignal wird. Durch Zufuhr von Steuersignalen an einen Eingang 76' kann erreicht werden, daß das am Ausgang 69' auftretende Signal stets dem an den Eingang 70' angelegten Analogsignal nachgeführt wird oder daß das Nachführungsnetzwerk 73^f außer Kraft gesetzt

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wird und daß das letzte nachgeführte Signal am Ausgang 69* aufrechterhalten wird.

Ein weiteres Nachführungsnetzwerk 73" ist dem Speicherfrequenzteiler 62" zugeordnet und führt das über den Ausgang 69" ausgegebene Signal dem am Eingang 71" anliegenden Signal nach. Es weist einen Steuereingang 76" zum Ein- und Ausschalten der Nachführung auf ur.i ist mit einer Schaltungsanordnung 77" zur inkrementalen Verstellung des Standes des Speicherfrequenzteilers 62" verbun-' den.

Figur 5 zeigt Einzelheiten eines in der Anordnung nach Figur 4 verwendeten Nachführungsnetzwerkes. Die über die Eingänge 71 und 72 zu^eführten Signale gelangen auf einen Komparator 80, dem eine Logikschaltung 98 nachgeordnet ist. Diese enthält zwei UND-Glieder 87 und 88. Der eine Eingang 83 des UND-Gliedes 87 ist mit dem einen Ausgang des Komparators 80 verbunden, während der entsprechende Eingang 85 des anderen UND-Gliedes 88 an den zweiten Ausgang des Komparators 80 angeschlossen ist. Die jeweils anderen Eingänge 84 und 86 der UND-Glieder 87 und 88 sind an den Steuereingang 76 geführt.

Den UND-Gliedern 87 und 88 ist in der Logikschaltung 98 jeweils ein ODER-Glied 81 bzw. 92 nachgeordnet, deren nicht mit den Ausgangen der UND-Glieder 87 und 88 verbundenen Eingänge 82 und 93 an Ausgänge zweier weiterer UND-Glieder 91 und 90 angeschlossen sind. Jeweils einander entsprechende Eingänge der weiteren UND-Glieder 91 und 90 sind über einen Inverter 89 mit dem Steuereingang 76 verbunden die jeweils anderen Eingänge der weiteren • 30 UND-Glieder 91 und 90 sind an Schalter 96 und 97 der Schaltungsanordnung 77 zur inkrementalen Veränderung des gespeicherten analogen Signals angeschlossen. Mit ihnen kann "1"-Signal auf den Ausgang 74 oder 75 geschaltet werden.

Wie schon bei der Beschreibung der Anordnung nach Figur 4 erwähnt, werden im Nachführungsnetzwerk das analoge Ausgangssignal und das zu speichernde Signal miteinander verglichen. Hierzu dient der Komparator 80, der ggf. auch ein Dreipunktschalter sein kann. Hystereseverhalten kann seine Arbeitsweise verbessern. Im Schaltzustand "Nachführen" wird dem Eingang 76 «1"-Signal zugeführt,

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so daß die vom Komparator abgegebenen Signale von den UND-Gliedern 87 und 88 durchgeschaltet werden. Bei der einen Polarität der an den Eingängen 71 und 72 des !Comparators 80 auftretenden Differenzspannung gelangt somit "1"-Signal auf das ODER-Glied und damit auf den Ausgang 74, bei der anderen Polarität der Differenzspannung erscheint am Ausgang 75 "1"-Signal. Mit diesen Signalen werden die Logikglieder gesteuert und der Stand des Speicherfrequenzteilers so eingestellt, daß die Differenz der den Eingängen 71 und 72 zugeführten Signale Null wird.

Wird an den Eingang 76 "O"-Signal gelegt, werden die OD-Glieder 87 und 88 gesperrt und die weiteren UND-Glieder 90 und 91 vom Inversionsglied 89 für die Signale von den Schaltern 96 und 97 freigegeben. Im Normalfall sind diese Schalter offen, so daß "0"-Signal an die einen Eingänge der UND-Glieder 90 und 91 gelangt und auch an den Eingängen 82 und 93 der ODER-Glieder 81 und 92 und damit, an den Ausgängen 74 und 75 des Rückführungsnetzwerkes auftritt. Bei solchen Steuersignalen erhält der zugehörige Speicherfrequenzteiler dieselbe Anzahl von Taktimpulsen je Zeiteinheit wie der Bezugsfrequenzteiler, so daß die Phasendifferenz ihrer Ausgangsimpulse und damit das analoge Ausgangssignal konstant ist. Durch Betätigen des Schalters 96 oder des Schalters 97 kann die Phasendifferenz größer oder kleiner gemacht werden.

In der Anordnung nach Figur 4 ist jedem Speicherfrequenzteiler 62, 62', 62" ein Rückführungsnetzwerk 73, 73', 73" zugeordnet. Diesen Aufwand kann man vermeiden, indem man nur ein Rückführungsnetzwerk vorsieht, das wahlweise über Umschalter jedem Speicherfrequenzteiler zugeordnet werden kann. Figur 6 zeigt eine solche Anordnung. Mit 112, 112', 112" sind die Ausgänge von Tiefpaßfiltern 116, 116', 116" bezeichnet, die die Ausgangsimpulse von Kippstufen glätten, die Speicherfrequenzteilern 115, 115', 115" nachgeschaltet sind. Die an ihnen auftretenden Signale v/erden auf die Kontakte eines Umschalters 100 geführt. Von dort gelangen sie auf den einen Eingang 105 eines Nachführungsnetzwerkes 107. An Eingänge 104, 104', 104" sind zu speichernde Analogsignale gelegt, die mit einem Umschalter 101 auf den zweiten Eingang 106 des Nachführungsnetzwerkes geschaltet werden können. Die an den Ausgängen 108 und 109 auftretenden Ausgangssignale des Nachführungsnetzwerkes 107 werden über Umschalter 102 und 103 auf die

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Steuereingänge von Logikgliedern 113, 113¹, 113" geführt. Anstelle des in der Anordnung nach Figur 4 verwendeten Taktgebers, der zwei Impulsfolgen unterschiedlicher Frequenz abgibt, ist hier ein Impulsgeber verwendet, an dessen Ausgängen 120 und 121 zwei Impulsfolgen auftreten, die gleiche Frequenz haben, deren Impulse aber gegenseitig phasenverschoben sind. Der Taktgeber enthält einen Oszillator 122, der eine bistabile Kippstufe 123 ansteuert. Diese gibt wechselweise zwei UND-Glieder 124 und 125 -ür die Impulse des Oszillators 122 frei. Es wird damit je ein Impuls des Oszillators 122 auf den Ausgang 120 und der folgende e.uf den Ausgang 121 geschaltet. Auf die Verbindungsleitungen zwischen den Ausgängen der Schalter 102 und 103 mit den Logikgliedern 113, 113', 113" ist über Widerstände 110, 110¹, 110" und 111, 111', 111" "O"-Signal gegeben, damit die nicht an das RückfüLrungsnetzwerk 107 angeschlossenen Logikglieder die am Ausgang 121 eines Taktgebers 119 durchschalten und damit dieselben Taktgeberimpulse erhalten wie der Bezugsfrequenzteiler 114. Diese ¥iderstände sind Teile von ODER-Gliedern, so daß den Logikgliedern "1"-Signal zugeführt wird, wenn der zugehörige Ausgang 108 oder 109 des Rückführungsnetzwerkes 107 auf "1"-Signal liegt und "O"-Signal, wenn der entsprechende Ausgang "O"-Signal führt.

Figur 7 zeigt eine Anordnung zum Speichern eines Analogsignals, das über einen Eingang 142 einem Komparator 139 zugeführt wird.

. Das Analogsignal ist wieder in Form der Phasendifferenz der Ausgangsimpulse von zwei Frequenzteilern 130 und 131 gespeichert. Im Gegensatz zu den bisher beschriebenen Anordnungen ist in der Anordnung nach Figur 7 eine Phasenvergleichsschaltung gewählt, die im wesentlichen aus einem Rechenwerk 132 besteht, das die Differenz der in den als Zähler ausgebildeten Frequenzteilern 130 und 131 aufsummierten Taktimpulse bildet. Mit den Überlaufoder Vorzeichensignalen wird ein Schalter 145 betätigt, der in der einen Stellung ein Tiefpaßfilter 146 an eine Referenzspannungsquelle 144 und in der anderen Stellung an Massepotential legt. An einem Ausgang 147 tritt das gewünschte Analogsignal auf. Anstelle dieser Phasenvergleichsschaltung könnte auch eine der oben beschriebenen Art verwendet werden.

Mit den Ausgangsimpulsen des Frequenzteilers 130 wird ein Schalter 141 geschlossen, der im geschlossenen Zustand einen Integra-

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tor 14O entlädt, welcher an eine Referenzspannungsquelle 143 angeschlossen ist. Sein Ausgang ist mit dem zweiten Eingang 152 des Komparators 139 verbunden. Dieser steuert zwei Torschaltungen 13'5 und 138 an, an deren Ausgänge jeweils der eine Eingang 149» '51 von bistabilen Kippstufen 135 und 137 angeschlossen ist. Diese steuern jeweils eine weitere Torschaltung 133 bzw. 134, denen ferner die Impulse eines Taktgebers zugeführt sind. Ihre Ausgänge sind mit den Eingängen der Frequenzteiler 13O und 131 verbunden.

Anhand der Figur 8 wird im folgenden die Arbeitsweise der Anordnung ::.ach Figur 7 erläutert. In Figur 8 sind im Diagramm g die Übertragimpulse des Frequenzteilers 130, im Diagramm h die Ubertragi^ipulse des Frequenzteilers 131» im Diagramm i die dem Eingang 142 zugeführte Eingangsspannung, im Diagramm j die Ausgangsspannung des Integrators 140, im Diagramm k die Ausgangsspannung des Komparat'ors, im Diagramm 1 der Schaltzustand der Torschaltung 133 und im Diagramm m der Schaltzustand der Torschaltung 134 aufgetragen.

Mit dem Ausgangsimpuls des Frequenzteilers 13O (Diagramm g) wird der Schalter 141 geschlossen und der Integrator 140 entladen, so daß die Ausgangsspannung j des Integrators Null und damit kleiner als die Eingangsspannung i wird. Die Ausgangsspannung k des Komparators 139 wird daher Null.

Es sei zunächst angenommen, daß die beiden bistabilen Kippstufen 135 und 137 in einem solchen Schaltzustand sind, daß die Torschaltungen 133 und 134 für die Taktimpulse freigegeben sind und die beiden Frequenzteiler 130 und 131 eine gleiche Anzahl von Taktimpulsen je Zeiteinheit erhalten. Damit ist auch die Torschaltung 136 von der Kippstufe 137 freigegeben. Ferner wird angenommen, daß die Phasendifferenz der Ausgangsimpulse der Frequenzteiler 130 und 131 größer ist, als es dem Eingangssignal entspricht. Der Ausgangsimpuls des Frequenzteilers 131 tritt daher später auf als die Gleichheit von Integratorausgangssignal j und Eingangsspannung i. Überschreitet die Integratorausgangsspannung j die Eingangsspannung i, gibt der Komparator 139 "1"-Signal ab, das differenziert wird und auf die freigegebene Torschaltung 136 gelangt, die den differenzierten Ausgangsimpuls des

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Komparators 139 auf den Eingang 149 der Kippstufe 135 weitergibt. Diese schaltet um, so daß die Torschaltung 133 gesperrt wird.

Während nun der Frequenzteile:." 130 gesperrt ist, steigt das Ausgangssignal des Integrators 140 v;eiter an und der Komparator gibt weiter "1"-Signal ab, so daß die Torschaltung 138 gesperrt bleibt. Der Frequenzteiler 13'! erhält weiterhin Taktimpulse. Sein Ausgangsimpuls gelangt einerseits auf den Eingang der gesperrten Torschaltung 138 und andererseits auf den zweiten Eingang der bistabilen Kippstufe 135, die er in den Schaltzustand zurücksetzt, bei dem die Torschaltung 133 freigegeben ist. Der Zähler 130 erhält daher wieder Taktimpulse. Er war während der Zeitdauer gesperrt, um die der Ausgangsimpuls des Teilers 131 später auftrat als der Impuls des Komparators 139 (vergl. Diagramme i, j, k, 1).

Der Ausgangsimpuls des Frequenzteilers 130 schließt wieder den Schalter 141, so'daß der Integrator 140 entladen und das Ausgangssignal k des Komparators 139 Null wird (Diagramme j und k). Hat sich das Eingangssignal i seit dem letzten Ausgangsimpuls des Frequenzteilers 131 nicht geändert, so tritt nun der nächste Ausgangsimpuls des Teilers 131 zu dem Zeitpunkt auf, in dem das Integratcrausgangssignal j gleich dem Eingangssignal i ist. Die bistabilen Kippstufen 135 und 137 werden damit gleichzeitig an ihren beiden Eingängen angesteuert, so daß sie nicht umschalten. Die Torschaltungen 133 und 134 bleiben daher während der ganzen Integrationsperiode geöffnet.

' Gemäß Diagramm i soll sich das Eingangssignal erhöhen. Damit tritt das Ausgangssignal des Frequenzteilers 131 vor dem Zeitpunkt auf, zu dem das Integratorausgangssignal gleich dem Eingangssignal ist. Das Komparatorausgangssignal ist daher noch Null, so daß die Torschaltung 138 für den Ausgangsimpuls des Frequenzteilers 131 geöffnet wird und dieser auf den einen Eingang 151 der bistabilen Kippstufe 137 gelangt und diese in den Schaltzustand bringt, in dem die Torschaltung 134 gesperrt ist. Gleichzeitig sperrt die Kippstufe 137 die Torschaltung 136. Der Teiler 131 wird somit angehalten. Übersteigt die Integratorausgangsspannung j das Eingangssignal i, gibt der Komparator 139 "1"-Si-

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gnal ab, das über das .Differenzierglied einerseits auf die gesperrte Torschaltung 135 gelangt und daher an der bistabilen Kippstufe 135 unwirksam ist und andererseits dem zweiten Eingang der bistabilen Kippstufe 137 zugeführt wird, die damit in den Schaltzustand zurückgeschaltet wird, indem sie die Torschaltung 134 für die Taktimpulse freigibt. Der Frequenzteiler 131 wurde somit während einer Zeitdauer angehalten, um die der Ausgangsimpuls des Frequenzteilers 131 früher auftrat als die Glsichheit des Integratorsignals j und der Eingangs spannung i (ver.-gl. Diagramme h, i, j, m). Damit ist die Phasendifferenz der Ausgangsimpulse der Frequenzteiler 130 und 131 wieder so eingestellt, daß der Ausgangsimpuls des Teilers 131 in dem Zeitpunkt auftritt, in dem das Integratorsignal j gleich der Eingangsspannung i ist.

Bei den beschriebenen Schaltungsanordnungen braucht der Oszillator keine stabile Frequenz zu besitzen. Selbst bei Ausfall der Taktimpulse bleibt die Information in den Frequenzteilern statisch erhalten, was dazu benutzt werden kann, bei Spannungsausfall den Speicherinhalt zu sichern. Zweckmäßig werden hierzu die Frequenzteiler auf magnetischer Basis, z. B. Magnetflußzähler, verwendet.

2h Patentansprüche
8 Figuren

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Claims (1)

1. Patentansprüche

   ¹TJ Schaltungsanordnung zum Erzeugen und Speichern eines analogen elektrischen Signals, dessen Größe mit digitalen Stellsignalen veränderbar ist, dadurch gekennzeichnet, daß zwei Frequenzteiler (1, 2) vorhanden sind, deren Eingängen (3, 4) ein Taktgeber (1O) vorgeschaltet und an, deren Ausgängen (16, 17) eino Phasenvergleichs-Anordnung (20, 21) angeschlossen ist, welohe aus der Phasendifferenz der Ausgangssignale der Frequenzteiler (1, 2) das analoge Ausgangssignal erzeugt, und daß die Phasendifferenz der Ausgangssignale 'der Frequenzteiler (1, 2) von den Stellsignalen veränderbar ist.

   2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens ein Speicherfrequenzteiler (31» 31', 31") vorhanden ist, dessen Eingänge (51 > 51', 51") an einen Taktgeber (37) anschließbar ist und an dessen Ausgang (33» 33', 33") der eine Eingang einer Phasenvergleiclis-Anordnung (34, 34', 34") angeschlossen ist, deren anderer Eingang mit dem Ausgang eines Bezugsfrequenzteilers (30) mit unverändertem Teilerverhältnis vorhanden ist, dessen Eingang Impulse konstanter Frequenz zugeführt sind (Fig. 3).

   3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Frequenzteiler (1, 2) von den Stellsignalen in drei Betriebszustände schaltbar sind, in deren ersten die Teilerverhältnisse gleich sind, in deren zweiten das Teilerverhältnis des einen Frequenzteilers kleiner und in deren dritten es größer ist als das des anderen Frequenzteilers.

   4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Frequenzteiler (1, 2) gleiche Teilerverhältnisse haben und ihnen von den Stellsignalen steuerbare Logikglieder (5, 6) vorgeschaltet sind, die bei Fehlen eines Stellsignals eine gleiche Anzahl von Impulsen des Taktgebers (10) je Zeiteinheit zu jedem Frequenzteiler (1, 2) durchschalten und bei Anlegen eines Stellsignals unterschiedliche Anzahlen von Impulsen je- Zeiteinheit zu den Frequenzteilern (1, 2) durchschalten.

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   5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Logikglieder (5, 6) Torschaltungen sind, mit denen Impulse des Taktgebers (10) für den einen oder den anderen Frequenzteiler (1, 2) ausblendbar sind.

   6. Sc'laltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, de3 die Logikglieder ODER-Glieder enthalten, über die Zusa';zimpulse des Taktgebers dem einen oder dem anderen Frequenzteiler hinzufügbar sind.

   7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Logikglieder (39, 39', 39") derart steuerbar sind, daß sie in einem ersten Betriebszustand dieselbe Anzahl von Taktimpulsen des Taktgebers (37) zu jeweils dem ihnen nachgeordneten Frequenzteiler (31, 31'» 31") durchschalten, wie dem Bezugsfrequenzteiler (30) zugeführt sind, und daß sie in einem zweiten Betriebszustand eine höhere Anzahl von Taktimpulsen und in einem dritten Betriebszustand eine niedrigere Anzahl von Taktimpulsen je Zeiteinheit durchschalten (Fig. 3)·

   8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Impulsgeber (37) Ausgangsimpulse unterschiedlicher Frequenz abgibt, von denen die Logikglieder (39, 39', 39") im ersten Betriebszustand die Impulse niedrigerer Frequenz und im zweiten Betriebszustand die Impulse höherer Frequenz durchschalten und im dritten Betriebszustand alle Impulse sperren.

   9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Impulsgeber (119) an zwei Ausgängen (120, 121) zwei Impulsfolgen mit gegenseitig phasenverschobenen Impulsen ausgibt, von denen die erste Impulsfolge dem Bezugsfrequenztei-

   ■ ler (114) zugeführt wird und im ersten Betriebszustand der Logikglieder (113, 113', 113") von diesen auf die nachgeordneten Frequenzteiler (115, 115'» 115") durchgeschaltet wird, und daß die Logikglieder (113, 113', 113") im zweiten Betriebszustand beide Impulsfolgen durchschalten und im dritten Betriebszustand beide Impulsfolgen sperren (Fig. 6).

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   10. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem einen Frequenzteiler ein frequenzkonstanter Oszillator und dem anderen Frequenzteiler ein Oszillator vorgeschaltet ist, der bei Fehlen eines Stellsignals starr mit dem frequenzkonstanten Oszillator gekoppelt ist und dessen Frequenz mit dem Stellsignal steuerbar ist.

   11. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem einen Frequenzteiler ein Oszillator konstanter Frequenz und dem anderen Frequenzteiler ein Oszillator mit von den Stellsignalen steuerbarer Frequenz vorgeschaltet ist und daß bei Fehlen eines Stellsignals die Ausgangsimpulse des Oszillators konstanter Frequenz allen Frequenzteilern zugeführt sind,

   12. Schaltungsanordnung nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die Logikglieder (39, 39") für die Durchschaltung zusätzlicher Impulse und/oder das Sperren von Impulsen von einem Impulsgeber, z. B. Zeitgeber (38; 49, 50, 31"), freigegeben sind, der eine Impulsfolge mit kleinem Puls-Pausen-Verhältnis liefert (Fig. 3).

   13· Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß das Puls-Pausen-Verhältnis in Abhängigkeit von der Größe des Stellsignals veränderbar ist.

   14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß das Stellsignal einem Dreipunktschalter (45) zugeführt ist, dessen Ausgang über einen Tiefpaß (46) mit einem invertierenden Eingang und den Eingängen eines Logikgliedes (39') verbunden ist (Fig. 3).

   15. Schaltungsanordnung nach einem der Ansprüche 1 bis 14, da-

   • durch gekennzeichnet, daß die Phasenvergleichs-Anordnung eine bistabile Kippstufe (20) enthält, die mit ihren Eingängen an die Ausgänge (16, 17) der Frequenzteiler (1, -2) angeschlossen ist, und ein Filter (21) aufweist, das der bistabilen Kippstufe (20) nachgeordnet ist und von dessen Ausgang (22) das Analogsignal abnehmbar ist (Fig. 1).

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   — Ρ/Γ ·-

   16. Schaltungsanordnung nach einem der Ansprüche 1 Dis 14, dadurch gekennzeichnet, daß die Frequenzteiler (130, 131) Zähle: gü sicher Zählkapazität sind und die Phasenvergleichs-Anordnung eine Rechenschaltung ist, deren Eingänge mit den Digitf.lausgängen der Zähler verbunden sind und die aus der Differenz der in den beiden Zählern (130, 131) aufsummierten Inpulse einen dem analogen Eingangssignal entsprechenden Dig:'.talwert bildet und mit den Vorzeichen oder Übertragsignaloa einen Umschalter steuert, dem einerseits eine Referenzspannung und andererseits Massepotential zugeführt ist und an den ein Tiefpaß angeschlossen ist, von dessen Ausgang das Analogsignal abnehmbar ist (Fig. 7).

   17. Schaltungsanordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß den Speicherfrequenzteilern (62, 62', 62") ein oder mehrere Nachführungsnetzwerke (73, 73'» 73") nachgeordnet sind, die im Schaltzustand "Nachführen" aus einem zu speichernden analogen Signal und dem in Abhängigkeit von der Phasendifferenz der Ausgangssignale der Frequenzteiler gebildeten Signal die ihr nachgeordneten Logikglieder (63» 63¹, 63" öffnen oder sperren bzw. die Frequenz des nachgeordneten Taktgebers bzw. das Teilerverhältnis des nachgeordneten Frequenzteilers ändern und im Schaltzustand "Speichern" mittels eines über einen Steuereingang (76, 76', 76") zugeführten Steuersignals die Logikglieder bzw. den Taktgeber bzw. den Frequenzteiler derart steuern, daß unter Speicherung des analogen Signals die Phasendifferenz der Ausgangsimpulse der Frequenzteiler (61, 62; 61, 62'; 61, 62") konstant ist (Fig. 4).

   13. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß jedem Speicherfrequenzteiler (62, 62', 62") ein Nachführungsnetzwerk (73, 73', 73") mit einem Komparator (80) riachgeordnet ist, daß jeder Komparator (80) einen Eingang (71, 71', 71") für ein zu speicherndes analoges Signal aufweist und in Abhängigkeit von der Phasendifferenz der Ausgangssignale des ihm vorgeordneten Speicherfrequenzteilers (62, 62', 62") und der Ausgangssignale des Bezugsfrequenzteilers (61) ein Vergleichssignal erzeugt,

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   daß an den Ausgang jedes !Comparators (80) eine Logikschaltung (93) des den Komparator (80) enthaltenden Nachführungsnetzverkes (73) angeschlossen ist, die im Schaltzustand "Speichern" mittels eines über den Steuereingang {^r?S, 76', 76") zugeführten Steuersignals den an den zugeordr.sten Speicherfrequenzteiler (62, 62', 62") anschließbaren Taktgeber und/oder das zugehörige Logikglied (63, 63'» 63") derart steuert, daß in den Speicherfrequenzteiler (62, 62", 62") dieselbe Anzahl von Impulsen pro Zeiteinheit wie i;i den Bezugsfrequenzteiler (61) eingezählt sind und die iir Schaltzustand "Nachführen" in Abhängigkeit des Vergleichssignals den an dem zugeordneten Speicherfrequenzteiler (62, 62', 62") anschließbaren Taktgeber bzw. das zugehörige Logil:glied (63, 63'j 63") bzw. das Teilerverhältnis des zugehörigen Speicherfrequenzteilers (62, 62', 62") derart steuert, daß das aus der Phasendifferenz der Ausgangssignale des Speicherfrequenzteilers und der des Bezugsfrequenzteilers (61) gebildete Signal dem analogen Eingangssignal angenähert ist (Fig. 4, Fig. 5).

   19. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß ein einziges Nachführungsnetzwerk (I07) vorgesehen ist, das dem Bezugsfrequenzteiler (114) und mittels Umschalter (100, 102, 103) wahlweise einem der Speicherfrequenzteiler (115» 115', 115") nachgeordnet ist und den diesem vorgeschalteten Taktgeber bzw. das diesem vorgeschaltete Logikglied (113, 113', 113") bzw. das Teilerverhältnis des Speicherfrequenzteilers steuert und dessen Eingang (106) für das zu speichernde Analogsignal an einen weiteren Umschalter (ΙΟΙ) angeschlossen ist, dem die zu speichernden Analogsignale zugeführt sind.

   20. Schaltungsanordnung nach Anspruch 19, dadurch gekennzeichnet, daß die nicht angesteuerten Logikgüieder (113, 113', 113") bzw. die nicht angesteuerten Taktgeber bzw. die nicht angesteuerten Frequenzteiler in den ersten Betriebszustand gesteuert sind.

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   21. Schaltungsanordnung nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, daß das Nachführungsnetzwerk (73, 73', 73") zv/ei UND-Glieder (87, 88) enthält, die ausgangsseitig mit den Steuereingangen der Logikglieder (63» 63', 63") verbunden sind und mit ihrem jeweils einem Eingang (84, 86) gemeinsam an den Steuereingang (76) und mit ihrem jeweils anderen Eingang (83, 85) mit den zueinander inverse Signale abgebenden Ausgängen des !Comparators (60) verbunden sind (Fig. 4, Fig. 5).

   22. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet, daß dem einen Eingang (142; des Komparators (139) das zu speichernde Analogsignal zugeführt ist und der andere Eingang (152) mit dem Ausgang eines Integrators (140) verbunden ist, an dessen Eingang eine Referenzspannungsquelle (143) angeschlossen ist, die über einen von den Ausgangsimpulsen des ersten Frequenzteilers (130) gesteuerten Schalter (141) löschbar ist, und daß von dem Zeitpunkt, in dem das Ausgangssignal des Integrators (14O) das Eingangssignal übersteigt, bis ziuTi Auftreten des Ausgangs impuls es des zweiten Frequenzteilers (131) dem ersten Frequenzteiler (13Ο) eine kleinere Anzahl von Taktimpulsen als dem zweiten Frequenzteiler (131) zugeführt ist, wenn bei Auftreten des Ausgangsimpulses des zweiten Frequenzteilers (131) die Ausgangsspannung des Integrators (140) größer als das zu speichernde Analogsignal ist, und daß dem zweiten Frequenzteiler (131) vom Zeitpunkt des Auftretens des Ausgangssignals des zweiten Frequenzteilers (131) bis zu dem Zeitpunkt, in dem das Ausgangssignal des Integrators (140) das zu speichernde Analogsignal übersteigt, eine kleinere Anzahl von Taktimpulsen als dem ersten Frequenzteiler (130) zugeführt ist, wenn innerhalb einer Integrationsperiode das Ausgangssignal des zweiten Frequenzteilers (131) auftritt, bevor die Ausgangsspannung des Integrators (14O) das zu speichernde Analogsignal erreicht.

   23. Schaltungsanordnung nach Anspruch 22, dadurch gekennzeichnet, daß den beiden Frequenzteilern (13Ο, 131) Taktimpulse über je eine Torschaltung (133, 13A) zuführbar sind, daß die dem ersten Frequenzteiler (130) vorgeschaltete Torschaltung (133) von dem Zeitpunkt, zu dem das Ausgangssignal des Inte-

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   grators (140) daß Eingangssignal übersteigt, bis zum'Auftre-. ten des Ausgangssignals des zweiten Frequenzteilers (131) gesperrt ist, und daß die dem zweiten Frequenzteiler (131) vorgeschaltete Torschaltung (134) vom Auftreten des Ausgangsimpulses des Frequenzteilers (131) bis zu dem Zeitpunkt, zu dem das Ausgangssignal des Integrators (14O) das zu speichernde Analogsignal übersteigt» gesperrt ist.

   24. Schaltungsanordnung nach Anspruch 21 oder 22, dadurch gekennzeichnet, daß die beiden den Frequenzteilern (130, 131) vorgeschalteten Torschaltungen (133, 134) von je einer bistabilen Kippstufe (135» 137) gesteuert sind, daß der ,Ausgang des zweiten Frequenzteilers (131) an den einen Eingang (14S) der ersten dem ersten Frequenzteiler (130) vorgeordneiκ bistabile Kippstufe (135) und an einen Eingang einer Torschaltung (132) angeschlossen ist, die über ihren zweiten Eingang vom Komparator (139) dann freigegeben ist, wenn die Ausgangsspannung der Integrationsanordnung (14O) kleiner als die Eingangsspannung ist, und an deren Ausgang der zweite Eingang (151) der dem zweiten Frequenzteiler (131) vorgeordneten bistabilen Kippstufe (137) angeschlossen ist, daß das Ausgangssignal des Komparators (139) ferner über ein Differenzierglied dem ersten Eingang (150) der bistabilen Kippstufe (137) und dem einen Eingang einer Torschaltung (136) zugeführt ist, die von der dem zweiten Frequenzteiler (131) vorgeordneten bistabilen Kippstufe (137) gesteuert ist und an deren Ausgang der zweite Eingang (149) der dem ersten Frequenzteiler (130) vorgeordneten bistabilen Kippstufe (135) angeschlossen ist.

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