DE2545168C2

DE2545168C2 - Inhaltsadressierbarer Speicher in integrierter Bauweise

Info

Publication number: DE2545168C2
Application number: DE2545168A
Authority: DE
Inventors: John Flackett Long Buckby Northampton Dickson; Raymond Edward Towcester Northampton Oakley
Original assignee: Plessey Overseas Ltd Ilford Essex; Plessey Overseas Ltd
Current assignee: Plessey Semiconductors Ltd
Priority date: 1974-10-11
Filing date: 1975-10-08
Publication date: 1986-02-20
Also published as: JPS5164840A; US4064494A; GB1494833A; JPS5918794B2; DE2545168A1

Description

Die Erfindung betrifft einen inhaltsadressierbaren Speicher in integrierter Bauweise, mit einer Mehrzahl von an ersten und zweiten Schreibleitungen angeschlossenen Speicherelementen, die aus Transistoren mit veränderbarer Schwellwertspannung gebildet und unter Vergleich mit an den Speicher gelegten Informationszeichen zerstörungsfrei auslesbar sind.

Aus der Druckschrift »IEEE Journal of Solid-State Circuits« Vol. SC-8, No. 5, Oktober 1973, S. 338-343, ist ein lnhaltsadressierbarer Speicher der eingangs genann

ten Art bekannt.

Jedes Speicherelement dieses Speichers enthält zwei Transistoren, die Verlustleistung in diesen Transistoren kann jedoch so hoch sein, daß sie beschädigt werden. Um dies zu vermeiden, müssen im Drain-Anschluß der Transistoren Gleichrichterelemente oder Widerstandseiemente vorgesehen werden.

Dies hat aber die nachteilige Folge, daß der Speicher konstruktiv und schaltungsmäßig aufwendig wird und eine geringere Packungsdichte hat.

Der Erfindung liegt demgegenüber die Aufgabe zugrunde, einen inhaltsadressierbaren Speicher der eingangs genannten Art konstruktiv und schaltungsmäßig einfacher zu gestalten und ihm eine höhere Packungsdichte zu geben als dies beim Stand der Technik der Fall ist.

Erfindungsgemäß wird dies dadurch erreicht, daß jedes Speicherelement als einzige Bauelemente nur zwei Transistoren enthält und daß jedem Speicherelement ein Paar Leseleitungen zugeführt ist, von denen die eine an die Ga'e-Elektrode des ersten Transistors und die andere an die Gate-Elektrode des zweiten Transistors gelegt ist.

Der erfindungsgemäße Speicher benötigt weniger Bauelemente als der bekannte Speicher und er erreicht eine höhere Packungsdichte als dieser.

Eine beispielsweise Ausführungsform der Erfindung wird nachfolgend anhand der Zeichnung erläutert, in der

F i g. 1 schematisch eine Schaltungsanordnung für jedes Speicherelement eines inhaltsadressierbaren Speichers darstellt.

F i g. 2 zeigt schematisch ein Feld aus Speicherelementen nach F i g. 1.

Fig.3 zeigt schematisch eine andere Schaltungsanordnung für jedes Speicherelement des erfindungsgemäßen Speichers und

Fig.4 zeigt schematisch ein Feld der Speicherelemente nach F i g. 3.

Ein lnhaltsadressierbarer Speicher nach der Erfindung besteht im Prinzip aus einem Feld aus Speicherelementen, von denen jedes aus zwei nicht-flüchtigen (leistungslosen) Speichereinrichtungen gebildet ist, die zerstörungsfrei gelesen werden können und die geeignet sind, entsprechend wahre und inverse Informationsdaten zu speichern. Die Größe jedes Speicherelementes ist daher sehr klein im Vergleich zu den Speicherelementen bekannter derartiger Speicher und es können inhaltsadressierbare Speicher mit einem Kilobit oder größer einfach verwirklicht werden. Zusätzlich zu dieser Steigerung der Packungsdichte sind die Speichereinrichtungen leistungslos, so daß die Ruheleistung Null ist.

Die Speichereinrichtungen können durch irgendeine geeignete IC-Speicherzelle gebildet werden (IC = integrierte Schaltung), durch einen platierten Draht oder spezielle NDRO-Kerne, vorzugsweise werden jedoch MNOS-Transistoren verwendet, in denen die Daten durch hohe und niedrige Spannungsschwellwerte dargestellt werden. Der Vorteil eines MNOS-Transistors über andere Speichereinrichtungen ist seine Einfachheit und seine Packungsdichte.

Ein Speicherelement, das zwei MNOS-Transistoren TX und T2 verwendet, die parallel geschaltet sind, ist in F i g. 1 dargestellt. Die Quellenelektroden der Transistoren Π und T2 sind an eine gemeinsame Speiseleitung SL gelegt und die Senkenelektroden sind an eine gemeinsame Speiseleitung DL geschaltet. Ferner sind Speiseleitungen G 1 und G 2 vorgesehen und entsprc-

chend an die Torelektroden der Transistoren Ti und 72geschaIteL

Während einer Schreiboperation, die nachfolgend erläutert wird, wird ein wahres Informationszeichen in den Transistor Π eingeschrieben und gespeichert während das inverse Zeichen dieses Informationszeichens in den Transistor Γ2 eingeschrieben und in ihm gespeichert wird. Während einer Leseoperation, die nachfolgend beschrieben wird, werden wahre und inverse informationsdaten entsprechend an die Leitungen G 1 und G 2 gelegt und wenn diese Zeichen und die in den Transistoren Ti und T2 gespeicherten Zeichen übereinstimmen, dann fließt kein Strom zwischen den Quellen- und den Senkenelektroden der Transistoren. Wenn jedoch die Informationszeichen nicht übereinstimmen, so fließt ein Strom zwischen den Quellen- und Senkenelektroden der Transistoren. Wenn beispielsweise das gespeicherte Zeichen eine binär_ »Eins« ist, so hat der Transistor Tt eine hohe SchweJlwertspannung V₁ und der Transistor T2 hat einen niedrigen Wert V,. Wenn unter diesen Bedingungen das wahre Zeichen, das an das Speicherelement gelegt ist, ebenfalls eine binäre »Eins« ist, so liegt eine Lesespannung V« am Tor des Transistors Ti auf einer Spannung zwischen dem hohen (H) und dem niedrigen (L) Wert von V, dieses Transistors, und das Signal am Tor des Transistors T2 hat die Spannung null Volt. Somit wird keiner der Transistoren eingeschaltet und es fließt deshalb kein Strom zwischen den Quellen- und Senkenelektroden. Wenn jedoch das wahre Zeichen, das an das Speicherelement gelegt wird, unter den Bedingungen des Beispieles eine binäre »Null« ist, so hat das Signal am Tor des Transistors Ti die Spannung null Volt und das Tor des Transistors Γ2 hat die Spannung V_K. Somit bleibt der Transistor Ti noch ausgeschaltet (V„t > 0) während der Transistor T2 angeschaltet wird (V,i. < Vr) und es fließt ein Strom zwischen seiner Quelle und seiner Senkenelektrode.

Eine Anzahl von Speicherelementen nach F i g. 1 kann, wie F i g. 2 zeigt, in einem Feld angeordnet werden, das Quellenspalten SL I, SL 2; Senkenspalten DL 1, DL 2 und Paare von Toren in Zeilen G ialG2a, Gibl G 2b hat. Die Speicherelemente A, B, Cund D bilden ein iiihaltsadressierbares Speicherfeld (zwei Wort ä zwei Bit Speicherfeld), wobei jedes Wort einem separaten Paar von Quellenspalten SLMDLi, SL2/DL2 zugeordnet ist und wobei jedes Bit eines Wortes einem separaten Paar von Torzeilen C XaIG 2a, G ib/G2b zugeordnet ist. Während der Leseoperation wird das Informationszeichen, das mit dem gespeicherten Zeichen zu vergleichen ist, an die Torzeilen G ia/G2a, G iblG2b gelegt und jedes Speicherelement arbeitet wie oben beschrieben, um einen Stromfluß zwischen der Quellen- und der Senkenelektrode eines Transistors nur dann zu erzeugen, wenn das gespeicherte Informationszeichen nicht mit dem angelegten Informationszeichen übereinstimmt. Wenn nur ein Teil eines Wortes zu vergleichen ist, beispielsweise mit den Bits der Speicherelemente A und B, werden das wahre und das inverse Informationszeichen, die diesem Teil des Wortes zugeordnet sind, entsprechend an die Tor-Zeilen G Xa und G2a gelegt und die Tor-Zeilen G \b und G2b werden an Eide gelegt. Damit bleiben die Transistoren der Speicherelemente Cund Dund das andere Bit des angelegten Wortes in einer Aus-Stellung unabhängig von ihren Inhalten und diese Transistoren beeinflussen nicht dem Vergleich der Bits in den angelegten Informationszeichen. Alle Worte in dem inhaltsadressierbarcn Speicher werden gleichzeitig verglichen, weil die Tore, die den entsprechenden Bits von jedem der gespeicherten Worte zugeordnet sind, durch die Tor-Zeilen G ialG 2a, G Ib/G 2 b zusammengeschaltet sind und jedes Bit des Zeichen-Musters wird daher mit dem entsprechenden Bit von jedem der gespeicherten Worte verglichen.

Während der Schreiboperation werden die Inhalte des Speichers als erstes gelöscht durch ein positives Vorspannen der Tore des oder der entsprechenden Speicherelemente bezüglich des Trägers auf dem die

ίο MNOS-Transistoren ausgebildet oder angeordnet sind. Aufgrund dieser Vorspannung wird die Spannung V₁ jedes Transistors auf den niedrigen Wert d. h. auf V₁, gebracht. Alle ungewählten Worte werden negativ gehalten, d. h. die Wort-Zeilen, wie SL MDL i, SL 2/DL 2 werden negativ vorgespannt, während das gewählte Wort geerdet wird, d. h. die Wortzeilen wie SL MDL X, SL 2IDL 2 werden an Erdpotential gelegt und das wahre und inverse Informationszeichen wird an die Paare der Tore gelegt, und zwar über die Tor-Zeilen wie G XaI G 2a, G XbIG 2b. Eine binäre »Eins« isi eine hohe negative Spannung. In dem gewählten Wort wird die Spannung ν, eines Transistors auf einen hohen Wert V₁₁₁ verschoben wenn das Tor negativ ist, sie bleibt jedoch niedrig, d. h. auf V,/., wenn das Tor die Spannung null Volt hat. Bei den nicht gewählten Worten sperrt die negative Vorspannung an den zugehörigen Wort-Leitungen die Verschiebung und hält alle Bits auf ihrer Spannung V,/.. Somit werden während des Einschreibens jedes Wortes in den Speicher in der beschriebenen Weise die zuvor gespeicherten Worte durch die Sperrspannung geschützt, die an die zugehörigen Wort-Leitungen angelegt ist.

Um beispielsweise ein Wort »10« in die Speicherelemente A und C nach Fi g. 2 einzuschreiben, werden die Wort-Leitungen SL 1 und DL X an Erdpotential gelegt und die beiden anderen Wortleitungen SL 2 und DL 2 werden nicht gewählt und sind daher negativ vorgespannt bis auf die Schreibspannung, beispielsweise —40 Volt. Das dem Speicherelement A zugeordnete Bit ii^f eine binäre »Eins« weshalb das wahre Zeichen von —40 Volt an die Tor-Zeile GIa gelegt wird und das inverse Zeichen von Null Volt wird an die Tor-Zeile G 2a gelegt. Das dem Speicherelement C zugeordnete Bit ist eine binäre »Null«, weshalb das wahre Zeichen von Null Volt an die Torzeile G Xb gelegt wird, während das inverse Zeichen von —40 Volt an die Torzeile G 2b gelegt wird. Somit erscheint das Wort »10« als -40 Volt, 0 Volt, 0 Volt, -40 Volt an den vier Torzeilen von F i g. 2.

Die Transistoren TXA und T2C haben jeder —40 Volt an ihrem Tor und Null Volt an der Quelle und der Senkenelektrode, weshalb die Spannung V₁ von jedem dieser Transistoren auf den Wert V,n verschoben wird. Die Transistoren T2A, TXC, 72S und TXD haben jeder Null Volt an ihrem Tor, weshalb die Spannung V, von jedem dieser Transistoren auf dem Wert V., bleibt. Die Transistoren Tlß und T2D haben jeder -4OVoIt an ihrem Tor, an ihrer Quellen- und an ihrer Senkenelektrode, weshalb die Verschiebung der Spannung V, von jedem dieser beiden Transistoren gesperrt wird und die Spannung auf dem Wert V,/. bleibt. Das gespeicherte Z"ichen kann dann wie oben erläutert gelesen werden. Bei einer anderen Anordnung der Speicherelemente des erfindungsgemäßen Speichers sind die beiden MNOS-

b5 Transistoren, wie F i g. 3 zeigt, in Reihe geschaltet, wobei die Senkenelektrode des Transistors 7"3 mit der Quellenelektrode des anderen Transistors T4 verbunden ist. Die Quellenelektrode des Transistors 7" 3 ist an

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die Wortleitung SL 1 geschaltet, die Senkenelektrode des Transistors 74 ist an die Wortleitung DL 1 geschaltet und die Tore der Transistoren 73 und 74 sind entsprechend an die Torzeilen C 1 und G 2 gelegt.

Wie bei der Schaltung nach Fi g. 1 wird das Informa- 5 si

tionszeichen als wahres und inverses Zeichen in den beiden Transistoren gespeichert und durch wahre und inverse Zeichensignale, die an die Tor-Zeilen C 1 und G 2 gelegt werden, ausgelesen. Bei dieser Schaltung der Transistoren ist jedoch während des Lesevorganges eine binäre »1« größer als V,u und V,i_ < binäre »0« < Viii. Wenn das wahre Zeichen, das durch dieses Speicherelement gespeichert wird, eine binäre »1« ist, so veranlaßt das Anlegen einer binären »1« an die Torzeile GX den Transistor 73 dazu, zu leiten und das Anlegen des inversen Signales einer binären »0« an die Torzeile G 2 bringt den Transistor 74 auf Leitfähigkeit, weshalb ein Strom zwischen den Wortleitungen SL X und DL1 bei einer Daten-Übereinstimmung fließt. Wenn das Informationszeichen nicht übereinstimmt, so ist das Signal, das an die Torreihe G 1 gelegt worden ist, eine binäre »0«, d. h. V,n, wobei dann der Transistor 73 nicht leitet und als Folge davon kein Strom zwischen den Wort leitungen fließt.

Diese Schaltung der Speicherelemente hat zwei Vorteile gegenüber der parallelen Schaltung nach Fig. 1, insofern, als sie körperlich kleiner ausgeführt sein kann und nur bei übereinstimmenden Zeichen ein Strom fließt, wodurch eine Verminderung des Energieverbrauches des Speichers erzielt wird. 3»

Wie bei der Schaltung nach Fig. 1 kann eine Anzahl der Speicherelemente von Fig. 3 in Form eines Feldes, wie in F i g. 4 gezeigt, angeordnet werden, mit Wortleitungen SL MDL 1. SL 2/DL 2 und Torreihen G\alG2a, Gib/G 2b.

In einer praktischen Ausführungsform kann die Anzahl der Senkenspalten in jedem der Felder nach den F i g. 2 und 4 reduziert werden, um eine Einsparung an Speicherraum zu erreichen, und zwar dadurch, daß eine gemeinsame Senkenspalie für jedes Paar benachbarter 4u Spalten, d.h. die Senkenspalten DLi und DL 2 eines Feldes vorgesehen wird.

Aus dem Vorhergehenden ergibt sich somit, daß, da die Speicherelemente MNOS-Transistoren sind, der Zeichenvergleich ohne Störung der gespeicherten Zeichen erreicht wird, d. h. es wird eine zerstörungsfreie Auslesung erzielt und die Zeichen können ohne Energie, d. h. leistungslos, gespeichert werden.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. lnhaltsadressierbarer Speicher in integrierter Bauweise, mit einer Mehrzahl von an ersten und zweiten Schreibleitungen angeschlossenen Speicherelementen, die aus Transistoren mit veränderbarer Schwellwertspannung gebildet und unter Vergleich mit an den Speicher gelegten Informationszeichen zerstörungsfrei auslesbar sind, dadurch gekennzeichnet, daß jedes Speicherelement als einzige Bauelemente nur zwei Transistoren (Ti, T2; T3, T4) enthält und daß jedem Speicherelement ein Paar Leseieitungen (G 1, C 2) zugeführt ist, von denen die eine (G 1) an die Gate-Dektrode des ersten (Ti; Γ3) und die andere (G 2) an die Gate-Elektrode des zweiten (T2; T4) Transistors gelegt ist

2. lnhaltsadressierbarer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Transistoren (T XA, T2A;...; TXD, T 2D) von jedem Speicherelement (A; B: C; D) parallel geschaltet sind, wobei die Source-Elektroden der beiden Transistoren gemeinsam mit der ersten Schreibleitung (SL 1, SL 2) und die Drain-Elektroden der beiden Transistoren gemeinsam mit der zweiten Schreibleitung (DL X, DL 2) verbunden sind.

3. lnhaltsadressierbarer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Transistoren (TZ, Γ4) jedes Speicherelementes in Reihe geschaltet sind, wobei die Drain-Elektrode des ersten Transistors (T3) mit der Source-Elektrode des zweiten Transistors (T4), die Source-Elektrode des ersten Transistors (T3) mit der ersten Schreibleitung (SL X, SL 2) und die Drain-Elektrode des zweiten Transistors (TA) mit der zweiten Schreibleitung (DL 1, DL 2) verbunden ist.

4. lnhaltsadressierbarer Speicher nach einem der Ansprüche 1—3, dadurch gekennzeichnet, daß die Transistoren (TX, T2; TX Γ4) MNOS-Transistoren sind.

5. lnhaltsadressierbarer Speicher nach einem der Ansprüche 1 —4, wobei die Mehrzahl von Speicherelementen in Zeilen und Spalten in Form eines zweidimensionalen Feldes angeordnet ist, dadurch gekennzeichnet, daß jede Zeile der Speicherelemente (A, B; C, D) mit einem der Paare von Leseleitungen (G Xa, G 2a; G Xb, G 2b) verbunden ist, und daß jede Spalte der Speicherelemente (A, C; B, D) zwischen einer der ersten (SL X, SL2) und einer der zweiten Schreibleitungen (DL X, DL 2) angeordnet ist.

6. lnhaltsadressierbarer Speicher nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Schreibleitung (DL 1, DL 2) einem Paar benachbarter Spalten von Speicherelementen gemeinsam ist.

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