DE2530887A1 - Einrichtung zur informationsuebertragung in einer elektronischen datenverarbeitungsanlage - Google Patents

Description

boblinien, den 3. Juli 1975

Anuielderin: IW-J Deutschiana GmbH

Pascalstraße 100 J S t_ u t t g_ a_r t 80

Amtliches Aktenzeichen: i.euanmeldunf? Aktenzeicnen der Anmelderin: GE ')7t> 026

Einrichtung zur Informationsübertraguni-" in einer elektronischen Datenverarbe^ituiigsjiij^age

Die Erfindung betrifft eine Einrichtung zur Informationsübertragung nach dem Oberbegriff des Anspruchs 1.

Die Erfindung finaet Anwendung in einem modular aus Subprozessoren aufgebauten, digital arbeitenden Prozessor. Sie befaßt sich mit der Übertragung von Information über eine gemeinsame Sammelleitung zwischen den Subprozessoren einerseits und der Schnittstelle, die zwischen der Sammelleitung und einem übergeordneten Rechner vorgesehen ist, der insbesondere Steuer- und Diagnoseaufgaben in dem Prozessor zu erfüllen hat. Außerdem kann die Erfindung in Datenverarbeitungsanlagen verwendet werden, bei denen weniger intelligente Einheiten über ein Sammelleitungssystem untereinander und/oder mit höher intelligenten Einheiten zusammenarbeiten.

Bei Prozessoren der unteren Leistungsklasse spielt das Preis-/Leistungsverhältnis eine besondere Rolle. Aus diesem Grunde lassen sich Technologien, die von größeren Anlagen her bekannt sind, nicht auf derartige Anlagen übertragen. Eine beträchtliche Kosten- und auch eine erhöhte Fehlerquelle stellen vollparallele Sammelleitungssysteme dar, über die -die Information bit- und oft auch byteparallel übertragen wird. Diese Parallelität macht die Anlagen einerseits sehr teuer und andererseits auf Grund des meist festen üatenformats hinsichtlich der Datenstruktur unflexibel, so

daß unter Umständen auf die Implementierung bestimmter Funktionen ₃ z.B. ±m Diagnosebereich, verzichtet werden mußte. Dieses sind hinsichtlich der Preissituation, Flexibilität und Zuverlässigkeit Nachteile, die insbesondere bei Datenverarbeitungsanlagen der un teren Leistungsklasse nicht mehr hingenommen werden können

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, im für die übertragung von Information vorgesehenen S amine !leitungssystem, das sind die Sammelleitungen selbst sowie die Ein- und Äusgangstorschaltungen für die übertragung von Information auf die Sammelleitungj sowie deren Steuerung Lösungen vorzusehen, die eine extreme Kostenreduzierung und hohe Flexibilität hinsichtlich der Datenstruktur mit sich bringen, so daß auch nun z.B. besondere üiagnosefunktionen wirtschaftlich vertretbar sind,, die Insgesamt die Anlage zuverlässiger machen.

Gelöst wird diese Aufgabe der Erfindung für eine Einrichtung zur Informationsübertragung in einer Datenverarbeitungsanlage durch die Im Hauptanspruch angegebenen Merkmaie.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Durch die Erfindung wird also eine Lösung für elektronische Datenverarbeitungsanlagen , insbesondere der unteren Leistungsklasse _s vorgesehen, die die Datenübertragung und die hierfür erforderlichen Schaltkreise extrem preiswert und zuverlässig machen, so daß dafür wieder wichtige Funktionen z.B. Diagnosefunktionen ±m System, vorgesehen werden können, wodurch eine derartige Datenverarbeitungsanlage nicht nur preisgünstiger ist, sondern aueh eigentlich zuverlässiger und flexibler zu arbeiten vermag.

Im folgenden werden Ausführungsbeispiele der Erfindung©» anhand der Zeichnungen näher beschrieben. Es zeigen:

^Fig· 1 das Blockschaltbild eines modular aus Subprozes-

soren aufgebauten Prozessors, in welchem die Aus-QE 975 026

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führungsbeispiele der Erfindung anwendbar sind,

Fig. 2 ein Blockschaltbild der in den Subprozessoren und

in der Schnittstelle zu einem Wartungs- und Dienstrechner erforderlichen Schaltkreise für den Anschluß desselben an das Sammelleitungssystera,

Fig. 3 das Blockschaltbild eines weiteren Ausführungs-

beispiels dieser in Fig. 2 dargestellten Schaltkreise,

Fign. 4, 4A und

Prinzipdarstellungen von Verschiebetaktschaltungen für die in den Ausführungsbeispielen der Erfindung verwendeten Schieberegister,

Fign. 6 und 8 Prinzipdarstellungen der verwendeten Umschalter,

Fig. 7 das Blockschaltbild eines in den Ausführungsbei

spielen der Erfindung verwendeten Adressendecodierers und Vergleichers,

Fig. 9 ein Prinzipschaltbild zur Veranschaulichung des

Einschreibens und Auslesens von Information in einen Matrixspeicher und aus demselben mit Hilfe von zu Ketten zusammengefaßten Schieberegistern,

Fign. 1OA, B Prinzipdarstellungen bestimmter Registerbetriebsweisen und

Fig. 11 eine Prinzipdarstellung einer Einrichtung zur

Feststellung physikalischer Grenzen bei unterteilten Schieberegistern, deren Teile sich auf unterschiedlichen physikalischen Blöcken befinden

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Fig. 1 zeigt das Blockschaltbild einer elektronischen Datenverarbeitungsanlage, die aus einem Prozessor (P) 10 sowie peripheren Geräten (I/O) 15 besteht, die für die Informationsein- und ausgabe vorgesehen sind. Der Prozessor 10 verfügt über eine Reihe von Subprozessoren (Pl-Pn) 13_s die über eine Sammelleitung IM untereinander und über eine Schnittstellenschaltung (MSPI )12 mit einem übergeordneten Rechner, z.B. einem Wartungs- und Dienstrechner (MSP)Il verbunden sind. Der modular aufgebaute Prozessor IU verfügt also über eine Reihe von Subprozessoren, denen jeweils verschiedene Aufgaben des Gesamtsystems übertragen sind^ Der Subprozessor Pn steuert beispielsweise den Verkehr des Prozessors 10 mit den peripheren Geräten 15.

Der Verkehr des übergeordneten Rechners 11 mit den Subprozessoren Pl-Pn erfolgt über ein Saramelleitungssystem 1H_} wobei auf der Seite des übergeordneten Rechners 11 eine Schnittstellenschaltung (MSPI) 12 und auf der Seite der Subprozessoren Schnittstellenschaltungen vorgesehen sind, die in den Figuren 2 und 3 näher dargestellt sind. Der Verkehr des übergeordneten Rechners muß nicht ausschließlich mit intelligenten Subprozessoren erfolgen, sondern er kann auch mit einfachen Einheiten durchgeführt werden ₃ sofern sie eine gleiche oder ähnliche Schnittstelle sur Sammelleitung 14 haben, wie die Subprozessoren. Der Prozessor 10 verfügt ferner über einen Speicher (337) 16, der Im allgemeinen über die Speichersammelleitung 17 mit der Sammelleitung- 1% und mit einem der Subprozessoren verbunden ist, der die Funktion der Speichersteuerung wahrnimmt. Diese Verbindungen sind in den Figuren nicht dargestellt.

Insbesondere bei elektronischen Datenverarbeitungsanlagen der unteren Leistungsklasse spielen die Kosten der Informationsverteilung innerhalb der zentralen Steuerung eine bedeutende Rolle. Einsparungen auf dieser Seite, beispielsweise durch eine mehr seriale, denn parallele Informationsübertragung tragen zur Reduzierung der Gesamtkosten erheblich bei. Dieses wird besonders deutlich, wenn man sich die einzelnen Aufgaben der Sammelleitung IH

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innerhalb des Prozessors 10 vor Augen hält. Diese Sammelleitung,
zwischen dem Wartungs- und Dienstrechner und den anderen Funktionseinheiten, beispielsweise den Subprozessoren, dient der Durchführung der folgenden Aufgaben:

Anfängliche Mikroprogrammladunp; mit vorhergehender Systemrückstellung j

überwachung der Versorgung spannung beim Ein- und Absehalten,

Systemüberwachung j

Kommunikation zwischen dem Wartungs-- und Dienstrechner und den Subprozessoren und den Ein-/Ausgabegeräten,
logische »Schnittstelle zwischen den Subprozessoren und dem Wartungs- und Dienstrechner,
Fehlerabspeieherung,
"" Fehlerprüfung,

manuelle Operationen,,
Betriebsarteneinstellung.

Fig. 2 zeigt nun das Prinzip der Informationsübertragung über die in Fig. 1 dargestellte Sammelleitung 14, Diese Sammelleitung ist
in Fig. 2 in die Leitungen 26a und 26b unterteilt. Die Datenübertragung von und zu dem Wartungs- und Dienstrechner zu und von den Subprozessoren erfolgt serial über die Ringleitung 26b, die aus
einer Hinleitung FML und einer Rückleitung TML besteht.

Das Schnittstelleninformationsregister· (IIR) 21, das Subprozessor-Datenregister (DR) 22 sowie das Subprozessor-Adressenregister (AR) 23 sind ihrer Struktur nach Schieberegister, bestehend aus zu Ket-_ ten zusammengeschalteten Verriegelungsschaltungen, die seriell
oder parallel geladen und ausgelesen werden können.

Alle Daten und Adressen werden über die FML-Leitung bitserial vom Schnittstelleninformationsregister 21 zu den Registern der Subprozessoren verschoben, d.h. übertragen. Die Rückübertragung von Daten aus den Subprozessoren in das Sennittstelleninformations-

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ORlG[NAL INSPEGTED

register 21 erfolgt ebenfalls bitserial.

Die über die Leitung PML übertragenen Informationen können sowohl Daten als auch Adressen sein. Die Unterscheidung, ob eine Information als Daten oder als Adressen zu einer bestimmten Zeit zu betrachten sind, wird durch ein Signal auf der Leitung ADL getroffen., mit dessen Hilfe ein in jedem Subprozessor befindlicher Schalter (SV/) 24 gesteuert wird. Ist zu einer gegebenen Zeit die über die Leitung FML übertragene Information als Adresse zu betrachten, dann wird durch das Steuersignal auf der Leitung ADL der Schalter 2H so eingestellt, daß diese Information in das Ädressenregister 23 gelangen kann, Der Weg, den die Information dabei nimmt, verläuft aus dem Schnittstelleninformationsregisfcer 21 über die Leitung WML₃ die Abzweigung 2Hh ₃ den Schalter 24 und dessen Ausgangsleitung 2ko in das Adressenregister 23.

Die Steuerung der Adressenübertragune xiird so vorgenommen,, daß alle über die Leitung 5¹ML übertragenen Subprozessor-Selektionsadressen gleichzeitig in die Adressenregister aller Subprozessoren Pl-Pn übertragen werden. Die Schaltkreise für die Anschaltung eines Prozessors an die Sammelleitung 14 in Fig. 1 sind in Fig. nur für den ersten Subprozessor Pl dargestellt_s da diese Schaltkreise in den übrigen Subprozessoren mit den dargestellten identisch sind.

Sind dagegen die über die Leitung FML übertragenen Informationen als Daten zu interpretieren, dann gelangen sie nur in das Datenregister 22 desjenigen Subprozessors, der zuvor mittels seiner Adresse selektiert wurde. Der für dieses übertragungsverfahren erforderliche Steuermechanismus arbeitet so, daß die in jedem Subprozessor vorhandene Identifizierungslogik die zuvor in das Adressenregister, z.B. 23 gelangte Adresse untersucht, indem diese zu einem Adressendecoder und -vergleicher (ADEC & GOMP) 27 übertragen wird. Dieser vergleicht die in ihm selbst gespeicherte Adresse des eigenen Subprozessors mit der zuvor in das Adressenregister .23

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übertragenen Adresse. Bei Gleichheit der beiden Adressen liefert dieser Adressendecoder und -verpjeicher 27 über die Leitung 27a ein Steuersignal an den Schalter 24, so daß dieser in seine andere Lage umgeschaltet wird, in der er dann die weitere über die Leitung FML und 24b übertragene Information über seinen Ausgang 24a in das Datenregister 22 überträgt. Von dort können dann diese Daten beispielsweise über den Parallelausgang 22a aller Stufen des Datenregisters 22 an den gewünschten Datensenken des betreffenden Subprozessors verfügbar gemacht werden.

Der Schalter 24 wird also von zwei Steuersignalen gesteuert: einmal über ein Signal über die Leitung ADL₃ die den Schalter vor einer jeweiligen übertragung von Adresseninformation in allen Subprozessoren so einstellt, daß die Adresseninformation in die Adressenregister 23 gelangen kann. Das zweite Signal wird von dem subprozessoreigenen Adressendecodierer und -vergleicher 27 dann erzeugt, wenn die eigene Adresse in einem Subprozessor festgestellt wird. Dieses Ausgangssignal des Adressendecodierers und -vergleichers schaltet den Schalter in demjenigen Subprozessor, der seine eigene Adresse erkannt hat, so um, daß die im Anschluß daran über die Leitung FML übertragenen Daten in das Datenregister 22 des Subprozessors gelangen.

Die Daten in dem Datenregister irgendeines der Subprozessoren Pl bis Pn müssen nicht ausschließlich den Datensenken des eigenen Subprozessors zur Verfugung gestellt werden, sondern sie können auch, wie bereits erwähnt wurde, über die Leitung TML serial in das Schnittstelleninformationsregister 21 in der Schnittstellenschaltung des Wartungs- und Dienstrechners übertragen werden. Mit dieser übertragung können Daten, die in einem Subprozessor generiert wurden, zum Wartungs- und Dien_streohner übertragen werden. Auch diese Datenübertragung erfolgt bitserial.

Zum Herein- und Herausschieben der Informationsimpulse in die bzw. aus den Daten- oder Adressenregistern 22 oder 23 sind verschiedene Techniken möglich. So kann beispielsweise die Steuerlogik

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(CTRL L) 20 in der Schnittstelle MSPI des Wartungs- und Dienstirechners über die Leitung CGL ein Torsteuersignal genau festgelegter zeitlicher Länge übertragen, dessen Länge so hemessen ist, da£ j die in den einzelnen Subprözessoren und beispielsweise auch in der \ Schnittstelle befindlichen Verschiebetaktsteuerungen (SCTL) 25 mi \

Falle des Subprosessors Pl die erforderliche Zahl von VerschiebeimH pulsen erseugen können, die ihrerseits ίμ wesentlichen von der je-j weiligen Stufenzahl der Register abhängt. )

Die Verschieöetaktsteuerung 25 kann im einfachsten Falle eine ein-j zige Torschaltung sein, an deren einem Eingang der allen Einhei- ; ten gemeinsame Takt CLS im Falle eines synchronen Betriebs zugeführt wird und an dessen zweitem Eingang das über die Leitungen
GQL und 25b übertragene Torsteuersignal genau festgelegter Dauer
janliegt. Werden beispielsweise 10 Verschiebeimpulse benötigt,
jdann ist die Länge des Torsteuersignals so bemessen, daß es 10
Taktingmlse aus dem Zeittaktsignal CLS durch die Torschaltung pas- j sieren läßt, Diese Verschiebetaktimpulse» die der Ausgang der Tor-j schaltung in der Versehiebetaktsteuertung 25 liefert, werden zu j den Verschiebeeingängen der Schieberegister übertragen. Eine wei- ; tere Möglichkeit zur Erzeugung der Verschiebeimpulse_s die vor al- ' jlen Dingen bei ansynchronem Betrieb der einzelnen Subprosessoren
jund Systemelemente verwendet werden kann, besteht darin, über die
!Leitung CGL die Vers chi ebeisipulse direkt von der Schnittstelle

IMSPI zu übertragen, wobei die Yerschiebeimpulse entweder in der

jsteuerlogik 20 erzeugt, oder wenn die Verschiebeimpulse an anderer! !stelle erzeugt werden, von dieser deren übertragung gesteuert wer«·

!den.
Einzelheiten der Verschiebeiinpulserzeugung sind in den Figuren

,4 und Ha. und 5 dargestellt. Zunächst zeigt Fig. 4 die Verschiebeimpulserzeuung für den asynchronen Betrieb der Subprozessoren.

!In Verbindung mit Fig. 4a ist zu sehen, daß die Zeittaktimpulse
auf der Leitung CLS fortlaufend erzeugt werden. Das Über die Leitungen CGL und 25b übertragene Torsteuersignal öffnet die Torschaltung 40 in der Versehiebeimpulssteuerung 25 für eine solche Dauer, daß die gewünschte Anzahl von Verschiebeimpulsen, im vorlie-

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genden Beispiel 10, auf die Ausgangsleitung 25a übertragen werden.

Fig. 5 zeigt die "Verschiebeimpulssteuerung" 25 für einen synchronen Betrieb, wobei festzustellen ist, daß diese Verschiebeimpulssteuerung 25 nur aus einer einzigen durchgehenden Leitung besteht, die zu dem Schalter 24 in Fig. 2 weiterführt.

!Einzelheiten des Schalters 24 sind in Fig. 6 dargestellt. Die zen-'tralen Elemente dieses Schalters sind zwei Umschaltekontakte 6l iund 62 eines elektromechanischen oder rein elektronischen Relais, die von einer Schaltersteuerung (SW-CTL) 60 in Abhängigkeit von !Steuersignalen betätigt werden, die über die Leitungen 24d und ;27a zu der Schaltersteuerung 60 übertragen werden. Die gestrichelte Linie 63 zeigt die Wirkverbindung von der Schaltersteuerung 60 zu den Umschaltekontakten 61 und 62.

Es ist auch eine Möglichkeit denkbar, bei der mittels des Schalters 24 nur die Verschiebetakteingänge und die Ausgänge des aus- \

gewählten Datenregisters umgeschaltet werden, während die Informa- ' tionseingänge des Adressenregisters und des Datenregisters fest mit der Leitung FML verbunden sind.

Die Umschaltekontakte 6l und 62 sind in Fig. 6 in einer Position dargestellt, in die sie durch ein Steuersignal auf der Leitung 27a stets eingestellt werden. In dieser Lage ist die Leitung 24b mit der Leitung 24c und die Leitung 25a mit der Leitung 24f verbunden. In die andere Lage werden die Umschaltkontakte 6l bzw. 62 durch ein Steuersignal auf der Leitung 24d eingestellt, so daß dann die Leitung 24b mit der Leitung 24a und die Leitung 25a mit der Leitung 24e verbunden ist. Mit dieser Schaltung wird erreicht, daß durch ein Steuersignal auf der Leitung ADL, die zur Unterscheidung der über die Leitung FML übertragenen Information in Adressen oder Daten vorgesehen ist, der Schalter 24 so eingestellt wird, daß sowohl die Informationsleitung FML über die Leitungsabschnitte 24b und 24c, als auch die Verschiebeimpulsleitung 25a über den Teilabschnitt 24f auf das Adressenregister 23 geschaltet sind.

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Durch ein Steuersignal auf der Leitung 27a, das gegeben wird, wenn ;der Adressendecodierer und -vergleicher 27 die eigene Adresse, d. üfcu die Adresse des eigenen Verarbeitungsmoduls, erkennt, wird die jKontaktlage der Umschaltkontakte 61 und 62 geändert, so daß nun die Informations leitung FML und die Versehiebeimpulsleitung 25a ;auf das Datenregister 22 geschaltet sind*

jsine elektronische Realisierung des Schalters 2H zeigt Fig» 8. [Zentrales Element dieses Schalters ist eine Verriegelungssehaijtung 80, die über ein Signal auf der Leitung 24d eingestellt und jvon einem Signal auf der Leitung 2?a rückgestellt wird, In der iEinsfcellage fülirt der Ausgang Ai ein der binären Eins entsprechendes Ausgangssignal und der Ausgang A2 ein der binären Mull entjsprechendes Signal. In der Rückstellage sind die soeben genannten jsignalverhältnisse an den beiden Ausgängen umgekehrt. Ein Impuls ]auf der Leitung 24d beispielsweise bewirkt, daß der Ausgang Al jeiuder binären Eins entsprechendes Ausgangssignal führt, das zu j j- I

pen UND-Toren Sl und 83 übertragen wird und diese Tore für eine \ {übertragung vorbereitet. Wenn nun Signale auf den Leitungen 24b · und 25a vorliegen, werden diese über die UHB-Tore 83 und 81 auf , flie Leitungen 2Uq bzw. 2^f übertragen. Dieses entspricht einer : durchschaltung der Informations leitung FML und der Yersehiebeimjpulsleitung CGL bzw. 25a auf das Adressenregister 23«

Ein über die Leitung 2?a übertragener Impuls beispielsweise stellt . die Verriegelungsschaltung 80 wieder zurück _s so daß an ihrem Aus- ■ jgang A2 ein der binären Eins entsprechendes Signal anliegt, das die UHD-Tore 82 und 8^ für eine Durchschaltung vorbereitet. Auf ■ diese ¥eise wird der Schalter 2k umgeschaltet, so daß nun die Informations leitung SML und die Verschiebeimpuls leitung CQL bzw. 25a ^; auf das Datenregister 22 über die Teilleitungen 2¹Ia bzw. 24e auf das Datenregister 22 umgeschaltet werden,

Während die Erzeugung der Verschiebeimpulse bereits ausführlich im Zusammenhang mit den Figuren 4, 4a und 5 erläutert wurde, wird

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im folgenden die Erzeugung des Rückstellsignals auf der Leitung |27a für die Umschaltung des Schalters 24 an Hand der Fig. 7 erläutert. Wie bereits erwähnt wurde, wird das Ausgangssignal auf der Leitung 27a von dem Adressendecodierer und -vergleicher 27 dann erzeugt, wenn die in seinem Adressenregister befindliche Adresse, die in einem zuvor erzeugten Übertragungsvorgang in dieses Adressenregister eingegeben wurde, der Adresse seines eigenen Subprozessors, beispielsweise des Subprozessors Pl in Fig. 2, entspricht. Es ist für diesen Zweck ein Vergleicher (COMP) 71 vorgesehen, an dem die beiden miteinander zu vergleichenden Adressen anliegen. Die in die Adressenregister 23 aller Subprozessoren übertragene Adresse eines auszuwählenden Subprozessors wird über die Leitung 23a zu dem Vergleicher 71 übertragen. Die subprozessoreigene Adresse befindet sich in einem internen Adressenregister (A-REG) 70, das am vorteilhaftesten bei der anfänglichen Programmladung (ICPL) über eine interne Leitung 72 mit der Subprozessoradresse geladen wurde. Diese Adresse steht ebenfalls am Eingang des Vergleichers zur Verfügung.

Bei einer festgestellten Gleichheit liefert der Vergleicher 41 an seinem Ausgang ein Signal, das zu einem Eingang des UND-Tores 73 übertragen wird. Der andere Eingang dieses UND-Tores 73 führt zur Taktleitung CLS, die durch übertragung eines Impulses zur gewünschten Zeit das Ausgangssignal des Vergleichers auf die Leitung 27a überträgt, das die gewünschte Umschaltung des Schalters 24 vom Adressenregister 23 auf das Datenregister 22 vornimmt.

Die vorstehend erläuterten Operationen sind Elementaroperationen der in einem Subprozessor für die Datenübertragung vorgesehenen Elementarschaltkreise.

Im folgenden werden nun Funktionen aufgeführt, deren Ausführung über die Sammelleitung 14 in Fig. 1 möglich sind. Es gilt hier- . bei zu unterscheiden zwischen Funktionen, die bei einem laufenden jSubprozessor und solchen, die nur bei einem gestopptem Subprozes-

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sor durchgeführt werden können.

Zur Gruppe der Funktionen, die nur mit einem laufenden Subprozessor ausgeführt werden können, gehört die Status-Abfrage eines Subprozessors, mit deren Hilfe zur Erhöhung der Sicherheit zunächst eine positive Adressenrückmeldung und danach die Meldung des gegenwärtigen Zustandes des Subproζessors an die Schnittstelle 12 in Fig. 1 erfolgt.

Zu -dieser Gruppe zählt ferner die Eingabe von Information, d.h. Laden eines Steuerregisters (nicht dargestellt) in dem ausgewählten Subprozessor zur Steuerung desselben bei der Durchführung manueller Operationen, beim Starten und Stoppen oder ähnlichen Funktionen. Daß Steuerregister und die in ihm gespeicherte Information übernimmt j hierbei Funktionen, die etwa dem Einstellen von Konsol-Schaltern · bei solchen Maschinen entspricht, deren manuelle Operationen von Konsol-Schalfcern gesteuert werden.

gehört auch zu dieser Gruppe die programmierte Übertragung von Daten zwischen dem Wartungs-und Dienstrechner 11 in Fig* I und den aufgerufenen Subprozessoren 13, Mit Hilfe dieser Funktionen können Bytes bitserial im Mikroprogramm eines gewünschten Subprosessors von dem Wartungs- und Dienstrechner ausgetauscht oder ergänzt werden, wobei dieser Austausch oder diese Ergänzung in beiden Richtungen erfolgen kann, d.h. auch ein Subprozessor ist in der Lage, mit Hilfe dieser Funktion Bytes im Steuerprogramm des Wartungs- und Dienstrechners oder in einem anderen Subprozessor auszutauschen oder zu ergänzen.

Zu den Funktionen, die nur bei einem gestoppten Subprozessor möglich sind, zählen das Abfragen von zu Ketten zusammengeschalteten Verriegelungsschaltungen, die letztlich die Schieberegister bilden,

das Laden von Schieberegisterketten und

das Lesen und Schreiben von matrixartig zusammengeschalteten Spei-

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eherzellen mit Hilfe von Schieberegisterketten.

Bevor nun die Operationen für die Durchführung der vorstehend genannten Punktionen erläutert werden, sei zunächst noch einmal auf die Schaltkreisstruktur der Schnittstelle 12 zwischen dem Wartungs- und Dientsrechner 11 einerseits und der Sammelleitung 14 und den Schaltkreisen der Subprozessoren 13 in Fig. 1 näher eingegangen. Fig. 3 zeigt im oberen Teil die wesentlichen Schaltkreiselemente der Schnittstelle MSPT (12). Diese sind das Schieberegister (SRL) 31, das Steuerregister (ECR) 30, das über drei Adressen A, B und C adressierbar ist, die Steuerlogik (CL) 32, die auch einen Verschiebungszähler enthält und das Abfühlregister (ESR) 33, das über zwei Adressen, die Adressen D und E adressierbar ist.

Das Schieberegister 31 kann parallel von dem externen Steuerregister 30 eingestellt und von dem Abfühlregister 33 abgefragt werden. Ferner kann es seine Information serial an die Leitung FML abgeben oder über die Leitung TML empfangen, wie es auch bereits im Zusammenhang mit Fig. 2 kurz angedeutet wurde.

Die Funktionen des externen Steuerregisters 30 sind dabei folgende

Einstellen mit der Adresse A:

Bei dieser Funktion werden die Daten mit korrekter Parität in das Schieberegister 31 eingegeben.

Einstellen mit der Adresse B:

Die Daten werden ohne Parität in das Schieberegister 3I eingegeben.

Einstellen mit der Adresse C:
Die Steuerlogik 32 wird in der folgenden Weise aufgesetzt:

Verschiebung um 0 bis 15 -Einstellimpuls

Einstellimpuls auf der Leitung ADL für den Schalter 24 (Fig. 2)

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Wie zu sehen ist bilden die Bits O und 1 eine Reserve für eine mögliche spätere Zusatz-Steuerfunktion.

Das Bit 2 dient zur Einstellung des Schalters 24 in Fig. 2 und es wird über die Leitung ADL übertragen. Es dient., wie bereits mehrfach erwähnt wurde., der Einstellung des Schalters 24 derart_s daß Information,, die über die Leitung FHL übertragen wlrd₅ In das Adressenregister 23 In Fig. 2 gelangt.

Bit 3 dient zur Erzeugung eines Einstellimpulses in dem Steuerdecodierer 34 ₅ der in jedem Subprozessor vorhanden Ist* Dieser Einatelllapuls dient zur Durchschaltung einer Tors«haltung_s die aufgrund der übertragenen Steuerlnforiaatlon oder auch Abfuhllnformatlon nach der Decodierung Im Decodierer 34 ausgewählt wurde. Diesem Steuerimpuls Ist also die letzte Zeitsteuerfunktion oel der Durchführung einer Funktion übertragen worden.

Die Bits 4 bis 7 schließlich geben In binärer Codierung die ¥erschlebungslänge an, um die eine serlale ¥erSchiebung von Information ,Insbesondere In den Schieberegistern der Subprozessoren, durchgeführt werden soll. Diese binäre Codierung der Verschiebungslänge wird Im Steuerdecodierer 34 des jeweiligen Subprozessors in die erforderliche Anzahl von Schiebeimpulsen umgewandelt oder in ein Taktsignal bestimmter Dauer, das die gewünschte Menge an Zeittaktimpulsenj die In einem Subprozessor lokal erzeugt j werdenj zu den Schieberegistern gelangen läßt. Es handelt sieh j hierbei um die synchrone oder asynchrone übertragung, die be- ] reits Im Zusammenhang mit den Fign. 4, 4a und 5 ausführlich er- ί läutert wurde«

Die Funktion des Abfühlregisters 33 wird mifc Hilfe der Adressen D ; und E gesteuert. Das Abfühlen mit der Adresse D bedeutet_s daß der ! Inhalt des Schieberegisters abgefühlt und zu diesen Daten die kor-J rekte Parität generiert wird. Bei der Steuerung mit der Adresse \ E wird folgendes abgefühlt: '

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Bit: O 1 2 3 4 5/6 7

aritäts-

Reserve prüfung d

Information im Schieberegister

■Status d. Verschiebetores

Die Steuerlogik 32 dient zur Durchführung mehrerer Aufgaben. Zunächst obliegt ihr die Zählung der Verschiebungsschritte und jdamit die Feststellung der gesamten Verschiebungslänge, die mit

■einer durch die Adresse C im externen Steuerregister 30 aufgesetzten Information definiert wird.

Ferner wird die Leitung ADL aufgesetzt, wie es durch Bit 2 der lim Steuerregister 30 mittels der Adresse C aufgesetzten Information

!spezifiziert ist. j

! I

; i

Wenn Bit 3₃ vgl. Fig. 3j der mittels Adresse C im Steuerregister 30 aufgesetzten Information eine binäre Eins ist, dann wird von der* (Steuerlogik ein Impuls SET auf eine Einstelleitung gegeben, die ' isich in der Sammelleitung 38 in Fig. 3 befindet und nicht gesondert} !dargestellt ist. Es ist diejenige Leitung, die, wie bereits zuvor

! i

jschon erläutert wurde, eine Torschaltung steuert, die als letzte Funktion eines Steuer- oder Abfühlauftrages in dem ausgewählten ; Subprozessor eine übertragung innerhalb des Subprozessors oder \ nach außen zur Schnittstelle oder zu einem anderen Subprozessor j vornimmt oder sperrt, je nach dem, welche Funktion das von diesem j Signal gesteuerte Tor innerhalb des Datenflusses wahrzunehmen hat.{

Dieses durch Bit 3 der mit der Adresse C aufgesetzten Information ; dient zur Erzeugung des Einstellimpulses SET in der Steuerlogik 32 in Fig. 3· Es wird dort generiert, wenn das Torsteuersignal für ' die übertragung der gewünschten Anzahl von Verschiebeimpulsen wie-j der abgeschaltet ist. Gegebenenfalls kann der Zeitpunkt für die Er-

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zeugung des .^r;HT-;Signales auch verzögert erfolgen, nachdem die Jiückflanke des Torateuersignals festgestellt wurde. Dieses gilt sowohl für das Torsteuersignal, das für die übertragung von Adressen, als auch Daten für die notwendige Verschiebung sorgt. Das Einstellsignal SET wird in dem Subprozessor zu einer weiteren Torschaltung geleitet, deren anderer Eingang an einer Informationsleitung liegt, über die bestljffiQte Schieberegister In dem Subprozessor parallel geladen werden können. Außerdem kann das Einstellsignal SET in dem ausgewählten Subprozessor logisch mit anderen Signalen verknüpft werden, die beispielsweise durch die Decodierung einer internen Adresse gewonnen werden. Eine weitere Verknüpfung kann auch mit einem Signal erfolgen, das durch das Signal einer bestimmten Bitsfcelle im Datenregister erzeugt wird« Mit Hilfe des Einstellimpul ses SET Ist es möglich, den Parallelbetrieb Interner Register zn steuern»

Wenn schließlich eine Adresse verschoben werden soll und die Verschiebung I²J Schritte betragen soll, dann werden 8+1 ßits aus dem Schieberegister 31 ausgesendet,, denen M+1 Hullblts folgen.

Obwohl die Anlage mit einer Byteorganisation von 8 Informatlonnbits plus einem Paritätsbit je Byte arbeitet, können aber beliebige Datenkonfigurationen gewählt werden j von denen die Adressenkonfigurationen, die noch erläutert werdeη₅ als Beispiel dienen können.

Die Sequenz der seriellen Datenübertragung ist der nachstehenden Darstellung zu entnehmen:

Byte 1

12 3^567

Versehleberiehtung

höchster Stellenwert niedrigster Stellenwert -■

Es Ist in dieser Darstellung zu erkennen, daß bei der Sequenz der seriellen Datenübertragung zunächst das Paritätsbit (P), dann das

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ORiGINAL IMSPECTED

hochstellige (O) und zum Schluß das niedrigstellige Bit (7) eines bytes übertragen wird. Es lassen sich beliebig viele Bytes durch Aneinanderkettung übertragen, wobei allerdings zu berücksichtigen ist, daß die Zahl, die sich letztlich aus den gesamten Verschiebeschritten bei einem übertragun.^sakt zusammensetzt, nicht größer sein darf, als die Zahl der Verschiebeschritte, die sich maximal aus dem Umfang der gewählten Verschiebeschrittcodierung ergibt. Dieses gilt streng nur für die Erzeugung der Länge des Toröffnungssignals aus der Codierung der Verschiebeschritte für die Tore, über die Verschiebetakte übertragen werden, wie es beispielsweise aus Fig. 4 ersichtlich ist.

Wird hingegen eine Lösung nach Fig. 5 gewählt, dann ist der Umfang der Verschiebeschritte und damit die Zahl der übertragenen Bytes nicht durch eine solche Codierung begrenzt, sondern sie wird innerhalb der Anlage auf andere Weise abgeleitet.

In Fig. 3 ist die Schaltkreisstruktur eines Subprozessors, beispielsweise des Subprozessors Pl oder Pn, in einer etwas anderen Form dargestellt wie in Fig. 2. Die Funktion des Schalters 24, der Verschiebeschrittsteuerung 25, sowie der Register 22 und 23 und des Adressendecodierers und -vergleichei's 27 ist in die beiden Bauelemente 34 und 35 integriert, wobei die Schaltkreisstruktur 34 als Steuerdecodierer (CDEC) und die Sschaltkreisstruktur als Adressendecodierer und Serien-/Parallelwandler (ADEC & SID) bezeichnet wird. Die Ein- und Ausgänge des Adressendecodierers und Serien-/Parallelwandlers 35 sind der Ketteneingang CHI und Kettenausgang CHO, die für den Betrieb von Matrizen vorgesehen sind, die später noch erläutert werden. Dann gibt es einen Eingang und einen Ausgang, der mit BDT bezeichnet ist und für die byteweise Datenübertragung vorgesehen ist. Schließlich ist noch ein mit IAPD bezeichneter Ausgang vorhanden, der für die subprozessorinterne Adres· senvordecodierung verwendet wird.

Nicht besonders dargestellt in der zu einem Subprozessor, z.B. Pl, gehörenden Schaltkreisstruktur sind auch ein Steuerregister

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ORIGINAL INSPECTED

sowie Zustands-Verriegelungsschaltung für die Auftragsabfrage innerhalb eines Subprozessors. Diese Auftragsabfrage besteht darin, daß in den Pausen zwischen den Bearbeitungen aufeinanderfolgender Aufträge mit Hilfe des Steuerprogramms, das in den Subprozessoren gespeichert ist, das Auftreten bestimmter Bits in bestimmten Registern übewacht wird, wobei diese Bits wieder für eine Bedienungsanforderung eines Auftrages indikativ sind.

ferner sind in der Schaltkreisstruktur eines Subprozessors Übertragungsregister 100, 101 in Fig. 10 vorgesehen, die für die
übertragung von Daten zu einem Subprozessor und für die übertragung von einem Subprozessor zu der Schnittstelle oder einem anderen Subprozessor vorgesehen sind. Die folgende Darstellung zeigt Adressenformate, die beispielsweise in dem beschriebenen Subproverwendet werden können:

-1.

3ÜBPROZE8SQR-ÄDRESSE

T2

IHT-SRHE ftDHES'v

.2. BYTE

''HfTSRME ADRESSE talSDRIGSTELLIG j

Dieses Adressenformat läßt insbesondere zwei Formen der Adressierung zu, von denen die eine die sogenannte kurze Adressierung und die andere die sogenannte lange Adressierung ist«

Bei der kurzen Adressierung wird vom Programm des Wartungs- und
Dienstreehners 11 in Fig. 1 nur ein Byte als Adresse ausgesendet, das die Einheitenadresse und die hochsfcellige interne Adresse umfaßt. Die übrigen Teile der Adresse bestehen aus O-Bits. Wie das Format der Darstellung erkennen IaSt₃ erlaubt die kurze Adressierung vier interne Adressen, und zwar die Adresse für die zuvor
schon erwähnte Auftragsabfühlung., eine Adresse für eine gegebenenfalls erweiterte Auftragsabfrage, eine Adresse des Übertragungsregisters 100 in Pig. 10a, in das Daten von außen her übertragen
werden und die Adresse des Übertragungsregisters 1OO in Fig» 10b, von dem Daten nach außen abgegeben werden. Außen bedeutet im vor-

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liegenden Falle stets außerhalb des betrachteten Subprozessors.

Um diese Adresse über die Sammelleitung 14 in Pig. I zu übertragen, sind 14 Verschiebeschritte erforderlich und zwar ein Verschiebeschritt für das Paritätsbit Pl, sechs Verschiebeschritte für die Subprozessoradresse, zwei Verschiebeschritte für die interne hochstellige Adresse, die insgesamt das erste Byte der Adresse bilden, sowie einen weiteren Verschiebeschritt für das Paritätsbit P2 und schließlich vier weitere Verschiebeschritte für die Bits in der internen niedrigsteiligen Adresse, die bereits Teil des zweiten Bytes sind und im Falle der kurzen Adressierung stets binäre Nullen sind.

Mit den sechs Bitstellen der Subprozessöradresse lassen sich insgesamt 64 Subprozessoren adressieren. Ferner verfügt dieses oben dargestellte Adressenformat über sechs Bits für die interne Adresse, so daß sich auf ihr 64 interne Schaltkreiskomplexe, beispielsweise die genannten Register 100 und 101, und weitere in einem Subprozessor vorhandene Schieberegisterketten adressieren lassen. Die früher schon erwähnten Reserve-Bits 0 und 1 können hier z.B. zur Adressenerweiterung verwendet werden.

Die lange Adressierung, die auch aus der obigen Darstellung des Adressenformats zu erkennen ist, besteht aus einem ersten Byte zu insgesamt 9 Bits und einem zweiten Byte zu insgesamt 5 Bits. Bei der langen Adressierung werden also noch vier niedrigstellige Adressenbits zur Adressierung von insgesamt 64 internen Schaltkreiskomplexen verwendet.

Bei einem laufenden Subprozessor können eine Reihe von dynamischen Funktionen ausgeführt werden. Zu diesen dynamischen Funktionen zählt die bereits erwähnte Auftragsabfrage mit dem nachstehenden Format

0	1	2	3	4	5	6	7
SUBPROZESSOR-ADRESSE			SUBPROZESS.
			STATUS

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sowie die erweiterte Auftragsabfrage mit dem Format:

	ι ;	. 3	4	5	6	T
						MSP-
^.	———■—	-^. wahlfrei I
. 2

Aus dem Format der Auftragsabfrage ist zu erkennen _s daß die Bits 0 bis 5 der Subprozessoradresse zugeordnet sind und die Bits 6 und! 7 dem Status des adressierten Subprosessors, Mit Hilfe einer der- | artigen Information ist ein Subprozessor in der Lage,, den War- j ,tungs- und Dienstreenner ii in Fig. I über die Sasanel leitung I^ , ?und die Schnittstelle 12 seinen Zustand mitzuteilen. Das Bit 6 in diesem Format kann s.B. einer prograimges teuer ten Subprozessoran- , (förderung PCüfi und das Bit 7 der Mitteilung eines anormalen Zu- ; Standes in irgendeinem Schaltkreiskomplex des Subprozessors vorbehalten sein.

Bei der erweiterten Auftragsabfrage können beispielsweise die Bits 0 bis 6 beliebige noch zu definierenden Aufgaben zugeordnet werden; lediglich Bit 7 kann einer Anforderung (MSP REQ) des ¥artuiigs- und Dienstrechners 11 zugeordnet sein.

Die Information bezüglich der Auftragsabfrage oder der erweiterten Auftragsabfrage wird über die Schnittstelle MSPI in den Schaltkreiskomplex 35 j genauer gesagt in die Schieberegister des Serien-ZParallelwandlers des selektrierten Subprozessors eingegeben, wenn die entsprechende interne Adresse für diesen Schaltkreiskomplex ausgewählt und der Einstellimpuls, der bereits vorher ausführlieh erläutert wurde, erzeugt wurde.

Für mikroprogrammgesteuerte Subprozessoren ist auch eine Möglichkeit der bytebreiten übertragung von und zu den Subprozessoren vorgesehen, die in den Figuren 10a und 10b dargestellt sind« über-

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_ ρ Λ _

haupt liegen der Datenformatierung keine Beschränkungen auf, sie kann vielmehr sehr leicht von einem Format in ein anderes transformiert werden - durch geeignete Wahl der Verschiebeimpulse und Breite der Senkenregister.

Fig. 10a zeigt das bytebreite Register 100 (XTU-REG) für die Übertragung eines Bytes von außen in den selektierten Subprozessor über die Leitung 102. Dieses Byte kann über die Leitung 10*1 wieder seriell nach außen übertragen werden oder in paralleler Form über die Leitung 106 im eigenen Subprozessor verfügbar gemacht werden.

In ähnlicher Form erfolgt der Verkehr in Gegenrichtung über das Register 101, das in Fig. 10b dargestellt ist. Das Byte wird in diesem Falle vom Subprozessor über die Leitung 107 parallel in das Register 101 (XFU-REG) übertragen und kann in serialer Form über die Leitung 105 nach außen übertragen werden. Ebenso ist es auch möglich, über die Leitung 103 dieses Register von außen her zu laden.

Das Register 100 empfängt also die Daten seriell vom Wartungsund Dienstrechner 11 in Fig. 11 und kann sie dem eigenen Subprozessor in paralleler Form zur Verfügung stellen. Das Register dagegen empfängt diese Daten parallel vom eigenen Subprozessor und kann sie seriell an den Wartungs- und Dienstrechner 11 in Fig. 1 übertragen.

Jedes dieser beiden genannten Register kann über die zuvor erläuterte kurze Adressierung erreicht werden.

Die Synchronisierung von Multibyteübertragungen erfolgt mit Hilfe von zwei Verriegelungsschaltungen PCUR und MSP REQ (nicht dargestellt), die von den bereits erwähnten Bits 6 im Format der Auftragsabfrage und von den Bits 7 im Format der erweiterten Auftragsabfrage gesteuert werden. Die beiden genannten Verriegelungsschal-

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tungen können sowohl vom Wartungs- und Dienstrechner 11 in Fig. 1 als auch von den jeweiligen SubProzessoren abgefragt werden. Die vom Bit 7 (MSP-REQ)-Verriegelungsschaltung wird eingestellt, wenn die interne Adresse des Registers 100 in Fig. 10a eingestellt und über die bereits im Zusammenhang mit der Fig. 3 erläuterte Leitung der Einstellimpuls abgegeben wird. Die Rückstellung dieser ;Verriegelungsschaltung kann jedoch nur durch den eigenen Subpro-Iζessor erfolgen.

Die vom Bit 6 des Formats der (einfachen) Auftragsabfrage steuerte Verriegelungs schaltung PCUR wird von dem zugehörigen Sub prozessor eingestellt. Seine Rückstellung erfolgt, wenn die interne Adresse des Registers 101 ausgewählt und über die bereits erwähn- j te Leitung wiederum der Einstellimpuls übertragen wird, i

Für die Ausführung statischer Punktionen muß der Subprozessor vor- ι

her gestoppt werden, und zwar entweder durch eine bestimmte Ein- ' stellung des nicht dargestellten Steuerregisters oder durch einen Fehlersfcop des Sabprozessors. Alle Schieberegister innerhalb eines Subprozessors können mit der zuvor erwähnten langen Adressierung ausgewählt werden. Wurde ein bestimmtes selektiert, dann kann es seriell ausgelesen und auch seriell geladen werden.

Bezüglich der Länge der aus zu Ketten zusammengeschalteten Verriegelimgssehaitungen bestehenden Schieberegister gibt es prinzipiell keine Einschränkungen, sie sind jedoch noch leicht und mit Vorteil zu handhaben bis etwa 2 {256) Stufen« Aa&erüem empfiehlt es sich, wichtige Information., wie beispielsweise Prüf information, an den Anfang einer Kette zu stellen, so daß Prüfsignal© vor der geprüften Logik ausgelesen werden können. Aue diesem Grunde empfiehlt sieh auch eine Sequenz der Datenübertragung, beginnend mit dem Paritätsbit, dem dann das hoehstellige Bit folgt_? bis schließlich als letztes das niedrigstelüge Bit übertragen wird, Die Bits müssen längs eines Datenpfades sequentiell sein und dürfen nicht von einem anderen Signal unterbrochen werden.

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[Bei der Herstellung der Subprozessoren und der übrigen Teile der j !Anlage in hochintegrierter Technik ist es durchaus möglich, daß ; ein Schiebereg ister nicht auf ein und demselben Chip unterzubringen ist, sondern, daß je zwei oder mehr Chips notwendig sind. Es ergeben sich daraus zwangsläufig Unterschiede zwischen den Grenzen, (CHB) der logischen Einheiten (LU) und physikalischen Einheiten, j welch letztere beispielsweise durch die Chipgrenzen gegeben sind. Aus Gründen der Austauschbarkeit von Schaltkreisen von Maschinen am Einsatzort des Kunden im Fehlerfall ist es deshalb notwendig, ' festzustellen, innerhalb welcher physikalischen Grenzen sich bei- 5 spielsweise defekte Schaltkreise bewegen. Für diesen Zweck ist (die Identifizierung von physikalischen Grenzen von essentialer Bedeutung. In Fig. 11 sei beispielsweise für ein solches Schiebejregister, das aus seriellen Ketten von Verriegelungsschaltungen 'SRL besteht, eine solche physikalische Grenze bei 110. Die Kette j ,von Verriegelungsschaltungen ist daher so organisiert, daß die eriste Stufe des Schiebereg isters nach der Grenze auf dem nächsten !Chip eine sogenannte Prüfstufe CHK SRL ist, die über die Leitung 118 erreichbar ist. Die danach folgende erste Stufe des Schieberejgisters ist jedoch funktionell die letzte Stufe LF SRL einer Funk-

tionseinheit LU. Diese Stufen sind über die Leitungen 115, 116, ;117, 119 zu erreichen. Zur Identifizierung der Chipgrenze (CHB) ■110 ist der Ausgang 113 der Prüfstufe über einen Inverter 114 mit idem Ausgang der letzten funktioneilen Stufe LF SRL verbunden. Auf diese Weise wird ein Sprung in der Datenkonfiguration erzeugt, der mit bekannten technischen Mitteln identifizierbar ist.

.Eine weitere Betriebsweise der Einrichtung zeigt Fig. 9, bei der Matrizen (ARR) 90 für Schreib- und Lesevorgänge angesteuert werden. Ein Dateneingangs-Schieberegister (DIR) 91, ein Adressenschieberegister (ADR) 92 sowie ein Datenausgangs-Register (DOR) 93, die ebenfalls Schieberegister der bereits beschriebenen Art sind, sind über die Verbindungsleitungen 91 und 98 zwischen den genannten Registern zu einer Schieberegisterkette zusammengeschaltet. Beschickt wird diese Schieberegisterkette über die Eingangsleitung CHI; entnommen werden die Daten über die Ausgangsleitung CHO.(vgl.

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jBeim Einschreiben von Daten in den Speicher 90 wird zunächst die Adresseninformation und unittelbar danach die einzuschreibende Information bereitgestellt, die dann mit Hilfe der Verschiebetakte so durch die beiden Schieberegister 91 und 92 verschoben werden, daß am Ende der Verschiebung die vollständige Adresse im Register 92 und die vollständigen Eingabedaten in dem Schieberegister 91 stehen. Die Ädresseninformation wird dann über die Leitung 95 jdie Matrix angelegt, während die Eingabedaten über die Leitung ereitgestellt werden.

JBei einem Lese Vorgang kann man so vorgehen _} daß zunächst die Adres-Beninformation bereitgestellt und dann eine solche Anzahl von bi- fiäven Mallen asgeseiilosse« wird, wie das Bateneingangs-Hegisfcer !Stufen aufweist» Es wird dann diese SessiafcinioriBatioii so lange verschoben., bis die vollständige Ädresseninfcreation wieder im Adressenregister 92 steht» über die Leitung 96 wird dann das Ba- ^eBasasgangsregister 93 parallel mit den Daten geladen, die aus ier adressierten Speicherstelle ausgelesen wurden. Danach werden die aus dem Speicher 90 ausgewesenen Daten aus dem Datenausgangs -fie Ristes* 93 über die Ausgangsleitung CHO herausgeschoben und an den genötigten Stellen im eigenen Subprozessor oder extern verfügbar !gemacht«

Vergleich mit Fig. 3 zeigt _s daß die Dateneingangaleitung CHI j die Datenausgangs leitung CHO jeweils an den Adressendecodierer j Serien- /Parallelwandler 35 eines jeden Sub processors angesehal-5 et sind. Die mit der Matrix zusammenhängenden Operationen _s werden j lso auch hier z.B. Über den St eu erdecodier er 3^ und den Schaltkreiskomplex 35 gesteuert,

Mser aueh das Schnittstellernnformationsregister 21 kann diesen Sweck erfüllen, wenn es statt des Schieberegisters im Adressende-3odier- und Serien-/Parallelwandler 35 mit den genannten Schiebe-

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registern 91> 92 und 93 zu einem Ring zusairanengesehaltet ist.

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Claims (1)

1. - 26 PATENTANSPRÜCHE

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   Einrichtung zur Informationsübertragung in einer Datenverarbeitungsanlage, bei der eine übergeordnete Steuerung und j mehrere Verarbeitungseinheiten über eine gemeinsame Sammelleitung miteinander verbunden sind, dadurch gekennzeichnet, daß für eine bit- und byteseriale Übertragung von den Verarbeitungseinheiten (13; Fig. 1) zugeordneten Adressen sowie von Daten zwischen der übergeordneten Steuerung (11) und den Verarbeitungseinheiten über die gemeinsame Sammelleitung (14) in jeder Verarbeitungseinheit (z.B. Pl;, Fig. 2) ein Adressenregister (23) und ein Datenregister (22) über einen Schalter <24) an eine Eingangsinformationsleij tung (PML) und das Datenregiiter auch an einer Ausgangsinformationsleitung (TML), die Leitungen der Sammelleitung (14) sind, angeschlossen sind und ferner eine Steuerleitung (ADL) in der Sammelleitung vorgesehen ist, die durch ein ; Steuersignal die Schalter (24) derart steuert, daß bei übertragung von Adressen die Mressenregister aller Verar- \ beitungseinleiten zum parallelen Snpfang an die Hingangs- ■-informationsleitung angeschlossen sind_s daß ferner in Jeder! Verarbeifcungseinheife ein Mressendecodierer und -verglei- ? eher (2?) vorgesehen ist, der die einheitenseigene mit der ; übertragenen Adresse vergleicht und bei Gleichheit nur den I eigenen Schalter (24) so umschaltet, daß die anschließend I übertragene Information in das Dafcenregister (22) der adres4 sierten Verarbeitungseinheit gelangt und in dieser die ge- ;

   wünschte Aktion vorniissA. t

   2« Einrichtung nach Anspruch I₉ dadurch gekennzeichnet, daß die ¥erarbeitungseinheiten {13; Fig. 1) Subprozessoren {Pl und Pn) und die übergeordnete Steuerung ein Wartungsund Dienstrechner (11) sind.

   3. Einrichtung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet ,. daß die bit- und byteseriale übertragung von In-

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   formation aus dem Wartungs- und Dienstrechner (11; Fig. 1) oder aus einem Subprozessor (13) von der Steuereinrichtung (20; Fig. 2) einer Schnittstellensteuerung (MSPI) gesteuert wird, wobei die Information von einem Sehnittstellen-Informationsregister (21) über die Sammelleitung (FML) in das Adressen- oder Datenregister (22_S 23) eines Subprozessors (z.B. PIj oder von dem Datenregister eines Subprozessors über die Sammelleitung (TML) in das Schnittstellen-Informationsregister (21) übertragen wird,

   Einrichtung nach einem oder mehreren der Ansprüche 1 bis 3: dadurch gekennzeichnet, daß die genannten Register (2I₅ 22, 23; Fig. 2) Schieberegister aus zu Ketten zusammengeschalteten Verriegelungsschaltungen (SRL; Fig. 11) sind, deren Weiterschaltung zum Zwecke der Informationsaufnahme und -abgabe mittels einer Verschiebesignal-Steuerung (SCTL) erfolgt.

   5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Verschiebesignal-Steuerung (SCTL; Fig. 5) von einem über eine ζμΓ Sammelleitung (14; Fig. 1) gehörenden Verschiebesignal-Steuerleitung (CGL) übertragenen Versehiebesteuersignal derart gesteuert wird, daß dieses Signal aus einer permanent lokal im Subprozessor oder Prozessor erzeugten Taktimpulsreihe (CLS) die für die gewünschte Verschiebung erforderliche Zahl von Taktimpulsen ausblendet (asynchroner Betrieb).

   6. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die für eine gewünschte Verschiebung der Information in | den genannten Schieberegistern (21, 22, 23; Fig. 2) erfor-j derliche Zahl von Taktimpulsen direkt über die Versehiebe- ! signal-Steuerleitung (CGS; Fig. 5) übertragen wird (synchroner Betrieb). '

   7. Einrichtung nach Anspruch 4 und/oder 5» dadurch gekennzeichnet, daß die Über die Verschiebesignal-Steuerleitung (CGL; ;

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   Pig. 5) übertragene Information die Angabe über die gewünschte Zahl von Verschiebeimpulse in codierter Form enthält, die in einem in einem Subprozessor {z.B. Pl] Fig. 3) vorhandenen Steuerdecodierer (34) decodiert und in ein Taktimpuls-Ausblendsignal umgewandelt wird.

   8. Einrichtung nach einem oder mehreren der Ansprüche 1 bis J₃ dadurch gekennzeichnet, daß der Schalter (24, Pign. 2 6 und 9) eine Schaltersteuerung (6O_S 80) aufweist, welche die Umschaltung der Eingangsinformationsleitung (FML, 24b) auf das zugehörige Adressenregister (23) über eine Anschlußleitung (24c) vornisHnt, wenn sie ein XJms ehaltsignal über eine Steuerleitung (ADL) von der Sehnittstellensteuerung (20) empfängt und eine Umschaltung der Eingangsinformations leitung auf das zugehörige Datenregister (22) ober eine An-

   Schlußleitung (24a) vornimmt, wenn sie ein Steuersignal j über eine Steuerleitung (27a) des subprozessoreigenen Adres-J sendecodierers und -vergleichers (27) enipfangfe, wenn er in j seinem angeschlossenen Adressenregister (23) die eigene j Sybprozessoradresse erkennt. i

   Einrichtung nach einem oder mehreren der Ansprüche I bis 8, J > dadurch gekennzeichnet, daß die Schnittstellensteuerungj ; (MSPI) sur Steuerung der Betriebsweise und der Informations— Übertragung der Subprozessoren (13) über ein Steuerregister ^; (30| Fig, 3) ein Schnittstellen-Informationsregister (Jl)₅ '. eine Steuerlogikschaltung (32) sowie ein Abfühlregister (33)^; verfügt, wohei das Steuerregister adressengesteuert zu übertragende Information mit korrekter Parität oder ohne Parität in das Schnittstellen-Informationsregister eingibt und/oder die Steuerlogikschaltung (32) zur Übertragung von Steuerinformation über die Sammelleitung (38) in die Steuerdecodierer (3¹O der Subprozessoren (Pl-Pn) derart einstellt, daß diese ein Steuersignal an die Schalter (24) liefern, wenn die zu übertragende Information als Adresse zu interpretieren ist, ferner in codierter Worm die 2ahl der Verschiebeschritte

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   und gegebenenfalls einen Einstellimpuls (SET) abgibt und
   daß schließlich das Abfühlregister (33) adressengesteuert
   zu einer nicht paritätsbitversehenen Information,
   die aus einem der Subprozessoren empfangen wurde, die kor- j rekte Parität erzeugt und/oder nach einer vollständigen Um- ; laufverschiebung, bei der mindestens zwei Schieberegister, ! eines in der Schnittstelle und eines in einem Subprozessor ' vorrübergehend zu einem Ring zusammengeschaltet waren, eine ; Prüfung auf korrekte Parität und auf den Zustand einer UND- ■ Schaltung (40; Fig. 4) vornimmt, um bei asynchronem Betrieb ! somit festzustellen, ob ein gewünschter Subprozessor noch ^: an einer Verschiebeoperation arbeitet oder schon mit einer
   neuen betraut werden kann.

   10. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 9, \ dadurch gekennzeichnet, daß die übertragene Information aus
   Adresseninformation, Steuerinformation und Abfühlinformation besteht.

   11. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Adresseninformation aus
   einer Subprozessoradresse für die Selektion eines Subprozessors und einer internen Adresse für die interne Selektion , von Schaltkreiskomplexen, wie Schieberegistern, Logikschal- ; tungen, Leitungen in einem Subprozessor, besteht. *

   12. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 11,; insbesondere nach Anspruch 8, dadurch gekennzeichnet, ι daß in jedem Subprozessor (13) ein weiteres Schieberegister ; (100; Pig. 1OA oder 101; Fig. 10B) für eine parallele über- ! tragung der gespeicherten Information im Subprozessor, in j Abhängigkeit von einem Einstellimpuls (SET) vorgesehen ist.

   13· Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
   das Schieberegister (100; Fig. 10A) über die Sammelleitung
   (FML) serial von der Schnittstellen-Steuerung (MSPI) mit
   Information geladen und bei Auswertung des Einstellimpulses i

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   (SET) im Subprozessor parallel in diesem für eine weitere Verarbeitung verfügbar gemacht wird.

   14. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das Schieberegister (101; Fig. 10B) im Subprozessor bei der Auswertung eines Einstellimpulses (SET) parallel mit Information geladen wird, die danach serial zur Schnittstellen-Steuerung (MSPI) übertragen wird»

   15» Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß j

   aus dem Einsteliimpuls {SET) im Subprozessor ein direktes '

   Steuersignal ableitbar ist, indem ein dtirch Decodierung j

   einer internen Adresse gewonnenes Signal mit dem Sinstell- ]

   impuls logisch verknüpft wird, j

   16. Einrichtung nach Anspruch 12_s dadurch gekennzeichnet, daß aus dem Einstellimpuls (SET) im Subprozessor ein Steuersignal ableitbar ist, indem ein durch Decodierung einer in- ' ternen Adresse gewonnenes Signal logisch mit einem bestimm-i ten Bitsignal der Information im Datenregister (22; Fig. 2) ! und mit dem Einsteiliispuls verknüpft wird. ^{

   17. Einrichtung nach einem oder mehreren der Ansprüche 1 bis

   16, dadurch gekennzeichnet, daß zum Betrieb von Speicher- i matrizen (90; Fig. 9) ein Informations-Eingangsregister (9I) ein Adressenregister (92) und ein Informations-Ausgangsregister (93)j &ie alle als Schieberegister ausgebildet sind,5 mit einem Schieberegister (z.B« 21) zu einem Ring zusammengeschaltet sind und zum Einschreiben Information aus diesem Schieberegister in die Speieneriaatrix zunächst die Adresse j durch das Informations-Eingangsregister in das Adressenregister serial durchgeschoben wird, so daß die der Adresse un?- mittelbar folgende Eingangsinformation parallel in die adres sierte Speicherstelle eingeschrieben werden kann und daB j sum Auslesen von Information zunächst wieder die Adresse durch das Informations-Eingangsregister serial in das Adres-

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   senregister geschoben, dann die Information an der adressierten Speicherstelle parallel ausgelesen und in das Informations-Ausgangsregister parallel übertragen und j schließlich serial aus diesem in angeschlossenes Schiebe- i

   register (z.B. 21) zur weiteren Verarbeitung hineingescho- j

   ben wird. :

   18. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 17 i dadurch gekennzeichnet, daß zur Identifizierung physi- j kalischer Grenzen von solchen Schieberegistern, die in Teilt abschnitte unterteilt, deren Teilabschnitte sich jedoch in ; anderen physikalischen Bereichen, z.B. auf anderen Chips, j befinden, der ersten Stufe des Schieberegisters in dem neu-' en physikalischen Bereich eine Prüfstufe (CHK SRL) vorge- ' schaltet, deren Ausgang über einen Inverter 114 mit der
   nächsten Stufe des Schieberegisters in dem betreffenden phy-¹ sikalischen Bereich verbunden ist, so daß auf diese Weise
   ein feststellbarer Sprung in der Datenkonfiguration erzeugt^; wird, der die physikalische Grenze angibt.

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