DE2411259B2 - Verfahren zur Herstellung integrierter Schaltkreise - Google Patents

Verfahren zur Herstellung integrierter Schaltkreise

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layer
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Shunzi Yokohama Yokogawa (Japan)
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Tokyo Shibaura Electric Co Ltd
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Description

Die Erfindung betrifft ein Verfahren zur Herstellung integrierter Schaltkreise, bei denen ein oder mehrere Halbleiterscheibchen in ein Metallsubstrat eingebettet werden und an der freiliegenden Oberfläche der Halbleiterscheibchen mindestens eine Kontaktelektrode befestigt wird, auf das Metallsubstrat eine erste Isolierschicht mit darin vorgesehenen Fenstern aufgebracht wird, in denen die Halbleiterscheibchen angeordnet sind, dann auf der ersten Isolierschicht in einem vorbestimmten Muster eine erste leitfähige Schicht angeordnet wird, ebenso eine die Hälbleiterscheibchen und die erste leitfähige Schicht bedeckende zweite Isolierschicht aufgebracht wird, die an den Kontaktelektroden der Halbleiterscheibchen und vorbestimmten Abschnitten der ersten leitfähigen Schicht entsprechenden Stellen mit einer Anzahl von Fenstern versehen wird und eine in einem vorbestimmten Muster auf der zweiten Isolierschicht angeordnete zweite leitfähige Schicht zur elektrischen Verbindung der Kontaktelektroden mit den vorbestimmten Abschnitten der ersten leitfähigen Schicht durch die Fenster in der zweiten Isolierschicht hindurch vorgesehen wird.
Ein derartiges Verfahren ist aus der US-PS 3351702 bekannt. Bei diesem bekannten Verfahren wird in das Metallsubstrat eine Vertiefung eingebracht, deren Tiefe im wesentlichen der Höhe des einzubettenden Halbleiterscheibchens entspricht und das
ίο Halbleiterscheibchen unter Anwendung einer Haftschicht aus Kunstharz in die Vertiefung eingesetzt. Aus der US-PS 3615946 ist ferner ein Verfahren zum Einbetten eines Halbleiterscheibens in eine dielektrische Schicht zum erreichen einer ebenen, obeion Abschlußfläche bekannt. Bei diesem bekannten Verfahren wird das Halbleiterscheibchen in die dielektrische Schicht eingepreßt.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, das Verfahren der eingangs genannten Art so auszugestalten, daß das Einbetten der Halbleiterscheibchcn in das Mctaüsubstrat einfach durchführbar ist und gleichzeitig eine gut wärmeleitende Verbindung zur Abführung der in den Halbleiterscheibchen erzeugten Wärme in das Metallsubstrat erzielt wird.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Halbleiterscheibchen in das Metallsubstrat eingepreßt we.-den.
Dieses Verfahren läßt sich bei sämtlichen üblicherweise verwendeten Materialien für das Metallsubstrat und auch für das Halbleiterscheibchen durchführen. Vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens ergeben sich aus den Ansprüchen 2 bis 4.
Im folgenden wird die Erfindung anhand von bevorzugten Ausführungsbeispielen unter Hinweis auf die Zeichnungen näher erläutert. Es zeigt
Fig. IA eine Draufsicht auf einen Abschnitt eines integrierten Mehrscheibchen-Schaltkreises bei entfernter thermoplastischer Schicht,
Fig. IB einen Schnitt längs der Linie 2B-2B in Fig.2A,
Fig. IC eine perspektivische Darstellung eines Abschnitts des integrierten Schaltkreises gemäß Fig. 2A,
Fig. 2 bis 6 Schnittansichten zur Veranschaulichung aufeinanderfolgender Fertigungsschritte bei der Herstellung des Schaltkreises gemäß den F i g. 2 A, 2B und 2C.
In den Fig. IA, IB und IC ist ein aus mehreren Scheibchen bestehender integrierter Schaltkreis dargestellt. Im folgenden werden zunächst anhand der Fig. 2 bis 6 die aufeinanderfolgenden Arbeitsschritte bei der Herstellung des integrierten Schaltkreises erläutert.
Zunächst wird ein Metall-Substrat 22 aus Aluminium mit einer Dicke von z. B. 2 mm hergestellt. Dieses kann auch aus Gold, Kupfer, Indium od. dgl. bestehen. Aluminium wird jedoch im Hinblick auf sein niedriges Gewicht, auf seine chemische Beständigkeit
und seine leichte Verarbeitbarkeit bevorzugt. Auf vorbestimmten Abschnitten der Oberseite des Substrats 22 wird dann eine dielektrische Schicht 23 ausgebildet, und bestimmte Abschnitte dieser Schicht werden beispielsweise mittels selektiver Ätztechnik unter Bildung von Fenstern 25 abgetragen, so daß die Oberfläche des Substrats 22 teilweise freigelegt wird. Bei einem speziellen Beispiel besteht die dielektrische Schicht aus einer Schicht aus Polyimidharz mit einer
Dicke von 50 μ, die einer Temperatur von etwa 350° C zu widerstehen vermag. Neben Polyimidharz können aber auch andere wärmebeständige Kunstharze als dielektrische Schicht verwendet werden. Außerdem kann die Oberflächenschicht des Aluminium-Substrats oxidiert werden, um eine Aluminiumoxidschicht auszubilden, die als dielektrische Schicht benutzt werden kann.
Auf der dielektrischen Schicht 23 wird ein elektrisch leitfähiger, nicht dargestellter Film, beispielsweise ein Kupferfilm mit einer Dicke von 10 μ ausgebildet, worauf eine erste leitfähige Schicht 24 in einem vorbestimmten Muster z. B. nach dem bekannten Photolithographieverfahren auf dem Kupferfilm ausgebildet wird. Diese leitfähige Schicht kann dadurch hergestellt werden, daß ein als Kern oder Keim wirkender dünnerer Film durch Vakuum-Aufdampfen ausgebildet und sodann ein vergleichsweise dicker Film auf galvanisiert wird. Neben Kupfer k?«nn der leitende Film auch aus Legierungen oder Laminaten von Cr-Cu, Ti-Cu, Cr-Au, Ti-Au, Cr-Cu-Au und Ti-Cu-Au sowie aus Gold oder Aluminium bestehe.;. Danach werden gemäß Fig. 3 Halbleiterscheibchen 26 und 27 auf den freiliegenden Oberflächenabschnitten des Metall-Substrats 22 montiert. Die spezielle Konstruktion dieser Scheibchen wird später noch näher erläutert werden, und ihre Dicke liegt im Bereich von etwa 100 bis 200 μ. Bei dem in Fig. 3 gezeigten Beispiel ist das eine Scheibchen 26 dünner als daf andere Scheibchen 27. Bei der Befestigung der Scheibchen 26, 27 auf den freiliegenden Flächenabschnitten des Substrats 22 kann erforderlichenfalls ein organisches Bindemittel in einer Dicke von einigen zehn A zwischengefügt werden. Auf den Oberseiten der Halbleiterscheibchen 26, 27 sind Kontaktelektroden 28 vorgesehen.
Nach der Montage der Halbleiterscheibchen 26,27 auf dem Substrat 22 werden die Scheibchen mittels einer nicht dargestellten Presse aus rostfreiem Stahl gegen das Substrat gepreßt. Zur Erleichterung des Eindringens der Scheibchen in die Metallplatte ist die Presse mit einer zweckmäßigen Heizeinrichtung versehen, mit deren Hilfe die Grenzfläche zwischen den Scheibchen und dem Substrat auf eine Temperatur von 200 bis 350° C, vorzugsweise von 300 bis 350° C erwärmbai ist. Zur Verhinderung eines Bruchs der Halble'terscheibchen beim Verpressen in der Presse wird vorzugsweise ein elastischer bzw. nachgiebiger Film aus z. B. Polyimid zwischen den Scheibchen und der Presse vorgesehen, wobei die optimale Dicke die ses Films etwa 12,5 μ beträgt.
Nachdem auf diese Weise erfolgenden Verpressen
sind die Halbleiterscheibchen teilweise in das Metall-Substrat eingebettet, und dieses Einbetten wird fortgeführt, bis die Oberseiten der Halbleiterscheibchen in der gleichen Höhe liegen wie die Oberseiten der ersten Leiterschicht 24. Es hat sich herausgestellt, daß
ι« ein Druck von etwa 370 kg/cm2 erforderlich ist, um zehn Halbleiterscheibchen mit einer Größe von jeweils 2 mm X 2 mm und einer durchschnittlichen Dicke von 2U0 μ in ein Aluminium-Substrat einzubetten. Nach dem auf diese Weise erfolgenden Einbetten der Scheibchen in das Aluminium-Substrat wird die zwischen der Presse und den Scheibchen vorgesehene elastische Schicht entfernt, wonach eine in Fig. 4 dargestellte Anordnung erhalten wird, bei welcher die Oberseiter der auf den eingebetteten Scheibchen angeordneten Kontaktelektroden 28 ν .>d der ersten leitfähigen Schicht 24 auf gleicher Hone liegen.
Sodann wird ein Isolierfilm 29 auf die eine Seite der Anordnung aufgetragen. Es wird eine in Fig. 5 veranschaulichte Anordnung erhalten, bei welcher die erste lebende Schicht 24, die Halbleiterscheibchen 26 und 27 sowie die Kontaktelektroden 28 durch eine vergleichsweise dünne Schicht 29 aus einem thermoplastischen Kunstharz mit praktisch gleichmäßiger Dicke überzogen sind.
ίο Danach werden nach einem herkömmlichen Photolithcgraphieverfahren unter Verwendung eines lichtempfindlichen Materials durch die Schicht 29 an den den Kontaktelektroden 28 der HaIbIe terscheibchen 26, 27 und Teilen der ersten leitenden Schich-
)5 ten 24 entsprechenden Stellen Fenster ausgebildet, wodurch die Konstruktion gemäß Fig. 6 gebildet wird.
Schließlich wird auf den Isolierfilm 29 ein Elektrodenmaterial aufgetragen, das in die Fenster 30 eindringt. Sodann wird das Elektrodenmaterial einem Phc'oätzen unterworfen, um eine zweite leitfähige Schicht 31 eines vorbestimmten Musters zu bilden. durch welche die erste leitfähige Schicht und die Elektroden der Halbleiterscheibchen elektrisch miteinander verbunden sind. Auf diese Weise ist der integrierte Schaltkreis gemäß den Fig. 1 A bis 1C fertiggestellt. bei dem eine elektrische Verbindung zwischen den verschiedenen Bauteilen hergestellt ist.
Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprücher
1. Verfahren zur Herstellung integrierter Schaltkreise, bei denen ein oder mehrere Halbleiterscheibchen in ein Metallsubstrat eingebettet werden und an der freiliegenden Oberfläche der Halbleiterscheibchen mindestens eine Kontaktelektrode befestigt wird, auf das Metallsubstrat eine erste Isolierschicht mit darin vorgesehenen Fenstern aufgebracht wird, in denen die Halbleiterscheibchen angeordnet sind, dann auf der ersten Isolierschicht in einem vorbestimmten Muster eine erste leitfähige Schicht angeordnet wird, ebenso eine die Halbleiterscheibchen und die erste leitfähige Schicht bedeckende zweite Isolierschicht aufgebracht wird, die an den Kontaktelektroden der Halbleiterscheibchen und vorbestimmten Abschnitten der ersten leitfähigen Schicht entsprechenden Stellen mit einer Anzahl von Fenstern versehen wird und eine in einem vorbestimmten Muster auf der zweiten Isolierschicht angeordnete zweite leitfähige Schicht zur elektrischen Verbindung der Kontaktelektroden mit den vorbestimmten Abschnitten der ersten leitfähigen Schicht durch die Fenster in der zweiten Isolierschicht hindurch vorgesehen wird, dadurch gekennzeichnet, daß die Halbleiterscheibchen in das Metallsubstrat eingepreßt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichne' daß das Einpressen der Halbleiterscheibchen in das Metallsubstrat unter Erwärmung derselben auf eine Temperatur von 200 bis 3OÜ° C erfolgt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterscheibchen teilweise in das Metallsubstrat derart eingepreßt werden, daß ihre Oberseiten praktisch auf gleicher Höhe mit der ersten leitfähigen Schicht liegen.
4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterscheibchen in ein aus Aluminium, Gold, Kupfer oder Indium bestehendes Metallsubstrat eingepreßt werden.
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GB (1) GB1426539A (de)

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3978578A (en) * 1974-08-29 1976-09-07 Fairchild Camera And Instrument Corporation Method for packaging semiconductor devices
FR2320633A1 (fr) * 1975-08-04 1977-03-04 Itt Boitier de circuit integre
JPS5737494Y2 (de) * 1976-04-16 1982-08-18
JPS52139761U (de) * 1976-04-16 1977-10-22
DE2806099A1 (de) * 1977-02-17 1978-08-24 Varian Associates Halbleiter-baugruppe
US4088546A (en) * 1977-03-01 1978-05-09 Westinghouse Electric Corp. Method of electroplating interconnections
JPS5837713B2 (ja) * 1978-12-01 1983-08-18 富士通株式会社 半導体レ−ザ−装置の製造方法
JPS5850417B2 (ja) * 1979-07-31 1983-11-10 富士通株式会社 半導体装置の製造方法
FR2466103A1 (fr) * 1979-09-18 1981-03-27 Lerouzic Jean Procede de realisation d'un reseau d'interconnexion de composants electroniques a conducteurs en aluminium et isolant en alumine et reseau d'interconnexion obtenu par ce procede
DE3067381D1 (en) * 1979-11-15 1984-05-10 Secr Defence Brit Series-connected combination of two-terminal semiconductor devices and their fabrication
JPS57207356A (en) * 1981-06-15 1982-12-20 Fujitsu Ltd Semiconductor device
US4843035A (en) * 1981-07-23 1989-06-27 Clarion Co., Ltd. Method for connecting elements of a circuit device
EP0110285A3 (de) * 1982-11-27 1985-11-21 Prutec Limited Verbindung integrierter Schaltungen
FR2560437B1 (fr) * 1984-02-28 1987-05-29 Citroen Sa Procede de report a plat d'elements de puissance sur un reseau conducteur par brasage de leurs connexions
US4630096A (en) * 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
FR2601502B1 (fr) * 1986-07-09 1989-04-28 Em Microelectronic Marin Sa Dispositif electronique semi-conducteur comportant un element metallique de refroidissement
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
GB2202673B (en) * 1987-03-26 1990-11-14 Haroon Ahmed The semi-conductor fabrication
US4815208A (en) * 1987-05-22 1989-03-28 Texas Instruments Incorporated Method of joining substrates for planar electrical interconnections of hybrid circuits
US5026667A (en) * 1987-12-29 1991-06-25 Analog Devices, Incorporated Producing integrated circuit chips with reduced stress effects
GB9007492D0 (en) * 1990-04-03 1990-05-30 Pilkington Micro Electronics Semiconductor integrated circuit
JP3280394B2 (ja) * 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
DE4115316A1 (de) * 1990-09-07 1992-03-12 Telefunken Systemtechnik Duennfilm-mehrlagenschaltung und verfahren zur herstellung von duennfilm-mehrlagenschaltungen
US5278726A (en) * 1992-01-22 1994-01-11 Motorola, Inc. Method and apparatus for partially overmolded integrated circuit package
US5422513A (en) * 1992-10-16 1995-06-06 Martin Marietta Corporation Integrated circuit chip placement in a high density interconnect structure
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH07161919A (ja) * 1993-12-03 1995-06-23 Seiko Instr Inc 半導体装置およびその製造方法
US6864570B2 (en) * 1993-12-17 2005-03-08 The Regents Of The University Of California Method and apparatus for fabricating self-assembling microstructures
US6057599A (en) * 1996-09-26 2000-05-02 Samsung Electronics Co., Ltd. Hybrid high-power microwave-frequency integrated circuit
JP3347146B2 (ja) * 1996-10-10 2002-11-20 サムソン・エレクトロニクス・カンパニー・リミテッド パワーマイクロ波ハイブリッド集積回路
US6468638B2 (en) * 1999-03-16 2002-10-22 Alien Technology Corporation Web process interconnect in electronic assemblies
WO2000057477A1 (en) * 1999-03-23 2000-09-28 Pyrchenkov Vladislav Nikolaevi Polycrystalline module and method for producing a semiconductor module
FR2793990B1 (fr) * 1999-05-19 2001-07-27 Sagem Boitier electronique sur plaque et procede de fabrication d'un tel boitier
DE19945855A1 (de) * 1999-09-24 2001-03-29 Bosch Gmbh Robert Mikrospule
EP1259103B1 (de) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Mehrschichtige leiterplatte und verfahren zu ihrer herstellung
JP2002026280A (ja) * 2000-06-30 2002-01-25 Seiko Epson Corp 強誘電体メモリ及びその製造方法
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6627477B1 (en) * 2000-09-07 2003-09-30 International Business Machines Corporation Method of assembling a plurality of semiconductor devices having different thickness
EP1321980A4 (de) * 2000-09-25 2007-04-04 Ibiden Co Ltd Halbleiterelement, verfahren zur herstellung des halbleiterelements, mehrschichtige leiterplatte und verfahren zur herstellung der mehrschichtigen leiterplatte
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
US6606247B2 (en) 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
US6696910B2 (en) * 2001-07-12 2004-02-24 Custom One Design, Inc. Planar inductors and method of manufacturing thereof
US6838750B2 (en) * 2001-07-12 2005-01-04 Custom One Design, Inc. Interconnect circuitry, multichip module, and methods of manufacturing thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US7135780B2 (en) 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
US7253735B2 (en) 2003-03-24 2007-08-07 Alien Technology Corporation RFID tags and processes for producing RFID tags
DE10317018A1 (de) * 2003-04-11 2004-11-18 Infineon Technologies Ag Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
JP4339739B2 (ja) * 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
DE102004025684B4 (de) 2004-04-29 2024-08-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Ausbilden einer Kontaktstruktur zur elektrischen Kontaktierung eines optoelektronischen Halbleiterchips
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
TWI260079B (en) * 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
JP3992038B2 (ja) * 2004-11-16 2007-10-17 セイコーエプソン株式会社 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
US7688206B2 (en) 2004-11-22 2010-03-30 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
DE102004061907A1 (de) * 2004-12-22 2006-07-13 Siemens Ag Halbleitermodul mit geringer thermischer Belastung
US8335084B2 (en) * 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
KR100656300B1 (ko) * 2005-12-29 2006-12-11 (주)웨이브닉스이에스피 3차원 알루미늄 패키지 모듈, 그의 제조방법 및 3차원알루미늄 패키지 모듈에 적용되는 수동소자 제작방법
DE102006009723A1 (de) * 2006-03-02 2007-09-06 Siemens Ag Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung
DE102008026765A1 (de) * 2008-04-16 2009-10-22 Rohde & Schwarz Gmbh & Co. Kg Mikrowellen-Baugruppe
KR101003585B1 (ko) * 2008-06-25 2010-12-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
US8288207B2 (en) * 2009-02-13 2012-10-16 Infineon Technologies Ag Method of manufacturing semiconductor devices
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
TWI442526B (zh) * 2010-09-17 2014-06-21 Subtron Technology Co Ltd 導熱基板及其製作方法
US8927339B2 (en) 2010-11-22 2015-01-06 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
CN103828043B (zh) * 2011-09-07 2017-11-24 株式会社村田制作所 模块的制造方法及模块
US9799627B2 (en) * 2012-01-19 2017-10-24 Semiconductor Components Industries, Llc Semiconductor package structure and method
US8912641B1 (en) 2013-09-09 2014-12-16 Harris Corporation Low profile electronic package and associated methods
US9443789B2 (en) 2013-09-11 2016-09-13 Harris Corporation Embedded electronic packaging and associated methods
WO2015043495A1 (zh) * 2013-09-30 2015-04-02 南通富士通微电子股份有限公司 晶圆封装结构和封装方法
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
US9986646B2 (en) * 2014-11-21 2018-05-29 Nxp Usa, Inc. Packaged electronic devices with top terminations, and methods of manufacture thereof
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3405442A (en) * 1964-02-13 1968-10-15 Gen Micro Electronics Inc Method of packaging microelectronic devices
US3614832A (en) * 1966-03-09 1971-10-26 Ibm Decal connectors and methods of forming decal connections to solid state devices
US3679941A (en) * 1969-09-22 1972-07-25 Gen Electric Composite integrated circuits including semiconductor chips mounted on a common substrate with connections made through a dielectric encapsulator
US3691628A (en) * 1969-10-31 1972-09-19 Gen Electric Method of fabricating composite integrated circuits

Also Published As

Publication number Publication date
FR2220879B1 (de) 1978-01-06
FR2220879A1 (de) 1974-10-04
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JPS49131863U (de) 1974-11-13
CA994004A (en) 1976-07-27
DE2411259C3 (de) 1980-11-06
US3903590A (en) 1975-09-09
DE2411259A1 (de) 1974-09-19

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